JP2002529847A - ビットｆｉｆｏを有するディジタル信号プロセッサ - Google Patents

Abstract

(57)【要約】 デジタル信号プロセッサは、算術論理ユニット、乗算器、シフタ、およびレジスタ・ファイルを備える計算ブロックを含む。計算ブロックは、ビット・フォーマットの命令およびオペランドを連続ビット・ストリームとして格納する複数のレジスタを含み、単一サイクルで任意のビット長のビット・フィールドを複数のレジスタとシフタとの間で転送するビット転送機構を利用する。複数のレジスタは、レジスタ・ファイル内に位置する汎用レジスタとすればよい。更に、レジスタ・ファイルは、ビット転送機構が用いる制御情報を格納する少なくとも１つの制御情報レジスタを含む。

Description

【発明の詳細な説明】

【０００１】 （発明の分野） 本発明は、ディジタル信号プロセッサに関し、更に特定すれば、ビットＦＩＦ
Ｏを含む新規な計算ブロックを備えたディジタル信号プロセッサに関する。 （発明の背景） ディジタル信号プロセッサは、音声分析および合成のようなディジタル信号処
理用途に最適化され、音声計算、画像処理、またはディジタル・フィルタリング
を行なう特殊目的プロセッサである。ディジタル信号処理用途では、メモリ・ア
クセス動作が集中的となる傾向があり、しかも大量のデータ入出力が必要となる
傾向がある。リアルタイム・ディジタル信号処理は、多数の計算を実行するため
に、高速のハードウエアを必要とする。多くのアルゴリズムでは、計算は、非常
に多数の乗算および蓄積機能の繰り返しを伴う。これらの計算は、個々のデータ
・サンプル間でプロセッサによってリアルタイムで実行されるので、その回数に
よってサンプリング・レートが低下し、信号処理が制限される場合がある。した
がって、プロセッサは、高スループットの数値処理および高割込率が得られるよ
うに設計されている。

【０００２】 一般に、ディジタル信号プロセッサは、コア・プロセッサ、動作に用いられる
命令およびオペランドを格納する少なくとも１つのメモリ、通信ポートと通信す
るリンク・ポート・バッファ、ならびに外部データ・バスおよび外部アドレス・
バスを通じた通信を制御する外部ポートを含む。コア・プロセッサは、制御ブロ
ック、一次命令デコーダに接続されている命令整合バッファ、およびディジタル
信号処理動作を実行する少なくとも１つの計算ブロックを含む。計算ユニットは
、レジスタ・ファイル、乗算器／アキュミュレータ、算術論理ユニット（ＡＬＵ
）、およびシフタを含む。コア・プロセッサは、数個の異なる計算方式、ならび
にデータ格納および転送方式を用いて、速度、精度、サイズおよび性能を最適化
することもできる。

【０００３】 通常、シフタは、ｎ−ビット・ワードとして編成されたデータ上で動作する。
シフタは、シーケンサから命令を受け取り、レジスタ・ファイルからオペランド
を受け取り、レジスタ・ファイルにオペランドを格納する。全ての動作はｎ−ビ
ットの境界上で行われる。例えば、シフタは左シフトを行なう際、ｉ番目のビッ
トを（ｉ＋１）番目のビットと置換し、右シフトを行なう際、ｉ番目のビットを
（ｉ−１）場目のビットと置換する。論理シフトでは、シフト・アウトされるビ
ットは失われ、シフト・インされるビットは０である。循環シフトでは、一端か
らシフト・アウトされるビットは他端にシフト・インされるため、情報は失われ
ない。算術演算シフトでは、シフタはビット・ストリングを左にシフトすること
によって、当該ビット・ストリングが表す二進数に２を乗算し、シフタはビット
・ストリングを右にシフトすることによって、二進数を２で除算する。

【０００４】 レジスタ・ファイルは、命令、オペランドおよび結果の一時的な格納のために
、選択されたビット・サイズを有する多数のレジスタを含む。レジスタ・ファイ
ルは、メモリからオペランドを受け取り、数系統のオペランド・バスを通じて、
オペランドを乗算器とＡＬＵとシフタ（ｓｈｉｆｔｅｒ）に供給する。計算の後
、レジスタ・ファイルは、数系統のバスを通じて、乗算器とＡＬＵとシフタから
結果を受け取る。通常、乗算器、ＡＬＵおよびシフタは、固定ワード・サイズを
有するデータ上で動作する。しかしながら、固定ワード・サイズは、全ての信号
処理用途にとって必ずしも最適ではない。

【０００５】 例えば、ある通信用途ではハフマン・コーディング（Ｈｕｆｆｍａｎ ｃｏｄ
ｉｎｇ）を用いる場合があり、これは（キャラクタ毎に固定数のビットを用いる
キャラクタ・エンコード方式とは異なり）可変長キャラクタ・エンコード方式を
用いる。ハフマン・コーディングは、最も高い頻度で現れるキャラクタの全ビッ
ト数を最少に抑える。このコーディングは、既知の確率に基づいてビット数を選
択するので、データ・ストリングは、ビットがデータ・ストリーム内で到達する
毎にデコードされる。このコーディングは、データ・パックの厳格化をもたらす
。何故なら、最も共通して出現するキャラクタは短く、出現する頻度が少ないキ
ャラクタは長いからであり、出現する確率が最も高い最短のキャラクタは１ビッ
ト長に過ぎない。殆どのディジタル信号プロセッサは、固定ワード・サイズ（例
えば、１６ビットまたは３２ビット・ワード）を有するデータを操作するように
設計されている。このような設計は、ハフマン・コーディングを実現するには最
適ではない。 （発明の概要） 本発明は、新規な計算ブロックを備えたディジタル信号プロセッサ、および単
一サイクルで任意のビット長のビット・フィールド（または可変ビット長のワー
ド）を転送し、転送したビット・フィールドを別の動作に用いる方法である。

【０００６】 ディジタル信号プロセッサは、算術論理ユニット、乗算器、シフタおよびレジ
スタ・ファイルを備えた計算ブロックを含む。また、計算ブロックは、ビット・
フォーマットで命令およびオペランドを連続ビット・ストリームとして格納する
複数のレジスタを含み、単一サイクルで任意のビット長のビット・フィールドを
複数のレジスタおよびシフタ間で転送するように構成され配列されたビット転送
機構を用いる。

【０００７】 一実施形態では、複数のレジスタは、レジスタ・ファイル内に位置する汎用レ
ジスタである。レジスタ・ファイルは、更に、ビット転送機構が用いる制御情報
を格納するように構成された少なくとも１つの制御情報レジスタを含んでもよい
。

【０００８】 好ましくは、ビット転送機構は、更に、制御情報にしたがって指定される長さ
のビット・フィールドを、複数のレジスタ内に保持されている連続ビット・スト
リームから抽出し、抽出したビット・フィールドをシフタに格納するように構成
されている。

【０００９】 好ましくは、レジスタ・ファイルは、更に、ビット・ポインタを格納するよう
に構成されたポインタ・レジスタ、およびビット長を格納するように構成された
長さレジスタを含む。更に、ビット転送機構は、長さレジスタ内で指定されたビ
ット長を有し、ビット・ポインタによって指定された位置にあるビット・フィー
ルドを、複数のレジスタから抽出し、抽出したビット・フィールドをシフタに格
納するように構成してもよい。ビット・ポインタは、複数のレジスタ内に格納さ
れている連続ビット・ストリームにおける現ビット位置を追跡するように構成し
てもよい。算術論理ユニットは、指定された長さだけビット・ポインタを更新す
るように構成してもよい。

【００１０】 好ましくは、算術論理ユニットは、指定の長さだけビット・ポインタを更新す
る際、ビット・ポインタに指定の長さを追加し、ポインタ・レジスタに、複数の
レジスタの容量の半分に等しい数のモジュロを戻す。ディジタル信号プロセッサ
は、メモリを含んでもよく、ビット転送機構は、更に、条件付きでデータをメモ
リから複数のレジスタにロードするように構成してもよい。ビット転送機構は、
ポインタを更新した際にレジスタの選択ビット容量を超えて増大した場合、条件
付きロードを永続的とするように構成してもよい。選択ビット容量は、６４ビッ
トとするとよい。

【００１１】 別の実施形態では、レジスタ・ファイルは、ビット・ポインタを格納するよう
に構成されたポインタ・レジスタ、およびビット長を格納するように構成された
長さレジスタを含む。ビット転送機構は、更に、シフタから複数のレジスタに、
長さレジスタ内に指定されたビット長を有し、ビット・ポインタによって指定さ
れた位置に格納されているビット・フィールドを保管する（ｄｅｐｏｓｉｔ）よ
うに構成してもよい。ビット・ポインタは、汎用レジスタ内に格納されている連
続ビット・ストリーム内の現ビット位置を追跡するように構成してもよい。算術
論理ユニットは、ポインタ・レジスタを前述の長さだけ更新するように構成して
もよい。算術論理ユニットは、ビット・ポインタに指定の長さを追加し、ポイン
タ・レジスタに加算のモジュロ６４を戻すようにして指定の長さだけポインタ・
レジスタを更新してもよい。あるいは、算術論理ユニットは、レジスタのビット
容量が３２ビットである場合、加算のモジュロ３２に等しい数をポインタ・レジ
スタに戻してもよい。

【００１２】 好ましくは、ビット転送機構は、条件付きで複数のレジスタからディジタル信
号プロセッサのメモリにデータをロードするように構成してもよい。ビット転送
機構は、更新したポインタが、更新前のポインタのビット番号よりも小さいビッ
ト番号を指し示す場合、条件付きロードを永続的とすることができる。

【００１３】 これらのディジタル信号プロセッサは、ビット指向設計とした計算ブロックを
有し、可変ビット長のオペランドおよび命令を効率的に操作することができる。
計算ブロックは、ワードの境界を横切ってワードの抽出および保管を行い、ワー
ド・グループの位置を合わせ直すことができる。例えば、ディジタル信号プロセ
ッサは、３２ビット・レジスタを用いて、共通に用いられている１６ビットまた
は３２ビット・フォーマット以外の任意のワード長を有するデータを効率的に処
理する。本プロセッサは、例えば、標準的なプロセッサが頻繁に行なうように、
１８ビット・ワードを３２ビットに拡張し、１４ビットの格納領域を無駄にする
ことによって、１８ビット・ワードを３２ビット・レジスタに格納する必要はな
いという利点がある。任意長のビット・フィールドを転送可能なことに加えて、
本発明は、例えば、ハフマン・コーディングに用いられるビット・フィールドの
効率的なパックおよびアンパックを可能にする。 （好適な実施形態の説明） 一般に、ディジタル信号プロセッサ（ＤＳＰ）は、主な計算およびデータ処理
機能を実行するコア・プロセッサを含む。以下で特定して説明するが、コア・プ
ロセッサは、新規の設計の少なくとも１つの計算ブロックを含む。計算ブロック
は、数個の計算ユニットを含み、複数のレジスタ内にビット・フォーマットでデ
ータの連続ビット・ストリーム（即ち、命令またはオペランド）を格納すること
ができる。計算ブロックは、単一サイクルで、連続ビット・ストリームからビッ
ト・フィールドを抽出したり、あるいは連続ビット・ストリームにビット・フィ
ールドを保管することによって、任意のビット長のビット・フィールドを操作す
ることができる。この操作は、プロセッサに供給されるデータまたはプロセッサ
によって処理されるデータのワード境界には無関係に実行される。

【００１４】 図１を参照すると、ＤＳＰ１０は、計算ブロック１２および１４、メモリ２０
、制御ブロック３０、リンク・ポート・バッファ４０、外部ポート４５ならびに
、Ｄ−ＲＡＭコントローラ５０を含む。ＤＳＰ１０は、１組の計算ブロック１２
、１４、メモリ２０、制御ブロック３０、リンク・ポート・バッファ４０、外部
ポート４５およびＤ−ＲＡＭコントローラ５０を含む。また、ＤＳＰ１０は、命
令整合レジスタおよび一次命令デコーダ（図１には示されていない）も含む。計
算ブロック、命令整合バッファ、一次命令デコーダ、および制御ブロックは、主
な計算およびデータ処理機能を実行するコア・プロセッサを構成する。メモリ２
０は、例えば、３つの独立した２Ｍビット・メモリ・バンク２２、２４および２
６（メモリ・ブロック０、１および２として示す）を含む。各メモリ・バンクは
、３２ビット長のワード６４Ｋ分の容量を有する。各メモリ・バンクは、１２８
ビット幅のデータ・バスおよび１６ビット幅のアドレス・バスに接続されている
。単一のクロック・サイクル内において、各々３２ビットを有する、連続的に整
合されたデータ・ワードを４つまで、各メモリ・バンクに、そして各メモリ・バ
ンクから転送することができる。

【００１５】 制御ブロック３０は、プログラム・シーケンサ３２、第１整数ＡＬＵ３４（Ｊ
ＡＬＵ）、第２整数ＡＬＵ３６（ＫＡＬＵ）、第１ＤＭＡアドレス発生器３８、
および第２ＤＭＡアドレス発生器３９を含む。一般に、ＡＬＵ３６およびＡＬＵ
３６は、整数ＡＬＵ命令を実行し、データ・アドレスを発生し、アドレス・バス
上でデータ・アドレスをメモリに供給する。プログラム・シーケンサ３２は、ア
ドレス・バス上に命令アドレスを供給し、アクセスされた命令を命令整合バッフ
ァ（図示せず）に供給する。

【００１６】 ＤＳＰ１０は、アドレスを供給する数系統のアドレス・バス、およびデータを
供給するデータ・バスを含む。第１アドレス・バス６０（ＭＡ０）は、メモリ・
バンク２２（Ｍ０）および制御ブロック３０を相互接続する。第２アドレス・バ
ス６２（ＭＡ１）、および第２アドレス・バス６４（ＭＡ２）は、それぞれ、メ
モリ・バンク２４（Ｍ１）、２６（Ｍ２）を制御ブロック３０と相互接続する。
アドレス・バスの各々は、好ましくは、１６ビット幅であり、二進情報の並列転
送のために多数のラインを含む。３２ビット幅の外部アドレス・バス６６（ＭＡ
Ｅ）が、制御ブロック３０を外部ポート４５と相互接続する。外部ポート４５は
、外部アドレス・バス４７に接続されている。外部アドレス・バス４７は、３２
ビット幅であることが好ましい。

【００１７】 ＤＰＳ１０は、例えば、３系統の１２８ビット幅のデータ・バスを含む。第１
データ・バス６８（ＭＤ０）は、計算ブロック１２および１４、メモリ・バンク
２２、制御ブロック３０、リンクポート・バッファ４０、命令整合バッファ（図
示せず）ならびに外部ポート４５を相互接続する。同様に、第２データ・バス７
０（ＭＤ１）および第３データ・バス７２（ＭＤ２）は、計算ブロック１２およ
び１４、各メモリ・バンク２４および２６、制御ブロック３０、リンク・ポート
・バッファ４０、命令整合バッファ（図示せず）、ならびに外部ポート４５を相
互接続する。外部ポート４５は、外部データ・バス４９に接続されている。外部
データ・バス４９は、６４ビット幅であることが好ましい。このように、ＤＳＰ
１０は、外部ポート４５、データ・バス６８、７０および７２、ならびにアドレ
ス・バス６６を用いて、ホストまたは外部メモリと通信する。また、ＤＳＰ１０
は、数個のシリアル・ポート（図示せず）およびリンク・ポート・バッファ４０
に接続されている１つ以上のリンク・ポート４２を用いて通信することも可能で
ある。これは、例えば、米国特許第５，６１９，７２０号に詳細に記載されてい
る。

【００１８】 ＤＳＰ１０は、最適なデータ処理を求めて設計されている。「データ」とは二
進ワードのことであり、ＤＳＰ１０の動作に関連する命令またはオペランドのい
ずれかを表すことができる。メモリ・バンク４０、４２および４４の各々は別個
のバスを有するので、これらに同時にアクセスすることもできる。典型的な動作
モードでは、プログラム命令をメモリ・バンクの１つに格納し、オペランドを他
の２つのメモリ・バンクに格納する。このように、単一クロック・サイクルにお
いて、少なくとも１つの命令および２つのオペランドを計算ブロック１２および
１４に供給することができる。メモリ・バンク２２、２４および２６の各々は、
単一のクロック・サイクルで多数のデータ・ワードの読み取りおよび書き込みが
可能となるように構成されている。多数のデータ・ワードの各メモリ・バンクか
ら計算ブロック１２または１４への単一クロック・サイクルでの同時転送は、命
令キャッシュやデータ・キャッシュを必要せずに、達成される。

【００１９】 制御ブロック３０は、整数ＡＬＵ３４および３６を含み、これらは異なる時点
で整数ＡＬＵ命令を実行し、データ・アドレスを発生する。プログラムの実行中
、プログラム・シーケンサ３２は、命令シーケンスの位置に応じて、アドレス・
バス（６０、６２または６４）の１つに、命令アドレス・シーケンスを供給する
。典型的に、メモリ・バンクの１つ（２２、２４または２６）は、命令シーケン
スの格納に用いられる。加えて、整数ＡＬＵ（３４および３６）の各々は、命令
が要求するオペランドの位置に応じて、アドレス・バスの１つ（６０、６２また
は６４）にデータ・アドレスを供給する。例えば、命令シーケンスをメモリ・バ
ンク２２に格納し、オペランドをメモリ・バンク２４および２６に格納する場合
、プログラム・シーケンサ３２は命令アドレスをアドレス・バス６０上に供給し
、アクセスした命令を命令整合バッファ（図示せず）に供給する。

【００２０】 整数ＡＬＵ３４および３６は、アドレス・バス６２および６４にそれぞれオペ
ランドのアドレスを出力することができる。整数ＡＬＵ３４および３６が発生す
るアドレスに応答して、メモリ・バンク２４および２６は、それぞれ、データ・
バス７０および７２上で、計算ブロック１２および１４の一方または双方にオペ
ランドを供給する。メモリ・バンク２２、２４および２６は、命令およびオペラ
ンドの格納に関しては相互交換可能である。プロセッサは、パイプライン・アー
キテクチャを有し、メモリ２０への高速アクセスを可能とし、ＤＳＰ１０のユニ
ットは非パイプライン・アーキテクチャの２倍の速さで動作することができる。

【００２１】 図２を参照すると、各計算ブロック１２または１４は、レジスタ・ファイル８
０、乗算器／アキュミュレータ９０、算術論理ユニット（ＡＬＵ）９２、および
シフタ９４を含む。レジスタ・ファイル８０は、多数のポートを含み、オペラン
ドおよび結果を一時的に格納する。好適な実施形態では、レジスタ・ファイル８
０は、各々３２ビットを有するワード３２個分の容量を有し、各々１２８ビット
の列８本で編成されている。レジスタ・ファイル８０は、標準的な方法で、マル
チプレクサおよびラッチ（図示せず）を介して、データ・バス６８、７０および
７２（図１に示す）の各々に接続されている。前述のように、メモリ２０からオ
ペランドをフェッチする際、３系統のデータ・バスの内２つがオペランドをレジ
スタ・ファイル８０に、バス８２（ｉｏｂ０）およびバス８４（ｉｏｂ１）を通
じて供給する。これらのバスは、各々、１２８ビット幅である。（別の実施形態
では、レジスタ・ファイルは異なる容量を有してもよく、更にバスは異なる幅を
有してもよい。これらは全て、本発明の範囲内のことである） 当技術分野では公知であるが、レジスタ・ファイル８０からメモリ２０に（ま
たは外部メモリに）データを書き込む場合、バス８２および８４ならびにデータ
・バス６８、７０および７２（図１に示す）に接続されているマルチプレクサお
よびラッチ（図示せず）にデータを供給する。マルチプレクサおよびラッチは、
メモリに書き込む場合データ・バス６８、７０および７２を選択し、命令制御の
下で各バス内においてワードの選択を可能にする。マルチプレクサおよびラッチ
は、二次命令デコーダ（図示せず）によって制御される。二次命令デコーダは、
レジスタ・ファイル８０をアドレスし、マルチプレクサおよびラッチ、乗算器／
アキュミュレータ９０、ＡＬＵ９２またはシフタ９４に制御信号を供給するため
に用いられる。各計算ブロック１２または１４は、同じクロック・サイクルで３
つまでの命令を実行することができる。この場合、これらの命令は乗算器／アキ
ュミュレータ９０、ＡＬＵ９２またはシフタ９４によって実行される。

【００２２】 単一ワードの転送では、マルチプレクサおよびラッチは、アクセスされたデー
タ・ワードを選択してもしなくてもよい。二重ワードの転送では、マルチプレク
サおよびラッチは、データ・ワードのいずれかまたは双方を選択する。四重ワー
ドの転送では、マルチプレクサおよびラッチは、二重データ・ワードの異なる組
み合わせを選択するか、あるいは四重データ・ワード全体を選択する。単一、二
重、または四重データ・ワードは、単一クロック・サイクルで、計算ブロック１
２に、計算ブロック１４に、または双方に転送することができる。クロック・サ
イクル毎に多数の命令にアクセスすることができるため、サイクル毎に多数の動
作を実行し、これによってプロセッサの処理能力を高めることができる。計算ブ
ロック１２および１４によって要求されるよりも速くオペランドを供給すること
ができる場合、メモリ・サイクルに空きができる。これらのメモリ・サイクルは
、ＤＭＡアドレス発生器３８および３９が使用して、新たなデータをメモリ・バ
ンク２２、２４および２６に供給することができ、コア・プロセッサからサイク
ルを盗むことはない。最後に、多数のデータ・ワードにアクセスすることができ
るため、２つ以上の計算ブロックを利用し、これらにオペランドを供給し続ける
ことが可能となる。

【００２３】 再度図２を参照すると、乗算器／アキュミュレータ９０、ＡＬＵ９２およびシ
フタ９４は、十分な命令およびオペランドを計算ブロックに供給できる範囲で、
同時に命令を実行することができる。４系統の６４幅のオペランド・バス（ｏｂ
０）、（ｏｂ１）、（ｏｂ２）および（ｏｂ３）が、レジスタ・ファイル８０か
ら乗算器／アキュミュレータ９０、ＡＬＵ９２およびシフタ９４にオペランドを
供給する。３系統の６４ビット幅の結果バスｒｍ、ｒａおよびｒｓも、乗算器／
アキュミュレータ９０、ＡＬＵ９２およびシフタ９４に接続されており、結果を
レジスタ・ファイル８０に返送する。更に、結果バスは計算ユニットの各々にも
接続されているので、各計算ユニットは直接オペランドを得ることができる。一
次命令デコーダは、命令を二次命令デコーダ（図示せず）に供給し、二次命令デ
コーダがこれらの命令をデコードする。

【００２４】 図２に示すように、バイパス・バス９６、９７および９８がオペランド・バス
を結果バスに接続する。バイパス・バス９６、９７および９８は、計算速度を高
めるように設計されている。レジスタ・ファイル８０またはメモリ・アクセスか
らのオペランドは、前述のように、計算ユニットのために使用可能である。更に
、バイパス・バス９６、９７および９８は、一方の計算ユニットから他方に直接
オペランドを供給するのであり、最初にオペランドをレジスタ・ファイル８０に
書き込み、次いでこれをレジスタ・ファイル８０から宛先の計算ユニットに供給
するのではない。

【００２５】 図３は、計算ブロック１２または１４において用いられる命令フォーマットを
示す。命令は３２ビット長（あるいは、６４ビット長またはその他）であり、以
下のフィールド、ＥＸ、ＣＣ、１０、ＸＹ、ＣＵ、ＴＹＰＥ、Ｏｐｃｏｄｅ／Ｒ
ａ、Ｒｓ、ＲｍおよびＲｎを有する。ＥＸビットは、プロセッサが１サイクルに
１つの命令を実行するのか、または数個の命令を実行するのかを指定する。ＥＸ
ビットが論理１に等しい場合、命令はライン内の最後の命令である。ＥＸビット
が論理０に等しい場合、当該命令に続いて、同じライン内に別の命令がある。Ｃ
Cビットは条件付き命令を識別する。ＣＣビットが論理１に等しい場合、命令ラ
イン全体が条件付きであり、別の命令によって先に成立している条件が真と評価
した場合にのみ実行する。ＸＹフィールドは、計算ブロックＸ（即ち図１におけ
るブロック１２）、計算ブロックＹ（即ち、図１におけるブロック１４）、また
は双方のどこで命令を実行するのかを指定する。フィールドＸＹが０１に等しい
場合、計算ブロックＸが命令を実行する。フィールドＸＹが１０に等しい場合、
計算ブロックＹが命令を実行し、フィールドＸＹが１１に等しい場合、双方の計
算ブロックが命令を実行する。ＣＵフィールドは、命令を実行する特定の計算ユ
ニット（即ち、ＡＬＵ、乗算器、またはシフタ）を指定する。ＴＹＰＥおよびＯ
ｐｃｏｄｅ／Ｒａフィールドの組み合わせによって、計算ブロック１２および１
４によって実行される動作を指定する。ＲｍおよびＲｎフィールドは、レジスタ
・アドレスをオペランドに供給し、Ｒｓフィールドは、以下で説明するように、
指定レジスタ・アドレスを供給する。

【００２６】 連続ビットＦＩＦＯは、図４の実施形態において説明するように、レジスタ・
ファイル８０内に位置する１組の汎用レジスタを用いることによって、または図
４Ａの実施形態において説明するように、１組の指定ＦＩＦＯレジスタを用いる
ことによって、可変ビット長のワードを抽出および保管する。

【００２７】 図４を参照すると、現時点における好適な実施形態では、レジスタ・ファイル
８０は、命令およびオペランドを連続ビット・ストリームとして格納する４つの
汎用レジスタ（Ｒ４、Ｒ５、Ｒ６およびＲ７）、ならびに制御情報を格納する２
つのレジスタ（Ｒ１６およびＲ１７）を含む。以下で説明するように、これらの
レジスタは、連続ビットＦＩＦＯを簡便化するように構成されており、抽出され
たビット・フィールドまたは保管されたビット・フィールドは、ワードの境界を
交差してもよい。レジスタＲ４ないしＲ７は、連続ビット・ストリームがレジス
タ・ファイル８０に保管される際、またはレジスタ・ファイル８０から抽出され
る際に、これを格納する。レジスタＲ１６およびＲ１７は、ビットＦＩＦＯポイ
ンタ（ＢＦＰ）および長さの値をそれぞれ格納する。連続ビットＦＩＦＯは、次
の３つの命令、ＧＥＴＢＩＴＳ、ＰＵＴＢＩＴＳおよびＢＦＯＩＮＣを用いる。
ＧＥＴＢＩＴＳおよびＰＵＴＢＩＴＳ命令は、シフタの命令であり、それぞれ、
レジスタ・ファイル８０から入力データを抽出し、シフタ動作の結果をレジスタ
・ファイル８０に返送する。ＢＦＯＩＮＣ命令は、ＡＬＵ命令であり、ＡＬＵ９
２にビットＦＩＦＯへのＢＦＰを増分するように命令する。これについては、図
７を参照しながら説明する。

【００２８】 図５は、ＧＥＴＢＩＴＳ命令の実行中に用いられる個々のレジスタを示す。Ｇ
ＥＴＢＩＴＳ命令を実行する際、シフタ９４は、レジスタ・ファイル８０内に位
置するレジスタＲ４、Ｒ５、Ｒ６およびＲ７に格納されている任意長のビット・
フィールドを抽出し、抽出したビット・フィールドを、シフタ９４内に位置する
レジスタＲ０に保管する。次いで、シフタ９４は、レジスタＲ０内に配されてい
るビット上で動作する。抽出したビット・フィールドの長さ（ｌｅｎ）を、レジ
スタＲ１６に、ＢＦＰをレジスタＲ１７に供給する。ＧＥＴＢＩＴＳ命令は、以
下のフォーマットを有する。

【００２９】

【数１】 Ｒｓｄ＝ＧＥＴＢＩＴＳ Ｒｎｑ ＢＹ Ｒｍｄ（ＳＥ） この命令において、Ｒｓｄは指定されたシフト・レジスタであり、Ｒｎｑは連
続ビット・ストリームを含む汎用レジスタを指定し、Ｒｍｄは長さおよび現ＢＦ
Ｐを含む制御情報レジスタを指定する。前述の命令フォーマットでは、オペラン
ドを有するレジスタは、文字「Ｒ」、およびそれに続く、３つのレジスタを区別
する小文字「ｓ、ｍまたはｎ」によって示されている。通常、「ｓ」は結果を示
し、「ｎ」および「ｍ」はソース・オペランドを示す。３番目の文字は、レジス
タが四重レジスタ（例えば、ＲｎｑがレジスタＲ７：４に用いられる）か、また
は二重レジスタ（例えば、ＲｍｄがレジスタＲ１６：１７に用いられる）かを指
定する。３番目の文字がない場合、単一のレジスタ（例えば、レジスタＲ５に対
するＲｎ）を示す。ＳＥは符号用拡張部であり、当技術分野では公知である。

【００３０】 図５に示すように、ＧＥＴＢＩＴＳ命令の実行時に、以下でＢＦＯＩＮＣ命令
に関して説明するように、ＢＦＰは長さの値だけ左に進み、またはビット６３を
超えた場合元に戻る。ＳＥオペランドがセットされている場合、宛先レジスタ対
（Ｒｓｄ）内の保存フィールドの左側のビットが、保存フィールドの最上位ビッ
トに等しくセットされる。それ以外では、レジスタＲｓｄ内の当初のビットは影
響を受けない。ビットＦＩＦＯへのデータの一定の流入を維持するために、メモ
リ・バンク２２、２４または２６（図１）からのデータを条件付きでレジスタＲ
５：４にロードする。更新されたＢＦＰが６３未満である場合、データをロード
しない。更新されたＢＦＰが６３よりも大きい場合、条件付きでロードしたデー
タを永続的とする。ＧＥＴＢＩＴＳ命令は、以下のアセンブリ・コード・シーケ
ンスによって実行することができる。

【００３１】

【表１】 XR1:0 hold extracted bit field XR17: holds control information XR1:0 = GETBITS R7:4 BY R17:16;; /*extract field */ XR17 = BFOINC R17:16;; /*advance BFP*/ /*When BFP>63, move upper FIFO word into lower word, nd load nex
t quad word: */ if ALT; do XR5:4 = XR7:6; do XR7:6 = L[j0+=2];; このコード・シーケンスでは、「ＸＲ」は計算ブロックＸ（即ち、図１におけ
る計算ブロック１２）内のレジスタを示す。最後の条件付き命令では、ＡＬＴが
０未満の場合、両命令を実行する。「Ｌ［ｊ０＋＝２］」は、メモリからレジス
タ対Ｒ７：６にデータをロードする。

【００３２】 図４および図６を参照すると、１つまたは数個のシフタ動作を実行した後、シ
フタ９４はＰＵＴＢＩＴＳ命令を実行することができる。ＰＵＴＢＩＴＳ命令を
実行する際、シフタ９４はレジスタＲ６において指定されている長さ（ｌｅｎ）
のビット・フィールドを、レジスタＲ５：４からレジスタＲ１：０に保管する。
これらのレジスタは全てレジスタ・フィールド８０内に位置する。保管されたビ
ット・フィールドは、ＢＦＰによって指定された位置において右詰めで置かれる
。その位置はレジスタＲ７に格納されている。ＰＵＴＢＩＴＳ命令は以下のフォ
ーマットを有する。

【００３３】

【数２】 Ｒｓｄ＋＝ＰＵＴＢＩＴＳ Ｒｎｄ ＢＹ Ｒｍｄ ここで、Ｒｓｄは、ビット・フィールドを保管する汎用レジスタを指定し、Ｒｎ
ｑは、ビット・フィールドを有するシフト・レジスタを指定し、Ｒｍｄは制御情
報を有するレジスタ、即ち、現ＢＦＰを指定する。

【００３４】 シフタ９４がＰＵＴＢＩＴＳ命令を実行する際、レジスタ対Ｒｎｄの内容全体
を、ＲｓｄおよびＢＦＯＴＭＰで形成される四重レジスタ内に置く。ＢＦＯＴＭ
Ｐレジスタは、シフタ９４の内部レジスタであり、ＰＵＴＢＩＴＳ命令を実行す
るときに、オーバーフロー・ビットを一時的に格納するために用いられる。挿入
データを置く際、レジスタ対Ｒｍｄ内のＢＦＰが位置するフィールドによって指
し示されるビットを始点とする。通常、挿入ビット・フィールドは６４ビット未
満である。対象のフィールドは、レジスタＲｎｄ内に右詰めで入力され、対象フ
ィールドの左側にある残りのビットは無関係であり、後に上書きされる。（例示
のために、図６では、レジスタ対Ｒｎｄは、ビット・フィールド８５おｙび８６
を収容するレジスタＲ５：４として示されている。ビット・フィールド８５は長
さ「Ｌｅｎ」を有する。ビット・フィールド８５および８６は、レジスタＲ０、
Ｒ１に置かれ、ＢＦＯＴＭＰは右揃えとなる。ビット・フィールド８５はレジス
タＲ１：０内に得られる空間よりも長いので、ビット・フィールド８５Ａは溢れ
、一時的にＢＦＯＴＭＰレジスタに格納される。） ＡＬＵ９２は、以下で説明するように、ＢＦＰを更新し、ＢＦＰがビット６３
を超えて溢れた場合、フラグ「ＡＮ」をセットする。ＢＦＰがビット６３を超え
て溢れた場合、Ｒｓｄの内容をレジスタ・ファイル８０からメモリに移動し、Ｂ
ＦＯＴＭＰレジスタの内容をＲｓｄに移動する。ビットＦＩＦＯ挿入は、以下の
アセンブリ・コード・シーケンスによって実現することができる。

【００３５】

【表２】 XR5:4 hold field to be inserted XR7:6 hold control information XR1:0 = PUTBITS R5:4 BY R7:6;; /* insert field */ XR7 = BFOINC R7:6;; /* advance BFP */ if ALT; do L[j0+=2] = XR1:0;; /* when BFP.63, store assembled field to
mem */ if ALT; do XR1:0 = BFOTMP;; /* when BFP>63, move BFOTMP to XR1:0 */ 図４および図７を参照すると、ＢＦＯＩＮＣ命令は、ＧＥＴＢＩＴＳおよびＰ
ＵＴＢＩＴＳ命令を実行した後、ＢＦＰを更新する。ステップ１０８において、
ＡＬＵ９２は、レジスタ１０４および１０６内の２つのオペランドの各々の下位
側７ビットを加算し、その結果を６４で除算し（モジュロ演算１１０）、残余を
第２オペランドの下位６ビットに戻す。結果はレジスタ１１２内に置かれ、加算
によってビット６３を超えた場合ＡＮステータス・フラグがセットされる。ＢＦ
ＯＩＮＣ命令は以下のフォーマットを有する。

【００３６】

【数３】 Ｒｓ ＝ ＢＦＯＩＮＣ Ｒｍｄ ここで、レジスタＲｍｄ（１０４および１０６）は長さおよびＢＦＰ値を保持し
、レジスタＲｓ（１１２）は結果を受け取る。

【００３７】 即ち、ＧＥＴＢＩＴＳ命令の一部としてＢＦＯＩＮＣ命令を実行する際、ＡＬ
Ｕ９２は、ＢＦＰを保持するレジスタＲ１７、および長さを保持するレジスタＲ
１６からオペランドを受け取り、ＢＦＰ値をレジスタＲ１７に戻す。

【００３８】 図４Ａを参照すると、別の実施形態では、シフタ９４は４つの指定計算レジス
タ（Ｓ３：０）１２０を含み、制御情報を格納するレジスタ１２２、１２４およ
び１２６を含む。レジスタ１２２はＢＦＰ値を格納し、レジスタ１２４は長さ値
を格納し、レジスタ１２６は、シフタ９４がＧＥＴＢＩＴＳまたはＰＵＴＢＩＴ
Ｓ命令を実行した後、無日付（ｕｎｄａｔｅｄ）ＢＦＰ値を格納する。レジスタ
・ファイル８０は、Ｒｍ値を格納するレジスタ１３０、およびレジスタＳ３：０
から抽出したビットを格納するレジスタ１３２を含む。Ｓ３：０レジスタは、連
続ビット・ストリームを格納するために用いられる。条件付きロードがメモリお
よびレジスタ・ファイル８０間で、図４に示したのと同様に行われる。ＧＥＴＢ
ＩＴＳ命令を実行する際、転送されるビット・フィールドはレジスタ１３０から
ロードされ、自動的にレジスタ１２０に格納される。ＰＵＴＢＩＴＳ命令を実行
する際、転送されるビット・フィールドは自動的にレジスタ１３０に格納される
。

【００３９】 図４Ａの実施形態と図４の実施形態との間の主な相違は、ＢＦＰを更新する方
法にある。図４に示す実施形態では、ＢＦＰはＡＬＵ９２によって更新され、一
方図４Ａに示す実施形態では、ＢＦＰはシフタ９４によって更新される。シフタ
におけるＢＦＰの更新は、命令ＧＥＴＢＩＴＳおよびＰＵＴＢＩＴＳ自体によっ
て指定され、別個のＡＬＵ命令（図４）によるのではない。しかしながら、双方
の場合において、ＢＦＰ（レジスタ１２２）の値がビット・フィールド長（レジ
スタ１２４）に加算され、次いでモジュロ演算において結果を６４で除算する。
モジュロ演算の結果が６４を超過した場合、図４Ａに示すように、シフタは自動
的にデータをロードし、これらを適切なレジスタに格納する。

【００４０】 パックされたストリーム（即ち、ＧＥＴＢＩＴＳ命令）からビット・フィール
ドを抽出した後、抽出したビットは種々の演算に用いられる。ハフマン・デコー
ドでは、各ビット・フィールドは情報シンボルにマップされる。ｎ＜３２ビット
のビット・フィールドを抽出した場合、このフィールドは３２ビット・レジスタ
に置かれるが、このレジスタ内の下位ｎビットのみが有用なコーディング情報と
なる。次いで、このレジスタは、情報シンボルを保持するテーブルに対するポイ
ンタとして用いられる。パックされたストリームに挿入するフィールドを発生す
るには、逆の動作シーケンスを用いる（ＰＵＴＢＩＴＳ命令を用いる）。ここで
は、参照テーブルを用いて、情報シンボルを３２ビット・ワードに変換する。こ
の３２ビット・ワードが有する有効な情報ビットはｎだけであり、ＰＵＴＢＩＴ
Ｓ情報への入力として用いられ、有効なｎ情報ビットのみを出力ストリームにパ
ックする。

【００４１】 前述のディジタル信号プロセッサは、１６ビットや３２ビット・フォーマット
以外でデータを書き込む、高品位テレビジョン（ＨＤＴＶ）において見られるデ
ータ・フォーマットを処理する際に用いられる。あるいは、本プロセッサは、ワ
イヤレス電気通信システム、交換システム、およびコンピュータ・ネットワーク
および計算機を接続するリモート・アクセス・サーバを含むネットワーク状シス
テムにも用いられる。また、本プロセッサは、レーダや医療用撮像のためのグラ
フィックス・システム、あるいは１６ビットや３２ビット・フォーマット以外で
書き込まれたデータを使用するその他の用途にも用いられる。本プロセッサは、
例えば、標準的なプロセッサが頻繁に行なうように、１８ビット・ワードを３２
ビットに拡張し、１４ビットの格納領域を無駄にすることによって、１８ビット
・ワードを３２ビット・レジスタに格納する必要はないという利点がある。

【００４２】 以上、本発明の代表的な実施形態について説明したが、種々の変形、変更およ
び改良も当業者には容易に想起されよう。かかる変形、変更および改良は、本発
明の精神および範囲に該当するものと見なす。したがって、前述の説明は一例に
過ぎず、限定として意図した訳ではない。本発明は、特許請求の範囲およびその
均等物における規定の通りにのみ限定されることとする。

【図面の簡単な説明】

【図１】 ディジタル信号プロセッサのブロック図である。

【図２】 図１に示す２つの計算ブロックの一方のブロック図である。

【図３】 計算ブロックによって用いられる命令フォーマットを示す図である。

【図４】 図４は、連続ビットＦＩＦＯによって用いられるレジスタ・ファイルを示す計
算ブロックのブロック図である。 図４Ａは、連続ビットＦＩＦＯの代替実施形態のブロック図である。

【図５】 ＧＥＴＢＩＴＳ命令を実行する際のレジスタ間のデータ・フローを示す図であ
る。

【図６】 ＰＵＴＢＩＴＳ命令を実行する際のレジスタ間のデータ・フローを示す図であ
る。

【図７】 ＢＦＯＩＮＣ命令を実行する際のデータ・フローを示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザッツマン，アレクセイ アメリカ合衆国マサチューセッツ州02460， ニュートン，カボット・ストリート 328 (72)発明者 レゼロヴィッツ，アーヤー イスラエル国69345 ラマト・アジズ，ダ ニエル・モリヅ・ストリート 24 (72)発明者 グリーンフィールド，ズビ イスラエル国44471 クファー・サヴァ， リヴカ・グーバー・ストリート ５ (72)発明者 レビン，デビッド・アール アメリカ合衆国マサチューセッツ州02420， レキシントン，ヨーク・ストリート 27 (72)発明者 フライドマン，ホセ アメリカ合衆国マサチューセッツ州02446， ブルックリン，センター・ストリート 70，ナンバー５イー Ｆターム(参考） 5B033 AA03 AA05 BD00 DC01 DC08

Claims (36)

【特許請求の範囲】
1. 【請求項１】 指定された長さのビット・フィールドを連続ビット・ストリ
   ームから転送する方法であって、 算術論理ユニット、乗算器、シフタ、およびレジスタ・ファイルを含む計算ブ
   ロックを用意するステップと、 複数のレジスタにビット・フォーマットで格納されている命令またはオペラン
   ドの連続ビット・ストリームを供給するステップと、 前記複数のレジスタおよび前記シフタ間で、任意のビット長のビット・フィー
   ルドの転送を単一サイクルで行うステップと、 から成る方法。
2. 【請求項２】 請求項１記載の方法において、前記連続ビット・ストリーム
   を供給するステップは、前記レジスタ・ファイル内に位置する汎用レジスタに、
   前記命令またはオペランドの連続ビット・ストリームを格納するステップを含む
   方法。
3. 【請求項３】 請求項２記載の方法において、前記転送を行うステップは、
   前記レジスタ・ファイル内に位置するポインタ・レジスタに格納されているビッ
   ト・ポインタによって、前記複数のレジスタの現ビット位置を追跡するステップ
   を含む方法。
4. 【請求項４】 請求項２記載の方法において、前記転送を行うステップは、
   制御情報にしたがって、前記汎用レジスタの指定位置から前記ビット・フィール
   ドを抽出し、前記抽出したビット・フィールドを前記シフタ内に格納するステッ
   プを含む方法。
5. 【請求項５】 請求項３記載の方法において、前記転送を行うステップは、 前記レジスタ・ファイル内に位置する長さレジスタにおいて指定された前記ビ
   ット長を有し、かつ前記ビット・ポインタによって指定された前記汎用レジスタ
   内の位置にある前記ビット・フィールドを抽出するステップと、 前記抽出したビット・フィールドを前記シフタに格納するステップと、 を含む方法。
6. 【請求項６】 請求項５記載の方法において、前記抽出するステップは、前
   記指定された長さだけ前記ポインタ・レジスタを更新するステップを含む方法。
7. 【請求項７】 請求項６記載の方法において、前記更新するステップは、前
   記算術論理ユニット内に指定された前記長さを前記ビット・ポインタに加算し、
   前記加算のモジュロ６４である値を有する前記ビット・ポインタを前記ポインタ
   ・レジスタに戻すステップを含む方法。
8. 【請求項８】 請求項７記載の方法であって、更に、デジタル信号プロセッ
   サのメモリから前記複数のレジスタに、条件付きでデータをロードするステップ
   を含む方法。
9. 【請求項９】 請求項８記載の方法において、前記条件付きロードは、前記
   加算が６３よりも大きい場合、永続的とする方法。
10. 【請求項１０】 請求項１記載の方法において、前記転送を行うステップは
    、制御情報にしたがって前記ビット・フィールドを、前記シフタから前記複数の
    レジスタの指定位置に保管するステップを含み、前記複数のレジスタは、前記レ
    ジスタ・ファイル内に位置する汎用レジスタである方法。
11. 【請求項１１】 請求項１記載の方法において、前記複数のレジスタは、前
    記レジスタ・ファイル内に位置する汎用レジスタであり、前記転送を行うステッ
    プは、前記シフタから前記複数のレジスタに前記ビット・フィールドを保管し、
    前記保管したビット・フィールドを前記複数のレジスタに格納するステップを含
    み、前記ビット・フィールドは、前記レジスタ・ファイル内に位置する長さレジ
    スタによって指定されたビット長を有し、前記レジスタ・ファイル内に位置する
    ビット・ポインタの位置に格納されている方法。
12. 【請求項１２】 請求項１１記載の方法において、前記保管するステップは
    、前記ポインタ・レジスタを前記指定された長さだけ更新するステップを含む方
    法。
13. 【請求項１３】 請求項１２記載の方法において、前記更新するステップは
    、前記算術論理ユニット内において指定された前記長さを前記ポインタに加算し
    、値ｍｏｄ６４の前記ビット・ポインタを前記ポインタ・レジスタに戻すステッ
    プを含む方法。
14. 【請求項１４】 請求項１３記載の方法であって、さらに、前記デジタル信
    号プロセッサのメモリに前記複数のレジスタからデータを条件付きでロードする
    ステップを含む方法。
15. 【請求項１５】 請求項１４記載の方法において、前記条件付きロードは、
    前記更新したビット・ポインタが６３未満である場合永続的とする方法。
16. 【請求項１６】 デジタル信号プロセッサにおいて用いる計算ブロックであ
    って、 算術論理ユニット、乗算器、シフタ、およびレジスタ・ファイルと、 ビット・フォーマットの命令およびオペランドを連続ビット・ストリームとし
    て格納するように構成されている複数のレジスタと、 任意のビット長のビット・サイクルを前記複数のレジスタと前記シフタとの間
    において単一サイクルで転送するように構成され配列されているビット転送機構
    と、 から成る計算ブロック。
17. 【請求項１７】 請求項１６記載の計算ブロックにおいて、前記複数のレジ
    スタは、前記レジスタ・ファイル内に位置する汎用レジスタである計算ブロック
    。
18. 【請求項１８】 請求項１７記載の計算ブロックにおいて、前記レジスタ・
    ファイルは、さらに、前記ビット転送機構が使用する制御情報を格納するように
    構成された少なくとも１つの制御情報レジスタを含み、前記ビット転送機構は、
    更に、前記制御情報にしたがって指定された長さのビット・フィールドを、前記
    複数のレジスタに保持されている連続ビット・ストリームから抽出し、前記抽出
    したビット・ストリームを前記シフタに格納するように構成されている計算ブロ
    ック。
19. 【請求項１９】 請求項１７記載の計算ブロックにおいて、 前記レジスタ・ファイルは、更に、ビット・ポインタを格納するように構成さ
    れているポインタ・レジスタと、ビット長を格納するように構成されている長さ
    レジスタを含み、 前記ビット転送機構は、更に、前記長さレジスタ内に指定されたビット長を有
    し、前記ビット・ポインタによって指定された位置にある前記ビット・フィール
    ドを前記複数のレジスタから抽出し、前記抽出したビット・フィールドを前記シ
    フタに格納するように構成されている、 計算ブロック。
20. 【請求項２０】 請求項１９記載の計算ブロックにおいて、前記ビット・ポ
    インタは、前記複数のレジスタに格納されている前記連続ビット・ストリームに
    おける現ビット位置を追跡するように構成されている計算ブロック。
21. 【請求項２１】 請求項２０記載の計算ブロックにおいて、前記算術論理ユ
    ニットは、前記長さレジスタにおいて指定された前記ビット長だけ前記ビット・
    ポインタを更新するように構成されている計算ブロック。
22. 【請求項２２】 請求項２１記載の計算ブロックにおいて、前記算術論理ユ
    ニットは、前記ビット・ポインタに前記指定された長さを加算し、前記複数のレ
    ジスタの容量の半分に等しい数のモジュロを戻すことによって、前記ビット・ポ
    インタを前記指定された長さだけ更新する計算ブロック。
23. 【請求項２３】 請求項２２記載の計算ブロックにおいて、前記デジタル信
    号プロセッサはメモリを含み、前記ビット転送機構は、更に、前記メモリから前
    記複数のレジスタに条件付きでデータをロードするように構成されている計算ブ
    ロック。
24. 【請求項２４】 請求項２２記載の計算ブロックにおいて、前記ビット転送
    機構は、前記更新されたポインタが前記レジスタの選択ビット容量を越えて増分
    された場合、前記条件付きロードを永続的とするように構成されている計算ブロ
    ック。
25. 【請求項２５】 請求項１７記載の計算ブロックにおいて、 前記レジスタ・ファイルは、更に、ビット・ポインタを格納するように構成さ
    れているポインタ・レジスタと、ビット長を格納するように構成されている長さ
    レジスタとを含み、 前記ビット転送機構は、更に、前記シフタから、前記ポインタによって指定さ
    れた前記複数のレジスタの位置にビット・フィールドを保管するように構成され
    ている計算ブロック。
26. 【請求項２６】 請求項２５記載の計算ブロックにおいて、前記ビット・ポ
    インタは、前記汎用レジスタに格納されている前記連続ビット・ストリーム内の
    現ビット位置を追跡するように構成されている計算ブロック。
27. 【請求項２７】 請求項２６記載の計算ブロックにおいて、前記算術論理ユ
    ニットは、前記ポインタ・レジスタを前記ビット長だけ更新するように構成され
    ている計算ブロック。
28. 【請求項２８】 請求項２７記載の計算ブロックにおいて、前記算術論理ユ
    ニットは、前記ビット・ポインタに前記ビット長を加算し、前記ポイント・レジ
    スタに前記加算のモジュロ６４を戻すことによって、前記ポインタ・レジスタを
    前記指定された長さだけ更新するように構成されている計算ブロック。
29. 【請求項２９】 請求項２８記載の計算ブロックにおいて、前記デジタル信
    号プロセッサはメモリを含み、前記ビット転送機構は前記複数のレジスタから前
    記メモリに条件付きでデータをロードするように構成されている計算ブロック。
30. 【請求項３０】 請求項２９記載の計算ブロックにおいて、前記ビット転送
    機構は、前記更新されたポインタが、前記ビット長だけ前記更新前の前記ポイン
    タのビット番号よりも小さいビット番号を指し示す場合、前記条件付きロードを
    永続的とするように構成されている計算ブロック。
31. 【請求項３１】 デジタル信号プロセッサであって、 算術論理ユニット、乗算器、シフタ、およびレジスタ・ファイルを含む計算ブ
    ロックと、 ビット・フォーマットで命令およびオペランドを連続ビット・ストリームとし
    て格納する複数のレジスタと、 任意長のビット・フィールドを前記複数のレジスタと前記シフタとの間で単一
    サイクルで転送する手段と、 から成るデジタル信号プロセッサ。
32. 【請求項３２】 請求項３１記載のデジタル信号プロセッサにおいて、前記
    レジスタ・ファイルは、前記転送手段が用いる制御情報を格納する制御情報レジ
    スタ手段を含み、前記複数のレジスタは、前記レジスタ・ファイル内に位置する
    汎用レジスタであるデジタル信号プロセッサ。
33. 【請求項３３】 請求項３２記載のデジタル信号プロセッサにおいて、前記
    ビット転送手段は、更に、前記制御情報にしたがって指定された長さのビット・
    フィールドを、前記複数のレジスタ内に保持されている前記連続ビット・ストリ
    ームから抽出する手段と、前記抽出したビット・フィールドを前記シフタに格納
    する手段とを含むデジタル信号プロセッサ。
34. 【請求項３４】 請求項３３記載のデジタル信号プロセッサにおいて、前記
    抽出手段は、制御情報にしたがって指定された位置において、前記ビット・フィ
    ールドを抽出するように構成されているデジタル信号プロセッサ。
35. 【請求項３５】 請求項３１記載のデジタル信号プロセッサにおいて、前記
    ビット転送手段は、更に、前記ビット・フィールドを、前記レジスタ・ファイル
    内に位置する前記複数のレジスタに保管する手段を含み、前記ビット・フィール
    ドは、前記レジスタ・ファイル内に位置する長さレジスタによって指定された前
    記ビット長を有し、前記ビット・フィールドは前記ビット・ポインタの位置に保
    管されるデジタル信号プロセッサ。
36. 【請求項３６】 請求項３２記載のデジタル信号プロセッサにおいて、前記
    ビット転送手段は、更に、前記シフタから、制御情報にしたがって指定された前
    記複数のレジスタの場所に前記ビット・フィールドを保管する手段を含むデジタ
    ル信号プロセッサ。