JP2002505533A - 一定位相クロスバ交換機 - Google Patents

Abstract

(57)【要約】 一定位相クロスバ交換機システム（５０）は、クロスバ交換機の出力で位相不連続性を防止する。クロスバ交換機システムは、入力論理部（５６ａ――５６）と、クロスバ交換機（５８）と、出力論理部（６０ａ――６０ｎ）と、位相ロックループ（６８）とを含む。位相ロックループは、システムクロックから高速内部クロックを発生するため使用される。内部クロック周波数で送信された高速直列データストリームは、対応した送信機から受信され、入力論理部に供給される。入力論理部は、各直列データストリームの多数のバージョンを生成し、一つのバージョンは遅延されず、その他のバージョンは１ビット時間の一部分ずつの量で遅延される。状態機械は直列データストリームのバージョンを選択するため利用され、このバージョンは、高速内部クロックに対し略中央に配置されたデータストリームデータ窓を生ずる。データストリームの選択されたバージョンは、クロスバ交換機へのアクティブ入力として利用される。データストリームの選択されたバージョンは、内部クロックによってクロックが供給される出力レジスタにクロックに同期して与えられる。上記の方法による直列データストリームの位相遅延バージョンの選択は、発信側の送信機の切換の際に位相不連続性を防止する。

Description

【発明の詳細な説明】

【０００１】 ［関連出願のクロスリファレンス］ 本願は、1997年9月19日に出願された発明の名称が"CONSTANT PHASE CROSSBAR
SWITCH"である米国仮特許出願No.60/059,531の優先権を主張する。

【０００２】 ［財政援助を受けた研究・開発に関する宣言］ 適用無し ［発明の背景］ 本発明は、高速電気通信ネットワーク交換機に係わり、特に、切り換えられた
高速データストリームの位相不連続性を補償する一定位相クロスバ交換機に関す
る。

【０００３】 網交換機のような電気通信装置において、データユニットは、典型的に交換機
マトリックス（別名としてクロスコネクト、クロスバ又はクロスポイント交換機
とも称される）の対応した入力に連結された入力モジュールで受信される。受信
データユニットはクロスバ交換機の各入力から、クロスバ交換機の対応した出力
モジュールに連結された１台以上の出力モジュールに転送される。典型的な網交
換機の場合、入出力モジュールは印刷回路基板上に配置され、クロスバ交換機は
同様に１枚以上の回路基板に配置される。入出力モジュール及びクロスバ交換機
は典型的にバックプレーンを介して相互接続される。

【０００４】 従来、入力及び出力の各モジュールとクロスポイント交換機との間の通信は、
並列リンク又は直列リンクを介して行なわれる。各アプローチは高速網交換機の
設計の際に固有の問題点を生じる。入力モジュールとクロスバ交換機の間、並び
に、出力モジュールとクロスバ交換機の間の並列リンクの使用は、交換機を通る
データストリームのデータレートを著しく低下させ、これにより、電気的設計が
簡単化される利点がある。たとえば、毎秒１ギガビットのデータを転送するには
、直列データストリームを使用するならば、１ＧＨｚのクロックが必要とされ、
これに対し、クロスバ交換機が３２ビット幅の並列データストリームで動作する
ならば、約３１．２５ＭＨｚのクロックが必要とされる。しかし、入力モジュー
ル及び出力モジュールが幅広の並列リンク若しくはバスを用いてクロスバ交換機
に接続されたとき、多数の相互接続を収容する必要がある。たとえば、１６入力
ポート×１６出力ポートの網交換機において、シングルエンドドライバと、受信
機と、１ポート当たり３２ビット幅の並列リンクとを想定すると、並列データリ
ンクだけのために５１２本の相互接続が必要になる。このリンク上で差動ドライ
バ及び受信機が利用される場合、相互接続の本数は２倍になる。このような設計
アプローチは、多数の相互接続を必要とし、コネクタの間に多数本の信号パスを
通す必要性に起因してシステムの信頼性に潜在的な影響を与え、基板レイアウト
及び設計を著しく複雑化する。

【０００５】 小さい形状係数で高い総データ転送レートを達成する要求は、入力モジュール
とクロスバ交換機の間、並びに、クロスバ交換機と出力モジュールの間で直列相
互接続を使用することを優先する。直列データストリームのアプローチは、所定
のシステム帯域幅に対する相互接続コストを最小限に抑え、一方、所定の相互接
続コストに対するシステム帯域幅を最大限にする。

【０００６】 クロスバへの直列相互接続を利用する典型的な網交換機の場合、入力モジュー
ル内の送信機は、直列データストリームをリンクを介してクロスバ交換機の入力
に連結し、クロスバ交換機は、１個以上の出力を介して直列データストリームを
出力モジュールに配置された受信機に送信する。送信機は、高速並列・直列変換
器を含む。並列データは送信機にストローブ入力される。送信機はデータを直列
化し、そのデータを高速直列データストリームとしてクロスバ交換機の対応した
入力に伝達する。典型的に、１ポート毎に１台の送信機が直列相互接続を介して
Ｎ×Ｎクロスバ交換機の対応した入力に連結される。

【０００７】 クロスバ交換機は、クロスバ交換機の指定された一つの入力に現れたデータス
トリームをクロスバ交換機の１以上の出力に効率的に連結することができる特性
を有する。クロスバ交換機は、クロスバ交換機の二つの入力に現れたデータスト
リームを、所定の時間にクロスバ交換機の単一の入力に連結しない。従来技術に
よる公知のクロスバ交換機の一実施形態によれば、クロスバ交換機は、縦続接続
された一組のマルチプレクサを含み、マルチプレクサは、任意の入力が上記の制
約に従うクロスバ交換機の１以上の出力に接続できるように構成されている。

【０００８】 受信機は、本質的に送信機の逆動作を行なう。受信機は、クロスバ交換機から
高速直列データストリームを受信し、高速直列データストリームを逆直列化して
、出力に並列データを生成する。

【０００９】 高速直列転送レートの場合、分散したクロック源を用いて受信機側でデータを
再生することが実際的ではなくなる。別個の相互連結を介してクロック及びデー
タを配信することは、相互連結の個数を追加させる点で望ましくない。最小の相
互接続数、すなわち、最高集積度システムは、１ビット幅の直列相互接続を介し
てクロック及びデータをエンコーディングすることにより達成される。このよう
な環境における直列データストリームはクロック及びデータの両方を伝達するの
で、受信機は送信されたデータを再生するためクロックを発生させる必要がある
。位相ロックループ（ＰＬＬ）はこの機能を実現するため受信機で一般的に利用
される。

【００１０】 時間的に１ポイントでクロスバ交換機を通る高速直列伝送を利用するシステム
において、第１の送信機は、直列データストリームを特定の受信機に供給し、そ
の後にクロスバ交換機での切り換えイベントを行い、第２の送信機は異なる高速
直列データストリームを同じ受信機に供給する。直列データストリームは、毎秒
１ギガビットを上回るデータレートでクロックされる。このようなデータレート
において、それぞれのデータストリームの間の位相不連続性は、種々の回路に対
する印刷回路パス長の変化、異なる伝搬遅延、並びに、その他の理由に起因して
クロスバ交換イベント時にそれぞれの受信機の入力に現れる。 クロスバ交換機を介した送信機からの遅延時間が一定若しくは予測可能になるよ
うに、設計プロセス中に遅延を調節することは実際的でない。その結果として、
クロスバ交換機によって所定の受信機が接続される送信機が切り換えられるとき
、直列ビットデータストリーム中の位相不連続性が受信機によって検知される。
位相不連続性は、受信機にビットストリームの同期を失わせる。ある時間経過後
、それぞれの受信機に関連した位相ロックループは、容易に再クロックし、デー
タを再生できるように、新しいデータストリームへのロックを要求する。再びロ
ックを行なうため延長された時間間隔は、この時間間隔中にデータを伝送するこ
とができないので、システムの有効帯域幅を低下させる。

【００１１】 より詳細には、本願の譲受人による高速電気通信網交換機の一実施例において
、プレアンブル、同期フィールド、データフィールド及びポストアンブルを含む
１ギガビットの直列データストリームは、クロスバ交換機によって切り換えられ
る。プレアンブルは６０個の交互の１と０とにより構成され、同期フィールドは
データフィールドのスタートを定義する所定の１０ビットコードにより構成され
、データフィールドは５６０個のデータビットを含み、ポストアンブルは１０ビ
ットを有し、この１０ビットは、伝送データストリームのＤＣバランスを保つた
め８Ｂ／１０Ｂ符号化技術と組み合わせて利用される。受信機は、クロスバ切り
換えイベントの後に異なる送信機が特定の受信機に連結されてロックを喪失した
場合、６０ビットプレアンブルによって与えられた期間内にデータストリームへ
の再ロックを達成する必要がある。

【００１２】 毎秒１ギガビット以上のビットレートで６０ビットの時間内に再ロックを達成
できる位相ロックループを構築することは非常に困難である。そのため、代替案
が考慮される。第１に、クロック同期に対し指定されたサイクルのパーセンテー
ジが増加され、すなわち、プレアンブルの長さが拡大され、データフィールドの
長さが対応して縮小される。このアプローチによれば、受信機に対するより多数
のビットがロックできるようになるが、ペイロードを伝達するため利用可能な有
効サイクルのパーセンテージを低下させることは望ましくない。或いは、プレア
ンブルの長さは、切換イベント後に受信機が再ロックを実現すべく十分な長さの
ビットストリームを得るため増大され、同時に、ペイロード中のビット数は、サ
イクル毎にプレアンブルビット長さの全体的なビット長さに対するパーセンテー
ジが変化しないように増大される。このアプローチの結果として、到来トラヒッ
クを処理する際に交換機の効率を低下させるクロスバ交換機による切換イベント
の頻度が減少する。

【００１３】 利用された別のアプローチとして、クロスバ交換機の両側に受信機及び送信機
のレプリカが複製される。より詳細には、送信機は、データストリームを符号化
し、直列化し、クロスバ交換機によって受信するためバックプレーン上の相互接
続を介して直列データを転送するため利用される。位相ロックループを有する受
信機はクロスバ交換機への入力の前に配置され、受信機は、クロックを再生し、
データを非直列化するため利用される。次に、並列データは低下したクロックレ
ートでクロスバ交換機によって切り換えられる。クロスバ交換機の各出力におい
て、並列データは、出力モジュールに設けられた受信機で受信されるようリンク
を介して直列送信されるデータを符号化する送信機に連結される。受信機と関連
した位相ロックループは、クロスバ交換機の出力側のそれぞれの送信機から送信
されたクロック及びデータを再生するため利用される。このアプローチは、送信
機及び受信機の台数を増加させ、クロスバ交換機をより複雑化することによって
、位相不連続性に関連した問題を回避する。

【００１４】 したがって、切換イベント時の位相不連続性に関連した問題を回避しつつクロ
スバ交換機を介してデータを伝送するためには、高速直列方式が望ましい。

【００１５】 ［発明の概要］ 本発明によれば、クロスバ交換機が第１の高速データストリームを供給する第
１の送信機を受信機から切断し、第２の高速データストリームを供給する第２の
送信機をクロスバ交換機を介して受信機に接続するときに、クロスバ交換機の受
信機の下流の入力側で位相不連続性を実質的に除去する一定位相クロスバ交換機
システムが開示される。その結果として、受信機は、供給源側の送信機が変更さ
れても、データストリームにロックされ続ける。データ転送を行なえない時間間
隔は、ここに開示された一定位相クロスバ交換機システムを用いることによって
実質的に削減若しくは除去される。したがって、より稠密度の高いシステム帯域
幅が実現される。

【００１６】 本発明によるクロスバ交換機システムは、クロスバ交換機の角入力と関連付け
られた入力論理部と、クロスバ交換機と、出力論理部と、位相ロックループとを
含む。位相ロックループは、基準クロックを受信し、それぞれの送信機によって
供給される高速直列ビットストリームと同じ周波数で動く内部クロックを発生さ
せるため基準クロックを逓倍する。基準クロックは、受信機及び送信機にクロッ
クを与えるため利用されるクロックと同じクロックである。内部クロックはクロ
スバ交換機にクロックを与えるためにも利用される。クロスバは、それぞれの入
力論理ブロックからの入力データストリームを１個以上の出力に相互接続する機
能を実現する。出力論理回路は、個別にクロスバ交換機の出力に接続される。各
出力論理回路は、出力レジスタ及び出力ドライバを有する。出力レジスタは、位
相ロックループによって発生された高速内部クロックを用いてクロックが供給さ
れる。

【００１７】 入力論理部は、入力バッファと、マルチタップ遅延線と、入力レジスタと、位
相検査状態機械と、位相選択論理部とを有する。入力論理部は、到来直列データ
ストリームの位相を高速内部クロックに関して調節するため動作する。より詳細
には、到来直列データストリームの多数のコピーが作成され、各コピーは１ビッ
ト時間の何分の一かずつで付加的に遅延される。アライメント段階中に、所定の
直列パターンが直列ビットストリームとして伝送される。一方の状態機械は、伝
送された所定のパターンに対し遅延された各直列データストリームを検査し、そ
れぞれの状態機械が所定のパターンを適切に検出したかどうかを表わす信号を位
相選択論理部に出力する。選択論理部は、各状態機械からの信号を解析し、入力
信号の１個の遅延したコピーを、クロスコネクト交換機に供給されるべき信号と
して選択する。選択信号は、データ窓が高速内部クロックに関して中心に配置さ
れるように遅延バージョンの１個の入力信号を選択する。１台の状態機械が入力
信号の遅延バージョン毎に使用され、或いは、単一の状態機械が入力信号の遅延
されたコピーを多重化するため利用される。さらに、単一の状態機械は、クロス
バ交換機システム内の全てのレジスタに亘り多重化される。

【００１８】 アライメント段階の後に、受信機は直列データストリームを追跡し、切換イベ
ントの結果として連続的な各サイクルに再ロックを実現する必要が無い。より低
いシステム誤りレート及び高い有効稠密システム帯域幅が達成される。

【００１９】 以下、添付図面を参照して、本発明の詳細な説明を読むことにより本発明が十
分に理解されよう。

【００２０】 ［発明の詳細な説明］ 図１には、本発明の譲受人によって開発された従来技術の非同期転送モード網
交換機の一部の簡略化されたブロック図が示されている。網交換機は、高速直列
データリンク１２ａ乃至１２ｎを介してクロスバ交換機１４の対応した入力に接
続された複数台の送信機Ｔａ乃至Ｔｎ（１０ａ乃至１０ｎで指定される）を含む
。クロスバ交換機１４の出力は、直列通信リンク１６ａ乃至１６ｎを介して対応
した受信機１８ａ乃至１８ｎの入力に接続される。本発明の譲受人によって開発
されたNEXEN8000という名称の網交換機において、送信機Ｔａ乃至Ｔｎ（１０ａ 乃至１０ｎ）と、受信機Ｒａ乃至Ｒｎ（１８ａ乃至１８ｎ）は入力モジュール／
出力モジュールに配置され、バックプレーン２０を介してクロスバ１４に接続さ
れる。高速直列リンクは、バックプレーン２０を経由する相互連結を最小限に抑
えたまま効率的にデータを転送するため、送信機とクロスバの間、並びに、クロ
スバと受信機の間で利用される。上記のNEXEN8000は、入力／出力の各モジュー ルがシステム内の他の入力／出力モジュールとロックした状態で動作する同期シ
ステムである。システムクロック２２は、約５０ＭＨｚで動作し、約１ＧＨｚの
周波数で動く内部直列データクロックを発生させるため逓倍される。直列データ
は、通信リンク１２ａ乃至１２ｎと１６ａ乃至１６ｎの間で約１ＧＨｚの内部ク
ロックレートによって同期される。

【００２１】 ３２クロックサイクル毎に、送信すべきデータを有する各送信機は、クロスバ
交換機１４を介して１個のＡＴＭセルを転送する。セルフォーマットは図２に示
されている。セルは、０１０１０．．．１の交互のパターンにより構成された６
０ビットのプレアンブルと、データフィールドの先頭を識別するため利用される
フレーミングシーケンス（００１１１１１０１０）により構成された１０ビット
の同期フィールドと、５６０ビットのデータフィールドと、１０ビットのポスト
アンブルとを含む。このデータは巡回冗長検査（ＣＲＣ）を用いて保護される。
プレアンブルは、それぞれの受信機１８ａ乃至１８ｎが、６０ビットのプレアン
ブルによって与えられる期間内にそれぞれの受信機１８ａ乃至１８ｎ内の位相ロ
ックループ２４ａ乃至２４ｎを用いて再度ロックを行なうために設けられる。関
連した受信機は同期信号が到着した時点によって直列データストリームにロック
されることが期待される。データは、既に説明したように、毎秒１ギガビットの
データレートで直列リンクを介して伝送される。データは、８Ｂ／１０Ｂ符号化
技術を用いて、ＮＲＺ符号化され、ＤＣ平衡される。このデータレートの場合、
交換機を通るパス遅延を等化するためシステムを調節する試みはなされない。そ
の理由は、印刷回路基板エッチ長さの差と、コンポーネントプロセスの変動とに
起因した位相オフセットがかかる調節を実施不可能にするからである。したがっ
て、従来技術を使用する場合、受信機Ｒａ乃至Ｒｎ（１８ａ乃至１８ｎ）は、割
り付けられた６０ビットの時間の範囲内で全ての条件に基づいて位相ロックを達
成することを保証できない。より詳細には、クロスバ１４が再構成される毎に、
受信機は、異なる送信機がクロスバ交換機を介して所定の受信機の入力に接続さ
れるとき位相ステップを監視する。その理由は、直列データストリームは典型的
に位相が揃っていないからである。位相ステップの大きさと、それぞれの位相ロ
ックループ（ＰＬＬ）２４がオフセットを決定し、新しい位相に移す能力とに依
存して、統計的に有意なセル誤りレートが生ずる。

【００２２】 この問題は図３のタイミングチャートで更に説明される。上側の波形は、受信
機Ｒａ側で位相ロックループ２４ａがロックを達成した後の受信機Ｒａ（１８ａ
）におけるデータストリームデータ窓を示す。同図に示されるように、再生クロ
ック（中央の波形）は、一般的に、送信機Ｔａ（１０ａ）によって送信されたデ
ータストリーム用のデータ窓内の略中央に配置される。切換イベントは、図３の
場合に時点４０で生じる。時点４０の前に、送信機Ｔａは高速データストリーム
を受信機Ｒａに供給し、時点４０での切換イベント後に、送信機Ｔｂがクロスバ
交換機１４を介して高速データストリームを受信機Ｒａに供給する。送信機Ｔａ
によって供給されたデータストリームと送信機Ｔｂによって供給されたデータス
トリームとの間の上記理由による位相不一致の結果として、これらのデータスト
リームの間には位相ステップが生ずる。したがって、受信機Ｒａ（１８ａ）で再
生されたクロックは、送信機Ｔｂ（１０ｂ）によって供給されたデータストリー
ム上の中央に配置されない。むしろ、位相ロックループ２４ａによって発生され
た受信機Ｒａ（１８ａ）での再生クロックは、 送信機Ｔｂ（１０ｂ）によって供給されたデータストリームに対するデータ遷移
時間の時点４０の切換イベントの直後に発生する。したがって、受信機Ｒａ（１
８ａ）内の位相ロックループ２４ａが図２に示された６０ビットのプレアンブル
により与えられる時間間隔内に送信機Ｔｂ（１０ｂ）によって供給されたデータ
ストリームにロックできないならば、エラーが生じる。

【００２３】 新しい送信機ソース側から受信機までのクロスバ交換機１４を介した連結と関
連した上記の位相連続性の結果として導入されるエラーを回避するため、一定位
相クロスバシステムが利用され、ソース側送信機が切り換えられても、位相ロッ
クは各受信機側で直列データストリームに保持され得る。図４を参照するに、一
定位相クロスバシステムは、一般的に、複数の入力論理回路と、クロスバ交換機
と、複数の出力論理回路と、位相ロックループとを含む。これらの構成要素は以
下に詳述される。

【００２４】 一定位相クロスバシステム５０は、直列通信リンク５４ａ乃至５４ｎを介して
対応した複数の送信機Ｔａ乃至Ｔｎ（５２ａ乃至５２ｎ）から複数の直列データ
ストリームを受信する。直列データストリームは入力論理回路５６ａ乃至５６ｎ
に供給される。各入力論理回路の出力は、たとえば、Hillsoro，Oregon所在のTr
iquint Semiconductor, Inc.から商業的に入手可能なモデル番号TQ8017として識
別されるようなクロスバ交換機５８の対応した入力に供給される。クロスバ交換
機５８は、現在のクロスバ交換機の入力から出力への接続と、次のクロスバ交換
機の入力から出力への接続とを決める際に利用されるべきデータを指定するコン
フィギュレーションレジスタ５９を含む。典型的に、次の切換状態への接続を識
別するクロスバコンフィギュレーションレジスタは、予めロードされ、制御信号
に応じて実質的に同時に変更される。クロスバ交換機５８は、対応した出力レジ
スタ６０ａ乃至６０ｎ入力に接続される複数の出力を有する。出力レジスタは、
高速内部クロック６９でクロック供給され、Ｄフリップフロップ又は他の適当な
クロック供給された記憶素子により構成することができる。出力レジスタ６０ａ
乃至６０ｎは、それぞれ、ドライバ６２ａ乃至６２ｎの入力に接続された対応し
た出力を有する。ドライバ６２ａ乃至６２ｎは、対応した受信機Ｒａ乃至Ｒｎ（
６６ａ乃至６６ｎ）により受信するためのバックプレーン相互接続を介する高速
のリンクによって直列データをドライブする。

【００２５】 基準クロック（ＲＥＦＣＬＫ）は位相ロックループ（ＰＬＬ）６８に入力され
、位相ロックループ６８は、送信機Ｔａ乃至Ｔｎ（５２ａ乃至５２ｎ）によって
送信された直列ビットストリームと同じ周波数で動く内部クロックを発生させる
ため使用される。基準クロックＲＥＦＣＬＫは、送信機Ｔａ乃至Ｔｎ（５２ａ乃
至５２ｎ）と受信機Ｒａ乃至Ｒｎ（６６ａ乃至６６ｎ）に供給される。本実施例
の場合に、基準クロックは約５０ＭＨｚの周波数で動作する。位相ロックループ
６８は、直列リンク５４ａ乃至５４ｎを介して伝送される直列ビットストリーム
のデータレートと一致する周波数を発生させるため基準クロックを逓倍する。例
示された実施例において、位相ロックループ６８は、約１ＧＨｚの周波数で動く
高速内部クロック６９を発生させるため基準クロックＲＥＦＣＬＫを逓倍する。
高速内部クロック６９はクロスバ交換機５８にも供給される。

【００２６】 クロスバ交換機５８は、選択された入力をクロスバ交換機の１以上の出力に相
互接続する機能を実行する。クロスバ交換機５８は、縦続接続されたマルチプレ
クサの形式のフロースルー・クロスコネクトを有する。或いは、高データレート
の場合に、クロスコネクトは、データ転送をパイプライン化するため、クロスバ
内部のレジスタを利用する。内部レジスタは、クロスバ交換機５８と入力論理回
路５６ａ乃至５６ｎ及び出力レジスタ６０ａ乃至６０ｎとの同期を維持するため
、位相ロックループ６８を介して発生された内部クロック６９を用いてクロック
供給される。

【００２７】 入力論理回路５６ａ乃至５６ｎは図５に概略的に示されている。図５を参照す
るに、各入力ブロックは、入力バッファ８０と、マルチタップ遅延線８２と、複
数のレジスタ８４ａ乃至８４ｐと、レジスタ８４の数と一致した個数の複数の位
相検査状態機械８６ａ乃至８６ｐと、位相検出論理部８８とを含む。入力レジス
タは、Ｄフリップフロップ又は他の適当なクロック供給された記憶素子により構
成される。入力ブロックの機能は、高速内部クロックに対しデータ入力を再同期
させることである。これは、受信高速直列入力ストリームの多数のコピーを作成
することにより実現され、各コピーはビット時間の何分の一かずつを加えた量だ
け遅延される。より詳細には、例示のため送信機Ｔａ（５２ａ）によって送信さ
れたデータストリームを参照するに、データストリームは直列リンク５４ａを介
して伝送され、入力論理部５６ａ内のバッファ８０によって一時記憶される。バ
ッファ８０の出力は、遅延線８２の入力に接続される。遅延線８２は、レジスタ
８４ａ乃至８４ｐの入力毎に接続された多数の信号タップ８３ａ乃至８３ｐを有
する。同図に示されるように、信号タップ８３ａは遅延されず、遅延線の後続の
各信号は、ビット時間の何分の一かずつの増分、すなわち、増加的遅延ｄｂ、ｄ
ｃ、．．．、ｄｐで遅延される。それぞれの信号タップ８３ａ乃至８３ｐに出現
するこのデータストリームは、高速内部クロック６９を用いてそれぞれのレジス
タ８４ａ乃至８４ｐにクロックに同期して同時に供給される。

【００２８】 入力レジスタ８４ａ乃至８４ｐの出力は、対応した状態機械８６ａ乃至８６ｐ
に接続され、さらに、各レジスタ８６ａ乃至８６ｐの出力は、マルチプレクサ８
８に接続される。付加的に、各状態機械は出力信号を生成し、この出力信号は、
以下に詳述される選択論理部９０に供給される。

【００２９】 システム制御下で、図４に示された信号ＡＬＩＧＮをアクティブにすることに
よって作動されたアライメント段階中に、送信機Ｔａ乃至Ｔｎは、それぞれ、直
列リンク５４ａ乃至５４ｎを介して所定のデータパターンを送信する。このよう
なパターンの一つは、０と１が交互に現れるパターンである。各状態機械８６ａ
乃至８６ｐは、パターンが間違いなく受信されたかどうかを確かめるため、特定
の所定のデータパターンに対し、遅延された各データストリームを検査する。各
状態機械は、それぞれの高速データストリームの遅延バージョンが状態機械によ
って正確に検出されたかどうかを示す出力信号を生成する。データストリームは
高速内部クロックに関して位相遅延されているので、信号タップ８３ａ乃至８３
ｐ上に現れる一部のデータストリームは、それぞれのレジスタ８４ａ乃至８４ｐ
に正確にクロックに同期して供給され、このような信号タップ上に現れる一部の
データストリームは関連したレジスタに正確にクロックに同期して供給されない
。

【００３０】 既に説明した通り、各状態機械８６ａ乃至８６ｐは、それぞれのレジスタ８４
ａ乃至８４ｐに現れるデータがアライメント段階中にそれぞれの送信機によって
送信された所定のパターンと一致するかどうかを示す出力を生成する。状態機械
８６ａ乃至８６ｐからの出力は選択論理部９０の入力に接続される。選択論理部
９０は、データストリームの最適遅延バージョン、又は、最適遅延データストリ
ームを選択できない場合には、データストリームの準最適遅延バージョンを選択
するため利用される。選択されたデータストリームは、全く遅延されないか、又
は、ビット時間の何分の一かずつ遅延される。より詳細には、このプロセスの最
終的な結果は、高速内部クロックに関して中央に配置された高速データストリー
ムの遅延バージョンの選択である。

【００３１】 本発明にしたがって動作する一定位相クロスバ交換機の他の実施例において、
出力レジスタ６０ａ乃至６０ｎは、より高密度のパッケージングを行なうためク
ロスコネクト５８及びコンフィギュレーションレジスタ５９と一体化される。図
５に示された実施例の動作は図４を参照して説明した通りである。一定位相クロ
スバ５０の構成要素の更なる統合は、本発明の概念を逸脱すること無く実現され
る。たとえば、入力論理回路５６ａ乃至５６ｎは、更なる集積度を達成するため
、クロスコネクト５８、コンフィギュレーションレジスタ５９、位相ロックルー
プ６８及びレジスタ６０ａ乃至６０ｎと共に、一つ以上の特定用途向け集積回路
（ＡＳＩＣ）に一体化される。

【００３２】 入力論理回路５６ａ乃至５６ｎ内で入力データ位相を揃えるプロセスは、ＡＬ
ＩＧＮ信号７４によって制御される。ＡＬＩＧＮ信号は送信機が所定のアライメ
ントパターンの伝送を開始すべき旨を示すため、送信機５２ａ乃至５２ｎに供給
される。ＡＬＩＧＮ信号７４は、入力として、各入力論理ブロック５６ａ乃至５
６ｎ内の状態機械８６ａ乃至８６ｐに供給される。これにより、システムは位相
アライメント機能を実行する時点と頻度を制御することが可能である。各入力は
固有の位相選択機能論理部を有するので、データ位相アライメントを再度獲得す
べき必要性は、入力から出力への相互接続マトリックスが再構築される頻度とは
無関係である。

【００３３】 入力と関連した各状態機械８６は、ＡＬＩＧＮ信号がアクティブ状態にされた
とき、対応した送信機によって送信された所定のパターンを追跡する。このパタ
ーンは、データストリームの多数の物理的に連続したビットにより構成され、或
いは、このパターンは、一定ビット数ずつ離れたデータストリームをサンプリン
グすることに獲得されたパターンでもよい。所定のパターンは、交互に現れる１
と０のビットシーケンス、たとえば、１０乃至５０個の交互に現れる１と０でも
よい。図７に示された状態機械の動作はこの機能を実現する。図７を参照するに
、ＡＬＩＧＮ信号がアクティブ状態にされたとき、状態機械はスタート状態であ
り、対応した入力レジスタ８４から初期値として０又は１を検出する。ＡＬＩＧ
Ｎ信号のアサートに続いて検出された第１の値が０である場合に、状態機械は状
態０ａに遷移する。次に検出された値が１であるならば、状態機械は状態１ａに
遷移する。０と１が順番に受信され続ける場合、状態機械は、図示されるように
状態０ａと状態１ａの間を循環する。データが間違ってサンプリングされ、２個
の０又は２個の１が続いて現れたとき、状態機械はエラー状態に遷移する。この
動作は、最初のサンプリングされたデータが１である場合と類似する。しかし、
図７に示された状態機械の実施例において、状態機械は、交互のパターンを正し
く受信している間、状態１ｂと状態０ｂの間で循環する。

【００３４】 ＡＬＩＧＮ信号は、それぞれの送信機が所定のパターンを送信していることが
わかるときに限りアサートされる。ＡＬＩＧＮ信号がアサートされてから所定の
間隔後、ＡＬＩＧＮ信号は、各状態機械に遅延データストリームの局部バージョ
ンが有効な所定シーケンス（たとえば、交互に現れる１と０の繰り返し）である
かどうかを検査させるためアクティブでない状態にされる。あるポイントで、状
態機械がデータストリームシーケンスに誤りを検出したとき、状態機械はエラー
状態を停止し、選択論理部９０に対するエラー信号をアサートする。状態機械は
、ＡＬＩＧＮ信号がアクティブでない状態にされるまでエラー状態を保つ。状態
機械の状態数は、本実施例において照合されるべきビットシーケンスのサイズと
は無関係であることに注意する必要がある。これは、ＡＬＩＧＮ信号のアサート
の間隔によって制御される。

【００３５】 ＡＬＩＧＮ信号がアクティブでない状態にされたとき、各状態機械は、所定の
データパターンが正確に受信されたかどうかを示す出力を生成し、この情報を示
す信号を選択論理部９０に転送する。たとえば、入力信号の遅延されていないバ
ージョンと、入力信号の加算的に遅延された７個のバージョンとが状態機械８６
ａ乃至８６ｈに供給された場合、これらの状態機械の出力は、ＡＬＩＧＮ信号７
４がアクティブでない状態にされたときに選択論理部９０に供給される。状態機
械８６ａに入力信号の遅延されていないバージョンが与えられ、状態機械８６ｈ
に入力信号の最も遅延されたバージョンが与えられる場合、説明並びに例証のた
めの例示的な入力データパターンは、以下の表１に掲載されるように現れる。

【００３６】 表１ 状態機械 状態機械出力 ８６ａ ０ ８６ｂ ０ ８６ｃ １ ８６ｄ １ ８６ｅ １ ８６ｆ ０ ８６ｇ ０ ８６ｈ ０ 表１の第２列の標示”１”は、それぞれの状態機械がＡＬＩＧＮ信号７４のア
サーション中に所定のパターンを正確に受信した旨を表わす。表１の第２列の標
示”０”は、それぞれの状態機械がＡＬＩＧＮ信号７４のアサーション中に所定
のパターンを正確に受信しなかった旨を表わす。

【００３７】 １台の状態機械は、各入力レジスタ８４ａ乃至８４ｐからのデータを解析する
ため設けられる。このような状態機械は、一定位相クロスバ交換機への入力デー
タストリーム毎に複製されてもよい。たとえば、７本のタップ遅延線が利用され
る１６×１６形のクロスバ交換機の場合に、１入力当たり８台の状態機械が使用
される。その中の１台の状態機械は、データストリームの遅延されていないバー
ジョンが供給されるレジスタを監視し、７台の状態機械は、入力データストリー
ムの遅延されたバージョンを受信する各入力レジスタ８４を監視する。かくして
、１２８台の状態機械８６が本実施例の場合に利用される。

【００３８】 必要とされる状態機械の台数を削減するため、状態機械の信号集合は、各入力
ブロックで状態機械を複製するのではなく、入力論理ブロック５６の向こう側で
多重化される。複数の入力論理ブロック５６の向こう側で状態機械を多重化する
とき、ＡＬＩＧＮ信号は、一定位相クロスバ交換機システムのそれぞれの入力で
受信されたデータストリーム毎に利用するため、入力データストリームの位相調
節されたバージョンを獲得すべく各入力論理部毎に順番にアサートされる。

【００３９】 或いは、別の実施例の場合、単一の状態機械８６は、１台の入力論理ブロック
５６内の各入力レジスタ８４の向こう側で最初に多重化され、状態機械解析の結
果は、入力論理ブロック５６内の各レジスタ８４から送出されるデータストリー
ムが解析されるまで、順番に選択論理部に伝達される。中間結果は選択論理部９
０に記憶され、選択論理部９０は、それぞれのレジスタ８４からのデータストリ
ームの全てのバージョンが検査された後、クロスバ交換機５８に供給されるべき
データストリームのバージョンを選択する。単一の状態機械は、次に、複数の論
理ブロックの中の別の論理ブロック内の入力レジスタから送出されたデータを解
析するため利用される。このプロセスは、入力データストリームの（遅延０から
１ビット時間まで）遅延されたバージョンがクロスバ交換機システム５０の入力
に供給される各受信データストリーム毎に選択されるまで繰り返される。

【００４０】 ＡＬＩＧＮ信号７４の反アサーションに応答して、選択論理部は、状態機械か
らの受信データを解析し、一定位相クロスバ交換機のアライメント段階に続く動
作段階中にアクティブ信号として利用されるべき入力信号の遅延バージョンの一
つを選択する。上記の例において、状態機械８６ｄは、高速内部クロックが高速
直列データストリーム用のデータ窓の中央付近に配置されている位相アライメン
トを表わすと考えられるので、選択論理部はレジスタ８３ｄから送出された信号
を選択する。より詳細には、高速データストリームの一つのバージョン（遅延さ
れていないバージョン、又は、１ビット時間の一部分だけ遅延したバージョン）
を選択したとき、選択論理部９０は、選択された信号をマルチプレクサからの出
力としてレジスタ９２の入力に転送するため、マルチプレクサ８８を制御する。
このレジスタ９２は高速内部クロック６９を用いてクロックが供給される。

【００４１】 上記のアライメント技術の結果として、図２に示されるような形でセルの先頭
のプレアンブルを使用しなくてもよいことが認められる。プレアンブルが実際上
省略された場合、交換機の帯域幅効率はそれに応じて上昇する。しかし、プレア
ンブルは、たとえば、下位互換性の考慮のような他の理由からそのままにしてお
く方が有利である。

【００４２】 高速直列データストリームの位相は、送信機の移相ロックループと一定位相ク
ロスバシステム内の位相ロックループ６８との間の差に起因して、高速内部クロ
ックに関して偏りを生じている。したがって、システムの制御下で、アライメン
トプロセスが時々繰り返される。この繰り返しは、それぞれのデータストリーム
内で検出されたエラー標識、或いは、他の適当な作動規準に基づいて周期的に行
なわれる。

【００４３】 マルチタップ遅延線８２は、約１ビット時間に一致する総遅延時間を有し、多
数の略等間隔のタップにより構成される。タップの数を増加すると、データ窓の
中央を選択する際の精度が高まる。８タップの遅延線は約１２．５％のビット時
間精度を与える。１６タップの遅延線は約６．２５％のビット時間精度を与える
。タップの数を増やすほど調節の精度が向上するが、状態機械のロジックも増加
し、位相選択器がより複雑化する。

【００４４】 遅延線は動的に拡大・縮小（スケーリング）可能な遅延線として実現してもよ
く、１遅延素子毎の遅延期間は周波数の増加と共に減少する。論理素子が所望の
遅延を生成するため単に一体的に縦続接続されるならば、１遅延素子当たりの遅
延は固定若しくは静的である。このような遅延は、一定位相クロスバの動作を非
常に狭い周波数域に制限する。或いは、遅延線は、全体的な遅延が内部高速クロ
ック６９の期間と一致するよう動的に拡大・縮小してもよい。このような実現形
態によれば、本発明による一定位相クロスバ交換機システムは、かなり広いシス
テムクロック周波数の範囲で利用できる。また、遅延線の動的な拡大・縮小によ
って、データ”アイ”の全域で均等なサンプル点の間隔が得られる。

【００４５】 図８には、動的に拡大・縮小された遅延線の実現可能な実施例が示されている
。本例の技術は、論理素子による遅延が素子のバイアス電流を調節することによ
って変更され得る点で望ましい特性を有するエミッタ結合ロジック（ＥＣＬ）を
利用する。この特性は以下のように利用される。位相ロックループ（ＰＬＬ）９
９は、縦続接続された論理素子１００ｂ、．．．、１００ｅ、１００ｆ、１００
ｇ、．．．、１００ｐの組により構成されたリング発振器を含み、その公称総遅
延時間は高速内部クロックの１ビット時間と一致する。リング発振器内の素子１
００ｘは、遅延線８２内の素子ｄｘと同じ番号及び同じ型の遅延素子であり、ル
ープ内に論理反転が存在するので発振が起きる。位相ロックループ９９内の位相
及び周波数比較回路１０２は、リング発振器信号と、１ＧＨｚのクロック６９と
を受信し、比較回路１０２の出力は、リング発振器素子１００ｘにバイアス電流
を供給する調節可能電流源１０４を制御する。位相ロックループ９９は、リング
発振器の周期が１ＧＨｚクロック６９の周期と一致するようにバイアス電流を確
定する。図８に破線で示されるように、リング発振器バイアス電流は、遅延線８
２の素子ｄｂ、．．．、ｄｅ、ｄｆ、ｄｇ、．．．、ｄｐに動作電流を供給する
第２の電流源１０６に鏡映される。この電流ミラーは、遅延線８２による総遅延
時間を、リング発振器素子１００ｂ、．．．、１００ｐによる遅延と実質的に一
致させ、上記の機構を用いて１ビット時間になるよう制御される。かくして、必
要に応じて、遅延線８２内の各素子ｄｘに対する遅延は、対応した１ビット時間
の一部分である。

【００４６】 当業者には明らかなように、上記一定位相クロスバ交換機システム及び一定位
相クロスバ交換機システムを利用する方法は、本発明の概念及び方法を逸脱する
ことなく変形、変更することができる。したがって、ここに開示された実施例及
び例は、本発明を限定するものではなく、本発明の例示であり、本発明は特許請
求の範囲に記載された事項の範囲及び精神だけによって制限されることが理解さ
れるべきである。

【図面の簡単な説明】

【図１】 複数台の送信機とクロスバ交換機と複数台の受信機とを含む従来技術の交換機
システムのブロック図である。

【図２】 従来技術の直列データストリームのフォーマットを説明する概要図である。

【図３】 データを特定の受信機に供給する送信機が変更される切換イベント後に受信機
によって検知される位相不連続性を説明するタイミングチャートである。

【図４】 本発明による一定位相クロスバシステムのブロック図である。

【図５】 図４の入力論理部の詳細ブロック図である。

【図６】 出力レジスタがクロスバと同一の特定用途向けＩＣに統合されている図４の一
定位相クロスバシステムの変形例のブロック図である。

【図７】 図５に示された状態機械の動作を説明する状態図である。

【図８】 一定位相クロスバシステムが異なる周波数で動作できるように図５の入力論理
部に使用される遅延線の遅延を調節する回路の略構成図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１１年４月１３日（１９９９．４．１３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，Ｌ Ｖ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ， ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｓ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 カルダラ，スティーヴン エイ アメリカ合衆国，マサチューセッツ州 01776−3217，サッドベリ，ビッゲロウ・ ドライヴ 75番 (72)発明者 スリスキ，マイケル エイ アメリカ合衆国，マサチューセッツ州 01754，メイナード，ベント・アヴェニュ ７番 Ｆターム(参考） 5K028 AA15 MM05 NN22 NN31 PP04 5K030 GA11 HA10 KX04 LA01 MA07 5K069 AA01 BA01 DA05 DA06 DB02 EA13 EA16 GA02 【要約の続き】 して与えられる。上記の方法による直列データストリー ムの位相遅延バージョンの選択は、発信側の送信機の切 換の際に位相不連続性を防止する。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の交換機システム入力及び交換機システム出力を有する
   一定位相クロスバ交換機システムであって、 複数の入力及び複数の出力を有し、上記複数の入力の中の少なくとも一つの入
   力に現れた直列データストリームを上記出力の中の少なくとも一つの出力に選択
   的に供給するクロスバ交換機と、 上記交換機システム入力の一つで受信するため指定された周波数で直列データ
   ストリームを送信する対応した送信機から上記直列データストリームを受信する
   入力と、上記クロスバ交換機の上記入力の中の一つと電気的に連結された出力と
   を有し、クロックエッジを具備し上記指定された周波数で動く内部クロックを入
   力として受信し、入力及び複数の遅延線出力を具備したマルチタップ遅延線を更
   に有し、上記直列データストリームが上記マルチタップ遅延線の上記入力に接続
   され、上記マルチタップ遅延線は、上記遅延線出力の連続した出力に上記直列デ
   ータストリームが段階的に遅延された遅延直列データストリームを発生するよう
   動作的であり、上記クロスバ交換機の上記一つの入力に供給するため上記遅延線
   出力の中から上記遅延直列データストリームの一つを選択するよう動作的である
   少なくとも一つの入力論理回路とを含む一定位相クロスバ交換機システム。
2. 【請求項２】 上記少なくとも一つの入力論理回路は、 上記複数の遅延線出力の中の対応した一つに接続されたデータ入力、データ出
   力、及び、上記内部クロックの上記クロックエッジに応じてロードされるべき上
   記内部クロックが供給されるクロック入力を備えた複数の入力レジスタと、 所定のデータパターンが上記直列データストリームに現れるアライメント動作
   中に上記入力レジスタの上記データ出力を監視するよう動作的であり、上記所定
   のデータパターンが上記アライメント動作中に上記入力レジスタの上記出力で正
   確に検出されるかどうかに関する指標を与えるよう動作的である１台以上の状態
   機械と、 上記１台以上の状態機械からの標識に応じて、上記入力レジスタの中の選択さ
   れた入力レジスタから、上記内部クロックのクロックエッジ上の最も中央付近に
   配置されたデータ有効窓を含む一つの直列データストリームであり上記クロスバ
   交換機に供給されるべき上記直列データストリームを、選択するよう動作的であ
   る選択論理部とを更に有する請求項１記載の一定位相クロスバ交換機システム。
3. 【請求項３】 上記入力レジスタはＤフリップフロップである請求項２記載
   の一定位相クロスバ交換機システム。
4. 【請求項４】 上記マルチタップ遅延線は直列に縦続接続された複数の論理
   素子を含む請求項１記載の一定位相クロスバ交換機システム。
5. 【請求項５】 上記マルチタップ遅延線の論理素子は、遅延を制御するため
   バイアス電流が供給されるよう構成され、 上記マルチチップ遅延線の論理素子は、 所定の動作電流での周期が同じ動作電流での上記マルチタップ遅延線の総遅延
   時間に実質的に一致する発振器信号を発生するよう動作的である電流制御型リン
   グ発振器回路と、 上記電流制御型発振器回路の発振周波数を設定するため、第１の動作電流を供
   給するよう上記電流制御型リング発振器回路に接続された第１の可変電流源と、 上記マルチタップ遅延線の上記論理素子に接続され、上記マルチチップ遅延線
   の１タップ毎の遅延を設定するため上記論理素子に第２の動作電流を供給するよ
   う動作的であり、上記第２の電流が上記第１の電流に実質的に一致するよう上記
   第１の可変電流源に動作的に接続された第２の可変電流源と、 上記発振器信号の周波数が上記内部クロックの周波数と実質的に一致するよう
   上記第１の可変電流源によって発生された上記第１の電流の大きさを制御するた
   め、上記発振器信号及び上記交換機の上記内部クロックに応じて動作的である位
   相比較回路とを更に有する請求項４記載の一定位相クロスバ交換機システム。
6. 【請求項６】 送信機及び受信機がデータ転送を実行するため内部クロック
   を利用するクロスバ交換機において送信機から受信機に直列データストリームを
   転送する方法であって、 アライメント動作中に、 （ｉ）上記直列データストリームで所定のアライメントパターンを送信し、 （ｉｉ）上記直列データストリームの複数の位相遅延レプリカを発生し、 （ｉｉｉ）上記所定のアライメントパターンの複数のサイクルに亘って、上記
   内部クロックを用いて上記直列データストリームの位相遅延レプリカをサンプリ
   ングし、 （ｉｖ）上記複数のサイクルを通じて上記位相遅延レプリカのサンプルのシー
   ケンス毎に上記所定のアライメントパターンが正確に検出されたかどうかを示す
   ため、上記位相遅延レプリカのサンプルのシーケンスを監視し、 （ｖ）サンプリングされた各シーケンス毎の標識に基づいて、上記受信機に送
   信されるべき上記データストリームの上記位相遅延レプリカの中で上記内部クロ
   ックの上記クロックエッジの中央の最も近くに配置されたデータ有効窓を備えた
   レプリカである一つの位相遅延レプリカを選択するステップを含み、 上記アライメント動作に続いて、上記送信機から上記受信機に上記選択された
   位相遅延レプリカを送信する方法。
7. 【請求項７】 上記所定のアライメントパターンは、論理１と論理０が交互
   に現れるパターンであり、 位相遅延レプリカのサンプルのシーケンスを監視するステップは、 上記交換機の第１の動作状態において、論理的ローレベルが上記シーケンスで
   検出されたかどうかを判定し、 上記第１の動作状態中に論理的ローレベルが上記シーケンスで検出された場合
   に、上記論理的ローレベルの検出を示す第２の動作状態に遷移し、 上記第１の動作状態中に論理的ローレベルが上記シーケンスで検出されなかっ
   た場合に、上記所定のパターンが検出されなかったことを示す第３の動作状態に
   遷移し、 上記第２の動作状態において、論理的ハイレベルが上記シーケンスで検出され
   たかどうかを判定し、 上記第２の動作状態中に論理的ハイレベルが上記シーケンスで検出された場合
   に、上記第１の動作状態に遷移し、 上記第２の動作状態中に論理的ハイレベルが上記シーケンスで検出されなかっ
   た場合に、上記所定のパターンが検出されなかったことを示す第３の動作状態に
   遷移するステップを含む請求項６記載の方法。
8. 【請求項８】 複数の入力及び出力を有するクロスバ交換機を動作させる方
   法であって、 第１の動作状態中に、送信機から上記交換機の切換素子を介して受信機に伝送
   された複数の直列データストリームの位相を実質的に揃えるよう動作するアライ
   メント操作を行ない、 第２の動作状態中に、上記交換機の上記入力に現れた動作的データストリーム
   を上記交換機の上記出力の中の選択された出力に選択的に転送するステップを有
   する方法。
9. 【請求項９】 動作前の期間中に、各データストリームは、受信機の動作を
   受信されたデータストリームの位相にロックさせるため各受信機によって使用さ
   れる所定のプレアンブルデータパターンを含み、 動作期間中に、送信機と受信機の間のコネクションの再構成が上記プレアンブ
   ルデータパターンを再送信することなく上記切換素子において行なわれる、請求
   項８記載の方法。