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JP2002334991A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2002334991A
JP2002334991A JP2001137050A JP2001137050A JP2002334991A JP 2002334991 A JP2002334991 A JP 2002334991A JP 2001137050 A JP2001137050 A JP 2001137050A JP 2001137050 A JP2001137050 A JP 2001137050A JP 2002334991 A JP2002334991 A JP 2002334991A
Authority
JP
Japan
Prior art keywords
region
layer
semiconductor
semiconductor layer
contact electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001137050A
Other languages
English (en)
Inventor
Hirobumi Nagano
博文 永野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001137050A priority Critical patent/JP2002334991A/ja
Publication of JP2002334991A publication Critical patent/JP2002334991A/ja
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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Abstract

(57)【要約】 【課題】 サージ電圧が印加された場合においても、ト
ランジスタの破壊を防止することが可能な半導体装置の
提供。 【解決手段】 半導体基板表面に設けられたＮ型のエピ
タキシャル層１３及びＰ -型のリサーフ領域１４と、リ
サーフ領域１４の表面領域に設けられたＰ+型のドレイ
ン領域１５と、エピタキシャル層１３の表面領域に形成
されたソース領域１６と、ソース領域１６とリサーフ領
域１４の相互間に位置するエピタキシャル層１３の表面
領域にゲート絶縁膜１７を介して形成されたゲート１９
と、エピタキシャル層１３内に形成されたＮ+型の拡散
層２０と、リサーフ領域１４に設けられた溝内に埋め込
まれるように形成されたドレインコンタクト電極２３と
を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、横型高耐圧トラン
ジスタを備えた半導体装置に関する。
【０００２】
【従来の技術】パワーＩＣの一種である横型高耐圧トラ
ンジスタは、従来より数十〜数百Ｖ程度の電圧をスイッ
チングするような用途に広く用いられている。例えば特
開平７−３０７４０１号には、こうした横型高耐圧トラ
ンジスタとしてＰチャネルパワーＭＯＳトランジスタや
ＮチャネルパワーＭＯＳトランジスタの一般的な構造が
開示されており、ここでこれらのうちのＰチャネルパワ
ーＭＯＳトランジスタの断面図を、図１０に示す。
【０００３】図１０に示される通り、Ｐ型シリコン基板
（Ｐ−ｓｕｂ）１１の表面領域には、Ｎ型の埋め込み層
（ＮＢＬ）１２を介してＮ型のエピタキシャル層（Ｎｅ
ｐｉ）１３が設けられている。このような半導体基板表
面において、エピタキシャル層１３の表面領域には、Ｐ
-型のリサーフ領域１４及びリサーフ領域１４内のＰ+型
のドレイン領域１５と、前記リサーフ領域１４に近接し
たＰ+型のソース領域１６が形成されている。
【０００４】さらに、これらソース領域１６とリサーフ
領域１４の相互間に位置するエピタキシャル層１３上に
形成されたゲート酸化膜１７と、このゲート酸化膜１７
及びフィールド酸化膜１８上に設けられたポリシリコン
からなるゲート１９と、エピタキシャル層１３の表面領
域にソース領域１６に接して形成されたＮ+型の拡散層
２０と、エピタキシャル層１３内に前記ソース領域１６
とＮ+型の拡散層２０を囲むように形成され、Ｎ+型の拡
散層２０を通じて所定の電位が供給されるＮ+型のウェ
ル２１とを備えている。尚、Ｎ+型のウェル２１の表面
には、図示しないＮ型のチャネルインプラ層が形成され
ている。また、半導体基板全面が絶縁膜３０で覆われる
とともに、前記拡散層２０及びソース領域１６に接続さ
れたソースコンタクト電極２２と、前記ドレイン領域１
５に接続されたドレインコンタクト電極２３と、前記ゲ
ート１９に接続された図示しないゲート電極を有してい
る。
【０００５】
【発明が解決しようとする課題】上述したようなパワー
ＭＯＳトランジスタでは、ゲート電極をオープンとした
状態において、ソースコンタクト電極２２、及びドレイ
ンコンタクト電極２３間に順方向でサージ電圧が印加さ
れると、ドレイン領域１５とＮ+型の拡散層２０の相互
間に電界が集中し、ドレイン領域１５と拡散層２０の相
互間でブレークダウンが発生する。このため、ドレイン
領域１５、リサーフ領域１４、拡散層２０、ソースコン
タクト電極２２の経路で大電流が流れ、ゲート１９直下
近傍付近が高温となる。すなわち、従来のパワーＭＯＳ
トランジスタにサージ電圧が印加された場合、エピタキ
シャル層１３やＮ+型のウェル２１の表面近傍の概略図
示矢印で示す位置に大電流が流れ熱を発生するため、こ
の熱によりゲート酸化膜１７が劣化し、トランジスタが
破壊されるおそれがある。
【０００６】本発明は、こうした問題を解決するために
なされたものであり、その目的とするところは、サージ
電圧が印加された場合においてもトランジスタの破壊を
防止することが可能な半導体装置を提供しようとするも
のである。
【０００７】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板表面の第１の領域に少なくとも設けら
れた第１導電型の第１の半導体層と、前記半導体基板表
面の第２の領域に設けられた第２導電型のリサーフ領域
と、前記リサーフ領域の表面領域に設けられた第２導電
型のドレイン領域と、前記第１の半導体層の表面領域に
前記リサーフ領域から離間して形成された第２導電型の
ソース領域と、前記ソース領域とリサーフ領域の相互間
に位置する前記第１の半導体層の表面領域にゲート絶縁
膜を介して形成されたゲートと、前記第１の半導体層内
に形成され、前記第１の半導体層に電位を供給する第１
導電型の第２の半導体層と、前記リサーフ領域に設けら
れた溝内に埋め込まれるように形成され、前記リサーフ
領域と電気的に接続するコンタクト電極とを具備してい
る。また本発明の第２の半導体装置は、半導体基板表面
の第１の領域に少なくとも設けられた第１導電型の第１
の半導体層と、前記半導体基板表面の第２の領域に設け
られた第２導電型のリサーフ領域と、前記リサーフ領域
の表面領域に設けられた第２導電型のドレイン領域と、
前記第１の半導体層の表面領域に前記リサーフ領域から
離間して形成された第２導電型のソース領域と、前記ソ
ース領域とリサーフ領域の相互間に位置する前記第１の
半導体層の表面領域にゲート絶縁膜を介して形成された
ゲートと、前記第１の半導体層に設けられた溝内に埋め
込まれるように形成され前記第１の半導体層及び前記ソ
ース領域と電気的に接続するコンタクト電極とを具備し
ている。
【０００８】すなわち本発明の半導体装置においては、
リサーフ領域と電気的に接続するコンタクト電極、ある
いはソース領域とリサーフ領域の相互間でチャネルを形
成する第１の半導体層と電気的に接続するコンタクト電
極が、溝内に埋め込まれるように形成されていることを
特徴としている。このように構成された本発明では、半
導体装置にサージ電圧が印加された際に半導体基板表面
から深い位置で大電流が流れるので、これに伴う熱の発
生部位はゲート絶縁膜から離隔され、ひいてはゲート絶
縁膜の劣化が抑えられる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
【００１０】図１（ａ）は、本発明の実施形態のパワー
ＭＯＳトランジスタを示す平面図である。図１（ａ）に
示される通り、半導体基板内には、同一構成の複数のセ
ルトランジスタが形成され、これらセルトランジスタの
ゲートが共通接続されている。図１（ｂ）は、本発明を
横型ＰチャネルパワーＭＯＳトランジスタに適用した第
１の実施形態を示すものであり、図１（ａ）中のＩＢ−
ＩＢ線に沿った断面図に相当している。
【００１１】図１（ａ）（ｂ）において、Ｐ型シリコン
基板（Ｐ−ｓｕｂ）１１の表面領域には、Ｎ型の埋め込
み層（ＮＢＬ）１２が形成されている。この埋め込み層
１２の上に、不純物濃度１×１０11〜１×１０12ｃｍ-2
程度のＮ型のエピタキシャル層（Ｎｅｐｉ）１３が形成
されている。エピタキシャル層１３には、適宜チャネル
インプラ層を形成して表面の不純物濃度を調整すること
もできる。
【００１２】このエピタキシャル層１３の表面領域に
は、選択的に不純物濃度１×１０12〜１×１０13ｃｍ-2
程度のＰ-型のリサーフ領域１４が形成されている。リ
サーフ領域１４及びエピタキシャル層１３の表面領域に
は、フィールド酸化膜１８が選択的に形成されている。
リサーフ領域１４内の前記フィールド酸化膜１８相互間
には、選択的に不純物濃度１×１０15〜１×１０16ｃｍ
-2程度のＰ+型のドレイン領域１５が形成されている。
【００１３】リサーフ領域１４に近接する前記エピタキ
シャル層１３内には、不純物濃度１×１０15〜１×１０
16ｃｍ-2程度のＰ+型のソース領域１６が形成されてい
る。ソース領域１６とリサーフ領域１４の相互間に位置
し、チャネルを形成するエピタキシャル層１３上には、
ゲート酸化膜１７が形成されている。このゲート酸化膜
１７及びフィールド酸化膜１８の上には、例えばポリシ
リコンからなるゲート１９が形成されている。また、エ
ピタキシャル層１３の表面領域には、前記ソース領域１
６に接して、エピタキシャル層１３に所定の電位を供給
する不純物濃度１×１０15〜１×１０16ｃｍ-2程度のＮ
+型の拡散層２０が形成されている。
【００１４】尚、エピタキシャル層１３内には、図１
（ａ）に示されるセルトランジスタが形成された領域外
で、図示しないＮ型の拡散層が前記埋め込み層１２に接
して形成されている。この拡散層内にはＮ+型の拡散層
が形成され、図示しないコンタクト電極から所定の電位
が供給されている。
【００１５】また、シリコン基板１１及びエピタキシャ
ル層１３からなる半導体基板の全面には、絶縁膜３０が
形成されている。この絶縁膜３０には、ドレイン領域１
５、前記拡散層２０及びソース領域１６、ゲート１９上
にそれぞれ達する複数の開口部が設けられている。さら
にドレイン領域１５と対応する開口部については、ドレ
イン領域１５下のリサーフ領域１４内に到達するように
半導体基板に対し設けられた溝が、開口部下に連続的に
形成されている。
【００１６】これらの複数の開口部及び溝内には、前記
拡散層２０及びソース領域１６に接続されるソースコン
タクト電極２２、前記ドレイン領域１５に接続されるド
レインコンタクト電極２３、前記ゲート１９に接続され
るゲート電極２４がそれぞれ形成されている。また、ド
レインコンタクト電極２３の下方には、不純物濃度１×
１０15〜１×１０16ｃｍ-2程度のＰ+型の拡散層２５が
形成されている。この拡散層２５は、例えばドレイン領
域１５と対応して設けられた開口部及び溝を介しＰ型の
不純物イオンを半導体基板内に注入することで、ドレイ
ンコンタクト電極２３と自己整合的に形成され得る。
【００１７】こうして、ソース領域１６には、ソースコ
ンタクト電極２２を介して電位が供給され、エピタキシ
ャル層１３には、ソースコンタクト電極２２と拡散層２
０を介してソース領域１６と同電位が供給される。ま
た、ドレイン領域１５には、ドレインコンタクト電極２
３を介して所定の電位が供給される。
【００１８】このような横型ＰチャネルパワーＭＯＳト
ランジスタにおいて、ゲート１９をオープンとして、ド
レインコンタクト電極２３とソースコンタクト電極２２
間に、順方向にサージ電圧を印加すると、ドレインコン
タクト電極２３下の拡散層２５と拡散層２０の相互間が
高電界となる。したがって、概略図示矢印で示す位置で
ブレークダウンが発生し、拡散層２５と拡散層２０の相
互間に電流が流れる。この電流が流れる位置は、従来の
ドレイン領域１５と拡散層２０間に比べるとエピタキシ
ャル層１３の表面から深い位置であり、ゲート酸化膜１
７から離れている。こうして、拡散層２５と拡散層２０
及びこれらの相互間が高温となった場合においても、ゲ
ート酸化膜１７の劣化を抑制することができ、トランジ
スタの破壊を防止できる。一方、リサーフ領域１４の表
面領域には従来同様高不純物濃度のドレイン領域１５を
有しているので、ゲート酸化膜１７直下のチャネルに電
流が流れる通常スイッチング動作を行なううえでも、特
に支障はない。
【００１９】尚、第１の実施形態において、ドレインコ
ンタクト電極２３を埋め込むための溝は、少なくともリ
サーフ領域１４に到達するようにドレイン領域１５底面
より深く設けられればよい。但し、サージ電圧印加時に
半導体基板表面から可及的深い位置に電流を流す観点か
ら、リサーフ領域１４の底面と略同一深さまで溝が設け
られることが望ましい。
【００２０】図２は、本発明の第１の実施形態の変形例
を示すものである。図２において、図１と同一部分には
同一符号を付し、異なる部分についてのみ説明する。
【００２１】図２に示す横型ＰチャネルパワーＭＯＳト
ランジスタでは、Ｎ型のエピタキシャル層１３内に不純
物濃度１×１０12〜１×１０13ｃｍ-2程度のＮ+型のウ
ェル２１が形成され、ウェル２１の表面領域に、リサー
フ領域１４、ソース領域１６、及びＮ+型の拡散層２０
が形成されている。この場合、エピタキシャル層１３よ
り高不純物濃度のウェル２１を形成することで、ドレイ
ンコンタクト電極２３下の拡散層２５から、リサーフ領
域１４を経ることなく直接ＰＮ接合を介してウェル２１
に効率よく電流を逃がすことができ、サージ電圧印加時
に電流が流れる位置を一段と深くすることが可能とな
る。尚、図２においては、エピタキシャル層１３内のセ
ルトランジスタが形成される領域全面にウェル２１を形
成した構造を示したが、図１０のものと同様ソース領域
１６とＮ+型の拡散層２０を囲むように、エピタキシャ
ル層１３におけるリサーフ領域１４とは離間した表面領
域に選択的にウェル２１を形成してもよい。
【００２２】図３は、本発明の第２の実施形態を示すも
のである。図３において、図１と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【００２３】図３に示す横型ＰチャネルパワーＭＯＳト
ランジスタでは、ドレイン領域１５とドレインコンタク
ト電極２３下のＰ+型の拡散層２５が、ドレインコンタ
クト電極２３の側面に沿って一体的に形成されている。
この場合、拡散層２５は、絶縁膜３０及びその下の半導
体基板に設けられた開口部と溝を介し、Ｐ型の不純物を
半導体基板内に斜めイオン注入することで、ドレイン領
域１５と同時に形成することができ、プロセス工数削減
が可能となる。さらに、リサーフ領域１４の底面より多
少深くドレインコンタクト電極２３が埋め込まれる溝が
形成されたとしても、リサーフ領域１４と拡散層２５が
離間することなく、拡散層２５を通じたリサーフ領域１
４とドレインコンタクト電極２３との電気的接続を確保
できるので、プロセス上の余裕度を広げられる。
【００２４】図４は、本発明の第３の実施形態を示すも
のである。図４において、図１と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【００２５】図４に示す横型ＰチャネルパワーＭＯＳト
ランジスタでは、リサーフ領域１４と略同一平面形状の
Ｐ+型の拡散層２５が、リサーフ領域１４の底面下の全
面に亘ってリサーフ領域１４に接するように形成され、
かつ拡散層２５に到達する溝が半導体基板に設けられ
て、ドレインコンタクト電極２３が溝内に埋め込まれて
いる。この場合、リサーフ領域１４の底面下の全面に亘
って形成された拡散層２５から、リサーフ領域１４を経
ることなく拡散層２０に向かって効率よく電流を逃がす
ことができ、サージ電圧印加時に電流が流れる位置を深
くするうえで有利である。
【００２６】図５は、本発明の第４の実施形態を示すも
のである。図５において、図１と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【００２７】図５に示す横型ＰチャネルパワーＭＯＳト
ランジスタでは、図４のものと同様のＰ＋型の拡散層２
５が形成され、さらに拡散層２０及びソース領域１６の
下方に、拡散層２０に接して拡散層２０より高不純物濃
度のＮ+型の拡散層２６が形成されている。拡散層３２
の不純物濃度は、例えば１×１０15〜１×１０16ｃｍ -2
程度に設定されている。この場合、リサーフ領域１４の
底面下の全面に亘って形成された拡散層２５から、拡散
層２６に向かって電流を逃がすことができ、サージ電圧
印加時に電流が流れる位置を一段と深くするうえで有利
である。
【００２８】図６は、本発明の第５の実施形態を示すも
のである。図６において、図１と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【００２９】図６に示す横型ＰチャネルパワーＭＯＳト
ランジスタでは、拡散層２０及びソース領域１６に接続
されるソースコンタクト電極２２が、ドレイン領域１５
に接続されるドレインコンタクト電極２３と同様、半導
体基板に対し設けられた溝内に埋め込まれるように形成
されている。また、前記拡散層２０及びソース領域１６
のうち、拡散層２０についてはエピタキシャル層１３の
表面領域ではなく、ソースコンタクト電極２２の下方に
形成されている。ここでの拡散層２０は、例えば拡散層
２０及びソース領域１６と対応して絶縁膜３０とその下
の半導体基板に設けられた開口部及び溝を介し、Ｎ型の
不純物イオンを半導体基板内に注入することで、ソース
コンタクト電極２２と自己整合的に形成され得る。
【００３０】この場合も、ドレインコンタクト電極２３
下の拡散層２５から、ソースコンタクト電極２２下の拡
散層２０に向かって電流を逃がすことができ、サージ電
圧印加時に電流が流れる位置を深くするうえで有利とな
る。一方、ソース領域１６は従来同様エピタキシャル層
１３の表面領域に形成されているので、ゲート酸化膜１
７直下のチャネルに電流が流れる通常スイッチング動作
を行なううえでも、特に支障はない。尚、図６において
は、ソースコンタクト電極２２、ドレインコンタクト電
極２３ともに、半導体基板に設けられた溝内に埋め込ん
で形成した構造を示したが、ドレインコンタクト電極２
３は図１０と同様溝内に埋め込むことなく、絶縁膜３０
に設けられた開口部を介して半導体基板表面のドレイン
領域１５まで達するように形成し、ソースコンタクト電
極２２だけを溝内に埋め込んで形成してもよい。
【００３１】図７は、本発明の第６の実施形態を示すも
のである。図７において、図１と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【００３２】図７に示す横型ＰチャネルパワーＭＯＳト
ランジスタでは、拡散層２０及びソース領域１６と対応
するエピタキシャル層１３内に、ソース領域１６、拡散
層２０及び埋め込み層１２に接してＮ+型の拡散層２７
が形成されている。この拡散層２７は、ソースコンタク
ト電極２２を介して埋め込み層１２に電位を供給するた
めに設けられたものであり、その不純物濃度は、拡散層
２０と等しいかそれより高く、例えば１×１０15〜１×
１０16ｃｍ-2程度に設定されている。尚、図１において
はセルトランジスタが形成された領域外で、Ｎ型の拡散
層を埋め込み層１２に接するように形成して埋め込み層
１２に電位を供給していたが、ここではこうしたＮ型の
拡散層は省略されている。
【００３３】このような横型ＰチャネルパワーＭＯＳト
ランジスタにおいて、ゲート１９をオープンとして、ド
レインコンタクト電極２３とソースコンタクト電極２２
間に、順方向にサージ電圧を印加すると、図示矢印で示
すように、拡散層２５、エピタキシャル層１３、埋め込
み層１２、拡散層２７、２０、ソースコンタクト電極２
２の経路で電流が流れる。すなわち、半導体基板表面か
ら深い位置で大電流が流れ、これに伴う熱の発生部位が
ゲート酸化膜１７から離れているため、ゲート酸化膜１
７の劣化が抑制され、しかも発生した熱がエピタキシャ
ル層１３からシリコン基板側へ拡散しやすく、トランジ
スタの破壊を有効に防止することができる。
【００３４】さらに図８は、本発明を横型Ｎチャネルパ
ワーＭＯＳトランジスタに適用した第７の実施形態を示
すものである。図８は、図１（ａ）中のＩＢ−ＩＢ線に
沿った断面図に相当している。
【００３５】図８において、Ｐ型シリコン基板（Ｐ−ｓ
ｕｂ）１１の表面領域には、Ｎ型の埋め込み層（ＮＢ
Ｌ）１２が形成されている。この埋め込み層１２の上
に、不純物濃度１×１０11〜１×１０12ｃｍ-2程度のＮ
型のエピタキシャル層（Ｎｅｐｉ）１３が形成され、Ｎ
型のエピタキシャル層１３内に不純物濃度１×１０12〜
１×１０13ｃｍ-2程度のＰ型のウェル２８が形成されて
いる。Ｐ型のウェル２８には、適宜チャネルインプラ層
を形成して表面の不純物濃度を調整することもできる。
【００３６】このＰ型のウェル２８の表面領域には、選
択的に不純物濃度１×１０12〜１×１０13ｃｍ-2程度の
Ｎ-型のリサーフ領域１４が形成されている。リサーフ
領域１４及びウェル２８の表面領域には、フィールド酸
化膜１８が選択的に形成されている。リサーフ領域１４
内の前記フィールド酸化膜１８相互間には、選択的に不
純物濃度１×１０15〜１×１０16ｃｍ-2程度のＮ+型の
ドレイン領域１５が形成されている。
【００３７】リサーフ領域１４に近接する前記ウェル２
８内には、不純物濃度１×１０15〜１×１０16ｃｍ-2程
度のＮ+型のソース領域１６が形成されている。ソース
領域１６とリサーフ領域１４の相互間に位置し、チャネ
ルを形成するウェル２８上には、ゲート酸化膜１７が形
成されている。このゲート酸化膜１７及びフィールド酸
化膜１８の上には、例えばポリシリコンからなるゲート
１９が形成されている。また、ウェル２８の表面領域に
は、前記ソース領域１６に接して、ウェル２８に所定の
電位を供給する不純物濃度１×１０15〜１×１０16ｃｍ
-2程度のＰ+型の拡散層２０が形成されている。
【００３８】尚、エピタキシャル層１３内には、図１
（ａ）に示されるセルトランジスタが形成された領域外
で、図示しないＮ型の拡散層が前記埋め込み層１２に接
して形成されている。この拡散層内にはＮ+型の拡散層
が形成され、図示しないコンタクト電極から所定の電位
が供給されている。
【００３９】また、シリコン基板１１及びエピタキシャ
ル層１３からなる半導体基板の全面には、絶縁膜３０が
形成されている。この絶縁膜３０には、ドレイン領域１
５、前記拡散層２０及びソース領域１６、ゲート１９上
にそれぞれ達する複数の開口部が設けられている。さら
にドレイン領域１５と対応する開口部については、ドレ
イン領域１５下のリサーフ領域１４内に到達するように
半導体基板に対し設けられた溝が、開口部下に連続的に
形成されている。
【００４０】これらの複数の開口部及び溝内には、前記
拡散層２０及びソース領域１６に接続されるソースコン
タクト電極２２、前記ドレイン領域１５に接続されるド
レインコンタクト電極２３、前記ゲート１９に接続され
るゲート電極がそれぞれ形成されている。また、ドレイ
ンコンタクト電極２３の下方には、不純物濃度１×１０
15〜１×１０16ｃｍ-2程度のＮ+型の拡散層２５が形成
されている。この拡散層２５は、例えばドレイン領域１
５と対応して設けられた開口部及び溝を介しＮ型の不純
物イオンを半導体基板内に注入することで、ドレインコ
ンタクト電極２３と自己整合的に形成され得る。
【００４１】こうして、ソース領域１６には、ソースコ
ンタクト電極２２を介して電位が供給され、ウェル２８
には、ソースコンタクト電極２２と拡散層２０を介して
ソース領域１６と同電位が供給される。また、ドレイン
領域１５には、ドレインコンタクト電極２３を介して所
定の電位が供給される。
【００４２】このような横型ＮチャネルパワーＭＯＳト
ランジスタにおいて、ゲート１９をオープンとして、ソ
ースコンタクト電極２２とドレインコンタクト電極２３
間に、順方向にサージ電圧を印加すると、拡散層２０と
ドレインコンタクト電極２３下の拡散層２５の相互間が
高電界となる。したがって、概略図示矢印で示す位置で
ブレークダウンが発生し、拡散層２０と拡散層２５の相
互間に電流が流れる。この電流が流れる位置は、従来の
拡散層２０とドレイン領域１５間に比べるとエピタキシ
ャル層１３の表面から深い位置であり、ゲート酸化膜１
７から離れている。こうして、拡散層２０と拡散層２５
及びこれらの相互間が高温となった場合においても、ゲ
ート酸化膜１７の劣化を抑制することができ、トランジ
スタの破壊を防止できる。一方、リサーフ領域１４の表
面領域には従来同様高不純物濃度のドレイン領域１５を
有しているので、ゲート酸化膜１７直下のチャネルに電
流が流れる通常スイッチング動作を行なううえでも、特
に支障はない。
【００４３】図９は、本発明の第７の実施形態の変形例
を示すものである。図９において、図８と同一部分には
同一符号を付し、異なる部分についてのみ説明する。
【００４４】図９に示す横型ＮチャネルパワーＭＯＳト
ランジスタでは、Ｎ型のエピタキシャル層１３内のリサ
ーフ領域１４とは離間した表面領域に選択的にＰ型のウ
ェル２８が形成され、ウェル２８の表面領域にはソース
領域１６及びＰ+型の拡散層２０のみが形成されてお
り、リサーフ領域１４はウェル２８外におけるエピタキ
シャル層１３内に配置されている。この場合も図８のも
のと全く同様に、サージ電圧印加時に電流が流れる位置
を深くすることで、ゲート酸化膜１７の劣化を抑制する
ことができ、ひいてはトランジスタの破壊を防止でき
る。
【００４５】尚本発明は、上述したような各実施形態に
何ら限定されるものではなく、例えば図３〜図７に示し
た第２乃至第６の実施形態は、図８や図９に示されるよ
うな横型ＮチャネルパワーＭＯＳトランジスタにおいて
も、当然実施可能である。また、以上の実施形態では全
て、シリコン基板及びエピタキシャル層からなる半導体
基板上にパワーＭＯＳトランジスタが形成された例を説
明したが、一般的なＰ型あるいはＮ型シリコン基板上に
形成されるＭＯＳトランジスタに本発明を適用してもよ
い。さらには、ＳＯＩ基板における半導体層上にＭＯＳ
トランジスタを形成しても別段差し支えなく、その他本
発明の主旨を逸脱しない範囲内で種々変形できることは
勿論である。
【００４６】
【発明の効果】以上詳述したように本発明によれば、サ
ージ電圧が印加された場合においてもトランジスタの破
壊を防止することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施形態の半導体装置を示
す平面図、（ｂ）は、本発明の第１の実施形態を示す断
面図。
【図２】本発明の第１の実施形態の変形例を示す断面
図。
【図３】本発明の第２の実施形態を示す断面図。
【図４】本発明の第３の実施形態を示す断面図。
【図５】本発明の第４の実施形態を示す断面図。
【図６】本発明の第５の実施形態を示す断面図。
【図７】本発明の第６の実施形態を示す断面図。
【図８】本発明の第７の実施形態を示す断面図。
【図９】本発明の第７の実施形態の変形例を示す断面
図。
【図１０】従来の半導体装置の要部の断面図。
【符号の説明】
１１…Ｐ型シリコン基板、１２…埋め込み層、１３…エ
ピタキシャル層、１４…リサーフ領域、１５…ドレイン
領域、１６…ソース領域、１７…ゲート酸化膜、１８…
フィールド酸化膜、１９…ゲート、２０…拡散層、２１
…Ｎ+型ウェル、２２…ソースコンタクト電極、２３…
ドレインコンタクト電極、２４…ゲート電極、２５…拡
散層、２６…Ｎ+型拡散層、２７…Ｎ+型拡散層、２８…
Ｐ型ウェル、３０…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 AA09 CC01 DD06 DD26 FF01 FF27 FF32 GG09 GG10 GG14 GG18 5F033 GG03 HH07 JJ01 JJ07 KK01 MM30 NN12 QQ58 QQ65 VV00 XX33 5F140 AA25 AC01 AC21 BA01 BA16 BD05 BD18 BD19 BF01 BF04 BF53 BH05 BH08 BH17 BH18 BH19 BH30 BH43 BH49 BJ27 BK13 BK14

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】半導体基板表面の第１の領域に少なくとも
    設けられた第１導電型の第１の半導体層と、 前記半導体基板表面の第２の領域に設けられた第２導電
    型のリサーフ領域と、 前記リサーフ領域の表面領域に設けられた第２導電型の
    ドレイン領域と、 前記第１の半導体層の表面領域に前記リサーフ領域から
    離間して形成された第２導電型のソース領域と、 前記ソース領域とリサーフ領域の相互間に位置する前記
    第１の半導体層の表面領域にゲート絶縁膜を介して形成
    されたゲートと、 前記第１の半導体層内に形成され、前記第１の半導体層
    に電位を供給する第１導電型の第２の半導体層と、 前記リサーフ領域に設けられた溝内に埋め込まれるよう
    に形成され、前記リサーフ領域と電気的に接続するコン
    タクト電極とを具備することを特徴とする半導体装置。
  2. 【請求項２】前記第１の半導体層に設けられた溝内に埋
    め込まれるように形成され、前記第２の半導体層を通じ
    て前記第１の半導体層に電位を供給するコンタクト電極
    をさらに具備することを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】半導体基板表面の第１の領域に少なくとも
    設けられた第１導電型の第１の半導体層と、 前記半導体基板表面の第２の領域に設けられた第２導電
    型のリサーフ領域と、 前記リサーフ領域の表面領域に設けられた第２導電型の
    ドレイン領域と、 前記第１の半導体層の表面領域に前記リサーフ領域から
    離間して形成された第２導電型のソース領域と、 前記ソース領域とリサーフ領域の相互間に位置する前記
    第１の半導体層の表面領域にゲート絶縁膜を介して形成
    されたゲートと、 前記第１の半導体層に設けられた溝内に埋め込まれるよ
    うに形成され、前記第１の半導体層及び前記ソース領域
    と電気的に接続するコンタクト電極とを具備することを
    特徴とする半導体装置。
  4. 【請求項４】 少なくとも前記コンタクト電極の底面下
    に形成され、前記コンタクト電極と前記リサーフ領域を
    電気的に接続させる第２導電型の拡散層をさらに具備す
    ることを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記拡散層は、前記コンタクト電極と自
    己整合的に形成されていることを特徴とする請求項４記
    載の半導体装置。
  6. 【請求項６】 前記拡散層は、前記ドレイン領域と一体
    的に形成されていることを特徴とする請求項４記載の半
    導体装置。
  7. 【請求項７】 前記拡散層は、前記リサーフ領域と略同
    一平面形状で前記リサーフ領域の底面に接するように形
    成されていることを特徴とする請求項４記載の半導体装
    置。
  8. 【請求項８】 前記第２の半導体層は、 前記第１の半導体層の表面領域に形成された第１導電型
    の第１の拡散層と、 少なくとも前記第１の拡散層の下方に位置する前記第１
    の半導体層内に形成され、前記第１の拡散層より不純物
    濃度が高い第１導電型の第２の拡散層と、 を具備することを特徴とする請求項１記載の半導体装
    置。
  9. 【請求項９】 前記リサーフ領域及び前記第２の半導体
    層の下方で前記第２の半導体層と電気的に接続するよう
    に形成され、前記第２の半導体層を通じて所定の電位が
    供給される第１導電型の埋め込み層をさらに具備するこ
    とを特徴とする請求項１記載の半導体装置。
  10. 【請求項１０】 前記コンタクト電極の底面下に形成さ
    れ、前記コンタクト電極と前記第１の半導体層を電気的
    に接続させる第１導電型の第２の半導体層をさらに具備
    することを特徴とする請求項３記載の半導体装置。
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* Cited by examiner, † Cited by third party
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JP2005079208A (ja) * 2003-08-28 2005-03-24 Nec Electronics Corp Ｍｉｓ型半導体装置及びその製造方法
JP2005159349A (ja) * 2003-11-21 2005-06-16 Agere Systems Inc シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス
JP2008004649A (ja) * 2006-06-21 2008-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

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