JP2002368143A

JP2002368143A - 半導体記憶装置

Info

Publication number: JP2002368143A
Application number: JP2001176749A
Authority: JP
Inventors: Fukuo Owada; 福夫大和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-12
Filing date: 2001-06-12
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】メモリセルのチップ占有面積を減少させる。【解決手段】複数のメモリセルＭＣと、このメモリセ
ルへのデータ入出力を可能とするデータ線ＤＬとを含ん
で半導体記憶装置が構成されるとき、電気的に書き換え
可能な不揮発性メモリ素子２１と、この不揮発性メモリ
素子とデータ線との間に設けられたスイッチトランジス
タとを含んで上記メモリセルを構成し、このとき上記ス
イッチトランジスタをバイポーラトランジスタ２３と
し、このトランジスタのベース電極と、上記不揮発性メ
モリ素子２１のドレイン拡散層とを共通化することで、
スイッチトランジスタ専用ワード線を不要として、メモ
リセルのチップ占有面積の縮小化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、例えば電気的にデータの書き換えが可能とされる
ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド
・プログラマブル・リード・オンリ・メモリ）に適用し
て有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例であるＥＥＰＲＯ
Ｍは、ボード上でデータの書き換えを行うことができ
る。ＥＥＰＲＯＭには、フローティングゲートを利用し
た構造と異種絶縁物界面のトラップを利用した構造とが
ある。何れも、書き込み消去にトンネル効果を用いるた
め、書き込み、消去電流が極めて小さく、全ビット同時
に消去するモードやページ単位の書き込み、消去など多
機能な製品が開発されている。

【０００３】フローティングゲートを利用したＥＥＰＲ
ＯＭは、ドレイン電極の上部に形成されたトンネル酸化
膜を介してフローティングゲート・ドレイン間で電子の
注入及び放出を行う。

【０００４】異種絶縁物界面のトラップを利用したＥＥ
ＰＲＯＭとして、ＭＮＯＳ（ｍｅｔａｌｎｉｔｒｉｄ
ｅｓｉｌｉｃｏｎ、又はｍｅｔａｌｎｉｔｒｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリがある。このメ
モリは、読み出し速度の高速化、大容量化のため、現在
はシリコンゲートｎチャネル型が主流となり、ＳＮＯＳ
（ｓｉｌｉｃｏｎｎｉｔｒｉｄｅｏｘｉｄｅｓｉ
ｌｉｃｏｎ、又はｓｉｌｉｃｏｎｎｉｔｒｉｄｅｏ
ｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれるこ
とがある。書き込みは、ゲートに高電圧を印加し、トン
ネル効果によりトラップに電子を注入することによって
可能とされる。消去は、書き込みの場合とは逆に電界を
印加して、トラップに正孔（ホール）を注入する。

【０００５】尚、ＥＥＰＲＯＭについて記載された文献
の例としては、昭和５９年１１月３０日に株式会社オー
ム社から発行された「ＬＳＩハンドブック（第５２０頁
〜）」がある。

【０００６】

【発明が解決しようとする課題】異種絶縁物界面トラッ
プタイプを利用したＥＥＰＲＯＭでは、読み出し動作時
に弱いゲート電圧を印加しても電荷が漏洩する。そこ
で、読み出し時にはゲート電圧を０Ｖとし、デプレショ
ン状態かエンハンスメント状態かの違いにより論理値
“１” “０”の読み出しを可能にしている。そして、
この場合には、読み出し動作時の非選択ビットに電流が
流れないようにするため、不揮発性メモリ素子とデータ
線との間にスイッチトランジスタが設けられる。このス
イッチトランジスタは、ＭＯＳトランジスタによって形
成される。メモリの１ビットは、例えば図４に示される
ように、不揮発性メモリ素子２１と、これに結合された
ＭＯＳトランジスタ２２とを含んで１個のメモリセルが
構成される。ここで、ＭＯＳトランジスタ２２が上記ス
イッチトランジスタであり、非選択ビットにおいて上記
ＭＯＳトランジスタはオフ状態に制御される。

【０００７】しかしながら、不揮発性メモリ素子２１
と、これに結合されたＭＯＳトランジスタ２２とを含ん
で１個のメモリセルが構成されるため、１個の素子で１
個のメモリセルが形成されるフラッシュメモリなどと比
較して、メモリセルのチップ占有面積が大きくならざる
を得ず、このことが、メモリセルのチップ占有面積の縮
小化を阻害していることが、本願発明者によって見いだ
された。

【０００８】本発明の目的は、メモリセルのチップ占有
面積を減少させるための技術を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、複数のメモリセルと、上記メモ
リセルへのデータ入出力を可能とするデータ線とを含ん
で半導体記憶装置が構成されるとき、上記メモリセル
は、電気的に書き換え可能な不揮発性メモリ素子と、上
記不揮発性メモリ素子と上記ソース線との間に配置され
たスイッチトランジスタとを含んで構成し、上記スイッ
チトランジスタは、上記不揮発性メモリ素子のソース電
極側に形成されたバイポーラトランジスタとする。

【００１２】上記した手段によれば、上記不揮発性メモ
リ素子のソース電極側にバイポーラトランジスタを形成
することで、このバイポーラトランジスタのベース電極
を上記不揮発性メモリ素子のソース拡散層と共通化する
ことができ、それによりスイッチトランジスタ専用ワー
ド線が不要とされ、このことが、メモリセルのチップ占
有面積を減少させる。

【００１３】このとき、上記バイポーラトランジスタの
コレクタ電極を形成する層を、上記不揮発性メモリ素子
のＰ型ウェルと共通化し、上記バイポーラトランジスタ
のベース電極を形成する層を、上記不揮発性メモリ素子
のソース拡散層と共通化することで、上記バイポーラト
ランジスタを縦型構造とすることができ、メモリセル１
個当たりの寸法を小さくすることができる。また、この
とき、上記バイポーラトランジスタのベース電極を形成
する層に、Ｐ型インプラ層を積層することにより、上記
バイポーラトランジスタのエミッタ電極を容易に得るこ
とができる。さらに、上記メモリセルの消去動作、書き
込み動作、及び読み出し動作の指示に応じて上記バイポ
ーラトランジスタを動作させるために、上記メモリセル
の消去動作、書き込み動作、及び読み出し動作の指示に
応じて、上記バイポーラトランジスタに供給される電圧
のレベルを切り換えることにより上記バイポーラトラン
ジスタの動作を制御する制御手段を設けることができ
る。

【００１４】

【発明の実施の形態】図２９には、本発明にかかる半導
体記憶装置の一例であるＥＥＰＲＯＭが示される。同図
に示されるＥＥＰＲＯＭは、特に制限されないが、異種
絶縁物界面のトラップを利用したＥＥＰＲＯＭとして、
ＭＮＯＳ（ｍｅｔａｌｎｉｔｒｉｄｅｓｉｌｉｃｏ
ｎ、又はｍｅｔａｌｎｉｔｒｉｄｅｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）メモリとされ、公知の半導体集積回路製
造技術により、単結晶シリコン基板などのひとつの半導
体基板に形成される。

【００１５】ＥＥＰＲＯＭ３０には、ロジックコントロ
ール３２、及び入出力コントロール回路３３が設けられ
ている。ロジックコントロール３２は、接続先となるマ
イクロコンピュータなどのホストから入力される制御用
信号を一時的に格納し、それに基づいて動作ロジックの
制御を行う。入出力コントロール回路３３には、ホスト
から入出力されるコマンド、外部アドレス、プログラム
データなどの各種信号が入力され、制御用信号に基づい
てコマンド、外部アドレス、データをそれぞれのコマン
ドレジスタ３４、アドレスレジスタ３５、データレジス
タ／センスアンプ３６に出力する。

【００１６】アドレスレジスタ３５は、後段に配置され
たカラムアドレスバッファ３７及びロウアドレスバッフ
ァ３８に接続されている。これらカラムアドレスバッフ
ァ３７及びロウアドレスバッファ３８は、アドレスレジ
スタ３５から出力されたアドレスを一時的に格納する。
カラムアドレスバッファ３７は、後段に配置されたカラ
ムアドレスデコーダ３９に接続されており、ロウアドレ
スバッファ３８は、後段に配置されたロウアドレスデコ
ーダ４０に接続されている。カラムアドレスデコーダ３
９は、カラムアドレスバッファ３７から出力されたカラ
ムアドレス信号をデコードする。ロウアドレスデコーダ
４０は、ロウアドレスバッファ３８から出力されたロウ
アドレス信号をデコードする。データレジスタ／センス
アンプ３６は、制御回路４１によって制御される。

【００１７】データレジスタ／センスアンプ３６、ロウ
アドレスデコーダ４０には、電気的なデータの電気的な
消去が可能であり、しかもデータの保存に電源が不要な
メモリセルアレイ４２が接続されている。メモリセルア
レイ４２は、記憶の最小単位であるメモリセルが規則正
しくアレイ状に並べられている。

【００１８】また、入出力コントロール回路３３には、
電圧生成制御部４３が接続されている。この電圧生成制
御部４３は、メモリセルアレイ４２の消去、書き込み、
読み出しにおいて必要となる各種レベルの電圧を生成
し、それをメモリセルアレイ４２に供給する。

【００１９】図３１には上記メモリセルアレイ４２の構
成例が示される。

【００２０】図３１に示されるメモリセルアレイ４２
は、特に制限されないが、複数のＥＥＰＲＯＭ用ワード
線ＥＥＷＬと、複数のソース線ＳＬ及びデータ線ＤＬと
が交差するように配置され、その交差箇所にメモリセル
ＭＣが配置される。また、各メモリセルＭＣを構成する
トランジスタのウェル領域にはウェル給電経路ＰＷを介
してウェル給電が行われる。複数のメモリセルＭＣは全
て同一構成とされ、後に詳述するように不揮発性メモリ
素子とバイポーラトランジスタとが結合されて成る。

【００２１】図１には、図３１に示される複数のメモリ
セルＭＣのうちのひとつが代表的に示される。

【００２２】図１に示されるようにメモリセルＭＣは、
ひとつの不揮発性メモリ素子２１と、ひとつのバイポー
ラトランジスタ２３とが結合されて成る。

【００２３】不揮発性メモリ素子２１は、特に制限され
ないが、異種絶縁物界面のトラップを利用したＭＮＯＳ
素子とされ、通常のＭＯＳトランジスタと同様に、ゲー
ト電極Ｇ、ドレイン電極Ｄ、及びソース電極Ｓを有す
る。バイポーラトランジスタ２３は、特に制限されない
が、ｐｎｐ型とされ、ベース電極Ｂ、エミッタ電極Ｅ、
及びコレクタ電極Ｃを有する。ここで、このバイポーラ
トランジスタ２３が本発明におけるスイッチトランジス
タに相当する。不揮発性メモリ素子２１において、ゲー
ト電極はＥＥＰＲＯＭ用ワード線ＥＥＷＬに結合され、
ソース電極は上記バイポーラトランジスタ２３のベース
電極Ｂに結合され、ドレイン電極Dはデータ線DＬに結合
される。バイポーラトランジスタ２３において、ベース
電極Ｂは上記不揮発性メモリ素子２１のソース電極に結
合され、エミッタ電極Ｅはソース線ＳＬに結合され、コ
レクタ電極Ｃは、上記不揮発性メモリ素子２１のウェル
領域と共通化される。

【００２４】図２には、２個のメモリセルＭＣのレイア
ウトが示され、図３には、図２における線分Ａ−Ａ’で
の切断断面が示される。

【００２５】ひとつのメモリセルＭＣが形成される領域
を活性領域とすると、隣接メモリセルＭＣの活性領域と
の間は、所定の素子分離領域が形成される。この素子分
離領域は、通常は半導体デバイスの最小加工寸法に等し
くされる。ＥＥＰＲＯＭ用ワード線ＥＥＷＬに交差する
ように形成されている２本の金属配線ＭＬのうち、一方
がデータ線ＤＬとされ、他方がソース線ＳＬとされる。
このデータ線ＤＬ、及びソース線ＳＬは、それぞれスル
ーホールＴＨを介して半導体領域に結合される。このス
ルーホールＴＨの中心位置によってこのメモリセルＭＣ
のサイズ２０１が決定される。後に詳述するが、Ｐ型シ
リコン基板（Ｐ−ｓｕｂ）に、Ｐ型ウェル兼バイポーラ
トランジスタ形成用Ｐ型インプラ層（Ｐ−ｗｅｌｌ）が
形成され、このＰ型ウェル兼バイポーラトランジスタ形
成用Ｐ型インプラ層（Ｐ−ｗｅｌｌ）に、拡散層Ｎ⁻，
Ｎ^＋、及びインプラ層（Ｐ）が積層されることによっ
て、不揮発性メモリ素子２１のソース電極側にバイポー
ラトランジスタ２３が形成される。

【００２６】次に、上記メモリセルＭＣのさらに具体的
な構成について説明する。

【００２７】図１３には、上記メモリセルＭＣの更に詳
細な断面構造が示される。

【００２８】１はＰ型シリコン（Ｓｉ）基板であり、こ
のＰ型シリコン（Ｓｉ）基板には、Ｐ型ウェル兼バイポ
ーラトランジスタ形成用Ｐ型インプラ層（コレクタ層）
及び素子間を分離するための素子間分離絶縁膜２が形成
される。１１Ｄは第１ドレイン拡散層であり、この第１
ドレイン拡散層１１Ｄには第２ドレイン拡散層が積層さ
れる。１１Ｓは、第１ソース拡散層兼バイポーラトラン
ジスタ形成用Ｎ型インプラ層（ベース層）であり、この
第１ソース拡散層兼バイポーラトランジスタ形成用Ｎ型
インプラ層１１Ｓには、第２ソース拡散層１３Ｓ、バイ
ポーラトランジスタ形成用Ｐ型インプラ層（エミッタ
層）が積層される。１５は、素子を保護するための素子
保護絶縁膜である。１６は素子間接続用金属配線であ
り、この素子間接続用金属配線１６は、ソース線ＳＬに
相当し、スルーホールによってバイポーラトランジスタ
形成用Ｐ型インプラ層（エミッタ層）に結合される。４
は初期しきい値調整用チャネルインプラ層であり、この
初期しきい値調整用チャネルインプラ層４は、メモリセ
ルＭＣの初期しきい値調整、及びバイポーラトランジス
タにおけるソース・エミッタ間のパンチスルー制御のた
めに設けられる。この初期しきい値調整用チャネルイン
プラ層４の上側にトンネル酸化膜５、電荷蓄積用窒化膜
６、電荷漏洩保護保護酸化膜７、ゲート電極８、ゲート
電極保護絶縁膜９が積層される。１０は、拡散層インプ
ラ用スルー膜であり、この拡散層インプラ用スルー膜１
０は、第１ソース拡散層兼バイポーラトランジスタ形成
用Ｎ型インプラ層１１Ｓや第１ドレイン拡散層１１Ｄの
インプランテーション時におけるＰ型シリコン基板１へ
の汚染やダメージ軽減を目的に形成されている。１２は
絶縁膜サイドスペーサである。

【００２９】ここで、バイポーラトランジスタ２３は、
Ｐ型ウェル兼バイポーラトランジスタ形成用Ｐ型インプ
ラ層（コレクタ層）３、第１ソース拡散層兼バイポーラ
トランジスタ形成用Ｎ型インプラ層１１Ｓ、第２ソース
拡散層１３Ｓ、及びバイポーラトランジスタ形成用Ｐ型
インプラ層（エミッタ層）１４の接合によって形成され
る。すなわち、Ｐ型ウェル兼バイポーラトランジスタ形
成用Ｐ型インプラ層（コレクタ層）３によってバイポー
ラトランジスタ２３のコレクタ電極が形成され、第１ソ
ース拡散層兼バイポーラトランジスタ形成用Ｎ型インプ
ラ層（ベース層）１１Ｓによってバイポーラトランジス
タ２３のベース電極が形成され、バイポーラトランジス
タ形成用Ｐ型インプラ層（エミッタ層）１４によって、
バイポーラトランジスタ２３のエミッタ電極が形成され
る。換言すれば、メモリセルのチップ占有面積の減少を
図るため、ＥＥＰＲＯＭ２１のＰ型ウェルを利用してバ
イポーラトランジスタのコレクタ電極が形成され、ＥＥ
ＰＲＯＭ２１の第１ソース電極層を利用して、バイポー
ラトランジスタ２３のエミッタ電極が形成される。

【００３０】次に、上記メモリセルＭＣの製造工程につ
いて、図１４〜図２８を参照しながら説明する。

【００３１】先ず、図１４に示されるように、Ｐ型シリ
コン（Ｓｉ）基板１上に、ＳＴＩ（ＳｈａｌｌｏｗＴ
ｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）等により素子間分離
絶縁膜２が形成される。次に、図１５に示されるよう
に、高エネルギーインプラ装置及びアニール処理により
Ｐ型ウェル兼バイポーラトランジスタ形成用Ｐ型インプ
ラ層（コレクタ層）３が形成され、図１６に示されるよ
うに、メモリセルＭＣの初期状態のしきい値調整、及び
バイポーラトランジスタにおけるソース・エミッタ間の
パンチスルー制御のための初期しきい値調整用チャネル
インプラ層４が形成される。その後、図１７に示される
ように、トンネル酸化膜５が熱処理で形成され、電荷蓄
積窒化膜６がＣＶＤ（Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−
Ｄｅｐｏｓｉｔｉｏｎ）法にて形成され、最後に電荷漏
洩保護酸化膜７が熱酸化もしくはＣＶＤによって形成さ
れる。特に制限されないが、トンネル酸化膜５の厚みは
１．５ｎｍ程度、電荷蓄積窒化膜６の厚みは１８．５ｎ
ｍ程度とされる。そして、図１８に示されるように、ゲ
ート電極８を形成し、その上にゲート電極保護絶縁膜９
が積層される。ゲート電極８は、特に制限されないが、
ポリシリコン層とされ、特に制限されないが、２００ｎ
ｍ程度とされる。さらに、図１９に示されるように、ゲ
ート保護絶縁膜９がホトリソグラフィや、ドライエッチ
ング等によって加工し、それをマスクにして、ゲート電
極８、電荷漏洩保護絶縁膜７、電荷蓄積用窒化膜６、ト
ンネル酸化膜５がドライエッチング等により形成され
る。次に、図２０に示されるように、拡散層インプラ用
スルー膜１０が熱処理若しくはＣＶＤ法によって形成さ
れる。その後、図２１に示されるように、第１ソース拡
散層兼バイポーラトランジスタ形成用Ｎ型インプラ層１
１Ｓや第１ドレイン拡散層１１Ｄがインプランテーショ
ンにより形成される。そして、図２２に示されるよう
に、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉ
ｎ）構造とするため絶縁膜サイドスペーサ１２となる膜
をＣＶＤ法によって形成する。さらに、図２３に示され
るように、ドライエッチング等により絶縁膜サイドスペ
ーサ１２が形成される。次に、図２４に示されるよう
に、第２ソース拡散層１３Ｓ、及び第２ドレイン拡散層
１３Ｄがインプランテーションによって形成される。そ
の後、図２５に示されるように、バイポーラトランジス
タ２３のエミッタ電極となるＰ型インプラ層１４を形成
する。このＰ型インプラ層１４は、ホトリソグラフィを
用いて不揮発性メモリ素子２１のソース電極側にのみ形
成する。そして、図２６に示されるように、素子保護絶
縁膜１５が、ＣＶＤ法により形成される。さらに、図２
７に示されるように、金属配線と端子間を接続するため
の穴を、ホトリソグラフィ及びドライエッチングにより
開口する。その後、図１９に示されるように、素子間接
続用金属配線１６をＰＶＤ（Ｐｈｙｓｉｃａｌ−Ｖａｐ
ｏｒ−Ｄｅｐｏｓｉｔｉｏｎ）法によって形成した後、
それをホトリソグラフィや、ドライエッチングなどによ
り加工することによって、図１３に示される断面構造の
メモリセルＭＣが得られる。

【００３２】次に、上記のように構成されたメモリセル
ＭＣの動作について、図７乃至図１２を参照しながら説
明する。

【００３３】先ず、消去動作について説明する。

【００３４】消去動作の場合、図７及び図２０に示され
るように、電圧生成制御部４３（図２９参照）の制御に
より、ＥＥＰＲＯＭ用ワード線ＥＥＷＬが−９．５Ｖと
され、ソース線ＳＬが１．５Ｖとされ、データ線ＤＬが
１．５Ｖとされ、ウェル給電経路ＰＷが１．５Ｖとされ
る。これにより、電荷蓄積用窒化膜６（トラップ）に正
孔（ホール）が注入される。このとき、バイポーラトラ
ンジスタ２３はオフ状態とされる。

【００３５】次に、書き込み動作について説明する。

【００３６】書き込み動作の場合、図９及び図１０に示
されるように、電圧生成制御部４３の制御により、ＥＥ
ＰＲＯＭ用ワード線ＥＥＷＬが３Ｖにされ、ソース線Ｓ
Ｌが−９．５Ｖ、データ線ＤＬが−９．５Ｖとされ、ウ
ェル給電経路ＰＷが−９．５Ｖとされる。これにより、
図１０に示されるように、トンネル効果により、ソース
電極側から電荷蓄積用窒化膜６（トラップ）に電子が注
入される。このとき、バイポーラトランジスタ２３はオ
フ状態とされる。

【００３７】次に、読み出し動作について説明する。

【００３８】読み出し動作の場合、図１１及び図１２に
示されるように、電圧生成制御部４３の制御により、Ｅ
ＥＰＲＯＭ用ワード線ＥＥＷＬが０Ｖにされ、データ線
ＤＬが１．５Ｖとされ、ソース線ＳＬが３Ｖとされ、ウ
ェル給電経路ＰＷが０Ｖとされる。消去状態でチャネル
が形成されるとデータ電位（１．５Ｖ）がバイポーラト
ランジスタ２３のベース電極に供給されることによっ
て、当該バイポーラトランジスタ２３がオン状態とさ
れ、これにより、図１２に示されるように、バイポーラ
トランジスタ２３に読み出し電流が流れる。尚、書き込
みにより、ドレイン電極側から電荷蓄積用窒化膜６（ト
ラップ）に電子が注入されている場合には、ドレイン電
位（１．５Ｖ）がバイポーラトランジスタ２３のベース
電極に供給されないため、バイポーラトランジスタ２３
はオンされない。従ってこの場合には、バイポーラトラ
ンジスタ２３に読み出し電流は流れない。

【００３９】次に、上記ＥＥＰＲＯＭ３０の比較対象と
されるメモリについて説明する。

【００４０】図３０には、上記ＥＥＰＲＯＭ３０の比較
対象とされるメモリにおけるメモリセルアレイ４２０が
示される。

【００４１】このメモリセルアレイ４２０は、上記ＥＥ
ＰＲＯＭ３０におけるメモリセルアレイ４２（図３１参
照）と同様に、複数のＥＥＰＲＯＭ用ワード線ＥＥＷＬ
と、複数のソース線ＳＬ及びデータ線ＤＬとが交差する
ように配置され、その交差箇所にメモリセルＭＣが配置
され、また、各メモリセルＭＣを構成するトランジスタ
のウェル領域にはウェル給電経路ＰＷを介してウェル給
電が行われるようになっているが、メモリセルＭＣの構
成が大きく異なる。すなわち、図３１に示されるメモリ
セルアレイを構成するメモリセルＭＣが、図１に示され
るように不揮発性メモリ素子２１とバイポーラトランジ
スタ２３とを含んで成るのに対して、図３０に示される
メモリセルアレイ４２０は、図４に示されるように不揮
発性メモリ素子２１とＭＯＳトランジスタ２２とを含ん
で成る。また、上記ＭＯＳトランジスタ２２が設けられ
ることに対応して、上記ＥＥＰＲＯＭ用ワード線ＥＥＷ
Ｌに並行にスイッチ用ワード線ＳＷＷＬが設けられる。
上記ＭＯＳトランジスタ２２は、ｎチャネル型とされ、
不揮発性メモリ素子２１のドレイン電極をデータ線ＤＬ
に選択的に結合するためのスイッチとして機能する。Ｍ
ＯＳトランジスタ２２のドレイン電極はデータ線ＤＬに
結合される。ＭＯＳトランジスタ２２のゲート電極は、
スイッチ用ワード線ＳＷＷＬに結合される。ＭＯＳトラ
ンジスタ２２のソース電極は不揮発性メモリ素子２１の
ドレイン電極に結合される。スイッチ用ワード線ＳＷＷ
ＬがハイレベルにされてＭＯＳトランジスタ２２がオン
された場合にのみ、ＥＥＰＲＯＭ素子２１のドレイン電
極がデータ線ＤＬに導通される。

【００４２】図５には、図４に示されるメモリセル２個
分のレイアウトが示され、図６には図５における線分Ａ
−Ａ’での切断断面が示される。

【００４３】ＥＥＰＲＯＭ用ワード線ＥＥＷＬ、及びス
イッチ用ワード線ＳＷＷＬの直下にはそれぞれ不揮発性
メモリ素子２１、及びＭＯＳトランジスタ２２が形成さ
れる。このように、ＥＥＰＲＯＭ用ワード線ＥＥＷＬ、
及びスイッチ用ワード線ＳＷＷＬが並行して設けられる
ことにより、その間には、少なくてもデバイス素子の最
小加工寸法が含まれる。メモリセルＭＣ１個分のセルサ
イズ５０１は、大きくならざるを得ない。

【００４４】これに対して、図１乃至図３に示されるメ
モリセルＭＣは、上記ＭＯＳトランジスタ２２に代えて
バイポーラトランジスタ２３が適用されることによっ
て、スイッチ用ワード線ＳＷＷＬが不要とされ、しか
も、このバイポーラトランジスタ２３は、ＥＥＰＲＯＭ
２１のＰ型ウェルとバイポーラトランジスタ２３のコレ
クタ層とが共通化され、ＥＥＰＲＯＭ２１のソース拡散
層とバイポーラトランジスタ２３のベース層とが共通化
された縦型構造とされているため、ＥＥＰＲＯＭ２１と
は別にバイポーラトランジスタ２３が設けられているに
もかかわらず、メモリセルＭＣ１個分のセルサイズ２０
１は、図４乃至図６に示されるメモリセルＭＣ１個分の
セルサイズ５０１のほぼ１／２で済む。このようにメモ
リセルＭＣのサイズを小さくすることができるので、そ
のようなメモリセルＭＣをアレイ状に配列して成るメモ
リセルアレイのチップ占有面積の低減を図ることができ
る。

【００４５】上記の例によれば、以下の作用効果を得る
ことができる。

【００４６】（１）不揮発性メモリ素子２１のドレイン
電極側に形成されたバイポーラトランジスタ２３のベー
ス電極と上記不揮発性メモリ素子２１のソース拡散層と
が共通化でき、そうすることで、スイッチトランジスタ
専用ワード線が不要とされるから、メモリセルのチップ
占有面積の縮小が可能とされる。

【００４７】（２）バイポーラトランジスタ２３のコレ
クタ電極を形成する層を、上記不揮発性メモリ素子２１
のＰ型ウェルと共通化し、上記バイポーラトランジスタ
２３のベース電極を形成する層を、上記不揮発性メモリ
素子２１のソース拡散層と共通化することにより、上記
バイポーラトランジスタ２３を縦型構造とすることがで
き、メモリセルのチップ占有面積の縮小化を図ることが
できる。

【００４８】（３）バイポーラトランジスタ２３のコレ
クタ電極を形成する層を、上記不揮発性メモリ素子２１
のＰ型ウェルと共通化し、上記バイポーラトランジスタ
２３のベース電極を形成する層を、上記不揮発性メモリ
素子２１のソース拡散層と共通化するとき、上記バイポ
ーラトランジスタ２３のベース電極を形成する層にＰ型
インプラ層を積層することにより、上記バイポーラトラ
ンジスタ２３のエミッタ電極を簡単に形成することがで
きる。

【００４９】（４）メモリセルＭＣの消去動作、書き込
み動作、及び読み出し動作の指示に応じて上記バイポー
ラトランジスタ２３を動作させるために、上記メモリセ
ルＭＣの消去動作、書き込み動作、及び読み出し動作の
指示に応じて、上記バイポーラトランジスタ２３に供給
される電圧のレベルを切り換えることにより上記バイポ
ーラトランジスタ２３の動作を制御する電圧生成制御部
４３を設けることで、メモリセルＭＣの消去動作、書き
込み動作、及び読み出し動作が可能とされる。

【００５０】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００５１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＮＯ
Ｓ素子を有するものについて説明したが、ＥＥＰＲＯＭ
に広く適用することができる。

【００５２】本発明は、少なくとも電気的に書き換え可
能な不揮発性メモリ素子を含むことを条件に適用するこ
とができる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５４】すなわち、不揮発性メモリ素子のソース電
極側に形成されたバイポーラトランジスタのベース電極
と上記不揮発性メモリ素子のソース拡散層とが共通化で
き、そうすることで、スイッチトランジスタ専用ワード
線が不要とされるから、メモリセルのチップ占有面積を
縮小することができる。

【００５５】バイポーラトランジスタのコレクタ電極を
形成する層を、上記不揮発性メモリ素子のＰ型ウェルと
共通化し、上記バイポーラトランジスタのベース電極を
形成する層を、上記不揮発性メモリ素子のソース拡散層
と共通化することにより、上記バイポーラトランジスタ
を縦型構造とすることができ、メモリセルのチップ占有
面積の縮小化を図ることができる。

【００５６】バイポーラトランジスタのコレクタ電極を
形成する層を、上記不揮発性メモリ素子のＰ型ウェルと
共通化し、上記バイポーラトランジスタのベース電極を
形成する層を、上記不揮発性メモリ素子のソース拡散層
と共通化するとき、上記バイポーラトランジスタのベー
ス電極を形成する層にＰ型インプラ層を積層することに
より、上記バイポーラトランジスタのエミッタ電極を簡
単に形成することができる。

【００５７】メモリセルの消去動作、書き込み動作、及
び読み出し動作の指示に応じて上記バイポーラトランジ
スタ２３を動作させるために、上記メモリセルＭＣの消
去動作、書き込み動作、及び読み出し動作の指示に応じ
て、上記バイポーラトランジスタに供給される電圧のレ
ベルを切り換えることにより上記バイポーラトランジス
タの動作を制御する電圧生成制御部を設け、メモリセル
ＭＣの消去動作、書き込み動作、及び読み出し動作制御
の適正化を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるＥ
ＥＰＲＯＭにおけるメモリセルの構成例回路図である。

【図２】上記メモリセルのレイアウト平面図である。

【図３】図２における線分Ａ−Ａ’の切断断面図であ
る。

【図４】上記ＥＥＰＲＯＭの比較対象とされるメモリに
おけるメモリセルの構成例回路図である。

【図５】図４に示されるメモリセルのレイアウト平面図
である。

【図６】図５における線分Ａ−Ａ’の切断断面図であ
る。

【図７】上記メモリセルの消去動作を説明するための回
路図である。

【図８】上記メモリセルの消去動作の説明図である。

【図９】上記メモリセルの書き込み動作を説明するため
の回路図である。

【図１０】上記メモリセルの書き込み動作の説明図であ
る。

【図１１】上記メモリセルの読み出し動作を説明するた
めの回路図である。

【図１２】上記メモリセルの読み出し動作の説明図であ
る。

【図１３】本発明にかかる半導体記憶装置の一例である
ＥＥＰＲＯＭにおけるメモリセルの断面図である。

【図１４】図１３に示されるメモリセルの製造工程の説
明図である。

【図１５】図１３に示されるメモリセルの製造工程の説
明図である。

【図１６】図１３に示されるメモリセルの製造工程の説
明図である。

【図１７】図１３に示されるメモリセルの製造工程の説
明図である。

【図１８】図１３に示されるメモリセルの製造工程の説
明図である。

【図１９】図１３に示されるメモリセルの製造工程の説
明図である。

【図２０】図１３に示されるメモリセルの製造工程の説
明図である。

【図２１】図１３に示されるメモリセルの製造工程の説
明図である。

【図２２】図１３に示されるメモリセルの製造工程の説
明図である。

【図２３】図１３に示されるメモリセルの製造工程の説
明図である。

【図２４】図１３に示されるメモリセルの製造工程の説
明図である。

【図２５】図１３に示されるメモリセルの製造工程の説
明図である。

【図２６】図１３に示されるメモリセルの製造工程の説
明図である。

【図２７】図１３に示されるメモリセルの製造工程の説
明図である。

【図２８】図１３に示されるメモリセルの製造工程の説
明図である。

【図２９】本発明にかかる半導体記憶装置の一例である
ＥＥＰＲＯＭの全体的な構成例ブロック図である。

【図３０】本発明にかかる半導体記憶装置の一例である
ＥＥＰＲＯＭの比較対象とされるメモリにおけるメモリ
セルアレイの構成例回路図である。

【図３１】図２９に示されるＥＥＰＲＯＭにおけるメモ
リセルアレイの構成例回路図である。

【符号の説明】

２１不揮発性メモリ素子２３バイポーラトランジスタ３０ＥＥＰＲＯＭ４１制御回路４２メモリセルアレイ４３電圧生成制御部ＭＣメモリセルＤＬデータ線ＳＬソース線ＥＥＷＬＥＥＰＲＯＭ用ワード線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA04 AB01 AC02 AE00 AE08 5F083 EP18 EP21 EP61 EP63 EP67 EP68 ER09 ER11 KA01 MA06 MA19 PR09 PR29 PR36 5F101 BA46 BD03 BD09 BD14 BD18 BD22 BD31 BD35 BD36 BE02 BE05 BE07 BH09 BH19

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、上記メモリセルへ
のデータ入出力を可能とするデータ線とを含む半導体記
憶装置であって、上記メモリセルは、電気的に書き換え可能な不揮発性メ
モリ素子と、上記不揮発性メモリ素子と上記データ線と
の間に配置されたスイッチトランジスタとを含み、上記スイッチトランジスタは、上記不揮発性メモリ素子
のドレイン電極側に形成されたバイポーラトランジスタ
とされたことを特徴とする半導体記憶装置。
【請求項２】上記バイポーラトランジスタのコレクタ
電極を形成する層は、上記不揮発性メモリ素子のＰ型ウ
ェルと共通化され、上記バイポーラトランジスタのベー
ス電極を形成する層は、上記不揮発性メモリ素子のソー
ス拡散層と共通化される請求項１記載の半導体記憶装
置。
【請求項３】上記バイポーラトランジスタのコレクタ
電極を形成する層は、上記不揮発性メモリ素子のＰ型ウ
ェルと共通化され、上記バイポーラトランジスタのベー
ス電極を形成する層は、上記不揮発性メモリ素子のソー
ス拡散層と共通化され、且つ、上記バイポーラトランジ
スタのベース電極を形成する層に、上記バイポーラトラ
ンジスタのエミッタ電極を形成するためのＰ型インプラ
層が積層されて成る請求項１記載の半導体記憶装置。
【請求項４】上記メモリセルの消去動作、書き込み動
作、及び読み出し動作の指示に応じて、上記バイポーラ
トランジスタに供給される電圧のレベルを切り換えるこ
とにより上記バイポーラトランジスタの動作を制御する
制御手段を含む請求項１乃至３の何れか１項記載の半導
体記憶装置。