JP2002222910A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002222910A JP2002222910A JP2001016548A JP2001016548A JP2002222910A JP 2002222910 A JP2002222910 A JP 2002222910A JP 2001016548 A JP2001016548 A JP 2001016548A JP 2001016548 A JP2001016548 A JP 2001016548A JP 2002222910 A JP2002222910 A JP 2002222910A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 温度サイクルがかかっても早期に破断するこ
となく、しかも機械的強度も強い半導体装置を提供す
る。 【解決手段】 ＱＦＮパッケージが実装される実装基板
５上に、ＱＦＮパッケージの宙吊りリード３がはんだ付
けされる宙吊りリードランド７と、ダイパッド２がはん
だ付けされるダイパッドランド９を設ける。
となく、しかも機械的強度も強い半導体装置を提供す
る。 【解決手段】 ＱＦＮパッケージが実装される実装基板
５上に、ＱＦＮパッケージの宙吊りリード３がはんだ付
けされる宙吊りリードランド７と、ダイパッド２がはん
だ付けされるダイパッドランド９を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、プラスチック極
薄形クワッドフラットノンリードパッケージ（Ｐ−ＶＱ
ＦＮ，以下ＱＦＮと略す）を実装基板に実装して得られ
る半導体装置に関するものである。
薄形クワッドフラットノンリードパッケージ（Ｐ−ＶＱ
ＦＮ，以下ＱＦＮと略す）を実装基板に実装して得られ
る半導体装置に関するものである。
【０００２】
【従来の技術】図１０は従来からあるＱＦＮパッケージ
を示す斜視図、図１１は同じく側面断面図、図１２は同
じく底面からみた平面図、図１３は実装基板を示す平面
図、図１４は実装基板にＱＦＮパッケージを実装した状
態を示す側面図である。図において、２１はアウターリ
ード、２２はダイパッド、２３は宙吊りリード、２４は
ＱＦＮパッケージ全体を封止するためのモールド樹脂、
２５はＱＦＮパッケージが実装される実装基板、２６は
アウターリード２１が接続されるアウターリードラン
ド、２７は実装基板２５上にＱＦＮパッケージを実装す
るためのはんだ部である。
を示す斜視図、図１１は同じく側面断面図、図１２は同
じく底面からみた平面図、図１３は実装基板を示す平面
図、図１４は実装基板にＱＦＮパッケージを実装した状
態を示す側面図である。図において、２１はアウターリ
ード、２２はダイパッド、２３は宙吊りリード、２４は
ＱＦＮパッケージ全体を封止するためのモールド樹脂、
２５はＱＦＮパッケージが実装される実装基板、２６は
アウターリード２１が接続されるアウターリードラン
ド、２７は実装基板２５上にＱＦＮパッケージを実装す
るためのはんだ部である。
【０００３】
【発明が解決しようとする課題】従来のＱＦＮパッケー
ジは以上のように構成されているので、モールドパッケ
ージからアウターリードが外に出ず、また、アウターリ
ードがモールドパッケージ裏面に配置されている関係
上、実装基板とＱＦＮパッケージのすき間が小さく、使
用環境条件により、温度サイクルがかかったとき、ＱＦ
Ｎパッケージの膨張，収縮と、実装基板の膨張，収縮の
差によって発生した応力をリード実装部分が直接的に受
けるため、実装はんだ部のひずみが大きくなり、早期に
破断するという問題点があった。
ジは以上のように構成されているので、モールドパッケ
ージからアウターリードが外に出ず、また、アウターリ
ードがモールドパッケージ裏面に配置されている関係
上、実装基板とＱＦＮパッケージのすき間が小さく、使
用環境条件により、温度サイクルがかかったとき、ＱＦ
Ｎパッケージの膨張，収縮と、実装基板の膨張，収縮の
差によって発生した応力をリード実装部分が直接的に受
けるため、実装はんだ部のひずみが大きくなり、早期に
破断するという問題点があった。
【０００４】この発明は上記のような課題を解決するた
めになされたものであり、温度サイクルにより、リード
部に応力が発生しても破断することなく、機械的強度も
増したＱＦＮパッケージを有する半導体装置を提供する
ことを目的とする。
めになされたものであり、温度サイクルにより、リード
部に応力が発生しても破断することなく、機械的強度も
増したＱＦＮパッケージを有する半導体装置を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、底面の４隅に宙吊りリードを設けると
ともに、底面の中央部にはダイパッドを設けたＱＦＮパ
ッケージと、このＱＦＮパッケージが実装される実装基
板とを備えたものであって、実装基板に宙吊りリードが
はんだ付けされる宙吊りリードランドを設けるととも
に、ダイパッドがはんだ付けされるダイパッドランドを
設けたものである。
る半導体装置は、底面の４隅に宙吊りリードを設けると
ともに、底面の中央部にはダイパッドを設けたＱＦＮパ
ッケージと、このＱＦＮパッケージが実装される実装基
板とを備えたものであって、実装基板に宙吊りリードが
はんだ付けされる宙吊りリードランドを設けるととも
に、ダイパッドがはんだ付けされるダイパッドランドを
設けたものである。
【０００６】
【発明の実施の形態】実施の形態１．以下、この発明の
実施形態１を図に基づいて説明する。図１はＱＦＮパッ
ケージを示す斜視図、図２は同じく側面断面図、図３は
同じく底面からみた平面図、図４は実装基板を示す平面
図、図５は実装基板にＱＦＮパッケージを実装した状態
を示す側面図である。
実施形態１を図に基づいて説明する。図１はＱＦＮパッ
ケージを示す斜視図、図２は同じく側面断面図、図３は
同じく底面からみた平面図、図４は実装基板を示す平面
図、図５は実装基板にＱＦＮパッケージを実装した状態
を示す側面図である。
【０００７】図において、１はアウターリード、２はダ
イパッド、３は宙吊りリード、４はＱＦＮパッケージ全
体を封止するためのモールド樹脂、５はＱＦＮパッケー
ジが実装される実装基板、６はアウターリード１が接続
されるアウターリードランド、７は宙吊りリード３の真
下に設置され、この宙吊りリード３が接続される宙吊り
リードランド、８は実装基板５上にＱＦＮパッケージを
実装するためのはんだ部である。この図４，図５に示さ
れたものでは、ＱＦＮパッケージの裏面に露出している
宙吊りリード３と実装基板５とを宙吊りリードランド７
においてはんだ付けするものである。
イパッド、３は宙吊りリード、４はＱＦＮパッケージ全
体を封止するためのモールド樹脂、５はＱＦＮパッケー
ジが実装される実装基板、６はアウターリード１が接続
されるアウターリードランド、７は宙吊りリード３の真
下に設置され、この宙吊りリード３が接続される宙吊り
リードランド、８は実装基板５上にＱＦＮパッケージを
実装するためのはんだ部である。この図４，図５に示さ
れたものでは、ＱＦＮパッケージの裏面に露出している
宙吊りリード３と実装基板５とを宙吊りリードランド７
においてはんだ付けするものである。
【０００８】以上のように、外部との信号のやり取りを
行なうアウターリード１以外の部分を実装基板５にはん
だ付けすることにより、補強はんだの役割を得ることが
できる。これにより、従来のアウターリードのみをはん
だ付けする場合に比べて、熱に強くなり、温度サイクル
性が向上する。
行なうアウターリード１以外の部分を実装基板５にはん
だ付けすることにより、補強はんだの役割を得ることが
できる。これにより、従来のアウターリードのみをはん
だ付けする場合に比べて、熱に強くなり、温度サイクル
性が向上する。
【０００９】また、図６は上記とは別の形態による実装
基板を示す平面図、図７は実装基板にＱＦＮパッケージ
を実装した状態を示す側面図である。図において、９は
ダイパッド２の真下に設置されたダイパッドランド、１
０はダイパッドはんだ付部である。この図６，図７に示
されたものにおいては、ＱＦＮパッケージの裏面に露出
しているダイパッド２を実装基板５に設けられたダイパ
ッドランド９にはんだ付けするものであり、このよう
に、ダイパッドランド９においてダイパッド２をはんだ
付けすることにより、熱放散の役割も果たし、高消費電
力のチップにも適用可能となる。
基板を示す平面図、図７は実装基板にＱＦＮパッケージ
を実装した状態を示す側面図である。図において、９は
ダイパッド２の真下に設置されたダイパッドランド、１
０はダイパッドはんだ付部である。この図６，図７に示
されたものにおいては、ＱＦＮパッケージの裏面に露出
しているダイパッド２を実装基板５に設けられたダイパ
ッドランド９にはんだ付けするものであり、このよう
に、ダイパッドランド９においてダイパッド２をはんだ
付けすることにより、熱放散の役割も果たし、高消費電
力のチップにも適用可能となる。
【００１０】ところで、図４，図５に示したものでは、
機械的強度は強いが、熱放散性において不充分であり、
又一方、図６，図７に示したものでは、機械的強度と熱
放散性が同一比重に構成されているが両者とも不充分で
ある。
機械的強度は強いが、熱放散性において不充分であり、
又一方、図６，図７に示したものでは、機械的強度と熱
放散性が同一比重に構成されているが両者とも不充分で
ある。
【００１１】そこで、図８，図９に示すように、同一の
実装基板５に宙吊りリードランド７とダイパッドランド
９の両方を組合わせて構成することにより、機械的強度
及び熱放散性を同時に向上させることができる。
実装基板５に宙吊りリードランド７とダイパッドランド
９の両方を組合わせて構成することにより、機械的強度
及び熱放散性を同時に向上させることができる。
【００１２】
【発明の効果】この発明の請求項１に係る半導体装置に
よれば、底面の４隅に宙吊りリードを設けるとともに、
底面の中央部にはダイパッドを設けたＱＦＮパッケージ
と、このＱＦＮパッケージが実装される実装基板とを備
えたものであって、実装基板に宙吊りリードがはんだ付
けされる宙吊りリードランドを設けるとともに、ダイパ
ッドがはんだ付けされるダイパッドランドを設けたの
で、機械的強度及び熱放散性を同時に向上させることが
できる。
よれば、底面の４隅に宙吊りリードを設けるとともに、
底面の中央部にはダイパッドを設けたＱＦＮパッケージ
と、このＱＦＮパッケージが実装される実装基板とを備
えたものであって、実装基板に宙吊りリードがはんだ付
けされる宙吊りリードランドを設けるとともに、ダイパ
ッドがはんだ付けされるダイパッドランドを設けたの
で、機械的強度及び熱放散性を同時に向上させることが
できる。
【図１】 この発明の実施の形態１を説明するためのＱ
ＦＮパッケージの斜視図である。
ＦＮパッケージの斜視図である。
【図２】 この発明の実施の形態１を説明するためのＱ
ＦＮパッケージの側面断面図である。
ＦＮパッケージの側面断面図である。
【図３】 この発明の実施の形態１を説明するためのＱ
ＦＮパッケージの平面図である。
ＦＮパッケージの平面図である。
【図４】 この発明の実施の形態１を説明するための実
装基板の平面図である。
装基板の平面図である。
【図５】 この発明の実施の形態１を説明するための半
導体装置全体の側面図である。
導体装置全体の側面図である。
【図６】 この発明の実施の形態１を説明するための実
装基板の平面図である。
装基板の平面図である。
【図７】 この発明の実施の形態１を説明するための半
導体装置全体の側面図である。
導体装置全体の側面図である。
【図８】 この発明の実施の形態１における実装基板を
示す平面図である。
示す平面図である。
【図９】 この発明の実施の形態１における半導体装置
全体を示す側面図である。
全体を示す側面図である。
【図１０】 従来のＱＦＮパッケージを示す斜視図であ
る。
る。
【図１１】 従来のＱＦＮパッケージを示す側面断面図
である。
である。
【図１２】 従来のＱＦＮパッケージを示す平面図であ
る。
る。
【図１３】 従来の実装基板を示す平面図である。
【図１４】 従来の半導体装置全体を示す側面図であ
る。
る。
２ ダイパッド、３ 宙吊りリード、５ 実装基板、７
宙吊りリードランド、９ ダイパッドランド。
宙吊りリードランド、９ ダイパッドランド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福原 和矢 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5E336 AA04 BB01 BC34 CC34 CC43 CC58 EE03 GG03 GG16 5F067 AA03 AB03 AB04 BC12 BD05 CA04
Claims (1)
- 【請求項１】 底面の４隅に宙吊りリードを設けるとと
もに、底面の中央部にはダイパッドを設けたＱＦＮ（プ
ラスチック極薄形クワッドフラットノンリード）パッケ
ージと、このＱＦＮパッケージが実装される実装基板と
を設けた半導体装置において、上記実装基板に上記宙吊
りリードがはんだ付けされる宙吊りリードランドを設け
るとともに、上記ダイパッドがはんだ付けされるダイパ
ッドランドを設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001016548A JP2002222910A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001016548A JP2002222910A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002222910A true JP2002222910A (ja) | 2002-08-09 |
| JP2002222910A5 JP2002222910A5 (ja) | 2008-03-06 |
Family
ID=18882897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001016548A Pending JP2002222910A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002222910A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018121793A (ja) * | 2017-01-31 | 2018-08-09 | 株式会社大一商会 | 遊技機 |
| US11940347B2 (en) | 2019-04-26 | 2024-03-26 | Denso Corporation | Pressure sensor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307045A (ja) * | 1999-04-23 | 2000-11-02 | Matsushita Electronics Industry Corp | リードフレームおよびそれを用いた樹脂封止型半導体装置の製造方法 |
| JP2000349222A (ja) * | 1999-06-07 | 2000-12-15 | Sony Corp | リードフレーム及び半導体パッケージ |
-
2001
- 2001-01-25 JP JP2001016548A patent/JP2002222910A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307045A (ja) * | 1999-04-23 | 2000-11-02 | Matsushita Electronics Industry Corp | リードフレームおよびそれを用いた樹脂封止型半導体装置の製造方法 |
| JP2000349222A (ja) * | 1999-06-07 | 2000-12-15 | Sony Corp | リードフレーム及び半導体パッケージ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018121793A (ja) * | 2017-01-31 | 2018-08-09 | 株式会社大一商会 | 遊技機 |
| US11940347B2 (en) | 2019-04-26 | 2024-03-26 | Denso Corporation | Pressure sensor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Effective date: 20060123 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A521 | Written amendment |
Effective date: 20080121 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100330 |