JP2002289705A - 半導体メモリ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 230000015654 memory Effects 0.000 claims abstract description 132
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000003491 array Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 230000006870 function Effects 0.000 abstract description 11
- 239000007943 implant Substances 0.000 abstract 1
- 101100203174 Zea mays SGS3 gene Proteins 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 238000000034 method Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリのメモリセルアレイのレイアウ
ト面積を小さくし、チップサイズを小さくする。 【解決手段】 メモリセル列のいずれかと入出力回路と
を選択的に接続するトランジスタが直列に接続された第
１トランジスタ列が配置されている。トランジスタのう
ち一つは、スイッチとして動作し、残りのトランジスタ
は、ソース・ドレインが短絡され、配線として機能す
る。第１トランジスタ列には、予め複数のトランジスタ
が形成されている。スイッチとして動作させるトランジ
スタのみを選択的に形成する必要がないため、ソース・
ドレイン形成用のイオン打ち込み領域をトランジスタ個
別に形成する必要はない。この結果、トランジスタの配
置間隔を拡散層領域のレイアウトルールを考慮せずに設
定できる。トランジスタを密に配置できるため、レイア
ウト面積を小さくでき、半導体メモリのチップサイズを
小さくできる。
ト面積を小さくし、チップサイズを小さくする。 【解決手段】 メモリセル列のいずれかと入出力回路と
を選択的に接続するトランジスタが直列に接続された第
１トランジスタ列が配置されている。トランジスタのう
ち一つは、スイッチとして動作し、残りのトランジスタ
は、ソース・ドレインが短絡され、配線として機能す
る。第１トランジスタ列には、予め複数のトランジスタ
が形成されている。スイッチとして動作させるトランジ
スタのみを選択的に形成する必要がないため、ソース・
ドレイン形成用のイオン打ち込み領域をトランジスタ個
別に形成する必要はない。この結果、トランジスタの配
置間隔を拡散層領域のレイアウトルールを考慮せずに設
定できる。トランジスタを密に配置できるため、レイア
ウト面積を小さくでき、半導体メモリのチップサイズを
小さくできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのメ
モリセルアレイのレイアウトに関し、特に、半導体メモ
リのチップサイズを小さくする技術に関する。
モリセルアレイのレイアウトに関し、特に、半導体メモ
リのチップサイズを小さくする技術に関する。
【０００２】
【従来の技術】半導体メモリは、メモリセルからビット
線に読み出されたデータを増幅するセンスアンプを有し
ている。また、フラッシュメモリ等の不揮発性の半導体
メモリは、メモリ動作に応じてソース線に高電圧または
低電圧を供給する電圧発生回路を有している。特開平５
−２５８５８６号公報には、センスアンプおよび電圧発
生回路等を複数のビット線等で共有することで、半導体
メモリのチップサイズを小さくする技術が開示されてい
る。
線に読み出されたデータを増幅するセンスアンプを有し
ている。また、フラッシュメモリ等の不揮発性の半導体
メモリは、メモリ動作に応じてソース線に高電圧または
低電圧を供給する電圧発生回路を有している。特開平５
−２５８５８６号公報には、センスアンプおよび電圧発
生回路等を複数のビット線等で共有することで、半導体
メモリのチップサイズを小さくする技術が開示されてい
る。
【０００３】図６は、この種の半導体メモリの要部を示
している。図中（ａ）は回路構成を示し、図中（ｂ）
は、（ａ）に破線で示した領域の断面構造を示してい
る。メモリセルアレイ１には、メモリセル（図示せず）
に接続されたビット線BL0、BL1が配線されている。ビッ
ト線BL0、BL1は、それぞれトランジスタ２ａ、２ｂおよ
び共通信号線CMNを介してセンスアンプ３（または電圧
発生回路等）に接続されている。トランジスタ２ａ、２
ｂのゲートは、それぞれ制御線４ａ、４ｂに接続されて
いる。制御線４ａ、４ｂは、ビット線BL0、BL1に直交し
て配線されている。
している。図中（ａ）は回路構成を示し、図中（ｂ）
は、（ａ）に破線で示した領域の断面構造を示してい
る。メモリセルアレイ１には、メモリセル（図示せず）
に接続されたビット線BL0、BL1が配線されている。ビッ
ト線BL0、BL1は、それぞれトランジスタ２ａ、２ｂおよ
び共通信号線CMNを介してセンスアンプ３（または電圧
発生回路等）に接続されている。トランジスタ２ａ、２
ｂのゲートは、それぞれ制御線４ａ、４ｂに接続されて
いる。制御線４ａ、４ｂは、ビット線BL0、BL1に直交し
て配線されている。
【０００４】この半導体メモリでは、メモリセルアレイ
の読み出し動作時に、制御線４ａ、４ｂの一方が高レベ
ルにされ、トランジスタ２ａ、２ｂのいずれかがオンす
る。そして、ビット線BL0、BL1の一方が、共通信号線CM
Nを介してセンスアンプ３に接続され、メモリセルから
ビット線BL0（またはBL1）に読み出されたデータが増幅
される。すなわち、センスアンプ３は、ビット線BL0、B
L1で共有されている。
の読み出し動作時に、制御線４ａ、４ｂの一方が高レベ
ルにされ、トランジスタ２ａ、２ｂのいずれかがオンす
る。そして、ビット線BL0、BL1の一方が、共通信号線CM
Nを介してセンスアンプ３に接続され、メモリセルから
ビット線BL0（またはBL1）に読み出されたデータが増幅
される。すなわち、センスアンプ３は、ビット線BL0、B
L1で共有されている。
【０００５】トランジスタ２ａは、図６（ｂ）に示すよ
うに、半導体基板SUB内に形成された拡散層（ソースSお
よびドレインD）と、半導体基板SUB上にゲート絶縁膜を
介して配線された制御線４ａとで構成されている。トラ
ンジスタ２ａのソースSは、共通信号線CMNに接続され、
トランジスタのドレインDは、ビット線BL0に接続されて
いる。図６（ａ）の破線領域には、制御線４ｂをゲート
とするトランジスタを形成してはならないため、制御線
４ｂに対応するソース、ドレイン（拡散層）は、半導体
基板SUB内に形成されていない。
うに、半導体基板SUB内に形成された拡散層（ソースSお
よびドレインD）と、半導体基板SUB上にゲート絶縁膜を
介して配線された制御線４ａとで構成されている。トラ
ンジスタ２ａのソースSは、共通信号線CMNに接続され、
トランジスタのドレインDは、ビット線BL0に接続されて
いる。図６（ａ）の破線領域には、制御線４ｂをゲート
とするトランジスタを形成してはならないため、制御線
４ｂに対応するソース、ドレイン（拡散層）は、半導体
基板SUB内に形成されていない。
【０００６】図７は、トランジスタ２ａのソースSおよ
びドレインDを形成するための製造工程の概要を示して
いる。ソースSおよびドレインDは、トランジスタ２ａの
ゲート（制御線４ａ）をマスクとして半導体基板SUBに
イオンを打ち込むことで形成される。トランジスタ２ａ
を形成するために、まず、ホトレジスト５が、半導体基
板SUB（ウエハ）上に塗布され、硬化される。次に、ホ
トマスク６を使用した感光処理と、現像処理とが行わ
れ、ホトレジスト５は、図７に示したようにホトマスク
６に対応する形状に加工される。この後、図に矢印で示
したように、りん等のイオンが選択的に打ち込まれ、ト
ランジスタ２ａのソースSおよびドレインDが形成され
る。この際、ホトレジスト５で覆われた領域（トランジ
スタ２ａのソースSおよびドレインD以外）は、イオンが
打ち込まれない。このため、図６（ａ）の破線領域にお
いて、制御線４ｂをゲートとするトランジスタは、形成
されない。
びドレインDを形成するための製造工程の概要を示して
いる。ソースSおよびドレインDは、トランジスタ２ａの
ゲート（制御線４ａ）をマスクとして半導体基板SUBに
イオンを打ち込むことで形成される。トランジスタ２ａ
を形成するために、まず、ホトレジスト５が、半導体基
板SUB（ウエハ）上に塗布され、硬化される。次に、ホ
トマスク６を使用した感光処理と、現像処理とが行わ
れ、ホトレジスト５は、図７に示したようにホトマスク
６に対応する形状に加工される。この後、図に矢印で示
したように、りん等のイオンが選択的に打ち込まれ、ト
ランジスタ２ａのソースSおよびドレインDが形成され
る。この際、ホトレジスト５で覆われた領域（トランジ
スタ２ａのソースSおよびドレインD以外）は、イオンが
打ち込まれない。このため、図６（ａ）の破線領域にお
いて、制御線４ｂをゲートとするトランジスタは、形成
されない。
【０００７】
【発明が解決しようとする課題】図６に示したように、
トランジスタ２ａ、２ｂのゲートとなる制御線４ａ、４
ｂは、ビット線BL0、BL1に直交して配線されている。ト
ランジスタ２ａ、２ｂは、これ等制御線４ａ、４ｂをマ
スクとしてイオンを打ち込むことで形成される。このた
め、トランジスタが形成されては困る領域（例えば、図
６（ａ）の破線領域における制御線４ｂに隣接する領
域）は、ホトレジスト６でマスクしなくてはならなかっ
た。換言すれば、ビット線BL0、BL1を選択的にセンスア
ンプ３等に接続するために、各ビット線BL0、BL1に対応
するトランジスタ２ａ、２ｂ毎にホトレジスト６を開口
する必要があった。
トランジスタ２ａ、２ｂのゲートとなる制御線４ａ、４
ｂは、ビット線BL0、BL1に直交して配線されている。ト
ランジスタ２ａ、２ｂは、これ等制御線４ａ、４ｂをマ
スクとしてイオンを打ち込むことで形成される。このた
め、トランジスタが形成されては困る領域（例えば、図
６（ａ）の破線領域における制御線４ｂに隣接する領
域）は、ホトレジスト６でマスクしなくてはならなかっ
た。換言すれば、ビット線BL0、BL1を選択的にセンスア
ンプ３等に接続するために、各ビット線BL0、BL1に対応
するトランジスタ２ａ、２ｂ毎にホトレジスト６を開口
する必要があった。
【０００８】ホトレジスト６の開口部は、トランジスタ
を形成する領域およびトランジスタを形成してはならな
い領域に対して、それぞれ所定のマージンを持って形成
する必要がある。これ等マージンの影響により、制御線
４ａ、４ｂの配線間隔を形成可能な最小寸法より広げな
くてはならない場合、レイアウト面積が増加するという
問題があった。レイアウト面積の増加により、半導体メ
モリのチップサイズが増加するため、製品コストが上昇
するという問題があった。メモリセルアレイおよびその
周囲の領域（センスアンプ領域等）は、同一の回路が多
数繰り返し配置されている。このため、これ等領域のレ
イアウト面積の増加は、半導体メモリの製品コストに大
きく影響する。
を形成する領域およびトランジスタを形成してはならな
い領域に対して、それぞれ所定のマージンを持って形成
する必要がある。これ等マージンの影響により、制御線
４ａ、４ｂの配線間隔を形成可能な最小寸法より広げな
くてはならない場合、レイアウト面積が増加するという
問題があった。レイアウト面積の増加により、半導体メ
モリのチップサイズが増加するため、製品コストが上昇
するという問題があった。メモリセルアレイおよびその
周囲の領域（センスアンプ領域等）は、同一の回路が多
数繰り返し配置されている。このため、これ等領域のレ
イアウト面積の増加は、半導体メモリの製品コストに大
きく影響する。
【０００９】本発明の目的は、メモリセルアレイおよび
その周囲の集積度を向上し、半導体メモリのチップサイ
ズを小さくすることにある。
その周囲の集積度を向上し、半導体メモリのチップサイ
ズを小さくすることにある。
【００１０】
【課題を解決するための手段】請求項１、請求項２およ
び請求項１０の半導体メモリは、複数のメモリセル列
と、メモリセル列にデータを入出力する入出力回路と、
メモリセル列に対応してそれぞれ配置された複数の第１
トランジスタ列とを有している。メモリセル列は、直列
に接続された複数のメモリセルを有している。例えば、
メモリセルは、制御ゲートおよび浮遊ゲートを有する不
揮発性のメモリセルであり、メモリセル列は、NAND型に
構成されている。
び請求項１０の半導体メモリは、複数のメモリセル列
と、メモリセル列にデータを入出力する入出力回路と、
メモリセル列に対応してそれぞれ配置された複数の第１
トランジスタ列とを有している。メモリセル列は、直列
に接続された複数のメモリセルを有している。例えば、
メモリセルは、制御ゲートおよび浮遊ゲートを有する不
揮発性のメモリセルであり、メモリセル列は、NAND型に
構成されている。
【００１１】第１トランジスタ列は、直列に接続された
複数のトランジスタを有している。例えば、メモリセル
列は、ローカルビット線を介してそれぞれ第１トランジ
スタ列に接続され、第１トランジスタ列は、これ等トラ
ンジスタ列に共通のグローバルビット線を介して入出力
回路に接続されている。第１トランジスタ列のトランジ
スタのうち一つは、スイッチとして動作し、残りのトラ
ンジスタは、トランジスタのソースとドレインとが短絡
され、配線として機能する。メモリセルの読み書き動作
が実行されるとき、複数の第１トランジスタ列のうち、
いずれかのスイッチ（トランジスタ）がオンすること
で、メモリセル列のいずれかと入出力回路とが選択的に
接続される。すなわち、入出力回路が複数のメモリセル
列で共有される。
複数のトランジスタを有している。例えば、メモリセル
列は、ローカルビット線を介してそれぞれ第１トランジ
スタ列に接続され、第１トランジスタ列は、これ等トラ
ンジスタ列に共通のグローバルビット線を介して入出力
回路に接続されている。第１トランジスタ列のトランジ
スタのうち一つは、スイッチとして動作し、残りのトラ
ンジスタは、トランジスタのソースとドレインとが短絡
され、配線として機能する。メモリセルの読み書き動作
が実行されるとき、複数の第１トランジスタ列のうち、
いずれかのスイッチ（トランジスタ）がオンすること
で、メモリセル列のいずれかと入出力回路とが選択的に
接続される。すなわち、入出力回路が複数のメモリセル
列で共有される。
【００１２】第１トランジスタ列には、トランジスタを
スイッチとして使用するか否かにかかわらず、予め複数
のトランジスタが形成されている。スイッチとして動作
させるトランジスタのみを選択的に形成する必要がない
ため、ソース・ドレインを形成するためのイオン打ち込
み領域をトランジスタ個別に形成する必要はない。この
結果、第１トランジスタ列のトランジスタの配置間隔
（ゲート材料の配線間隔）は、イオン打ち込み領域に対
応するホトマスクのパターン形状（拡散層領域のレイア
ウトルール）を考慮しなくてよい。トランジスタを密に
配置できるため、第１トランジスタ列のレイアウト面積
を小さくできる。したがって、半導体メモリのチップサ
イズを小さくできる。高集積を特徴とするNAND型の不揮
発性半導体メモリに本発明を適用すると効果が大きい。
スイッチとして使用するか否かにかかわらず、予め複数
のトランジスタが形成されている。スイッチとして動作
させるトランジスタのみを選択的に形成する必要がない
ため、ソース・ドレインを形成するためのイオン打ち込
み領域をトランジスタ個別に形成する必要はない。この
結果、第１トランジスタ列のトランジスタの配置間隔
（ゲート材料の配線間隔）は、イオン打ち込み領域に対
応するホトマスクのパターン形状（拡散層領域のレイア
ウトルール）を考慮しなくてよい。トランジスタを密に
配置できるため、第１トランジスタ列のレイアウト面積
を小さくできる。したがって、半導体メモリのチップサ
イズを小さくできる。高集積を特徴とするNAND型の不揮
発性半導体メモリに本発明を適用すると効果が大きい。
【００１３】請求項３の半導体メモリは、複数のメモリ
セル列が、第１トランジスタ列に対応して形成されてい
る。これ等メモリセル列は、選択トランジスタを介して
それぞれローカルビット線に接続されている。メモリセ
ル列が、選択トランジスタにより選択的に第１トランジ
スタ列に接続されるため、第１トランジスタ列を複数の
メモリセル列で共有できる。その結果、入出力回路をよ
り多くのメモリセル列で共有でき、チップサイズを小さ
くできる。
セル列が、第１トランジスタ列に対応して形成されてい
る。これ等メモリセル列は、選択トランジスタを介して
それぞれローカルビット線に接続されている。メモリセ
ル列が、選択トランジスタにより選択的に第１トランジ
スタ列に接続されるため、第１トランジスタ列を複数の
メモリセル列で共有できる。その結果、入出力回路をよ
り多くのメモリセル列で共有でき、チップサイズを小さ
くできる。
【００１４】請求項４の半導体メモリでは、第１トラン
ジスタ列において、スイッチとして動作させないトラン
ジスタのソースとドレインとが、金属配線を使用して短
絡される。金属配線は、トランジスタ列のトランジスタ
を形成した後、半導体製造工程の後半に形成される。こ
のため、例えば、半導体メモリを試作している時に、第
１トランジスタ列においてスイッチとして動作させるト
ランジスタの位置が誤っていることが判明した場合に
も、配線工程のホトマスクを切り替えるだけでこの誤り
を修正できる。従来、このような誤りが判明した場合に
は、拡散層（トランジスタのソース・ドレイン）を形成
する工程から作り直さなくてはならなかった。
ジスタ列において、スイッチとして動作させないトラン
ジスタのソースとドレインとが、金属配線を使用して短
絡される。金属配線は、トランジスタ列のトランジスタ
を形成した後、半導体製造工程の後半に形成される。こ
のため、例えば、半導体メモリを試作している時に、第
１トランジスタ列においてスイッチとして動作させるト
ランジスタの位置が誤っていることが判明した場合に
も、配線工程のホトマスクを切り替えるだけでこの誤り
を修正できる。従来、このような誤りが判明した場合に
は、拡散層（トランジスタのソース・ドレイン）を形成
する工程から作り直さなくてはならなかった。
【００１５】請求項５〜請求項７の半導体メモリは、非
選択のメモリセル列に所定の電圧を供給する電圧発生回
路と、メモリセル列に対応してそれぞれ配置された複数
の第２トランジスタ列とを有している。第２トランジス
タ列は、直列に接続された複数のトランジスタを有して
いる。例えば、メモリセル列は、ローカルビット線を介
して第２トランジスタ列に接続され、第２トランジスタ
列は、これ等トランジスタ列に共通のビット制御線を介
して電圧発生回路に接続されている。
選択のメモリセル列に所定の電圧を供給する電圧発生回
路と、メモリセル列に対応してそれぞれ配置された複数
の第２トランジスタ列とを有している。第２トランジス
タ列は、直列に接続された複数のトランジスタを有して
いる。例えば、メモリセル列は、ローカルビット線を介
して第２トランジスタ列に接続され、第２トランジスタ
列は、これ等トランジスタ列に共通のビット制御線を介
して電圧発生回路に接続されている。
【００１６】第２トランジスタ列のトランジスタのうち
一つは、スイッチとして動作し、残りのトランジスタ
は、トランジスタのソースとドレインとが短絡され、配
線として機能する。メモリセルの読み書き動作が実行さ
れるとき、複数の第２トランジスタ列のうち、いずれか
のスイッチ（トランジスタ）がオンすることで、メモリ
セル列のいずれかと電圧発生回路とが選択的に接続され
る。すなわち、電圧発生回路が複数のメモリセル列で共
有される。電圧発生回路は、例えば、選択されたメモリ
セル列が読み出し動作および書き込み動作を実行すると
きに、非選択のメモリセル列のローカルビット線にそれ
ぞれ第１電圧および第２電圧を供給する。
一つは、スイッチとして動作し、残りのトランジスタ
は、トランジスタのソースとドレインとが短絡され、配
線として機能する。メモリセルの読み書き動作が実行さ
れるとき、複数の第２トランジスタ列のうち、いずれか
のスイッチ（トランジスタ）がオンすることで、メモリ
セル列のいずれかと電圧発生回路とが選択的に接続され
る。すなわち、電圧発生回路が複数のメモリセル列で共
有される。電圧発生回路は、例えば、選択されたメモリ
セル列が読み出し動作および書き込み動作を実行すると
きに、非選択のメモリセル列のローカルビット線にそれ
ぞれ第１電圧および第２電圧を供給する。
【００１７】第２トランジスタ列には、予め複数のトラ
ンジスタが形成されている。スイッチとして動作させる
トランジスタのみを選択的に形成する必要がないため、
ソース・ドレインを形成するためのイオン打ち込み領域
をトランジスタ個別に形成する必要はない。この結果、
第２ランジスタ列のトランジスタの配置間隔（ゲート材
料の配線間隔）は、イオン打ち込み領域に対応するホト
マスクのパターン形状（拡散層領域のレイアウトルー
ル）を考慮しなくてよい。トランジスタを密に配置でき
るため、第２トランジスタ列のレイアウト面積を小さく
できる。したがって、半導体メモリのチップサイズを小
さくできる。
ンジスタが形成されている。スイッチとして動作させる
トランジスタのみを選択的に形成する必要がないため、
ソース・ドレインを形成するためのイオン打ち込み領域
をトランジスタ個別に形成する必要はない。この結果、
第２ランジスタ列のトランジスタの配置間隔（ゲート材
料の配線間隔）は、イオン打ち込み領域に対応するホト
マスクのパターン形状（拡散層領域のレイアウトルー
ル）を考慮しなくてよい。トランジスタを密に配置でき
るため、第２トランジスタ列のレイアウト面積を小さく
できる。したがって、半導体メモリのチップサイズを小
さくできる。
【００１８】請求項８の半導体メモリでは、入出力回路
および電圧発生回路は、メモリセル列を挟んだ両側に配
置されている。このため、入出力回路および電圧発生回
路をレイアウト面積を増やすことなくメモリセル列の周
辺領域に効率的に配置できる。請求項９の半導体メモリ
では、第２トランジスタ列において、スイッチとして動
作させないトランジスタのソースとドレインとが、金属
配線を使用して短絡される。金属配線は、トランジスタ
列のトランジスタを形成した後、半導体製造工程の後半
に形成される。このため、例えば、半導体メモリを試作
している時に、第２トランジスタ列においてスイッチと
して動作させるトランジスタの位置が誤っていることが
判明した場合にも、配線工程のホトマスクを切り替える
だけでこの誤りを修正できる。
および電圧発生回路は、メモリセル列を挟んだ両側に配
置されている。このため、入出力回路および電圧発生回
路をレイアウト面積を増やすことなくメモリセル列の周
辺領域に効率的に配置できる。請求項９の半導体メモリ
では、第２トランジスタ列において、スイッチとして動
作させないトランジスタのソースとドレインとが、金属
配線を使用して短絡される。金属配線は、トランジスタ
列のトランジスタを形成した後、半導体製造工程の後半
に形成される。このため、例えば、半導体メモリを試作
している時に、第２トランジスタ列においてスイッチと
して動作させるトランジスタの位置が誤っていることが
判明した場合にも、配線工程のホトマスクを切り替える
だけでこの誤りを修正できる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリの一実
施形態を示している。この実施形態は、請求項１〜請求
項１０に対応している。この半導体メモリは、シリコン
基板上にCMOSプロセスを使用してNAND型のフラッシュメ
モリ（不揮発性の半導体メモリ）として形成されてい
る。
用いて説明する。図１は、本発明の半導体メモリの一実
施形態を示している。この実施形態は、請求項１〜請求
項１０に対応している。この半導体メモリは、シリコン
基板上にCMOSプロセスを使用してNAND型のフラッシュメ
モリ（不揮発性の半導体メモリ）として形成されてい
る。
【００２０】フラッシュメモリは、コマンド、アドレ
ス、データ等を入出力する入出力部１０、読み出し動
作、書き込み動作（プログラム動作）、および消去動作
を制御する制御部１２、およびメモリセルアレイとその
周囲の回路を含むメモリアレイ部１４を有している。メ
モリアレイ部１４は、複数のメモリコアMに分割されて
いる。図２は、メモリコアMの一部を示している。
ス、データ等を入出力する入出力部１０、読み出し動
作、書き込み動作（プログラム動作）、および消去動作
を制御する制御部１２、およびメモリセルアレイとその
周囲の回路を含むメモリアレイ部１４を有している。メ
モリアレイ部１４は、複数のメモリコアMに分割されて
いる。図２は、メモリコアMの一部を示している。
【００２１】メモリコアMは、メモリセルアレイMA、お
よびこのメモリセルアレイMAの周囲に配置されたセンス
アンプ、ライトアンプ等を含む入出力回路１６、電圧発
生回路１８、およびアドレスデコーダ等（図示せず）を
有している。入出力回路１６、電圧発生回路１８は、メ
モリセルアレイMAを挟んだ両側に配置されている。この
ため、入出力回路および電圧発生回路をメモリコアMの
レイアウト面積を増やすことなくメモリセルアレイMAの
周辺領域に効率的に配置できる。
よびこのメモリセルアレイMAの周囲に配置されたセンス
アンプ、ライトアンプ等を含む入出力回路１６、電圧発
生回路１８、およびアドレスデコーダ等（図示せず）を
有している。入出力回路１６、電圧発生回路１８は、メ
モリセルアレイMAを挟んだ両側に配置されている。この
ため、入出力回路および電圧発生回路をメモリコアMの
レイアウト面積を増やすことなくメモリセルアレイMAの
周辺領域に効率的に配置できる。
【００２２】メモリセルアレイMAは、複数のメモリセル
列MR、複数の第１トランジスタ列TR1、複数の第２トラ
ンジスタ列TR2を有している。複数のメモリセル列MR
は、図の縦方向に配線されたローカルビット線LBL0、LB
L1、LBL2、LBL3、...に沿って直列に配置されている。
第１トランジスタ列TR1は、メモリセルアレイMAの入出
力回路１６側の端に配置されている。第２トランジスタ
列TR2は、メモリセルアレイMAの電圧発生回路１８側の
端に配置されている。
列MR、複数の第１トランジスタ列TR1、複数の第２トラ
ンジスタ列TR2を有している。複数のメモリセル列MR
は、図の縦方向に配線されたローカルビット線LBL0、LB
L1、LBL2、LBL3、...に沿って直列に配置されている。
第１トランジスタ列TR1は、メモリセルアレイMAの入出
力回路１６側の端に配置されている。第２トランジスタ
列TR2は、メモリセルアレイMAの電圧発生回路１８側の
端に配置されている。
【００２３】各メモリセル列MRは、直列に接続された１
６個のメモリセル２０と、２個の選択トランジスタ２２
ａ、２２ｂとを有している。メモリセル２０は、制御ゲ
ートおよびフローティングゲートを有している。メモリ
セル２０の制御ゲートは、ワード線WL0-WL15のいずれか
に接続されている。選択トランジスタ２２ａ、２２ｂの
ゲートは、それぞれ選択線SG1、SG2に接続されている。
選択トランジスタ２２ａのソース・ドレインは、ワード
線WL0で制御されるメモリセル２０およびローカルビッ
ト線LBL0（またはLBL1、LBL2、LBL3）にそれぞれ接続さ
れている。選択トランジスタ２２ｂのソース・ドレイン
は、ワード線WL15で制御されるメモリセル２０およびソ
ース線ARVSSそれぞれ接続されている。ソース線ARVSS
は、メモリセルアレイMRの全ての選択トランジスタ２２
ｂに接続された共通の電源線である。ソース線ARVSS
は、読み出し動作時に0Vになり、書き込み動作時に4Vに
なり、消去動作時にフローティングになる。
６個のメモリセル２０と、２個の選択トランジスタ２２
ａ、２２ｂとを有している。メモリセル２０は、制御ゲ
ートおよびフローティングゲートを有している。メモリ
セル２０の制御ゲートは、ワード線WL0-WL15のいずれか
に接続されている。選択トランジスタ２２ａ、２２ｂの
ゲートは、それぞれ選択線SG1、SG2に接続されている。
選択トランジスタ２２ａのソース・ドレインは、ワード
線WL0で制御されるメモリセル２０およびローカルビッ
ト線LBL0（またはLBL1、LBL2、LBL3）にそれぞれ接続さ
れている。選択トランジスタ２２ｂのソース・ドレイン
は、ワード線WL15で制御されるメモリセル２０およびソ
ース線ARVSSそれぞれ接続されている。ソース線ARVSS
は、メモリセルアレイMRの全ての選択トランジスタ２２
ｂに接続された共通の電源線である。ソース線ARVSS
は、読み出し動作時に0Vになり、書き込み動作時に4Vに
なり、消去動作時にフローティングになる。
【００２４】各第１トランジスタ列TR1は、直列に接続
された２個のトランジスタ２４ａ、２４ｂを有してい
る。第１トランジスタ列TR1の一端および他端は、ロー
カルビット線LBL0（またはLBL1、LBL2、LBL3）およびグ
ローバルビット線GBL0（またはGBL1）にそれぞれ接続さ
れている。トランジスタ２４ａ、２４ｂのゲートは、そ
れぞれ選択線PS0、PS1に接続されている。選択線PS0、P
S1の電圧は、外部から供給されるアドレス信号に応じて
設定される。偶数番号のローカルビット線LBL0、LBL2が
接続された第１トランジスタ列TR1において、トランジ
スタ２４ｂは、ソースとドレインとがアルミニウム配線
等で短絡され、トランジスタとしての機能がマスクされ
ている。すなわち、このトランジスタは、配線として機
能する。同様に、奇数番号のローカルビット線LBL1、LB
L3が接続された第１トランジスタ列TR1において、トラ
ンジスタ２４ａは、ソースとドレインとがアルミニウム
配線等で短絡され、配線として機能する。
された２個のトランジスタ２４ａ、２４ｂを有してい
る。第１トランジスタ列TR1の一端および他端は、ロー
カルビット線LBL0（またはLBL1、LBL2、LBL3）およびグ
ローバルビット線GBL0（またはGBL1）にそれぞれ接続さ
れている。トランジスタ２４ａ、２４ｂのゲートは、そ
れぞれ選択線PS0、PS1に接続されている。選択線PS0、P
S1の電圧は、外部から供給されるアドレス信号に応じて
設定される。偶数番号のローカルビット線LBL0、LBL2が
接続された第１トランジスタ列TR1において、トランジ
スタ２４ｂは、ソースとドレインとがアルミニウム配線
等で短絡され、トランジスタとしての機能がマスクされ
ている。すなわち、このトランジスタは、配線として機
能する。同様に、奇数番号のローカルビット線LBL1、LB
L3が接続された第１トランジスタ列TR1において、トラ
ンジスタ２４ａは、ソースとドレインとがアルミニウム
配線等で短絡され、配線として機能する。
【００２５】第２トランジスタ列TR2は、直列に接続さ
れた２個のトランジスタ２６ａ、２６ｂを有している。
第２トランジスタ列TR2の一端および他端は、ローカル
ビット線LBL0（またはLBL1、LBL2、LBL3）およびビット
制御線BLCOMにそれぞれ接続されている。トランジスタ
２６ａ、２６ｂのゲートは、それぞれ選択線PS0、PS1に
接続されている。偶数番号のローカルビット線LBL0、LB
L2が接続された第２トランジスタ列TR2において、トラ
ンジスタ２６ａは、ソースとドレインとがアルミニウム
配線等で短絡され、トランジスタとしての機能がマスク
されている。すなわち、このトランジスタは、配線とし
て機能する。同様に、奇数番号のローカルビット線LBL
1、LBL3が接続された第２トランジスタ列TR2において、
トランジスタ２６ｂは、ソースとドレインとがアルミニ
ウム配線等で短絡され、配線として機能する。
れた２個のトランジスタ２６ａ、２６ｂを有している。
第２トランジスタ列TR2の一端および他端は、ローカル
ビット線LBL0（またはLBL1、LBL2、LBL3）およびビット
制御線BLCOMにそれぞれ接続されている。トランジスタ
２６ａ、２６ｂのゲートは、それぞれ選択線PS0、PS1に
接続されている。偶数番号のローカルビット線LBL0、LB
L2が接続された第２トランジスタ列TR2において、トラ
ンジスタ２６ａは、ソースとドレインとがアルミニウム
配線等で短絡され、トランジスタとしての機能がマスク
されている。すなわち、このトランジスタは、配線とし
て機能する。同様に、奇数番号のローカルビット線LBL
1、LBL3が接続された第２トランジスタ列TR2において、
トランジスタ２６ｂは、ソースとドレインとがアルミニ
ウム配線等で短絡され、配線として機能する。
【００２６】上述のように、この実施形態は、ローカル
ビット線LBL0（またはLBL1、LBL2、LBL3）とグローバル
ビット線GBL0（またはGBL1）との間に、直列に接続され
た複数のトランジスタ（第１トランジスタ列TR1）が配
置されていることを特徴としている。また、ローカルビ
ット線LBL0（またはLBL1、LBL2、LBL3）とビット制御線
BLCOMとの間に、直列に接続された複数のトランジスタ
（第２トランジスタ列TR2）が配置されていることを特
徴としている。
ビット線LBL0（またはLBL1、LBL2、LBL3）とグローバル
ビット線GBL0（またはGBL1）との間に、直列に接続され
た複数のトランジスタ（第１トランジスタ列TR1）が配
置されていることを特徴としている。また、ローカルビ
ット線LBL0（またはLBL1、LBL2、LBL3）とビット制御線
BLCOMとの間に、直列に接続された複数のトランジスタ
（第２トランジスタ列TR2）が配置されていることを特
徴としている。
【００２７】入出力回路１６は、グローバルビット線GB
L0（またはGBL1）に対応してそれぞれ形成されている。
入出力回路１６は、グローバルビット線GBL0（またはGB
L1）を介して、メモリセル列MRに対して読み書きするデ
ータを入出力する。電圧発生回路１８は、例えば、メモ
リコアMに対して一つ形成されている。電圧発生回路１
８は、動作しないメモリセル列MRのローカルビット線LB
Lに所定の電圧を供給する。より詳細には、電圧発生回
路１８は、読み出し動作時に0Vを出力し、書き込み動作
時に4Vを出力し、消去動作時に出力を停止する（フロー
ティング）。
L0（またはGBL1）に対応してそれぞれ形成されている。
入出力回路１６は、グローバルビット線GBL0（またはGB
L1）を介して、メモリセル列MRに対して読み書きするデ
ータを入出力する。電圧発生回路１８は、例えば、メモ
リコアMに対して一つ形成されている。電圧発生回路１
８は、動作しないメモリセル列MRのローカルビット線LB
Lに所定の電圧を供給する。より詳細には、電圧発生回
路１８は、読み出し動作時に0Vを出力し、書き込み動作
時に4Vを出力し、消去動作時に出力を停止する（フロー
ティング）。
【００２８】図３は、図２に示したメモリコアMのレイ
アウトを示している。網掛けで示した選択線PS0、PS1、
選択線SG1、SG2、およびワード線WL0-WL15（図の横方向
に延在）は、ポリシリコン等のゲート材料で形成されて
いる。実線で示したグローバルビット線GBL0、GBL1、ロ
ーカルビット線LBL0、LBL1、LBL2、LBL3、およびビット
制御線BLCOM（図の縦方向に延在）は、アルミニウム等
の金属で形成されている。破線で示した領域は、拡散層
（トランジスタのソース・ドレインおよび配線）を示し
ている。より詳細には、拡散層の形成工程において、ホ
トレジストの開口部は、破線で示した領域の内側（正方
形で示したコンタクトホールを含む側）に形成される。
りん等のイオンは、この領域の内側にゲート配線をマス
クとして打ち込まれる。このため、領域のうち網掛けで
示したポリシリコンを除く領域に拡散層が形成される。
アウトを示している。網掛けで示した選択線PS0、PS1、
選択線SG1、SG2、およびワード線WL0-WL15（図の横方向
に延在）は、ポリシリコン等のゲート材料で形成されて
いる。実線で示したグローバルビット線GBL0、GBL1、ロ
ーカルビット線LBL0、LBL1、LBL2、LBL3、およびビット
制御線BLCOM（図の縦方向に延在）は、アルミニウム等
の金属で形成されている。破線で示した領域は、拡散層
（トランジスタのソース・ドレインおよび配線）を示し
ている。より詳細には、拡散層の形成工程において、ホ
トレジストの開口部は、破線で示した領域の内側（正方
形で示したコンタクトホールを含む側）に形成される。
りん等のイオンは、この領域の内側にゲート配線をマス
クとして打ち込まれる。このため、領域のうち網掛けで
示したポリシリコンを除く領域に拡散層が形成される。
【００２９】この実施形態では、全ての第１および第２
トランジスタ列TR1、TR2において、選択線PS0、PS1をゲ
ートとするトランジスタが形成される。すなわち、各ト
ランジスタ列TR1、TR2に、２つのトランジスタがそれぞ
れ形成される。図２で説明したように、偶数番号のロー
カルビット線LBL0、LBL2が接続された第１トランジスタ
列TR1において、選択線PS1をゲートとするトランジスタ
のソース・ドレインは、コンタクトホールを介してアル
ミニウム配線等で接続されている。偶数番号のローカル
ビット線LBL0、LBL2が接続された第２トランジスタ列TR
2において、選択線PS0をゲートとするトランジスタのソ
ース・ドレインは、コンタクトホールを介してアルミニ
ウム配線等で接続されている。奇数番号のローカルビッ
ト線LBL1、LBL3が接続された第１トランジスタ列TR1に
おいて、選択線PS0をゲートとするトランジスタのソー
ス・ドレインは、コンタクトホールを介してアルミニウ
ム配線等で接続されている。奇数番号のローカルビット
線LBL1、LBL3が接続された第２トランジスタ列TR2にお
いて、選択線PS1をゲートとするトランジスタのソース
・ドレインは、コンタクトホールを介してアルミニウム
配線等で接続されている。
トランジスタ列TR1、TR2において、選択線PS0、PS1をゲ
ートとするトランジスタが形成される。すなわち、各ト
ランジスタ列TR1、TR2に、２つのトランジスタがそれぞ
れ形成される。図２で説明したように、偶数番号のロー
カルビット線LBL0、LBL2が接続された第１トランジスタ
列TR1において、選択線PS1をゲートとするトランジスタ
のソース・ドレインは、コンタクトホールを介してアル
ミニウム配線等で接続されている。偶数番号のローカル
ビット線LBL0、LBL2が接続された第２トランジスタ列TR
2において、選択線PS0をゲートとするトランジスタのソ
ース・ドレインは、コンタクトホールを介してアルミニ
ウム配線等で接続されている。奇数番号のローカルビッ
ト線LBL1、LBL3が接続された第１トランジスタ列TR1に
おいて、選択線PS0をゲートとするトランジスタのソー
ス・ドレインは、コンタクトホールを介してアルミニウ
ム配線等で接続されている。奇数番号のローカルビット
線LBL1、LBL3が接続された第２トランジスタ列TR2にお
いて、選択線PS1をゲートとするトランジスタのソース
・ドレインは、コンタクトホールを介してアルミニウム
配線等で接続されている。
【００３０】このように、この実施形態では、トランジ
スタ列TR1、TR2において、予め形成可能なトランジスタ
を全て形成しておき、動作してはならないトランジスタ
のソース・ドレインをアルミニウム等の配線工程で短絡
している。図に破線で示したように、ホトレジストの開
口部（拡散層の形成領域）は、トランジスタ単位ではな
く、ローカルビット線LBL0-LBL3に沿った領域に形成さ
れる。このため、選択線PS0、PS1の配線間隔は、ホトレ
ジストの開口部のレイアウトルールに依存することなく
最小にできる。したがって、メモリコアMのレイアウト
サイズは、従来に比べ小さくなる。
スタ列TR1、TR2において、予め形成可能なトランジスタ
を全て形成しておき、動作してはならないトランジスタ
のソース・ドレインをアルミニウム等の配線工程で短絡
している。図に破線で示したように、ホトレジストの開
口部（拡散層の形成領域）は、トランジスタ単位ではな
く、ローカルビット線LBL0-LBL3に沿った領域に形成さ
れる。このため、選択線PS0、PS1の配線間隔は、ホトレ
ジストの開口部のレイアウトルールに依存することなく
最小にできる。したがって、メモリコアMのレイアウト
サイズは、従来に比べ小さくなる。
【００３１】トランジスタ列TR1、TR2のソース・ドレイ
ンが、アルミニウム配線で接続されるため、フラッシュ
メモリの試作等において、万一、トランジスタ列で機能
をマスクすべきトランジスタの位置が間違っていた場合
にも、アルミニウム等の配線工程のホトマスクを作り直
すだけで対応できる。すなわち、試作時の不具合のフィ
ードバックを迅速かつ容易にできる。従来は、トランジ
スタの位置が間違っていた場合、拡散工程から作り直さ
なくてはならず、不具合をフィードバックするために長
期間を要していた。
ンが、アルミニウム配線で接続されるため、フラッシュ
メモリの試作等において、万一、トランジスタ列で機能
をマスクすべきトランジスタの位置が間違っていた場合
にも、アルミニウム等の配線工程のホトマスクを作り直
すだけで対応できる。すなわち、試作時の不具合のフィ
ードバックを迅速かつ容易にできる。従来は、トランジ
スタの位置が間違っていた場合、拡散工程から作り直さ
なくてはならず、不具合をフィードバックするために長
期間を要していた。
【００３２】図４は、ローカルビット線LBL0に接続され
た第１トランジスタ列TR1の断面を示している。上述し
たように、第１トランジスタ列TR1は、２つのトランジ
スタ２４ａ、２４ｂを有している。トランジスタ２４ａ
のソースSは、グローバルビット線GBL0に接続され、ト
ランジスタ２４ａのドレインDは、ローカルビット線LBL
0に接続されている。トランジスタ２４ｂのソースSおよ
びドレインDは、アルミニウム配線を介して、ともにロ
ーカルビット線LBL0に接続されている。このため、トラ
ンジスタ２４ｂは、素子として形成されているにもかか
わらず、トランジスタとしての機能がマスクされてい
る。なお、トランジスタ２４ａ、２４ｂは、直列に接続
されているため、トランジスタ２４ａのドレインDとト
ランジスタ２４ｂのソースSは、同じ拡散層になる。
た第１トランジスタ列TR1の断面を示している。上述し
たように、第１トランジスタ列TR1は、２つのトランジ
スタ２４ａ、２４ｂを有している。トランジスタ２４ａ
のソースSは、グローバルビット線GBL0に接続され、ト
ランジスタ２４ａのドレインDは、ローカルビット線LBL
0に接続されている。トランジスタ２４ｂのソースSおよ
びドレインDは、アルミニウム配線を介して、ともにロ
ーカルビット線LBL0に接続されている。このため、トラ
ンジスタ２４ｂは、素子として形成されているにもかか
わらず、トランジスタとしての機能がマスクされてい
る。なお、トランジスタ２４ａ、２４ｂは、直列に接続
されているため、トランジスタ２４ａのドレインDとト
ランジスタ２４ｂのソースSは、同じ拡散層になる。
【００３３】以下、図２を参照して本実施形態のフラッ
シュメモリの読み出し動作、書き込み動作、および消去
動作の概要を説明する。読み出し動作を実行する場合、
データを読み出すメモリセル２０に接続されたワード線
（例えばWL1）に0Vが供給され、残りのワード線（例え
ばWL0、WL2-WL15）に4Vが供給される。ソース線ARVSSに
0Vが供給される。メモリセル２０にデータが書き込まれ
ており、メモリセル２０の閾値電圧が高いとき、ローカ
ルビット線（メモリセル列MR）に電流は流れない。メモ
リセル２０にデータが書き込まれておらず、メモリセル
２０の閾値電圧が低いときローカルビット線に電流が流
れる。そして、ローカルビット線の電流を入出力回路１
６のセンスアンプにより検出することでデータが読み出
される。
シュメモリの読み出し動作、書き込み動作、および消去
動作の概要を説明する。読み出し動作を実行する場合、
データを読み出すメモリセル２０に接続されたワード線
（例えばWL1）に0Vが供給され、残りのワード線（例え
ばWL0、WL2-WL15）に4Vが供給される。ソース線ARVSSに
0Vが供給される。メモリセル２０にデータが書き込まれ
ており、メモリセル２０の閾値電圧が高いとき、ローカ
ルビット線（メモリセル列MR）に電流は流れない。メモ
リセル２０にデータが書き込まれておらず、メモリセル
２０の閾値電圧が低いときローカルビット線に電流が流
れる。そして、ローカルビット線の電流を入出力回路１
６のセンスアンプにより検出することでデータが読み出
される。
【００３４】書き込み動作を実行する場合、データを書
き込むメモリセル２０に接続されたワード線（例えばWL
1）に20Vが供給され、残りのワード線（例えばWL0、WL2
-WL15）に10Vが供給される。ソース線ARVSSに4Vが供給
される。そして、データを書き込むメモリセル２０の浮
遊ゲートに電子がトンネル注入され、メモリセル２０の
閾値電圧が高くなることで、データが書き込まれる。
き込むメモリセル２０に接続されたワード線（例えばWL
1）に20Vが供給され、残りのワード線（例えばWL0、WL2
-WL15）に10Vが供給される。ソース線ARVSSに4Vが供給
される。そして、データを書き込むメモリセル２０の浮
遊ゲートに電子がトンネル注入され、メモリセル２０の
閾値電圧が高くなることで、データが書き込まれる。
【００３５】消去動作を実行する場合、全てのワード線
WL0-WL15に0Vが供給され、ソース線ARVSSは、フローテ
ィング状態にされる。メモリコアMのウエル領域に20Vが
供給されることで、浮遊ゲートにトラップされていた電
子がウエル領域に放出される。そして、メモリセル２０
の閾値電圧が低くなることで、データが消去される。消
去動作は、メモリコアMの全てのメモリセル２０に対し
て実行される。
WL0-WL15に0Vが供給され、ソース線ARVSSは、フローテ
ィング状態にされる。メモリコアMのウエル領域に20Vが
供給されることで、浮遊ゲートにトラップされていた電
子がウエル領域に放出される。そして、メモリセル２０
の閾値電圧が低くなることで、データが消去される。消
去動作は、メモリコアMの全てのメモリセル２０に対し
て実行される。
【００３６】次に、メモリコアMの動作を説明する。例
えば、ローカルビット線LBL0が配線されたメモリセル列
MRの読み出し動作または書き込み動作が実行されると
き、アドレスデコーダが動作し、選択線PS0、PS1は、そ
れぞれ高レベル、低レベルになる。ローカルビット線LB
L0に接続されたトランジスタ列TR1のトランジスタ２４
ａは、選択線PS0の高レベルを受けてオンする。トラン
ジスタ２４ｂのソース・ドレインが短絡されているた
め、ローカルビット線LBL0は、トランジスタ２４ａのオ
ンに応じて、グローバルビット線GBL0を介して入出力回
路１６に接続される。
えば、ローカルビット線LBL0が配線されたメモリセル列
MRの読み出し動作または書き込み動作が実行されると
き、アドレスデコーダが動作し、選択線PS0、PS1は、そ
れぞれ高レベル、低レベルになる。ローカルビット線LB
L0に接続されたトランジスタ列TR1のトランジスタ２４
ａは、選択線PS0の高レベルを受けてオンする。トラン
ジスタ２４ｂのソース・ドレインが短絡されているた
め、ローカルビット線LBL0は、トランジスタ２４ａのオ
ンに応じて、グローバルビット線GBL0を介して入出力回
路１６に接続される。
【００３７】ローカルビット線LBL1に接続されたトラン
ジスタ列TR1のトランジスタ２４ｂは、選択線PS1の低レ
ベルを受けてオフする。このため、ローカルビット線LB
L1は、入出力回路１６に接続されない。ローカルビット
線LBL0に接続されたトランジスタ列TR2のトランジスタ
２６ｂは、選択線PS1の低レベルを受けてオフする。こ
のため、ローカルビット線LBL0は、電圧発生回路１８に
接続されない。
ジスタ列TR1のトランジスタ２４ｂは、選択線PS1の低レ
ベルを受けてオフする。このため、ローカルビット線LB
L1は、入出力回路１６に接続されない。ローカルビット
線LBL0に接続されたトランジスタ列TR2のトランジスタ
２６ｂは、選択線PS1の低レベルを受けてオフする。こ
のため、ローカルビット線LBL0は、電圧発生回路１８に
接続されない。
【００３８】ローカルビット線LBL1に接続されたトラン
ジスタ列TR2のトランジスタ２６ａは、選択線PS0の高レ
ベルを受けてオンする。トランジスタ２６ｂのソース・
ドレインが短絡されているため、ローカルビット線LBL1
は、トランジスタ２６ａのオンに応じて、ビット制御線
BLCOMを介して電圧発生回路１８に接続される。電圧発
生回路１８は、ローカルビット線LBL1に0Vを供給する。
ローカルビット線LBL1に接続されたメモリセル列MRは、
その両端に0Vが供給され、非活性化される。そして、ロ
ーカルビット線LBL0に接続されたメモリセル列MRは、上
述したように読み出し動作または書き込み動作を実行す
る。
ジスタ列TR2のトランジスタ２６ａは、選択線PS0の高レ
ベルを受けてオンする。トランジスタ２６ｂのソース・
ドレインが短絡されているため、ローカルビット線LBL1
は、トランジスタ２６ａのオンに応じて、ビット制御線
BLCOMを介して電圧発生回路１８に接続される。電圧発
生回路１８は、ローカルビット線LBL1に0Vを供給する。
ローカルビット線LBL1に接続されたメモリセル列MRは、
その両端に0Vが供給され、非活性化される。そして、ロ
ーカルビット線LBL0に接続されたメモリセル列MRは、上
述したように読み出し動作または書き込み動作を実行す
る。
【００３９】また、メモリコアM内の全てのメモリセル
列MRに対して消去動作が実行されるとき、選択線PS0、P
S1はともに低レベルになる。全てのローカルビット線LB
L0-LBL3は、フローティング状態になり、上述したよう
に消去動作が実行される。図５は、本発明がなされる前
に発明者が検討したメモリコアMの回路を示している。
列MRに対して消去動作が実行されるとき、選択線PS0、P
S1はともに低レベルになる。全てのローカルビット線LB
L0-LBL3は、フローティング状態になり、上述したよう
に消去動作が実行される。図５は、本発明がなされる前
に発明者が検討したメモリコアMの回路を示している。
【００４０】この例では、ビット線BL0、BL1、BL2、BL3
毎に入出力回路１６が形成されている。ビット線BL0、B
L1、BL2、BL3には、直列に配置された複数のメモリセル
列MAの一端が、それぞれ接続されている。メモリセル列
MAの他端は、共通のソース線ARVSSに接続されている。
以上、本実施形態では、第１トランジスタ列TR1に予め
複数のトランジスタ２４ａ、２４ｂを形成し、アルミニ
ウムの配線工程において、一方のトランジスタのソース
・ドレインを短絡することで、トランジスタ２４ａ、２
４ｂのうち一つをスイッチとして動作させ、残りのトラ
ンジスタは、配線として機能させた。同様に、第２トラ
ンジスタ列TR2に予め複数のトランジスタ２６ａ、２６
ｂを形成し、アルミニウムの配線工程において、一方の
トランジスタのソース・ドレインを短絡することで、ト
ランジスタ２６ａ、２６ｂのうち一つをスイッチとして
動作させ、残りのトランジスタは、配線として機能させ
た。このため、ソース・ドレインを形成するためのイオ
ン打ち込み領域をトランジスタ個別に形成する必要はな
くなる。トランジスタ２４ａ、２４ｂまたは２６ａ、２
６ｂの配置間隔（選択線PS0、PS1の配線間隔）を、拡散
層領域のレイアウトルールを考慮せずに設定できるた
め、トランジスタを密に配置できる。したがって、第１
および第２トランジスタ列TR1、TR2のレイアウト面積を
小さくでき、フラッシュメモリのチップサイズを小さく
できる。特に、高集積を特徴とするNAND型の不揮発性半
導体メモリに本発明を適用することで、高い効果が得ら
れる。
毎に入出力回路１６が形成されている。ビット線BL0、B
L1、BL2、BL3には、直列に配置された複数のメモリセル
列MAの一端が、それぞれ接続されている。メモリセル列
MAの他端は、共通のソース線ARVSSに接続されている。
以上、本実施形態では、第１トランジスタ列TR1に予め
複数のトランジスタ２４ａ、２４ｂを形成し、アルミニ
ウムの配線工程において、一方のトランジスタのソース
・ドレインを短絡することで、トランジスタ２４ａ、２
４ｂのうち一つをスイッチとして動作させ、残りのトラ
ンジスタは、配線として機能させた。同様に、第２トラ
ンジスタ列TR2に予め複数のトランジスタ２６ａ、２６
ｂを形成し、アルミニウムの配線工程において、一方の
トランジスタのソース・ドレインを短絡することで、ト
ランジスタ２６ａ、２６ｂのうち一つをスイッチとして
動作させ、残りのトランジスタは、配線として機能させ
た。このため、ソース・ドレインを形成するためのイオ
ン打ち込み領域をトランジスタ個別に形成する必要はな
くなる。トランジスタ２４ａ、２４ｂまたは２６ａ、２
６ｂの配置間隔（選択線PS0、PS1の配線間隔）を、拡散
層領域のレイアウトルールを考慮せずに設定できるた
め、トランジスタを密に配置できる。したがって、第１
および第２トランジスタ列TR1、TR2のレイアウト面積を
小さくでき、フラッシュメモリのチップサイズを小さく
できる。特に、高集積を特徴とするNAND型の不揮発性半
導体メモリに本発明を適用することで、高い効果が得ら
れる。
【００４１】第１トランジスタ列TR1に対応して複数の
メモリセル列MRを直列に配置した。第１トランジスタ列
TR1を複数のメモリセル列MRで共有することで、入出力
回路１８をより多くのメモリセル列でMR共有でき、チッ
プサイズを小さくできる。スイッチとして動作させない
トランジスタ２４ａ、２４ｂ、２６ａ、２６ｂのソース
・ドレインをアルミニウム配線を使用して短絡した。こ
のため、スイッチとして動作させるトランジスタの位置
が誤っていることが判明した場合にも、配線工程のホト
マスクを切り替えるだけでこの誤りを修正できる。
メモリセル列MRを直列に配置した。第１トランジスタ列
TR1を複数のメモリセル列MRで共有することで、入出力
回路１８をより多くのメモリセル列でMR共有でき、チッ
プサイズを小さくできる。スイッチとして動作させない
トランジスタ２４ａ、２４ｂ、２６ａ、２６ｂのソース
・ドレインをアルミニウム配線を使用して短絡した。こ
のため、スイッチとして動作させるトランジスタの位置
が誤っていることが判明した場合にも、配線工程のホト
マスクを切り替えるだけでこの誤りを修正できる。
【００４２】入出力回路１６および電圧発生回路１８
を、メモリセル列MRを挟んだ両側に配置したので、これ
等回路１６、１８をレイアウト面積を増やすことなくメ
モリセル列の周辺領域に効率的に配置できる。なお、上
述した実施形態では、本発明をフラッシュメモリに適用
した例について述べた。本発明はかかる実施形態に限定
されるものではない。例えば、他のNAND型の不揮発性半
導体メモリに適用してもよい。
を、メモリセル列MRを挟んだ両側に配置したので、これ
等回路１６、１８をレイアウト面積を増やすことなくメ
モリセル列の周辺領域に効率的に配置できる。なお、上
述した実施形態では、本発明をフラッシュメモリに適用
した例について述べた。本発明はかかる実施形態に限定
されるものではない。例えば、他のNAND型の不揮発性半
導体メモリに適用してもよい。
【００４３】上述した実施形態では、二つのローカルビ
ット線LBL0、LBL1を一つのグローバルビット線GBL0に接
続した例ついて述べた。本発明はかかる実施形態に限定
されるものではない。例えば、三つ以上のローカルビッ
ト線を一つのグローバルビット線に接続してもよい。こ
のとき、第１および第２トランジスタ列TR1、TR2に形成
されるトランジスタの数を、グローバルビット線に接続
されるローカルビット線の本数と等しくするだけで、入
出力回路１６および電圧発生回路１８を容易に共有でき
る。
ット線LBL0、LBL1を一つのグローバルビット線GBL0に接
続した例ついて述べた。本発明はかかる実施形態に限定
されるものではない。例えば、三つ以上のローカルビッ
ト線を一つのグローバルビット線に接続してもよい。こ
のとき、第１および第２トランジスタ列TR1、TR2に形成
されるトランジスタの数を、グローバルビット線に接続
されるローカルビット線の本数と等しくするだけで、入
出力回路１６および電圧発生回路１８を容易に共有でき
る。
【００４４】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００４５】
【発明の効果】請求項１、請求項２、請求項５〜請求項
７、請求項１０の半導体メモリでは、スイッチとして動
作させるトランジスタのみを選択的に形成する必要がな
いため、ソース・ドレインを形成するためのイオン打ち
込み領域をトランジスタ個別に形成する必要はない。こ
の結果、第１および第２トランジスタ列のトランジスタ
の配置間隔を拡散層領域のレイアウトルールを考慮せず
に設定できる。トランジスタを密に配置できるため、第
１および第２トランジスタ列のレイアウト面積を小さく
できる。したがって、半導体メモリのチップサイズを小
さくできる。高集積を特徴とするNAND型の不揮発性半導
体メモリに本発明を適用することで、さらにチップサイ
ズを小さくできる。
７、請求項１０の半導体メモリでは、スイッチとして動
作させるトランジスタのみを選択的に形成する必要がな
いため、ソース・ドレインを形成するためのイオン打ち
込み領域をトランジスタ個別に形成する必要はない。こ
の結果、第１および第２トランジスタ列のトランジスタ
の配置間隔を拡散層領域のレイアウトルールを考慮せず
に設定できる。トランジスタを密に配置できるため、第
１および第２トランジスタ列のレイアウト面積を小さく
できる。したがって、半導体メモリのチップサイズを小
さくできる。高集積を特徴とするNAND型の不揮発性半導
体メモリに本発明を適用することで、さらにチップサイ
ズを小さくできる。
【００４６】請求項３の半導体メモリでは、第１トラン
ジスタ列を複数のメモリセル列で共有できる。その結
果、入出力回路をより多くのメモリセル列で共有でき、
チップサイズを小さくできる。請求項４および請求項９
の半導体メモリでは、配線工程のホトマスクを切り替え
るだけで、スイッチとして動作させるトランジスタの位
置を容易に修正できる。請求項８の半導体メモリでは、
入出力回路および電圧発生回路をレイアウト面積を増や
すことなくメモリセル列の周辺領域に効率的に配置でき
る。
ジスタ列を複数のメモリセル列で共有できる。その結
果、入出力回路をより多くのメモリセル列で共有でき、
チップサイズを小さくできる。請求項４および請求項９
の半導体メモリでは、配線工程のホトマスクを切り替え
るだけで、スイッチとして動作させるトランジスタの位
置を容易に修正できる。請求項８の半導体メモリでは、
入出力回路および電圧発生回路をレイアウト面積を増や
すことなくメモリセル列の周辺領域に効率的に配置でき
る。
【図１】本発明の半導体メモリの第１の実施形態を示す
ブロック図である。
ブロック図である。
【図２】図１のメモリコアを示す回路図である。
【図３】図１のメモリコアを示すレイアウト図である。
【図４】図３の第１トランジスタ列を示す断面図であ
る。
る。
【図５】本発明がなされる前に検討されたメモリコアを
示す回路図である。
示す回路図である。
【図６】従来の半導体メモリの主要部を示す構成図であ
る。
る。
【図７】従来の半導体メモリの製造方法を示す説明図で
ある。
ある。
１０ 入出力部 １２ 制御部 １４ メモリアレイ部 １６ 入出力回路 １８ 電圧発生回路 ２０ メモリセル ２２ａ、２２ｂ 選択トランジスタ ２４ａ、２４ｂ トランジスタ ２６ａ、２６ｂ トランジスタ ARVSS ソース線 BLCOM ビット制御線 GBL0、GBL1 グローバルビット線 LBL0、LBL1、LBL2、LBL3 ローカルビット線 M メモリコア MA メモリセルアレイ MR メモリセル列 PS0、PS1 選択線 SG1、SG2 選択線 TR1 第１トランジスタ列 TR2 第２トランジスタ列 WL0-WL15 ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA02 AC03 AD05 AE00 5F083 EP02 EP22 EP32 EP76 ER03 ER19 GA09 JA36 KA06 LA12 LA16 5F101 BA01 BB02 BC01 BD22 BD34
Claims (10)
- 【請求項１】 直列に接続されたメモリセルを有する複
数のメモリセル列と、 前記メモリセル列にデータを入出力する入出力回路と、 前記メモリセル列のいずれかと前記入出力回路とを選択
的に接続するために前記各メモリセル列に対応して配置
され、スイッチとして動作する一つのトランジスタおよ
びソース・ドレインを短絡したトランジスタが直列に接
続された複数の第１トランジスタ列とを備えていること
を特徴とする半導体メモリ。 - 【請求項２】 請求項１記載の半導体メモリにおいて、 前記メモリセル列は、ローカルビット線を介してそれぞ
れ前記第１トランジスタ列に接続され、 前記第１トランジスタ列は、グローバルビット線を介し
て前記入出力回路に接続されていることを特徴とする半
導体メモリ。 - 【請求項３】 請求項１記載の半導体メモリにおいて、 前記各第１トランジスタ列に対応する複数の前記メモリ
セル列と、 これ等メモリセル列のいずれかを前記ローカルビット線
に選択的に接続する選択トランジスタとを備えているこ
とを特徴とする半導体メモリ。 - 【請求項４】 請求項１記載の半導体メモリにおいて、 前記第１トランジスタ列における前記トランジスタの前
記ソース・ドレインの短絡は、金属配線により行われる
ことを特徴とする半導体メモリ。 - 【請求項５】 請求項１記載の半導体メモリにおいて、 非選択の前記メモリセル列に所定の電圧を供給する電圧
発生回路と、 非選択の前記メモリセル列と前記電圧発生回路とを選択
的に接続するために前記各メモリセル列に対応して配置
され、スイッチとして動作する一つのトランジスタおよ
びソース・ドレインを短絡したトランジスタが直列に接
続された複数の第２トランジスタ列とを備えていること
を特徴とする半導体メモリ。 - 【請求項６】 請求項５記載の半導体メモリにおいて、 前記メモリセル列は、前記ローカルビット線を介して前
記第２トランジスタ列に接続され、 前記第２トランジスタ列は、共通のビット制御線を介し
て前記電圧発生回路に接続されていることを特徴とする
半導体メモリ。 - 【請求項７】 請求項６記載の半導体メモリにおいて、 前記電圧発生回路は、選択された前記メモリセル列が読
み出し動作および書き込み動作を実行するときに、非選
択の前記メモリセル列の前記ローカルビット線にそれぞ
れ第１電圧および第２電圧を供給することを特徴とする
半導体メモリ。 - 【請求項８】 請求項５記載の半導体メモリにおいて、 前記入出力回路および前記電圧発生回路は、前記メモリ
セル列を挟んだ両側に配置されていることを特徴とする
半導体メモリ。 - 【請求項９】 請求項１記載の半導体メモリにおいて、 前記第２トランジスタ列における前記トランジスタの前
記ソース・ドレインの短絡は、金属配線により行われる
ことを特徴とする半導体メモリ。 - 【請求項１０】 請求項１記載の半導体メモリにおい
て、 前記メモリセルは、制御ゲートおよび浮遊ゲートを有す
る不揮発性のメモリセルであり、前記メモリセル列は、
NAND型であることを特徴とする半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001085532A JP2002289705A (ja) | 2001-03-23 | 2001-03-23 | 半導体メモリ |
| EP02250261A EP1244148A3 (en) | 2001-03-23 | 2002-01-15 | Semiconductor memory |
| TW091100573A TW520565B (en) | 2001-03-23 | 2002-01-16 | Semiconductor memory |
| US10/046,758 US6507515B2 (en) | 2001-03-23 | 2002-01-17 | Semiconductor memory |
| KR1020020005276A KR100666017B1 (ko) | 2001-03-23 | 2002-01-30 | 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001085532A JP2002289705A (ja) | 2001-03-23 | 2001-03-23 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289705A true JP2002289705A (ja) | 2002-10-04 |
Family
ID=18941027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001085532A Pending JP2002289705A (ja) | 2001-03-23 | 2001-03-23 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6507515B2 (ja) |
| EP (1) | EP1244148A3 (ja) |
| JP (1) | JP2002289705A (ja) |
| KR (1) | KR100666017B1 (ja) |
| TW (1) | TW520565B (ja) |
Cited By (1)
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| KR100746292B1 (ko) | 2006-07-04 | 2007-08-03 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
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| US6795326B2 (en) * | 2001-12-12 | 2004-09-21 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
| US7062738B1 (en) * | 2002-07-25 | 2006-06-13 | Taiwan Semiconductor Manufacturing Company | Flash memory compiler with flexible configurations |
| US7313023B2 (en) * | 2005-03-11 | 2007-12-25 | Sandisk Corporation | Partition of non-volatile memory array to reduce bit line capacitance |
| US7889582B1 (en) | 2008-03-12 | 2011-02-15 | Netlogic Microsystems, Inc. | Segmented write bitline system and method |
| US8482981B2 (en) * | 2008-05-30 | 2013-07-09 | Qimonda Ag | Method of forming an integrated circuit with NAND flash array segments and intra array multiplexers and corresponding integrated circuit with NAND flash array segments and intra array multiplexers |
| US9531190B2 (en) | 2011-04-15 | 2016-12-27 | The Boeing Company | Bi-directional converter voltage controlled current source for voltage regulation |
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| KR950011965B1 (ko) | 1992-02-19 | 1995-10-12 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| JP3474614B2 (ja) * | 1993-12-14 | 2003-12-08 | マクロニクス インターナショナル カンパニイ リミテッド | 不揮発性半導体メモリ装置及びその動作方法 |
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| JP3890647B2 (ja) * | 1997-01-31 | 2007-03-07 | ソニー株式会社 | 不揮発性半導体記憶装置 |
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2001
- 2001-03-23 JP JP2001085532A patent/JP2002289705A/ja active Pending
-
2002
- 2002-01-15 EP EP02250261A patent/EP1244148A3/en not_active Withdrawn
- 2002-01-16 TW TW091100573A patent/TW520565B/zh active
- 2002-01-17 US US10/046,758 patent/US6507515B2/en not_active Expired - Fee Related
- 2002-01-30 KR KR1020020005276A patent/KR100666017B1/ko not_active IP Right Cessation
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|---|---|
| TW520565B (en) | 2003-02-11 |
| EP1244148A3 (en) | 2007-01-03 |
| EP1244148A2 (en) | 2002-09-25 |
| KR20030010461A (ko) | 2003-02-05 |
| US6507515B2 (en) | 2003-01-14 |
| KR100666017B1 (ko) | 2007-01-10 |
| US20020136060A1 (en) | 2002-09-26 |
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