JP2002270788A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】キャパシタを有する半導体装置に関し、動作を
従来よりも高速化すること。 【解決手段】半導体基板１に間隔をおいて形成された複
数のスイッチング素子８と、第１方向に形成された複数
のスイッチング素子８の間の領域にそれぞれ形成され、
且つ下部電極１４ａと誘電体膜１５と上部電極１６ａを
有する複数のキャパシタＣと、キャパシタＣの上部電極
１６ａとスイッチング素子８を１対１で第１方向に接続
する第１配線１９ａと、第１方向に交差する第２方向に
延在し且つ前記第１配線１９ａの一部と前記スイッチン
グ素子８と前記キャパシタＣの上方に形成された第２配
線２２とを含む。
従来よりも高速化すること。 【解決手段】半導体基板１に間隔をおいて形成された複
数のスイッチング素子８と、第１方向に形成された複数
のスイッチング素子８の間の領域にそれぞれ形成され、
且つ下部電極１４ａと誘電体膜１５と上部電極１６ａを
有する複数のキャパシタＣと、キャパシタＣの上部電極
１６ａとスイッチング素子８を１対１で第１方向に接続
する第１配線１９ａと、第１方向に交差する第２方向に
延在し且つ前記第１配線１９ａの一部と前記スイッチン
グ素子８と前記キャパシタＣの上方に形成された第２配
線２２とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】電源を切っても情報を記憶することがで
きる不揮発性メモリの１つとして、強誘電体を有するＦ
ｅＲＡＭ(Ferroelectric Random Access Memory)が知ら
れている。ＦｅＲＡＭは、強誘電体のヒステリシス特性
を利用して情報を記憶する構造を有し、高速動作が可能
で低消費電力であり、しかも書き換え回数が多い不揮発
性メモリとして今後の発展が見込まれる。
きる不揮発性メモリの１つとして、強誘電体を有するＦ
ｅＲＡＭ(Ferroelectric Random Access Memory)が知ら
れている。ＦｅＲＡＭは、強誘電体のヒステリシス特性
を利用して情報を記憶する構造を有し、高速動作が可能
で低消費電力であり、しかも書き換え回数が多い不揮発
性メモリとして今後の発展が見込まれる。
【０００３】図１(a),(b) は、ＦｅＲＡＭのメモリセル
の回路図の例を示している。図１(a) は、１ビットの情
報の記憶に２つのトランジスタＴ11，Ｔ12と２つのキャ
パシタＣ11，Ｃ12を用いる型式（以下、２Ｔ２Ｃ型式と
いう。）の回路図を示している。２Ｔ２Ｃ形式のＦｅＲ
ＡＭメモリセルは、１つのキャパシタに“１”又は
“０”のデータを記憶し、もう一方のキャパシタに反対
のデータを記憶するという相補的な動作をさせ、データ
の判定時には両方のキャパシタＣ11，Ｃ12の分極状態を
読み出して、その差分を用いてデータの判定を行う。
の回路図の例を示している。図１(a) は、１ビットの情
報の記憶に２つのトランジスタＴ11，Ｔ12と２つのキャ
パシタＣ11，Ｃ12を用いる型式（以下、２Ｔ２Ｃ型式と
いう。）の回路図を示している。２Ｔ２Ｃ形式のＦｅＲ
ＡＭメモリセルは、１つのキャパシタに“１”又は
“０”のデータを記憶し、もう一方のキャパシタに反対
のデータを記憶するという相補的な動作をさせ、データ
の判定時には両方のキャパシタＣ11，Ｃ12の分極状態を
読み出して、その差分を用いてデータの判定を行う。
【０００４】図１(b) は、１ビットの情報の記憶に１つ
のトランジスタＴ0 と１つのキャパシタＣ0 を用いる型
式（以下、１Ｔ１Ｃ型式という。）の回路図で、１Ｔ１
Ｃ型式は１ビットの情報に１つのキャパシタと１つのト
ランジスタを用いる。また、１Ｔ１Ｃ形式は、メモリセ
ルから読み出された電荷が“１”のデータかあるいは
“０”のデータかを判定するための基準電圧を発生させ
ためのリファレンスキャパシタＣ1 が必要となる。リフ
ァレンスキャパシタＣ1 は、データが読み出される毎に
分極が反転されることになる。データの判定は、各メモ
リセルのキャパシタＣ0 の電位とリファレンスキャパシ
タＣ1 の電位の大小関係に基づいて行われる。リファレ
ンスキャパシタＣ1 は各ビット線BIT の端部に接続さ
れ、リファレンスキャパシタＣ1 の電位は理想的にはメ
モリセルに“１”を書き込む場合の電圧Ｖ1 と“０”を
書き込む場合の電圧Ｖ0 の中間に設定するのが望まし
い。
のトランジスタＴ0 と１つのキャパシタＣ0 を用いる型
式（以下、１Ｔ１Ｃ型式という。）の回路図で、１Ｔ１
Ｃ型式は１ビットの情報に１つのキャパシタと１つのト
ランジスタを用いる。また、１Ｔ１Ｃ形式は、メモリセ
ルから読み出された電荷が“１”のデータかあるいは
“０”のデータかを判定するための基準電圧を発生させ
ためのリファレンスキャパシタＣ1 が必要となる。リフ
ァレンスキャパシタＣ1 は、データが読み出される毎に
分極が反転されることになる。データの判定は、各メモ
リセルのキャパシタＣ0 の電位とリファレンスキャパシ
タＣ1 の電位の大小関係に基づいて行われる。リファレ
ンスキャパシタＣ1 は各ビット線BIT の端部に接続さ
れ、リファレンスキャパシタＣ1 の電位は理想的にはメ
モリセルに“１”を書き込む場合の電圧Ｖ1 と“０”を
書き込む場合の電圧Ｖ0 の中間に設定するのが望まし
い。
【０００５】１Ｔ１Ｃ型式のメモリセルは、２Ｔ２Ｃ型
式のメモリセルに比べてセル面積を約半分にすることが
可能であり、図２は、２Ｔ２Ｃ形式のメモリセルの配置
を１Ｔ１Ｃに応用した構造の平面図を示している。図２
において、半導体基板101 の表面の素子分離層102 の上
方には、Ｙ方向に延在するストライプ状のキャパシタ下
部電極103 がＸ方向に間隔をおいて複数形成され、その
キャパシタ下部電極103 の上には、これとほぼ同じ形状
の強誘電体膜104 が形成され、さらに、強誘電体膜104
の上には複数のキャパシタ上部電極105 がＹ方向に一列
に形成されている。１つのキャパシタ上部電極105 とそ
の下の強誘電体膜104 及びキャパシタ下部電極103 によ
って１つのキャパシタＣ0 が構成される。
式のメモリセルに比べてセル面積を約半分にすることが
可能であり、図２は、２Ｔ２Ｃ形式のメモリセルの配置
を１Ｔ１Ｃに応用した構造の平面図を示している。図２
において、半導体基板101 の表面の素子分離層102 の上
方には、Ｙ方向に延在するストライプ状のキャパシタ下
部電極103 がＸ方向に間隔をおいて複数形成され、その
キャパシタ下部電極103 の上には、これとほぼ同じ形状
の強誘電体膜104 が形成され、さらに、強誘電体膜104
の上には複数のキャパシタ上部電極105 がＹ方向に一列
に形成されている。１つのキャパシタ上部電極105 とそ
の下の強誘電体膜104 及びキャパシタ下部電極103 によ
って１つのキャパシタＣ0 が構成される。
【０００６】また、半導体基板101 のうちキャパシタ下
部電極105 の両側方には、素子分離層102 に囲まれた活
性領域に一対のトランジスタＴ0 が形成されている。そ
して、キャパシタ下部電極103 上の複数のキャパシタ上
部電極105 は、順次、一側方のトランジスタＴ0 と他側
方のトランジスタＴ0 に交互に接続される。トランジス
タＴ0 は、素子分離層102 に囲まれた１つの活性領域内
に２つ形成されている。活性領域上には、Ｙ方向に延び
るワード線WLを兼ねた２つのゲート電極106 がゲート絶
縁膜（不図示）を介して形成され、２つのゲート電極10
6 の両側の活性領域内には不純物拡散領域107a,107b,10
7cが形成されている。
部電極105 の両側方には、素子分離層102 に囲まれた活
性領域に一対のトランジスタＴ0 が形成されている。そ
して、キャパシタ下部電極103 上の複数のキャパシタ上
部電極105 は、順次、一側方のトランジスタＴ0 と他側
方のトランジスタＴ0 に交互に接続される。トランジス
タＴ0 は、素子分離層102 に囲まれた１つの活性領域内
に２つ形成されている。活性領域上には、Ｙ方向に延び
るワード線WLを兼ねた２つのゲート電極106 がゲート絶
縁膜（不図示）を介して形成され、２つのゲート電極10
6 の両側の活性領域内には不純物拡散領域107a,107b,10
7cが形成されている。
【０００７】キャパシタＣ0 及びトランジスタＴ0 の上
方には、活性領域中央の不純物拡散層107bに接続される
ビット線BIT がＸ方向に延在して形成される。また、活
性領域の両端の不純物拡散層107a,107c とキャパシタ上
部電極105 は、ビット線BITの下方でビット線BIT に沿
って形成される局所配線108 を介して接続される。な
お、図２では、半導体基板101 上の層間絶縁膜は省略さ
れて描かれている。
方には、活性領域中央の不純物拡散層107bに接続される
ビット線BIT がＸ方向に延在して形成される。また、活
性領域の両端の不純物拡散層107a,107c とキャパシタ上
部電極105 は、ビット線BITの下方でビット線BIT に沿
って形成される局所配線108 を介して接続される。な
お、図２では、半導体基板101 上の層間絶縁膜は省略さ
れて描かれている。
【０００８】図２においてＹ方向の複数のトランジスタ
Ｔ0 は、それぞれ、その側方にある複数のキャパシタ上
部電極105 に一つおきに接続されるため、トランジスタ
Ｔ0の間に広いマージンが存在している。そこで、図３
に示すように、Ｙ方向に存在するトランジスタＴ0 間の
領域にキャパシタＣ0 を配置するためにキャパシタ上部
電極105 をジグザグに形成することがTatsya Yamazaki
et.al, "Advanced 0.5μｍ FEAM Dvice Technology wit
hFull Compatibility of Half-Micron CMOS Logic devi
ce" 1997 IEEE IEDM に記載されている。これにより、
Ｘ方向のトランジスタＴ0 同士の間隔が狭くなる。
Ｔ0 は、それぞれ、その側方にある複数のキャパシタ上
部電極105 に一つおきに接続されるため、トランジスタ
Ｔ0の間に広いマージンが存在している。そこで、図３
に示すように、Ｙ方向に存在するトランジスタＴ0 間の
領域にキャパシタＣ0 を配置するためにキャパシタ上部
電極105 をジグザグに形成することがTatsya Yamazaki
et.al, "Advanced 0.5μｍ FEAM Dvice Technology wit
hFull Compatibility of Half-Micron CMOS Logic devi
ce" 1997 IEEE IEDM に記載されている。これにより、
Ｘ方向のトランジスタＴ0 同士の間隔が狭くなる。
【０００９】図４(a) は、図３に示したメモリセルのＩ
−Ｉ線断面図であり、図４(b) は、ビット線BIT に接続
されるリファレンスキャパシタの断面図である。図４
(a) において、半導体基板101 上の素子分離層102 とト
ランジスタＴ0 は第１の層間絶縁膜111 と第２の層間絶
縁膜112 に覆われている。第１の層間絶縁膜111 のうち
不純物拡散層107a,107b,107cの上にはそれぞれホールが
形成され、これらのホール内にはコンタクトプラグ109
a,109b,109cが埋め込まれている。第２の層間絶縁膜112
の上にはキャパシタＣ0 が形成され、キャパシタＣ0
の上には第３の層間絶縁膜113 が形成されている。ま
た、局所配線108 は第３の層間絶縁膜113 の上に形成さ
れ、また、局所配線108 は、第３の層間絶縁膜113 のホ
ールを通してキャパシタ上部電極105 に接続されるとと
もに第２及び第３の層間絶縁膜112,113 の別なホールを
通して活性領域の端部上のコンタクトプラグ109a,109c
に接続されている。また、局所配線108 を覆う第４の層
間絶縁膜114 の上にはビット線BIT が形成され、ビット
線BIT は第１、第２、第３及び第４の層間絶縁膜111,11
2,113,114 に形成されたホールを通して活性領域中央上
のコンタクトプラグ109bに接続されている。
−Ｉ線断面図であり、図４(b) は、ビット線BIT に接続
されるリファレンスキャパシタの断面図である。図４
(a) において、半導体基板101 上の素子分離層102 とト
ランジスタＴ0 は第１の層間絶縁膜111 と第２の層間絶
縁膜112 に覆われている。第１の層間絶縁膜111 のうち
不純物拡散層107a,107b,107cの上にはそれぞれホールが
形成され、これらのホール内にはコンタクトプラグ109
a,109b,109cが埋め込まれている。第２の層間絶縁膜112
の上にはキャパシタＣ0 が形成され、キャパシタＣ0
の上には第３の層間絶縁膜113 が形成されている。ま
た、局所配線108 は第３の層間絶縁膜113 の上に形成さ
れ、また、局所配線108 は、第３の層間絶縁膜113 のホ
ールを通してキャパシタ上部電極105 に接続されるとと
もに第２及び第３の層間絶縁膜112,113 の別なホールを
通して活性領域の端部上のコンタクトプラグ109a,109c
に接続されている。また、局所配線108 を覆う第４の層
間絶縁膜114 の上にはビット線BIT が形成され、ビット
線BIT は第１、第２、第３及び第４の層間絶縁膜111,11
2,113,114 に形成されたホールを通して活性領域中央上
のコンタクトプラグ109bに接続されている。
【００１０】図４(b) において、半導体基板101 の上方
に形成された第２の層間絶縁膜112の上には、下部電極1
15 、強誘電体膜116 、上部電極117 からなるリファレ
ンスキャパシタＣ1 が形成され、リファレンスキャパシ
タＣ1 は第３の層間絶縁膜113 に覆われている。また、
第３の層間絶縁膜113 の上には、ホールを通してリファ
レンスキャパシタＣ1 の上部電極117 に接続される局所
配線118 が形成されている。この局所配線118 は、上部
電極117 の上方を通って外部に引き出される。また、リ
ファレンスキャパシタＣ1 の上方には、別のリファレン
スキャパシタに接続されるビット線BIT が第４の層間絶
縁膜114 を介して形成されている。
に形成された第２の層間絶縁膜112の上には、下部電極1
15 、強誘電体膜116 、上部電極117 からなるリファレ
ンスキャパシタＣ1 が形成され、リファレンスキャパシ
タＣ1 は第３の層間絶縁膜113 に覆われている。また、
第３の層間絶縁膜113 の上には、ホールを通してリファ
レンスキャパシタＣ1 の上部電極117 に接続される局所
配線118 が形成されている。この局所配線118 は、上部
電極117 の上方を通って外部に引き出される。また、リ
ファレンスキャパシタＣ1 の上方には、別のリファレン
スキャパシタに接続されるビット線BIT が第４の層間絶
縁膜114 を介して形成されている。
【００１１】
【発明が解決しようとする課題】ところで、図３、図４
に示した構造においては、次のような問題がある。第１
の問題は、メモリセルにおいてビット線BIT とその下の
局所配線108 とにより形成される寄生容量がＦｅＲＡＭ
の動作の高速化の支障となることである。第２の問題
は、ＦｅＲＡＭのチップ周辺部に塗布されるレジストは
薄くなり易いということである。例えば、図５(a) に示
すように、リファレンスキャパシタＣ0 を覆っている第
４の層間絶縁膜114 の上にレジスト120 を塗布すると、
リファレンスキャパシタＣ0 のうち段差の大きい部分の
近傍120aではレジスト120 が薄くなる傾向にある。その
ような状態でエッチングを行うと、図５(b) に示すよう
に、レジスト120 もエッチングされて第４の層間絶縁膜
114 の一部が露出し、これに続いて第４の層間絶縁膜11
4 の一部がエッチングされて引出電極118 の一部を露出
することになる。このような状態で、図４(b) に示した
ビット線BIT を形成すると、本来接続されるべきでない
箇所でビット線BIT と引出電極118 が短絡してしまうと
いう問題が生じる。
に示した構造においては、次のような問題がある。第１
の問題は、メモリセルにおいてビット線BIT とその下の
局所配線108 とにより形成される寄生容量がＦｅＲＡＭ
の動作の高速化の支障となることである。第２の問題
は、ＦｅＲＡＭのチップ周辺部に塗布されるレジストは
薄くなり易いということである。例えば、図５(a) に示
すように、リファレンスキャパシタＣ0 を覆っている第
４の層間絶縁膜114 の上にレジスト120 を塗布すると、
リファレンスキャパシタＣ0 のうち段差の大きい部分の
近傍120aではレジスト120 が薄くなる傾向にある。その
ような状態でエッチングを行うと、図５(b) に示すよう
に、レジスト120 もエッチングされて第４の層間絶縁膜
114 の一部が露出し、これに続いて第４の層間絶縁膜11
4 の一部がエッチングされて引出電極118 の一部を露出
することになる。このような状態で、図４(b) に示した
ビット線BIT を形成すると、本来接続されるべきでない
箇所でビット線BIT と引出電極118 が短絡してしまうと
いう問題が生じる。
【００１２】この場合、第４の層間絶縁膜114 を厚く形
成し、さらに第４の層間絶縁膜114を化学機械研磨（Ｃ
ＭＰ）法により平坦化すれば、チップの周辺部において
レジスト120 が薄くなることは防止される。しかし、Ｆ
ｅＲＡＭでは、キャパシタの下部電極103 等に貴金属を
用いてコスト高となっておりに、さらに高コストの原因
となるＣＭＰを用いることは好ましくない。
成し、さらに第４の層間絶縁膜114を化学機械研磨（Ｃ
ＭＰ）法により平坦化すれば、チップの周辺部において
レジスト120 が薄くなることは防止される。しかし、Ｆ
ｅＲＡＭでは、キャパシタの下部電極103 等に貴金属を
用いてコスト高となっておりに、さらに高コストの原因
となるＣＭＰを用いることは好ましくない。
【００１３】本発明の目的は、動作を従来よりも高速化
でき、また、チップ周辺部でのレジストの薄層化を防止
することができる半導体装置及びその製造方法を提供す
ることにある。
でき、また、チップ周辺部でのレジストの薄層化を防止
することができる半導体装置及びその製造方法を提供す
ることにある。
【００１４】
【課題を解決するための手段】上記した課題は、半導体
基板に間隔をおいて形成された複数のスイッチング素子
と、第１方向に形成された複数の前記スイッチング素子
の間の領域にそれぞれ形成され、且つ下部電極と誘電体
膜と上部電極を有する複数のキャパシタと、前記キャパ
シタの上部電極と前記スイッチング素子を１対１で前記
第１方向に接続する第１配線と、前記第１方向に交差す
る第２方向に延在し、且つ前記第１配線の一部と前記ス
イッチング素子と前記キャパシタの上方に形成された第
２配線とを有することを特徴とする半導体装置によって
解決される。
基板に間隔をおいて形成された複数のスイッチング素子
と、第１方向に形成された複数の前記スイッチング素子
の間の領域にそれぞれ形成され、且つ下部電極と誘電体
膜と上部電極を有する複数のキャパシタと、前記キャパ
シタの上部電極と前記スイッチング素子を１対１で前記
第１方向に接続する第１配線と、前記第１方向に交差す
る第２方向に延在し、且つ前記第１配線の一部と前記ス
イッチング素子と前記キャパシタの上方に形成された第
２配線とを有することを特徴とする半導体装置によって
解決される。
【００１５】上記した課題は、第１配線を介して互いに
接続される強誘電体キャパシタとスイッチング素子が形
成されたメモリセル領域と、第２配線を介して前記スイ
ッチング素子に接続され且つ下部電極、強誘電体膜及び
上部電極から構成されるリファレンスキャパシタが形成
されたリファレンスセル領域を有する半導体装置におい
て、前記リファレンスキャパシタを覆い且つ前記上部電
極の上にホールが形成された絶縁膜と、前記絶縁膜上で
前記ホールを通して前記上部電極に接続され、第１方向
にある前記第２配線との接続位置まで延在し、且つ前記
第１方向と異なる第２方向において前記リファレンスキ
ャパシタからはみ出た形状を有する第３配線とを有する
ことを特徴とする半導体装置によって解決される。
接続される強誘電体キャパシタとスイッチング素子が形
成されたメモリセル領域と、第２配線を介して前記スイ
ッチング素子に接続され且つ下部電極、強誘電体膜及び
上部電極から構成されるリファレンスキャパシタが形成
されたリファレンスセル領域を有する半導体装置におい
て、前記リファレンスキャパシタを覆い且つ前記上部電
極の上にホールが形成された絶縁膜と、前記絶縁膜上で
前記ホールを通して前記上部電極に接続され、第１方向
にある前記第２配線との接続位置まで延在し、且つ前記
第１方向と異なる第２方向において前記リファレンスキ
ャパシタからはみ出た形状を有する第３配線とを有する
ことを特徴とする半導体装置によって解決される。
【００１６】上記した課題は、半導体基板の上に間隔を
おいて複数のトランジスタを形成する工程と、前記トラ
ンジスタを覆う第１絶縁膜を前記半導体基板の上に形成
する工程と、前記第１絶縁膜上で、第１方向に形成され
た複数の前記トランジスタの間の領域にそれぞれキャパ
シタを構成する下部電極、誘電体膜及び上部電極を順に
形成する工程と、前記キャパシタ上と前記第１絶縁膜上
に第２絶縁膜を形成する工程と、前記第２絶縁膜をパタ
ーニングして前記上部電極の上と前記トランジスタの上
にそれぞれ前記第１方向に直線状に並ぶ第１コンタクト
ホールと第２コンタクトホールを形成する工程と、前記
第１及び第２コンタクトホールを通して前記上部電極と
前記スイッチング素子を１対１で前記第１方向に接続す
る第１配線を前記第２絶縁膜上に形成する工程と、前記
第１配線を覆う第３絶縁膜を前記第２絶縁膜上に形成す
る工程と、前記第１方向に交差する第２方向に延在する
第２配線を、前記第３絶縁膜の上であって前記第１配線
の一部と前記スイッチング素子と前記キャパシタの上方
に形成する工程とを有することを特徴とする半導体装置
の製造方法によって解決される。
おいて複数のトランジスタを形成する工程と、前記トラ
ンジスタを覆う第１絶縁膜を前記半導体基板の上に形成
する工程と、前記第１絶縁膜上で、第１方向に形成され
た複数の前記トランジスタの間の領域にそれぞれキャパ
シタを構成する下部電極、誘電体膜及び上部電極を順に
形成する工程と、前記キャパシタ上と前記第１絶縁膜上
に第２絶縁膜を形成する工程と、前記第２絶縁膜をパタ
ーニングして前記上部電極の上と前記トランジスタの上
にそれぞれ前記第１方向に直線状に並ぶ第１コンタクト
ホールと第２コンタクトホールを形成する工程と、前記
第１及び第２コンタクトホールを通して前記上部電極と
前記スイッチング素子を１対１で前記第１方向に接続す
る第１配線を前記第２絶縁膜上に形成する工程と、前記
第１配線を覆う第３絶縁膜を前記第２絶縁膜上に形成す
る工程と、前記第１方向に交差する第２方向に延在する
第２配線を、前記第３絶縁膜の上であって前記第１配線
の一部と前記スイッチング素子と前記キャパシタの上方
に形成する工程とを有することを特徴とする半導体装置
の製造方法によって解決される。
【００１７】上記した課題は、半導体基板上にゲート絶
縁膜を介してゲート電極を形成し、ゲート電極の両側の
前記半導体基板に第１不純物拡散層と第２不純物拡散層
を形成することによりトランジスタを形成する工程と、
前記トランジスタを覆う第１絶縁膜を前記半導体基板上
に形成する工程と、前記第１絶縁膜のうち前記トランジ
スタを囲む位置に複数のキャパシタを形成する工程と、
前記キャパシタを覆う第２絶縁膜を前記第１絶縁膜上に
形成する工程と、前記第１絶縁膜をパターニングするこ
とにより、前記キャパシタの上に第１ホールを形成し、
前記第１ホールに対して第１方向であって前記第１不純
物拡散層の上に第２ホールを形成する工程と、前記第１
及び第２ホール内と前記第２絶縁膜上に導電膜を形成す
る工程と、前記導電膜の上にレジストを塗布する工程
と、前記レジストを露光、現像することにより、前記第
１方向に配置された前記第１ホールと前記第２ホールを
１対１で結ぶとともに前記第１方向とは異なる第２方向
であって前記キャパシタの側方の前記第２絶縁膜の斜面
に拡張する拡張部を有するレジストパターンを形成する
工程と、前記レジストパターンをマスクに使用して前記
導電膜をエッチングすることにより、前記第１方向で前
記第１ホールと前記第２ホールを通して前記キャパシタ
と前記第１不純物拡散層を電気的に接続し且つ前記第２
方向で前記第２絶縁膜の前記斜面を覆う形状の配線を形
成する工程とを有することを特徴とする半導体装置の製
造方法によって解決される。
縁膜を介してゲート電極を形成し、ゲート電極の両側の
前記半導体基板に第１不純物拡散層と第２不純物拡散層
を形成することによりトランジスタを形成する工程と、
前記トランジスタを覆う第１絶縁膜を前記半導体基板上
に形成する工程と、前記第１絶縁膜のうち前記トランジ
スタを囲む位置に複数のキャパシタを形成する工程と、
前記キャパシタを覆う第２絶縁膜を前記第１絶縁膜上に
形成する工程と、前記第１絶縁膜をパターニングするこ
とにより、前記キャパシタの上に第１ホールを形成し、
前記第１ホールに対して第１方向であって前記第１不純
物拡散層の上に第２ホールを形成する工程と、前記第１
及び第２ホール内と前記第２絶縁膜上に導電膜を形成す
る工程と、前記導電膜の上にレジストを塗布する工程
と、前記レジストを露光、現像することにより、前記第
１方向に配置された前記第１ホールと前記第２ホールを
１対１で結ぶとともに前記第１方向とは異なる第２方向
であって前記キャパシタの側方の前記第２絶縁膜の斜面
に拡張する拡張部を有するレジストパターンを形成する
工程と、前記レジストパターンをマスクに使用して前記
導電膜をエッチングすることにより、前記第１方向で前
記第１ホールと前記第２ホールを通して前記キャパシタ
と前記第１不純物拡散層を電気的に接続し且つ前記第２
方向で前記第２絶縁膜の前記斜面を覆う形状の配線を形
成する工程とを有することを特徴とする半導体装置の製
造方法によって解決される。
【００１８】上記した課題は、半導体基板のメモリセル
領域にトランジスタを形成する工程と、前記トランジス
タを覆う第１絶縁膜を前記半導体基板の前記メモリセル
領域とリファレンスセル領域に形成する工程と、第１下
部電極、第１誘電体膜及び第１上部電極からなる第１キ
ャパシタを前記メモリセル領域の前記第１絶縁膜上に形
成する工程と、第２下部電極、第２誘電体膜及び第２上
部電極からなる第２キャパシタを前記リファレンスセル
領域の前記第１絶縁膜上に形成する工程と、前記第１キ
ャパシタと前記第２キャパシタを覆う第２絶縁膜を形成
する工程と、前記第２絶縁膜をパターニングして前記第
２上部電極の上にホールを形成する工程と、前記ホール
内と前記第２絶縁膜上に導電膜を形成する工程と、前記
導電膜をパターニングすることにより、前記第２キャパ
シタから第１方向の外側に延在する接続部と、第１方向
とは異なる第２方向で前記第２キャパシタからはみ出す
拡張部とを有する形状の配線を形成する工程とを有する
ことを特徴とする半導体装置の製造方法によって解決さ
れる。
領域にトランジスタを形成する工程と、前記トランジス
タを覆う第１絶縁膜を前記半導体基板の前記メモリセル
領域とリファレンスセル領域に形成する工程と、第１下
部電極、第１誘電体膜及び第１上部電極からなる第１キ
ャパシタを前記メモリセル領域の前記第１絶縁膜上に形
成する工程と、第２下部電極、第２誘電体膜及び第２上
部電極からなる第２キャパシタを前記リファレンスセル
領域の前記第１絶縁膜上に形成する工程と、前記第１キ
ャパシタと前記第２キャパシタを覆う第２絶縁膜を形成
する工程と、前記第２絶縁膜をパターニングして前記第
２上部電極の上にホールを形成する工程と、前記ホール
内と前記第２絶縁膜上に導電膜を形成する工程と、前記
導電膜をパターニングすることにより、前記第２キャパ
シタから第１方向の外側に延在する接続部と、第１方向
とは異なる第２方向で前記第２キャパシタからはみ出す
拡張部とを有する形状の配線を形成する工程とを有する
ことを特徴とする半導体装置の製造方法によって解決さ
れる。
【００１９】次に、本発明の作用について説明する。本
発明によれば、スイッチング素子（トランジスタ）とキ
ャパシタの接続を第１方向に延在する第１配線（局所配
線）によって接続するとともに、スイッチング素子とキ
ャパシタ上に形成される第２配線（ビット線）を第１方
向と交差する第２方向に延在するようにしている。
発明によれば、スイッチング素子（トランジスタ）とキ
ャパシタの接続を第１方向に延在する第１配線（局所配
線）によって接続するとともに、スイッチング素子とキ
ャパシタ上に形成される第２配線（ビット線）を第１方
向と交差する第２方向に延在するようにしている。
【００２０】したがって、第１配線と第２配線の延在方
向は交差するために、第１配線と第２配線の対向面積が
従来に比べて減少し、第１配線と第２配線によって形成
される容量は従来よりも低減する。この結果、半導体装
置のさらなる高速化が可能になる。また、スイッチング
素子の上に形成されるキャパシタがスイッチング素子の
周囲に複数存在する場合であって、スイッチング素子と
キャパシタの上に金属膜を形成してこれをレジストを用
いてパターニングしてスイッチング素子上に配線を形成
する場合には、そのキャパシタの段差によって生じる金
属膜の斜面で反射した露光光がハレーションの原因にな
ってレジストのパターンを細らせることになる。
向は交差するために、第１配線と第２配線の対向面積が
従来に比べて減少し、第１配線と第２配線によって形成
される容量は従来よりも低減する。この結果、半導体装
置のさらなる高速化が可能になる。また、スイッチング
素子の上に形成されるキャパシタがスイッチング素子の
周囲に複数存在する場合であって、スイッチング素子と
キャパシタの上に金属膜を形成してこれをレジストを用
いてパターニングしてスイッチング素子上に配線を形成
する場合には、そのキャパシタの段差によって生じる金
属膜の斜面で反射した露光光がハレーションの原因にな
ってレジストのパターンを細らせることになる。
【００２１】この場合には、キャパシタの段差部分に露
光光を照射しないような設計を行って、スイッチング素
子の上の配線形成用のレジストパターンをキャパシタの
段差部分まで拡張すると、ハレーションは起こりにくく
なってレジストパターンの細りが無くなり、配線不良が
発生することもなくなる。さらに、本発明によれば、半
導体記憶装置のチップ周辺部に形成されるリファレンス
キャパシタの上部電極に接続される配線をレジストの薄
層化が現れる領域でリファレンスキャパシタの外側に拡
張するようにしている。
光光を照射しないような設計を行って、スイッチング素
子の上の配線形成用のレジストパターンをキャパシタの
段差部分まで拡張すると、ハレーションは起こりにくく
なってレジストパターンの細りが無くなり、配線不良が
発生することもなくなる。さらに、本発明によれば、半
導体記憶装置のチップ周辺部に形成されるリファレンス
キャパシタの上部電極に接続される配線をレジストの薄
層化が現れる領域でリファレンスキャパシタの外側に拡
張するようにしている。
【００２２】これにより、リファレンスキャパシタとそ
の周辺の領域においてレジストの下地の段差が緩和され
てなだらかになり、リファレンスキャパシタの段差によ
って生じるレジストの薄層化が抑制される。従って、レ
ジストを用いて絶縁膜をエッチングする場合に、チップ
周辺部のレジストとその下の絶縁膜を露出してエッチン
グすることが無くなり、ひいては配線の露出を防止する
ことが可能になる。
の周辺の領域においてレジストの下地の段差が緩和され
てなだらかになり、リファレンスキャパシタの段差によ
って生じるレジストの薄層化が抑制される。従って、レ
ジストを用いて絶縁膜をエッチングする場合に、チップ
周辺部のレジストとその下の絶縁膜を露出してエッチン
グすることが無くなり、ひいては配線の露出を防止する
ことが可能になる。
【００２３】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。図６〜図９は、本発明の実施形態に
係るＦｅＲＡＭのメモリセルとリファレンスキャパシタ
の形成工程を示す平面図、図１０〜図１８は、メモリセ
ルとリファレンスキャパシタの形成工程を示す断面図で
ある。なお、図６〜図９において、トランジスタの上の
絶縁膜は省略されている次に、図６、図１０に示す構造
を形成するまでの工程を説明する。
基づいて説明する。図６〜図９は、本発明の実施形態に
係るＦｅＲＡＭのメモリセルとリファレンスキャパシタ
の形成工程を示す平面図、図１０〜図１８は、メモリセ
ルとリファレンスキャパシタの形成工程を示す断面図で
ある。なお、図６〜図９において、トランジスタの上の
絶縁膜は省略されている次に、図６、図１０に示す構造
を形成するまでの工程を説明する。
【００２４】まず、ｐ型のシリコン（半導体）基板１の
表面に、ＬＯＣＯＳ法により素子分離絶縁膜２を選択的
に形成する。素子分離絶縁膜２は、図６に示すように、
メモリセル領域Ａでは複数の活性領域３を除く部分に形
成され、また、リファレンスセル領域Ｂでは全体に形成
される。メモリセル領域Ａにおいて隣り合う活性領域３
は、Ｙ方向にスペースをおいて形成されるとともにその
スペースのＸ方向の両側にも形成されるといった配置関
係を有している。なお、Ｘ方向とＹ方向は互いに交差す
る方向である。
表面に、ＬＯＣＯＳ法により素子分離絶縁膜２を選択的
に形成する。素子分離絶縁膜２は、図６に示すように、
メモリセル領域Ａでは複数の活性領域３を除く部分に形
成され、また、リファレンスセル領域Ｂでは全体に形成
される。メモリセル領域Ａにおいて隣り合う活性領域３
は、Ｙ方向にスペースをおいて形成されるとともにその
スペースのＸ方向の両側にも形成されるといった配置関
係を有している。なお、Ｘ方向とＹ方向は互いに交差す
る方向である。
【００２５】さらに、図１０に示すように、ポリシリコ
ン、アモルファスシリコン又はタングステンシリサイド
よりなる２つのゲート電極４をゲート絶縁膜５を介して
活性領域３上に形成する。ゲート電極４は、図６に示す
ように、Ｙ方向に延在してワード線ＷＬを兼ねている。
また、活性領域３上を通る右側のワード線ＷＬとそのＸ
方向隣の活性領域３上を通る左側のワード線ＷＬの間隔
Ｌ1 を例えば５．２μｍとする。
ン、アモルファスシリコン又はタングステンシリサイド
よりなる２つのゲート電極４をゲート絶縁膜５を介して
活性領域３上に形成する。ゲート電極４は、図６に示す
ように、Ｙ方向に延在してワード線ＷＬを兼ねている。
また、活性領域３上を通る右側のワード線ＷＬとそのＸ
方向隣の活性領域３上を通る左側のワード線ＷＬの間隔
Ｌ1 を例えば５．２μｍとする。
【００２６】なお、図１０は、図６のメモリセル領域Ａ
のII−II線とリファレンスセル領域ＢのIII-III 線の断
面を示している。続いて、ゲート電極４の両側の活性領
域３内にｎ型不純物をイオン注入して低濃度のｎ型不純
物拡散層を形成する。さらに、絶縁膜、例えばSiO2膜を
ＣＶＤ法によりシリコン基板１の全面に形成した後に、
その絶縁膜をエッチバックしてゲート電極４の両側部分
にのみ側壁絶縁膜６として残す。さらに、ゲート電極４
と側壁絶縁膜６をマスクにして活性領域３内に再びｎ型
不純物をイオン注入して高濃度のｎ型不純物拡散層を形
成する。これにより、ゲート電極４の両側には、低濃度
のｎ型不純物拡散層と高濃度のｎ型不純物拡散層からな
るＬＤＤ構造の第１、第２及び第３のｎ型不純物拡散層
７ａ，７ｂ，７ｃが形成される。
のII−II線とリファレンスセル領域ＢのIII-III 線の断
面を示している。続いて、ゲート電極４の両側の活性領
域３内にｎ型不純物をイオン注入して低濃度のｎ型不純
物拡散層を形成する。さらに、絶縁膜、例えばSiO2膜を
ＣＶＤ法によりシリコン基板１の全面に形成した後に、
その絶縁膜をエッチバックしてゲート電極４の両側部分
にのみ側壁絶縁膜６として残す。さらに、ゲート電極４
と側壁絶縁膜６をマスクにして活性領域３内に再びｎ型
不純物をイオン注入して高濃度のｎ型不純物拡散層を形
成する。これにより、ゲート電極４の両側には、低濃度
のｎ型不純物拡散層と高濃度のｎ型不純物拡散層からな
るＬＤＤ構造の第１、第２及び第３のｎ型不純物拡散層
７ａ，７ｂ，７ｃが形成される。
【００２７】以上の工程により、各活性領域３には、ゲ
ート電極４とＬＤＤ構造のｎ型不純物拡散層７ａ，７
ｂ，７ｃを有する２つのＭＯＳトランジスタ８、９が形
成される。次に、図１０に示すように、ＭＯＳトランジ
スタ８、９を覆うカバー膜１０として約２００ｎｍの厚
さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によ
りシリコン基板１の全面に形成する。
ート電極４とＬＤＤ構造のｎ型不純物拡散層７ａ，７
ｂ，７ｃを有する２つのＭＯＳトランジスタ８、９が形
成される。次に、図１０に示すように、ＭＯＳトランジ
スタ８、９を覆うカバー膜１０として約２００ｎｍの厚
さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によ
りシリコン基板１の全面に形成する。
【００２８】その後、ＴＥＯＳガスを用いるプラズマＣ
ＶＤ法により、SiO2よりなる第１層間絶縁膜１１をカバ
ー膜１０上に約１．０μｍの厚さに成長する。続いて、
第１層間絶縁膜１０の緻密化処理として、常圧の窒素雰
囲気中で第１層間絶縁膜を約７００℃の温度で３０分間
加熱する。さらに、第１層間絶縁膜１１の上面を化学機
械研磨（ＣＭＰ）法により平坦化する。この平坦化後の
第１層間絶縁膜１１の活性領域３上での厚さは約５５０
ｎｍとなる。
ＶＤ法により、SiO2よりなる第１層間絶縁膜１１をカバ
ー膜１０上に約１．０μｍの厚さに成長する。続いて、
第１層間絶縁膜１０の緻密化処理として、常圧の窒素雰
囲気中で第１層間絶縁膜を約７００℃の温度で３０分間
加熱する。さらに、第１層間絶縁膜１１の上面を化学機
械研磨（ＣＭＰ）法により平坦化する。この平坦化後の
第１層間絶縁膜１１の活性領域３上での厚さは約５５０
ｎｍとなる。
【００２９】第１層間絶縁膜１１の平坦化後に、カバー
膜１０と第１層間絶縁膜１１をフォトリソグラフィー法
によりパターニングして、活性領域３の第１、第２及び
第３のｎ型不純物拡散層７ａ，７ｂ，７ｃのそれぞれの
上に第１、第２及び第３のコンタクトホール１１ａ，１
１ｂ，１１ｃを形成する。その後に、第１層間絶縁膜１
１上と第１、第２及び第３のコンタクトホール１１ａ，
１１ｂ，１１ｃ内に、厚さ２０ｎｍのチタン（Ti）と厚
さ５０ｎｍの窒化チタン（TiN ）膜をスパッタにより順
に形成する。さらに、TiN 膜の上にタングステン（Ｗ）
膜をＣＶＤ法により形成する。これにより、第１、第２
及び第３のコンタクトホール１１ａ，１１ｂ，１１ｃ内
にはタングステン膜が完全に埋め込まれた状態となる。
膜１０と第１層間絶縁膜１１をフォトリソグラフィー法
によりパターニングして、活性領域３の第１、第２及び
第３のｎ型不純物拡散層７ａ，７ｂ，７ｃのそれぞれの
上に第１、第２及び第３のコンタクトホール１１ａ，１
１ｂ，１１ｃを形成する。その後に、第１層間絶縁膜１
１上と第１、第２及び第３のコンタクトホール１１ａ，
１１ｂ，１１ｃ内に、厚さ２０ｎｍのチタン（Ti）と厚
さ５０ｎｍの窒化チタン（TiN ）膜をスパッタにより順
に形成する。さらに、TiN 膜の上にタングステン（Ｗ）
膜をＣＶＤ法により形成する。これにより、第１、第２
及び第３のコンタクトホール１１ａ，１１ｂ，１１ｃ内
にはタングステン膜が完全に埋め込まれた状態となる。
【００３０】その後、第１層間絶縁膜１１の上面が露出
するまでタングステン膜と窒化チタン膜とチタン膜をＣ
ＭＰ法により研磨する。これにより第１、第２及び第３
のコンタクトホール１１ａ，１１ｂ，１１ｃ内に残され
たチタン膜、窒化チタン膜及びタングステン膜は、それ
ぞれ第１、第２及び第３の導電性プラグ１２ａ，１２
ｂ，１２ｃとして使用される。
するまでタングステン膜と窒化チタン膜とチタン膜をＣ
ＭＰ法により研磨する。これにより第１、第２及び第３
のコンタクトホール１１ａ，１１ｂ，１１ｃ内に残され
たチタン膜、窒化チタン膜及びタングステン膜は、それ
ぞれ第１、第２及び第３の導電性プラグ１２ａ，１２
ｂ，１２ｃとして使用される。
【００３１】さらに、シランとアンモニアを用いるＣＶ
Ｄ法により、第１層間絶縁膜１１と第１、第２及び第３
の導電性プラグ１２ａ，１２ｂ，１２ｃの上に酸窒化シ
リコン（SiON）膜１３を１２０ｎｍの厚さに形成する。
この酸窒化シリコン膜１３は導電性プラグ１２ａ，１２
ｂ，１２ｃの酸化を防止するために形成される。次に、
図７に示すようなキャパシタを形成するまでの工程を図
１１、図１２を参照して説明する。
Ｄ法により、第１層間絶縁膜１１と第１、第２及び第３
の導電性プラグ１２ａ，１２ｂ，１２ｃの上に酸窒化シ
リコン（SiON）膜１３を１２０ｎｍの厚さに形成する。
この酸窒化シリコン膜１３は導電性プラグ１２ａ，１２
ｂ，１２ｃの酸化を防止するために形成される。次に、
図７に示すようなキャパシタを形成するまでの工程を図
１１、図１２を参照して説明する。
【００３２】まず、図１１(a) に示すように、ＤＣスパ
ッタ法により膜厚１０〜３０ｎｍのチタンと膜厚１００
〜３００ｎｍのプラチナをSiON膜１３上に順次形成して
二層構造の第１導電膜１４を形成する。なお、第１導電
膜１４として、イリジウム、ルテニウム、酸化ルテニウ
ム、酸化イリジウム、酸化ルテニウムストロンチウム等
の膜を形成してもよい。
ッタ法により膜厚１０〜３０ｎｍのチタンと膜厚１００
〜３００ｎｍのプラチナをSiON膜１３上に順次形成して
二層構造の第１導電膜１４を形成する。なお、第１導電
膜１４として、イリジウム、ルテニウム、酸化ルテニウ
ム、酸化イリジウム、酸化ルテニウムストロンチウム等
の膜を形成してもよい。
【００３３】続いて、ＲＦスパッタ法により、強誘電体
膜１５として厚さ１００〜３００ｎｍのＰＺＴ（チタン
酸ジルコン酸鉛）を第１導電膜１４上に形成する。強誘
電体材料としては、ＰＺＴの他にＰＬＺＴ（ジルコン酸
チタン酸ランタン鉛）、SrBi 2(Tax Nb1-x )2O9、Bi4Ti2
O12 などがある。その後に、強誘電体膜１５の結晶化処
理として、例えば、酸素雰囲気中で温度７５０℃、時間
６０秒でＲＴＡ（Rapid Tharmal Annealing)処理を行
う。
膜１５として厚さ１００〜３００ｎｍのＰＺＴ（チタン
酸ジルコン酸鉛）を第１導電膜１４上に形成する。強誘
電体材料としては、ＰＺＴの他にＰＬＺＴ（ジルコン酸
チタン酸ランタン鉛）、SrBi 2(Tax Nb1-x )2O9、Bi4Ti2
O12 などがある。その後に、強誘電体膜１５の結晶化処
理として、例えば、酸素雰囲気中で温度７５０℃、時間
６０秒でＲＴＡ（Rapid Tharmal Annealing)処理を行
う。
【００３４】その後に、強誘電体膜１５の上に第２導電
膜１６として、プラチナ膜をＤＣスパッタ法により１０
０〜３００ｎｍの厚さに形成する。なお、第２導電膜１
６として、酸化イリジウム、酸化ルテニウムストロンチ
ウムを用いてもよい。次に、図１１(b) に示すように、
メモリセル領域Ａにおいて、第２導電膜１６をフォトリ
ソグラフィー法にによりパターニングしてキャパシタの
上部電極１６ａを形成する。上部電極１６ａは、図７に
示すように、Ｙ方向の活性領域３の間とＸ方向の活性領
域３の間の領域に形成される。これにより、複数の上部
電極１６ａはＹ方向に対して交互左右（ジグザグ）に配
置された状態になる。
膜１６として、プラチナ膜をＤＣスパッタ法により１０
０〜３００ｎｍの厚さに形成する。なお、第２導電膜１
６として、酸化イリジウム、酸化ルテニウムストロンチ
ウムを用いてもよい。次に、図１１(b) に示すように、
メモリセル領域Ａにおいて、第２導電膜１６をフォトリ
ソグラフィー法にによりパターニングしてキャパシタの
上部電極１６ａを形成する。上部電極１６ａは、図７に
示すように、Ｙ方向の活性領域３の間とＸ方向の活性領
域３の間の領域に形成される。これにより、複数の上部
電極１６ａはＹ方向に対して交互左右（ジグザグ）に配
置された状態になる。
【００３５】上部電極１６ａのパターニングによりダメ
ージを受けた強誘電体膜１５を酸素雰囲気中で６５０
℃、６０分間の条件でアニールし、これにより強誘電体
膜１５の膜質を回復させる。続いて、メモリセル領域Ａ
において強誘電体膜１５をフォトリソグラフィー法によ
りパターニングすることにより、図７に示すように、Ｙ
方向に並ぶ複数の上部電極１６ａの配置に沿った平面形
状であって且つ活性領域３を避けるようなＳ字形状をＹ
方向に連続させた平面形状を有している。
ージを受けた強誘電体膜１５を酸素雰囲気中で６５０
℃、６０分間の条件でアニールし、これにより強誘電体
膜１５の膜質を回復させる。続いて、メモリセル領域Ａ
において強誘電体膜１５をフォトリソグラフィー法によ
りパターニングすることにより、図７に示すように、Ｙ
方向に並ぶ複数の上部電極１６ａの配置に沿った平面形
状であって且つ活性領域３を避けるようなＳ字形状をＹ
方向に連続させた平面形状を有している。
【００３６】強誘電体膜１５をパターニングした後に、
図１２(a) に示すようにＰＺＴ、ＰＬＺＴ、Al2O3 等の
絶縁材からなる厚さ２０ｎｍのエンキャップ層１７を上
部電極１６ａ、強誘電体膜１５及び第１導電膜１４の上
に形成する。エンキャップ層１７は、強誘電体膜１５の
還元を防止するために形成される。次に、図１２(b) に
示すように、エンキャップ層１７と第１導電膜１４をフ
ォトリソグラフィー法によりパターニングして、強誘電
体膜１５のパターン形状と同じＳ字をＹ方向に連続させ
た形状であって強誘電体１５よりも一回り大きな形状に
する。なお、パターニングされた第１導電膜１４はプレ
ートライン、即ちキャパシタの下部電極１４ａとなる。
図１２(a) に示すようにＰＺＴ、ＰＬＺＴ、Al2O3 等の
絶縁材からなる厚さ２０ｎｍのエンキャップ層１７を上
部電極１６ａ、強誘電体膜１５及び第１導電膜１４の上
に形成する。エンキャップ層１７は、強誘電体膜１５の
還元を防止するために形成される。次に、図１２(b) に
示すように、エンキャップ層１７と第１導電膜１４をフ
ォトリソグラフィー法によりパターニングして、強誘電
体膜１５のパターン形状と同じＳ字をＹ方向に連続させ
た形状であって強誘電体１５よりも一回り大きな形状に
する。なお、パターニングされた第１導電膜１４はプレ
ートライン、即ちキャパシタの下部電極１４ａとなる。
【００３７】その後に、下部電極１４ａのパターニング
によりダメージを受けた強誘電体膜１５を酸素雰囲気中
で６５０℃、６０分間の条件でアニールし、これにより
強誘電体膜１５の膜質を回復させる。これにより、メモ
リセル領域Ａにおいて、１つの上部電極１６ａとその下
の強誘電体膜１５及び下部電極１４ａによって１つのキ
ャパシタＣが構成される。
によりダメージを受けた強誘電体膜１５を酸素雰囲気中
で６５０℃、６０分間の条件でアニールし、これにより
強誘電体膜１５の膜質を回復させる。これにより、メモ
リセル領域Ａにおいて、１つの上部電極１６ａとその下
の強誘電体膜１５及び下部電極１４ａによって１つのキ
ャパシタＣが構成される。
【００３８】リファレンスセル領域Ｂにおいても、キャ
パシタＣの形成と同時にリファレンスキャパシタＣR が
形成される。リファレンスキャパシタＣR は、図７に示
すように、第２導電膜１６のパターニングによって各活
性領域３のＸ方向の延長上に複数形成された上部電極１
６ｂと、Ｙ方向で複数の上部電極１６ｂの下を通って延
在するように略ストライプ状にパターニングされた強誘
電体膜１５と、第１導電膜１４のパターニングにより形
成された強誘電体膜１５とほぼ同じ形状の下部電極１４
ｂとを有している。
パシタＣの形成と同時にリファレンスキャパシタＣR が
形成される。リファレンスキャパシタＣR は、図７に示
すように、第２導電膜１６のパターニングによって各活
性領域３のＸ方向の延長上に複数形成された上部電極１
６ｂと、Ｙ方向で複数の上部電極１６ｂの下を通って延
在するように略ストライプ状にパターニングされた強誘
電体膜１５と、第１導電膜１４のパターニングにより形
成された強誘電体膜１５とほぼ同じ形状の下部電極１４
ｂとを有している。
【００３９】なお、リファレンスキャパシタＣR の上部
電極１６ｂと強誘電体膜１５もエンキャップ層１７で覆
われている。また、リファレンスキャパシタＣR を構成
する強誘電体膜１５は、膜質改善のために、上部電極１
６ｂの形成後と下部電極１４ｂの形成後にそれぞれ酸素
雰囲気中でアニールされる。次に、図１３(a) に示すよ
うに、エンキャップ層１７と酸窒化シリコン膜１３の上
に、SiO2よりなる第２層間絶縁膜１８を２６５ｎｍの厚
さに形成する。そのSiO2は、例えばＴＥＯＳを用いたＣ
ＶＤ法により形成される。
電極１６ｂと強誘電体膜１５もエンキャップ層１７で覆
われている。また、リファレンスキャパシタＣR を構成
する強誘電体膜１５は、膜質改善のために、上部電極１
６ｂの形成後と下部電極１４ｂの形成後にそれぞれ酸素
雰囲気中でアニールされる。次に、図１３(a) に示すよ
うに、エンキャップ層１７と酸窒化シリコン膜１３の上
に、SiO2よりなる第２層間絶縁膜１８を２６５ｎｍの厚
さに形成する。そのSiO2は、例えばＴＥＯＳを用いたＣ
ＶＤ法により形成される。
【００４０】続いて、フォトリソグラフィー法により第
２層間絶縁膜１８をパターニングすることにより、キャ
パシタＣの上部電極１６ａの一部の上に第１のホール１
８ａを形成するとともに活性領域３の両端の第１及び第
３の導電性プラグ１２ａ，１２ｃの上に第２のホール１
８ｂを形成し、さらに、リファレンスキャパシタＣRの
上部電極１６ｂの一部の上に第３のホール１８ｃを形成
する。
２層間絶縁膜１８をパターニングすることにより、キャ
パシタＣの上部電極１６ａの一部の上に第１のホール１
８ａを形成するとともに活性領域３の両端の第１及び第
３の導電性プラグ１２ａ，１２ｃの上に第２のホール１
８ｂを形成し、さらに、リファレンスキャパシタＣRの
上部電極１６ｂの一部の上に第３のホール１８ｃを形成
する。
【００４１】メモリセル領域Ａ内における第１のホール
１８ａと第２のホール１８ｂは、図８に示すようにＹ方
向の直線上に形成され、また、リファレンスセル領域Ｂ
における第３のホール１８ｃは、活性領域３からＸ方向
に延長した直線上に形成される。その後に、酸素雰囲気
中で５００〜６５０℃の温度で３０〜１２０分間加熱す
ることにより、第１、第２及び第３のホール１８ａ，１
８ｂ，１８ｃの形成の際に受けたダメージから強誘電体
膜１５の膜質を回復させる。
１８ａと第２のホール１８ｂは、図８に示すようにＹ方
向の直線上に形成され、また、リファレンスセル領域Ｂ
における第３のホール１８ｃは、活性領域３からＸ方向
に延長した直線上に形成される。その後に、酸素雰囲気
中で５００〜６５０℃の温度で３０〜１２０分間加熱す
ることにより、第１、第２及び第３のホール１８ａ，１
８ｂ，１８ｃの形成の際に受けたダメージから強誘電体
膜１５の膜質を回復させる。
【００４２】この後に、第１、第２及び第３のホール１
８ａ，１８ｂ，１８ｃ内と第２層間絶縁膜１８上に厚さ
１２５ｎｍの窒化チタン膜をスパッタ法により形成す
る。続いて、図８、図１３(b) に示すように、窒化チタ
ン膜をフォトリソグラフィー法によりパターニングする
ことにより、メモリセル領域ＡにおいてＹ方向に隣接す
る第１のコンタクトホール１８ａの１つと第２のコンタ
クトホール１８ｂの１つを接続する局所配線（ローカル
インターコネクション）１９ａを形成するとともに、リ
ファレンスセル領域Ｂにおいて第３のホール１８ｃから
Ｙ方向の隣の第３ホール１８ｃの手前のビット線配置部
分までの領域に局所配線１９ｂを形成する。
８ａ，１８ｂ，１８ｃ内と第２層間絶縁膜１８上に厚さ
１２５ｎｍの窒化チタン膜をスパッタ法により形成す
る。続いて、図８、図１３(b) に示すように、窒化チタ
ン膜をフォトリソグラフィー法によりパターニングする
ことにより、メモリセル領域ＡにおいてＹ方向に隣接す
る第１のコンタクトホール１８ａの１つと第２のコンタ
クトホール１８ｂの１つを接続する局所配線（ローカル
インターコネクション）１９ａを形成するとともに、リ
ファレンスセル領域Ｂにおいて第３のホール１８ｃから
Ｙ方向の隣の第３ホール１８ｃの手前のビット線配置部
分までの領域に局所配線１９ｂを形成する。
【００４３】これにより、メモリセル領域Ａでは、ＭＯ
ＳトランジスタＴの不純物拡散層７ａ又は７ｃとキャパ
シタＣの上部電極１６ａが電気的に接続される。次に、
図１４に示すように、局所配線１９ａ，１９ｂと第２層
間絶縁膜１８の上に、ＴＥＯＳを用いるプラズマＣＶＤ
法によりSiO2膜を例えば３００ｎｍの厚さに形成し、こ
のSiO2膜を第３層間絶縁膜２０として用いる。続いて、
第３層間絶縁膜２０の上にレジスト２１を塗布し、これ
を露光、現像してメモリセル領域Ａ内の活性領域３の中
央の第２の導電性プラグ１２ｂの上方に第１の窓２１ａ
を形成するとともに、リファレンスセル領域Ｂ内の局所
配線１９ｂのうちリファレンスキャパシタＣR からはみ
出た部分で且つビット線が通る位置に第２の窓（不図
示）を形成する。
ＳトランジスタＴの不純物拡散層７ａ又は７ｃとキャパ
シタＣの上部電極１６ａが電気的に接続される。次に、
図１４に示すように、局所配線１９ａ，１９ｂと第２層
間絶縁膜１８の上に、ＴＥＯＳを用いるプラズマＣＶＤ
法によりSiO2膜を例えば３００ｎｍの厚さに形成し、こ
のSiO2膜を第３層間絶縁膜２０として用いる。続いて、
第３層間絶縁膜２０の上にレジスト２１を塗布し、これ
を露光、現像してメモリセル領域Ａ内の活性領域３の中
央の第２の導電性プラグ１２ｂの上方に第１の窓２１ａ
を形成するとともに、リファレンスセル領域Ｂ内の局所
配線１９ｂのうちリファレンスキャパシタＣR からはみ
出た部分で且つビット線が通る位置に第２の窓（不図
示）を形成する。
【００４４】その後に、図９、図１５に示すように、レ
ジスト２１をマスクに使用し、メモリセル領域Ａ内の第
１の窓２１ａを通して第３層間絶縁膜２０、第２層間絶
縁膜１８及びSiON膜１３をエッチングすることにより、
図９，図１５に示すように、第２の導電性プラグ１２ｂ
上に上側コンタクトホール２０ａを形成し、これと同時
に、リファレンスセル領域Ｂ内の第２の窓（不図示）を
通して第３の層間絶縁膜２０をエッチングして局所配線
１９ｂの上にビアホール２０ｂを形成する。
ジスト２１をマスクに使用し、メモリセル領域Ａ内の第
１の窓２１ａを通して第３層間絶縁膜２０、第２層間絶
縁膜１８及びSiON膜１３をエッチングすることにより、
図９，図１５に示すように、第２の導電性プラグ１２ｂ
上に上側コンタクトホール２０ａを形成し、これと同時
に、リファレンスセル領域Ｂ内の第２の窓（不図示）を
通して第３の層間絶縁膜２０をエッチングして局所配線
１９ｂの上にビアホール２０ｂを形成する。
【００４５】このエッチングの際には、レジスト２１の
薄層化によってリファレンスキャパシタＣR の段差が大
きい部分の近傍で第３層間絶縁膜２０が露出し、さらに
第３層間絶縁膜２０がエッチングされて局所配線１９ｂ
の一部が露出するおそれがあるが、この実施形態では、
第３層間絶縁膜２０が露出しない状態とする。そして、
レジスト２１を除去した後に、第３層間絶縁膜２０上と
上側コンタクトホール２０ａ中とビアホール２０ｂの中
に、チタンと窒化チタンよりなる下地金属膜とアルミニ
ウム膜と窒化チタン膜を順次形成して総厚を８００ｎｍ
とし、それらの金属膜をパターニングすることにより図
９、図１６に示すようにＸ方向に並ぶ複数の活性領域３
の上を通るビット線２２を形成する。
薄層化によってリファレンスキャパシタＣR の段差が大
きい部分の近傍で第３層間絶縁膜２０が露出し、さらに
第３層間絶縁膜２０がエッチングされて局所配線１９ｂ
の一部が露出するおそれがあるが、この実施形態では、
第３層間絶縁膜２０が露出しない状態とする。そして、
レジスト２１を除去した後に、第３層間絶縁膜２０上と
上側コンタクトホール２０ａ中とビアホール２０ｂの中
に、チタンと窒化チタンよりなる下地金属膜とアルミニ
ウム膜と窒化チタン膜を順次形成して総厚を８００ｎｍ
とし、それらの金属膜をパターニングすることにより図
９、図１６に示すようにＸ方向に並ぶ複数の活性領域３
の上を通るビット線２２を形成する。
【００４６】ビット線２２は、リファレンスセル領域Ｂ
のリファレンスキャパシタＣR の上方を通る位置に形成
されるとともに、ビアホール２０ｂ内を通して局所配線
１９ｂに接続される。また、ビット線２２は、メモリセ
ル領域Ａにおいて上側コンタクトホール２０ａとその下
の第２の導電性プラグ１２ｂを介して活性領域３の中央
の不純物拡散層１７ｂに電気的に接続される。さらに、
メモリセル領域Ａにおいてビット線２２は、キャパシタ
Ｃと活性領域３の上をＸ方向に延在して局所配線１９ａ
の一部に重なっている。
のリファレンスキャパシタＣR の上方を通る位置に形成
されるとともに、ビアホール２０ｂ内を通して局所配線
１９ｂに接続される。また、ビット線２２は、メモリセ
ル領域Ａにおいて上側コンタクトホール２０ａとその下
の第２の導電性プラグ１２ｂを介して活性領域３の中央
の不純物拡散層１７ｂに電気的に接続される。さらに、
メモリセル領域Ａにおいてビット線２２は、キャパシタ
Ｃと活性領域３の上をＸ方向に延在して局所配線１９ａ
の一部に重なっている。
【００４７】その後に、図１７に示すように、ＴＥＯＳ
を用いるプラズマＣＶＤ法により、膜厚２μｍのSiO2膜
をビット線２２と第３層間絶縁膜２０の上に形成し、こ
のSiO2膜を第４層間絶縁膜２３として使用する。なお、
図９のVI−VI線断面は図１８のようになる。その後に、
特に図示しないが、第４層間絶縁膜２３の上面をＣＭＰ
法により平坦化し、さらに上側の配線を形成する等の工
程を経てＦｅＲＡＭの形成工程を終了する。
を用いるプラズマＣＶＤ法により、膜厚２μｍのSiO2膜
をビット線２２と第３層間絶縁膜２０の上に形成し、こ
のSiO2膜を第４層間絶縁膜２３として使用する。なお、
図９のVI−VI線断面は図１８のようになる。その後に、
特に図示しないが、第４層間絶縁膜２３の上面をＣＭＰ
法により平坦化し、さらに上側の配線を形成する等の工
程を経てＦｅＲＡＭの形成工程を終了する。
【００４８】上述したように、本実施形態によれば、メ
モリセル領域Ａにおいて、キャパシタＣの上部電極１６
ａとＭＯＳトランジスタＴの不純物拡散層７ａ又は７ｃ
を接続するための局所配線１９ａは、ビット線２２の延
在方向に対して直交する方向に延在させているので、局
所配線１９ａとビット線２２が互いに対向する面積は従
来よりも減少する。この結果、局所配線１９ａとビット
線２２により形成される寄生容量は従来よりも小さくな
り、ＦｅＲＡＭを従来よりも高速動作させることが可能
になる。
モリセル領域Ａにおいて、キャパシタＣの上部電極１６
ａとＭＯＳトランジスタＴの不純物拡散層７ａ又は７ｃ
を接続するための局所配線１９ａは、ビット線２２の延
在方向に対して直交する方向に延在させているので、局
所配線１９ａとビット線２２が互いに対向する面積は従
来よりも減少する。この結果、局所配線１９ａとビット
線２２により形成される寄生容量は従来よりも小さくな
り、ＦｅＲＡＭを従来よりも高速動作させることが可能
になる。
【００４９】ところで、図９においてメモリセル領域Ａ
内の各局所配線１９ａのＸ方向の長さＬ2 を１．１μｍ
とすれば、Ｘ方向で隣り合うキャパシタＣ上とＭＯＳト
ランジスタＴ上の各局所配線１９ａがビット線２２に重
なる長さは２．２μｍとなる。そして、ビット線２２の
Ｙ方向の幅を１μｍとすると、ビット線２２がその下の
２つの局所配線１９ａと対向する面積は２．２μｍ2 と
なる。即ち、１つのキャパシタＣと１つのＭＯＳトラン
ジスタＴを接続する局所配線１９ａとビット線２２との
重なる面積が２．２μｍ2 となる。
内の各局所配線１９ａのＸ方向の長さＬ2 を１．１μｍ
とすれば、Ｘ方向で隣り合うキャパシタＣ上とＭＯＳト
ランジスタＴ上の各局所配線１９ａがビット線２２に重
なる長さは２．２μｍとなる。そして、ビット線２２の
Ｙ方向の幅を１μｍとすると、ビット線２２がその下の
２つの局所配線１９ａと対向する面積は２．２μｍ2 と
なる。即ち、１つのキャパシタＣと１つのＭＯＳトラン
ジスタＴを接続する局所配線１９ａとビット線２２との
重なる面積が２．２μｍ2 となる。
【００５０】これに対して、従来構造を示す図３におい
てメモリセル領域Ａ内の各局所配線108 Ｘ方向の長さＬ
0 を３．１μｍとすれば、Ｘ方向で隣り合うキャパシタ
Ｃ0上とトランジスタＴ0 上の局所配線108 がビット線B
IT に重なる長さは３．１μｍとなる。そして、ビット
線BIT の幅を１μｍとすると、ビット線BIT と局所配線
108 に対向する面積は３．１μｍ2 となる。
てメモリセル領域Ａ内の各局所配線108 Ｘ方向の長さＬ
0 を３．１μｍとすれば、Ｘ方向で隣り合うキャパシタ
Ｃ0上とトランジスタＴ0 上の局所配線108 がビット線B
IT に重なる長さは３．１μｍとなる。そして、ビット
線BIT の幅を１μｍとすると、ビット線BIT と局所配線
108 に対向する面積は３．１μｍ2 となる。
【００５１】従って、本実施形態のビット線２２と局所
配線１９ａによって形成される寄生容量は、図３に示し
た従来構造の寄生容量に比べて２９％減の７１％とな
る。 （第２の実施の形態）第１実施形態のメモリセル領域Ａ
において、活性領域３の上の第１、第３のプラグ１２
ａ，１２ｃはその三方がキャパシタＣに囲まれた状態と
なっている。
配線１９ａによって形成される寄生容量は、図３に示し
た従来構造の寄生容量に比べて２９％減の７１％とな
る。 （第２の実施の形態）第１実施形態のメモリセル領域Ａ
において、活性領域３の上の第１、第３のプラグ１２
ａ，１２ｃはその三方がキャパシタＣに囲まれた状態と
なっている。
【００５２】このため、図８に示したように、キャパシ
タＣの上部電極１６ａから活性領域３の上方に延在され
る局所配線１９ａには以下のような細りが生じるおそれ
がある。図１９(a) は、局所配線１９ａを形成するため
に、第２層間絶縁膜１８の上とホール１８ａ，１８ｂの
中に厚さ１２５ｎｍの窒化チタン膜１９をスパッタで形
成した後に、その窒化チタン膜１９上にポジ型レジスト
２４を塗布した状態を示している。
タＣの上部電極１６ａから活性領域３の上方に延在され
る局所配線１９ａには以下のような細りが生じるおそれ
がある。図１９(a) は、局所配線１９ａを形成するため
に、第２層間絶縁膜１８の上とホール１８ａ，１８ｂの
中に厚さ１２５ｎｍの窒化チタン膜１９をスパッタで形
成した後に、その窒化チタン膜１９上にポジ型レジスト
２４を塗布した状態を示している。
【００５３】露光工程で、ポジ型レジスト２４には局所
配線形成部２４ａを除いて光が照射されるが、その光
は、キャパシタＣの側方で傾斜している窒化チタン膜１
０で反射して局所配線形成部分２４ａに進入してハレー
ションの原因となる。その後にポジ型レジスト２４を現
像すると、図１９(b) に示すように、本来残されるべき
局所配線形成部２４ａに細りが生じる。そして、現像さ
れたポジ型レジスト２４をマスクに使用して窒化チタン
膜１９をエッチングし、これにより局所配線１９ａを形
成すると、図２０に示すように、活性領域３の上方とそ
の近傍で局所配線１９ａにも細りが生じる。
配線形成部２４ａを除いて光が照射されるが、その光
は、キャパシタＣの側方で傾斜している窒化チタン膜１
０で反射して局所配線形成部分２４ａに進入してハレー
ションの原因となる。その後にポジ型レジスト２４を現
像すると、図１９(b) に示すように、本来残されるべき
局所配線形成部２４ａに細りが生じる。そして、現像さ
れたポジ型レジスト２４をマスクに使用して窒化チタン
膜１９をエッチングし、これにより局所配線１９ａを形
成すると、図２０に示すように、活性領域３の上方とそ
の近傍で局所配線１９ａにも細りが生じる。
【００５４】局所配線１９ａの細りは、接続不良を生じ
させたり配線抵抗を増加させる原因となるので好ましく
ない。図２１は、細りの生じた局所配線１９ａのＳＥＭ
写真を基に描いた平面図である。そこで、局所配線１９
ａの細りを防止するために、図２２(a) に示すように、
活性領域３とキャパシタＣの間の領域にある窒化チタン
膜１９の傾斜面にまで拡張させた局所配線形成部２４ｂ
を設計すると、その傾斜面での露光光の反射が防止され
るので、図２２(b) に示すように、レジスト２４の現像
後にはレジスト２４の局所配線形成部２４ｂに細りが生
じなくなる。
させたり配線抵抗を増加させる原因となるので好ましく
ない。図２１は、細りの生じた局所配線１９ａのＳＥＭ
写真を基に描いた平面図である。そこで、局所配線１９
ａの細りを防止するために、図２２(a) に示すように、
活性領域３とキャパシタＣの間の領域にある窒化チタン
膜１９の傾斜面にまで拡張させた局所配線形成部２４ｂ
を設計すると、その傾斜面での露光光の反射が防止され
るので、図２２(b) に示すように、レジスト２４の現像
後にはレジスト２４の局所配線形成部２４ｂに細りが生
じなくなる。
【００５５】局所配線形成部２４ｂは、少なくとも、キ
ャパシタＣの側方における窒化シリコン膜１９の傾斜面
まで拡張すればよい。例えば、局所配線形成部２４ｂが
下部電極１４ａに重なる幅Ｌ3 を図２４に示すように
０．２μｍ程度とする。レジスト２４の局所配線形成部
２４ｂをマスクにして、窒化チタン膜１９をエッチング
すると、図２３に示すように、活性領域３の上の第１又
は第３の導電性プラグ１２ａ又は１２ｂの上から二方向
にあるキャパシタＣの下部電極１４ａ上方に乗り上げる
拡張部を有する局所配線１９ｃが形成される。ここで、
三方向のキャパシタＣとしていないのは、隣接する他の
局所配線１９ｃとの間隔を考慮したからであり、その間
隔が十分に確保できるならば三方向の下部電極１４ａの
縁部の上方に乗り上げるようにしてもよい。
ャパシタＣの側方における窒化シリコン膜１９の傾斜面
まで拡張すればよい。例えば、局所配線形成部２４ｂが
下部電極１４ａに重なる幅Ｌ3 を図２４に示すように
０．２μｍ程度とする。レジスト２４の局所配線形成部
２４ｂをマスクにして、窒化チタン膜１９をエッチング
すると、図２３に示すように、活性領域３の上の第１又
は第３の導電性プラグ１２ａ又は１２ｂの上から二方向
にあるキャパシタＣの下部電極１４ａ上方に乗り上げる
拡張部を有する局所配線１９ｃが形成される。ここで、
三方向のキャパシタＣとしていないのは、隣接する他の
局所配線１９ｃとの間隔を考慮したからであり、その間
隔が十分に確保できるならば三方向の下部電極１４ａの
縁部の上方に乗り上げるようにしてもよい。
【００５６】ところで、局所配線１９ｃが広くなれば図
２５に示すようにビット線２２との対向面積が増える
が、ビット線２２の延在方向の長さＬ4 が例えば約１．
７μｍとなる程度であって、この増加分を考慮すれば、
局所配線１９ｃとビット線２２により形成される寄生容
量を従来の９０％程度にまで減らすことが可能になる。 （第３の実施の形態）図１５に示したように第２の導電
性プラグ１２ｂ上に上側コンタクトホール２０ａを形成
する工程においては、チップ周辺領域のリファレンスキ
ャパシタＣRの段差が大きい部分の近傍でレジスト２１
が薄層化して第３層間絶縁膜２０が露出し易くなる。
２５に示すようにビット線２２との対向面積が増える
が、ビット線２２の延在方向の長さＬ4 が例えば約１．
７μｍとなる程度であって、この増加分を考慮すれば、
局所配線１９ｃとビット線２２により形成される寄生容
量を従来の９０％程度にまで減らすことが可能になる。 （第３の実施の形態）図１５に示したように第２の導電
性プラグ１２ｂ上に上側コンタクトホール２０ａを形成
する工程においては、チップ周辺領域のリファレンスキ
ャパシタＣRの段差が大きい部分の近傍でレジスト２１
が薄層化して第３層間絶縁膜２０が露出し易くなる。
【００５７】第３層間絶縁膜２０がエッチングされて局
所配線１９ｂの一部が露出すると、図２６に示すよう
に、局所配線１９ｂとその上のビット線２２が短絡する
ことがある。なお、図２６は、ＳＥＭ写真に基づいて描
かれた断面図である。そのようなビット線２２と局所配
線１９ｂの短絡を防止するために、図２７、図２８に示
すように、リファレンスキャパシタＣR からビット線２
２の延在方向（Ｘ方向）にはみ出すような局所配線１９
ｂの形状にすると、局所配線１９ｂの近傍でレジストが
薄くなることが回避され、ひいては局所配線１９ｂの近
傍で第３層間絶縁膜２０のエッチングが防止される。
所配線１９ｂの一部が露出すると、図２６に示すよう
に、局所配線１９ｂとその上のビット線２２が短絡する
ことがある。なお、図２６は、ＳＥＭ写真に基づいて描
かれた断面図である。そのようなビット線２２と局所配
線１９ｂの短絡を防止するために、図２７、図２８に示
すように、リファレンスキャパシタＣR からビット線２
２の延在方向（Ｘ方向）にはみ出すような局所配線１９
ｂの形状にすると、局所配線１９ｂの近傍でレジストが
薄くなることが回避され、ひいては局所配線１９ｂの近
傍で第３層間絶縁膜２０のエッチングが防止される。
【００５８】なお、図２８に示すように、リファレンス
キャパシタＣR の側方の第２層間絶縁膜１８の斜面の上
まで局所配線１９ｂを拡張することが好ましい。 （付記１）半導体基板に間隔をおいて形成された複数の
スイッチング素子と、第１方向に形成された複数の前記
スイッチング素子の間の領域にそれぞれ形成され、且つ
下部電極と誘電体膜と上部電極を有する複数のキャパシ
タと、前記キャパシタの上部電極と前記スイッチング素
子を１対１で前記第１方向に接続する第１配線と、前記
第１方向に交差する第２方向に延在し、且つ前記第１配
線の一部と前記スイッチング素子と前記キャパシタの上
方に形成された第２配線とを有することを特徴とする半
導体装置。 （付記２）複数の前記キャパシタのそれぞれの前記上部
電極は前記第１方向に対して交互左右にずれて形成さ
れ、複数の前記上部電極の下方の前記下部電極は前記第
１方向に連続して形成されていることを特徴とする付記
１に記載の半導体装置。 （付記３）前記第２配線は、前記スイッチング素子に電
気的に接続されていることを特徴とする付記１又は付記
２に記載の半導体装置。 （付記４）前記誘電体膜は、強誘電体からなることを特
徴とする付記１〜３いずれかに記載の半導体装置。 （付記５）前記スイッチング素子は、前記半導体基板上
にゲート絶縁膜を介して形成されたゲート電極と、該ゲ
ート電極の両側で前記半導体基板に形成された不純物拡
散層とを有するトランジスタであることを特徴とする付
記１〜４のいずれかに記載の半導体装置。 （付記６）前記ゲート電極はワード線であり、前記第２
配線はビット線であることを特徴とする付記１〜５のい
ずれかに記載の半導体装置。 （付記７）前記スイッチング素子は、複数の前記キャパ
シタによって囲まれていることを特徴とする付記１〜６
のいずれかに記載の半導体装置。 （付記８）前記第１配線は、前記第２方向でスイッチン
グ素子の上からその外側に拡張していることを特徴とす
る付記１〜７のいずれかに記載の半導体装置。 （付記９）前記第１配線は前記キャパシタと前記スイッ
チング素子を覆う絶縁膜の上に形成され、かつ、前記第
１配線は前記キャパシタの側方の前記絶縁膜の段差に達
する位置まで拡張されていることを特徴とする付記１〜
８のいずれかに記載の半導体装置。 （付記１０）前記第１配線は、前記スイッチング素子の
上よりも前記上部電極の上の方が細くなる形状を有して
いることを特徴とする付記１〜８のいずれかに記載の半
導体装置。 （付記１１）第１配線を介して互いに接続される強誘電
体キャパシタとスイッチング素子が形成されたメモリセ
ル領域と、第２配線を介して前記スイッチング素子に接
続され且つ下部電極、強誘電体膜及び上部電極から構成
されるリファレンスキャパシタが形成されたリファレン
スセル領域を有する半導体装置において、前記リファレ
ンスキャパシタを覆い且つ前記上部電極の上にホールが
形成された絶縁膜と、前記絶縁膜上で前記ホールを通し
て前記上部電極に接続され、第１方向にある前記第２配
線との接続位置まで延在し、且つ前記第１方向と異なる
第２方向において前記リファレンスキャパシタからはみ
出た形状を有する第３配線とを有することを特徴とする
半導体装置。 （付記１２）前記第３配線のうち前記リファレンスキャ
パシタから前記第２方向にはみ出した部分は、前記リフ
ァレンスキャパシタ側方の前記絶縁膜の斜面を覆ってい
ることを特徴とする付記１１に記載の半導体装置。 （付記１３）半導体基板の上に間隔をおいて複数のトラ
ンジスタを形成する工程と、前記トランジスタを覆う第
１絶縁膜を前記半導体基板の上に形成する工程と、前記
第１絶縁膜上で、第１方向に形成された複数の前記トラ
ンジスタの間の領域のそれぞれにキャパシタを構成する
下部電極、誘電体膜及び上部電極を順に形成する工程
と、前記キャパシタ上と前記第１絶縁膜上に第２絶縁膜
を形成する工程と、前記第２絶縁膜をパターニングして
前記上部電極の上と前記トランジスタの上にそれぞれ前
記第１方向に並ぶ第１コンタクトホールと第２コンタク
トホールを形成する工程と、前記第１及び第２コンタク
トホールを通して前記上部電極と前記スイッチング素子
を１対１で前記第１方向に接続する第１配線を前記第２
絶縁膜上に形成する工程と、前記第１配線を覆う第３絶
縁膜を前記第２絶縁膜上に形成する工程と、前記第１方
向に交差する第２方向に延在する第２配線を、前記第３
絶縁膜の上であって前記第１配線の一部と前記スイッチ
ング素子と前記キャパシタの上方に形成する工程とを有
することを特徴とする半導体装置の製造方法。 （付記１４）半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成し、ゲート電極の両側の前記半導体基板に
第１不純物拡散層と第２不純物拡散層を形成することに
よりトランジスタを形成する工程と、前記トランジスタ
を覆う第１絶縁膜を前記半導体基板上に形成する工程
と、前記第１絶縁膜のうち前記トランジスタを囲む位置
に複数のキャパシタを形成する工程と、前記キャパシタ
を覆う第２絶縁膜を前記第１絶縁膜上に形成する工程
と、前記第１絶縁膜をパターニングすることにより、前
記キャパシタの上に第１ホールを形成し、前記第１ホー
ルに対して第１方向であって前記第１不純物拡散層の上
に第２ホールを形成する工程と、前記第１及び第２ホー
ル内と前記第２絶縁膜上に導電膜を形成する工程と、前
記導電膜の上にレジストを塗布する工程と、前記レジス
トを露光、現像することにより、前記第１方向に配置さ
れた前記第１ホールと前記第２ホールを１対１で結ぶと
ともに前記第１方向とは異なる第２方向であって前記キ
ャパシタの側方の前記第２絶縁膜の斜面に拡張する拡張
部を有するレジストパターンを形成する工程と、前記レ
ジストパターンをマスクに使用して前記導電膜をエッチ
ングすることにより、前記第１方向で前記第１ホールと
前記第２ホールを通して前記キャパシタと前記第１不純
物拡散層を電気的に接続し且つ前記第２方向で前記第２
絶縁膜の前記斜面を覆う形状の配線を形成する工程とを
有することを特徴とする半導体装置の製造方法。 （付記１５）前記第１ホールと前記第２ホールを接続す
る前記配線は、前記配線の側方にある前記キャパシタ上
の下部電極の周縁部に重なる位置まで拡張して形成され
ることを特徴とする付記１４記載の半導体装置の製造方
法。 （付記１６）半導体基板のメモリセル領域にトランジス
タを形成する工程と、前記トランジスタを覆う第１絶縁
膜を前記半導体基板の前記メモリセル領域とリファレン
スセル領域に形成する工程と、第１下部電極、第１誘電
体膜及び第１上部電極からなる第１キャパシタを前記メ
モリセル領域の前記第１絶縁膜上に形成する工程と、第
２下部電極、第２誘電体膜及び第２上部電極からなる第
２キャパシタを前記リファレンスセル領域の前記第１絶
縁膜上に形成する工程と、前記第１キャパシタと前記第
２キャパシタを覆う第２絶縁膜を形成する工程と、前記
第２絶縁膜をパターニングして前記第２上部電極の上に
ホールを形成する工程と、前記ホール内と前記第２絶縁
膜上に導電膜を形成する工程と、前記導電膜をパターニ
ングすることにより、前記第２キャパシタから第１方向
の外側に延在する接続部と、第１方向とは異なる第２方
向で前記第２キャパシタからはみ出す拡張部とを有する
形状の配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 （付記１７）前記配線を形成した後に、前記配線を覆う
第３絶縁膜を前記第２絶縁膜上に形成する工程と、前記
第３絶縁膜上にレジストを塗布する工程と、前記レジス
トを露光、現像して前記メモリセル領域に窓を形成する
工程と、前記レジストをマスクにして前記第３絶縁膜を
エッチングする工程とを有する付記１６記載の半導体装
置の製造方法。
キャパシタＣR の側方の第２層間絶縁膜１８の斜面の上
まで局所配線１９ｂを拡張することが好ましい。 （付記１）半導体基板に間隔をおいて形成された複数の
スイッチング素子と、第１方向に形成された複数の前記
スイッチング素子の間の領域にそれぞれ形成され、且つ
下部電極と誘電体膜と上部電極を有する複数のキャパシ
タと、前記キャパシタの上部電極と前記スイッチング素
子を１対１で前記第１方向に接続する第１配線と、前記
第１方向に交差する第２方向に延在し、且つ前記第１配
線の一部と前記スイッチング素子と前記キャパシタの上
方に形成された第２配線とを有することを特徴とする半
導体装置。 （付記２）複数の前記キャパシタのそれぞれの前記上部
電極は前記第１方向に対して交互左右にずれて形成さ
れ、複数の前記上部電極の下方の前記下部電極は前記第
１方向に連続して形成されていることを特徴とする付記
１に記載の半導体装置。 （付記３）前記第２配線は、前記スイッチング素子に電
気的に接続されていることを特徴とする付記１又は付記
２に記載の半導体装置。 （付記４）前記誘電体膜は、強誘電体からなることを特
徴とする付記１〜３いずれかに記載の半導体装置。 （付記５）前記スイッチング素子は、前記半導体基板上
にゲート絶縁膜を介して形成されたゲート電極と、該ゲ
ート電極の両側で前記半導体基板に形成された不純物拡
散層とを有するトランジスタであることを特徴とする付
記１〜４のいずれかに記載の半導体装置。 （付記６）前記ゲート電極はワード線であり、前記第２
配線はビット線であることを特徴とする付記１〜５のい
ずれかに記載の半導体装置。 （付記７）前記スイッチング素子は、複数の前記キャパ
シタによって囲まれていることを特徴とする付記１〜６
のいずれかに記載の半導体装置。 （付記８）前記第１配線は、前記第２方向でスイッチン
グ素子の上からその外側に拡張していることを特徴とす
る付記１〜７のいずれかに記載の半導体装置。 （付記９）前記第１配線は前記キャパシタと前記スイッ
チング素子を覆う絶縁膜の上に形成され、かつ、前記第
１配線は前記キャパシタの側方の前記絶縁膜の段差に達
する位置まで拡張されていることを特徴とする付記１〜
８のいずれかに記載の半導体装置。 （付記１０）前記第１配線は、前記スイッチング素子の
上よりも前記上部電極の上の方が細くなる形状を有して
いることを特徴とする付記１〜８のいずれかに記載の半
導体装置。 （付記１１）第１配線を介して互いに接続される強誘電
体キャパシタとスイッチング素子が形成されたメモリセ
ル領域と、第２配線を介して前記スイッチング素子に接
続され且つ下部電極、強誘電体膜及び上部電極から構成
されるリファレンスキャパシタが形成されたリファレン
スセル領域を有する半導体装置において、前記リファレ
ンスキャパシタを覆い且つ前記上部電極の上にホールが
形成された絶縁膜と、前記絶縁膜上で前記ホールを通し
て前記上部電極に接続され、第１方向にある前記第２配
線との接続位置まで延在し、且つ前記第１方向と異なる
第２方向において前記リファレンスキャパシタからはみ
出た形状を有する第３配線とを有することを特徴とする
半導体装置。 （付記１２）前記第３配線のうち前記リファレンスキャ
パシタから前記第２方向にはみ出した部分は、前記リフ
ァレンスキャパシタ側方の前記絶縁膜の斜面を覆ってい
ることを特徴とする付記１１に記載の半導体装置。 （付記１３）半導体基板の上に間隔をおいて複数のトラ
ンジスタを形成する工程と、前記トランジスタを覆う第
１絶縁膜を前記半導体基板の上に形成する工程と、前記
第１絶縁膜上で、第１方向に形成された複数の前記トラ
ンジスタの間の領域のそれぞれにキャパシタを構成する
下部電極、誘電体膜及び上部電極を順に形成する工程
と、前記キャパシタ上と前記第１絶縁膜上に第２絶縁膜
を形成する工程と、前記第２絶縁膜をパターニングして
前記上部電極の上と前記トランジスタの上にそれぞれ前
記第１方向に並ぶ第１コンタクトホールと第２コンタク
トホールを形成する工程と、前記第１及び第２コンタク
トホールを通して前記上部電極と前記スイッチング素子
を１対１で前記第１方向に接続する第１配線を前記第２
絶縁膜上に形成する工程と、前記第１配線を覆う第３絶
縁膜を前記第２絶縁膜上に形成する工程と、前記第１方
向に交差する第２方向に延在する第２配線を、前記第３
絶縁膜の上であって前記第１配線の一部と前記スイッチ
ング素子と前記キャパシタの上方に形成する工程とを有
することを特徴とする半導体装置の製造方法。 （付記１４）半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成し、ゲート電極の両側の前記半導体基板に
第１不純物拡散層と第２不純物拡散層を形成することに
よりトランジスタを形成する工程と、前記トランジスタ
を覆う第１絶縁膜を前記半導体基板上に形成する工程
と、前記第１絶縁膜のうち前記トランジスタを囲む位置
に複数のキャパシタを形成する工程と、前記キャパシタ
を覆う第２絶縁膜を前記第１絶縁膜上に形成する工程
と、前記第１絶縁膜をパターニングすることにより、前
記キャパシタの上に第１ホールを形成し、前記第１ホー
ルに対して第１方向であって前記第１不純物拡散層の上
に第２ホールを形成する工程と、前記第１及び第２ホー
ル内と前記第２絶縁膜上に導電膜を形成する工程と、前
記導電膜の上にレジストを塗布する工程と、前記レジス
トを露光、現像することにより、前記第１方向に配置さ
れた前記第１ホールと前記第２ホールを１対１で結ぶと
ともに前記第１方向とは異なる第２方向であって前記キ
ャパシタの側方の前記第２絶縁膜の斜面に拡張する拡張
部を有するレジストパターンを形成する工程と、前記レ
ジストパターンをマスクに使用して前記導電膜をエッチ
ングすることにより、前記第１方向で前記第１ホールと
前記第２ホールを通して前記キャパシタと前記第１不純
物拡散層を電気的に接続し且つ前記第２方向で前記第２
絶縁膜の前記斜面を覆う形状の配線を形成する工程とを
有することを特徴とする半導体装置の製造方法。 （付記１５）前記第１ホールと前記第２ホールを接続す
る前記配線は、前記配線の側方にある前記キャパシタ上
の下部電極の周縁部に重なる位置まで拡張して形成され
ることを特徴とする付記１４記載の半導体装置の製造方
法。 （付記１６）半導体基板のメモリセル領域にトランジス
タを形成する工程と、前記トランジスタを覆う第１絶縁
膜を前記半導体基板の前記メモリセル領域とリファレン
スセル領域に形成する工程と、第１下部電極、第１誘電
体膜及び第１上部電極からなる第１キャパシタを前記メ
モリセル領域の前記第１絶縁膜上に形成する工程と、第
２下部電極、第２誘電体膜及び第２上部電極からなる第
２キャパシタを前記リファレンスセル領域の前記第１絶
縁膜上に形成する工程と、前記第１キャパシタと前記第
２キャパシタを覆う第２絶縁膜を形成する工程と、前記
第２絶縁膜をパターニングして前記第２上部電極の上に
ホールを形成する工程と、前記ホール内と前記第２絶縁
膜上に導電膜を形成する工程と、前記導電膜をパターニ
ングすることにより、前記第２キャパシタから第１方向
の外側に延在する接続部と、第１方向とは異なる第２方
向で前記第２キャパシタからはみ出す拡張部とを有する
形状の配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 （付記１７）前記配線を形成した後に、前記配線を覆う
第３絶縁膜を前記第２絶縁膜上に形成する工程と、前記
第３絶縁膜上にレジストを塗布する工程と、前記レジス
トを露光、現像して前記メモリセル領域に窓を形成する
工程と、前記レジストをマスクにして前記第３絶縁膜を
エッチングする工程とを有する付記１６記載の半導体装
置の製造方法。
【００５９】
【発明の効果】以上述べたように本発明によれば、スイ
ッチング素子とキャパシタの接続を第１方向に延在する
第１配線によって接続するとともに、スイッチング素子
とキャパシタ上に形成される第２配線を第１方向と交差
する第２方向に延在することにより第１配線と第２配線
の延在方向を交差させたので、第１配線と第２配線の対
向面積が従来に比べて減少し、第１配線と第２配線によ
って形成される容量を従来よりも低減することができ
る。
ッチング素子とキャパシタの接続を第１方向に延在する
第１配線によって接続するとともに、スイッチング素子
とキャパシタ上に形成される第２配線を第１方向と交差
する第２方向に延在することにより第１配線と第２配線
の延在方向を交差させたので、第１配線と第２配線の対
向面積が従来に比べて減少し、第１配線と第２配線によ
って形成される容量を従来よりも低減することができ
る。
【００６０】また、キャパシタとスイッチング素子の上
に塗布されるレジストのうちキャパシタの段差部分に露
光光を照射しないような設計を行って、スイッチング素
子の上の配線形成用のレジストパターンをキャパシタの
段差部分まで拡張するようにしたので、その段差による
ハレーションが起こりにくくなってレジストパターンの
細りを無くして、配線不良の発生を防止できる。
に塗布されるレジストのうちキャパシタの段差部分に露
光光を照射しないような設計を行って、スイッチング素
子の上の配線形成用のレジストパターンをキャパシタの
段差部分まで拡張するようにしたので、その段差による
ハレーションが起こりにくくなってレジストパターンの
細りを無くして、配線不良の発生を防止できる。
【００６１】さらに、本発明によれば、半導体記憶装置
のチップ周辺部に形成されるリファレンスキャパシタの
上部電極に接続される配線をレジストの薄層化が現れる
領域でリファレンスキャパシタの外部に拡張するように
したので、レジストの下地の段差が緩和されてなだらか
になり、リファレンスキャパシタの段差によって生じる
レジストの薄層化を抑制できる。
のチップ周辺部に形成されるリファレンスキャパシタの
上部電極に接続される配線をレジストの薄層化が現れる
領域でリファレンスキャパシタの外部に拡張するように
したので、レジストの下地の段差が緩和されてなだらか
になり、リファレンスキャパシタの段差によって生じる
レジストの薄層化を抑制できる。
【図１】図１(a),(b) は、ＦｅＲＡＭメモリセルの回路
図である。
図である。
【図２】図２は、従来の２Ｔ２Ｃ型式のＦｅＲＡＭメモ
リセルに基づいた１Ｔ１Ｃ型式のＦｅＲＡＭメモリセル
を示す平面図である。
リセルに基づいた１Ｔ１Ｃ型式のＦｅＲＡＭメモリセル
を示す平面図である。
【図３】図３は、従来の１Ｔ１Ｃ型式のＦｅＲＡＭメモ
リセルを示す平面図である。
リセルを示す平面図である。
【図４】図４(a) は、従来の１Ｔ１Ｃ型式のＦｅＲＡＭ
メモリセルを示す断面図、図４(b) は、従来のリファレ
ンスキャパシタを示す断面図である。
メモリセルを示す断面図、図４(b) は、従来のリファレ
ンスキャパシタを示す断面図である。
【図５】図５(a) は、従来のリファレンスキャパシタの
上にレジストを塗布した状態を示す断面図、図５(b)
は、従来のリファレンスキャパシタの上に塗布されたレ
ジストがエッチングされた状態を示す断面図である。
上にレジストを塗布した状態を示す断面図、図５(b)
は、従来のリファレンスキャパシタの上に塗布されたレ
ジストがエッチングされた状態を示す断面図である。
【図６】図６は、本発明の第１実施形態に係るＦｅＲＡ
Ｍのメモリセルとリファレンスキャパシタを形成する工
程を示す平面図（その１）である。
Ｍのメモリセルとリファレンスキャパシタを形成する工
程を示す平面図（その１）である。
【図７】図７は、本発明の第１実施形態に係るＦｅＲＡ
Ｍのメモリセルとリファレンスキャパシタを形成する工
程を示す平面図（その２）である。
Ｍのメモリセルとリファレンスキャパシタを形成する工
程を示す平面図（その２）である。
【図８】図８は、本発明の第１実施形態に係るＦｅＲＡ
Ｍのメモリセルとリファレンスキャパシタを形成する工
程を示す平面図（その３）である。
Ｍのメモリセルとリファレンスキャパシタを形成する工
程を示す平面図（その３）である。
【図９】図９は、本発明の第１実施形態に係るＦｅＲＡ
Ｍのメモリセルとリファレンスキャパシタを形成する工
程を示す平面図（その４）である。
Ｍのメモリセルとリファレンスキャパシタを形成する工
程を示す平面図（その４）である。
【図１０】図１０は、本発明の第１実施形態に係るＦｅ
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その１）である。
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その１）である。
【図１１】図１１(a),(b) は、本発明の第１実施形態に
係るＦｅＲＡＭのメモリセルとリファレンスキャパシタ
を形成する工程を示す断面図（その２）である。
係るＦｅＲＡＭのメモリセルとリファレンスキャパシタ
を形成する工程を示す断面図（その２）である。
【図１２】図１２(a),(b) は、本発明の第１実施形態に
係るＦｅＲＡＭのメモリセルとリファレンスキャパシタ
を形成する工程を示す断面図（その３）である。
係るＦｅＲＡＭのメモリセルとリファレンスキャパシタ
を形成する工程を示す断面図（その３）である。
【図１３】図１３(a),(b) は、本発明の第１実施形態に
係るＦｅＲＡＭのメモリセルとリファレンスキャパシタ
を形成する工程を示す断面図（その４）である。
係るＦｅＲＡＭのメモリセルとリファレンスキャパシタ
を形成する工程を示す断面図（その４）である。
【図１４】図１４は、本発明の第１実施形態に係るＦｅ
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その５）である。
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その５）である。
【図１５】図１５は、本発明の第１実施形態に係るＦｅ
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その６）である。
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その６）である。
【図１６】図１６は、本発明の第１実施形態に係るＦｅ
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その７）である。
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その７）である。
【図１７】図１７は、本発明の第１実施形態に係るＦｅ
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その８）である。
ＲＡＭのメモリセルとリファレンスキャパシタを形成す
る工程を示す断面図（その８）である。
【図１８】図１８は、図９のIV−IV線断面図である。
【図１９】図１９(a),(b) は、ＦｅＲＡＭのメモリセル
を形成する工程においてレジストパターンが細る状態を
示す断面図である。
を形成する工程においてレジストパターンが細る状態を
示す断面図である。
【図２０】図２０は、ＦｅＲＡＭのメモリセルを形成す
る工程において局所配線が細る状態を示す平面図であ
る。
る工程において局所配線が細る状態を示す平面図であ
る。
【図２１】図２１は、ＦｅＲＡＭのメモリセルの局所配
線が細った状態を示す平面図である。
線が細った状態を示す平面図である。
【図２２】図２２(a),(b) は、本発明の第２実施形態に
係るＦｅＲＡＭメモリセルを形成する工程を示す断面図
である。
係るＦｅＲＡＭメモリセルを形成する工程を示す断面図
である。
【図２３】図２３は、本発明の第２実施形態に係るＦｅ
ＲＡＭメモリセルの局所配線を形成した状態を示す平面
図である。
ＲＡＭメモリセルの局所配線を形成した状態を示す平面
図である。
【図２４】図２４は、本発明の第２実施形態に係るＦｅ
ＲＡＭメモリセルの局所配線とキャパシタの配置関係を
示す平面図である。
ＲＡＭメモリセルの局所配線とキャパシタの配置関係を
示す平面図である。
【図２５】図２５は、本発明の第２実施形態に係るＦｅ
ＲＡＭメモリセルのビット線を形成した状態を示す平面
図である。
ＲＡＭメモリセルのビット線を形成した状態を示す平面
図である。
【図２６】図２６は、ＦｅＲＡＭのリファレンスキャパ
シタの局所配線とビット線の短絡状態を示す断面図であ
る。
シタの局所配線とビット線の短絡状態を示す断面図であ
る。
【図２７】図２７は、本発明の第３実施形態のＦｅＲＡ
Ｍのリファレンスキャパシタと局所配線の接続状態を示
す平面図である。
Ｍのリファレンスキャパシタと局所配線の接続状態を示
す平面図である。
【図２８】図２８は、本発明の第３実施形態のＦｅＲＡ
Ｍのリファレンスキャパシタと局所配線の接続状態を示
す断面図である。
Ｍのリファレンスキャパシタと局所配線の接続状態を示
す断面図である。
１…シリコン（半導体）基板、２…素子分離絶縁膜、３
…活性領域、４…ゲート電極、５…ゲート絶縁膜、６…
側壁絶縁膜、７ａ，７ｂ，７ｃ…ｎ型不純物拡散層、
８，９…ＭＯＳトランジスタ、１０…カバー膜、１１…
層間絶縁膜、１２ａ，１２ｂ，１２ｃ…導電性プラグ、
１３…SiON膜、１４…第１導電膜、１４ａ，１４ｂ…下
部電極、１５…強誘電体膜、１６…第２導電膜、１６
ａ，１６ｂ…上部電極、１７…エンキャップ層、１８…
層間絶縁膜、１９…窒化チタン膜、１９ａ、１９ｂ，１
９ｃ…局所配線、２０…層間絶縁膜、２１…レジスト、
２２…ビット線、２３…層間絶縁膜、２４…レジスト。
…活性領域、４…ゲート電極、５…ゲート絶縁膜、６…
側壁絶縁膜、７ａ，７ｂ，７ｃ…ｎ型不純物拡散層、
８，９…ＭＯＳトランジスタ、１０…カバー膜、１１…
層間絶縁膜、１２ａ，１２ｂ，１２ｃ…導電性プラグ、
１３…SiON膜、１４…第１導電膜、１４ａ，１４ｂ…下
部電極、１５…強誘電体膜、１６…第２導電膜、１６
ａ，１６ｂ…上部電極、１７…エンキャップ層、１８…
層間絶縁膜、１９…窒化チタン膜、１９ａ、１９ｂ，１
９ｃ…局所配線、２０…層間絶縁膜、２１…レジスト、
２２…ビット線、２３…層間絶縁膜、２４…レジスト。
フロントページの続き (72)発明者 山崎 浩和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 英明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F083 AD21 FR02 GA03 JA15 JA17 JA33 JA38 JA39 JA40 JA43 LA11 LA12 LA16 MA06 MA17 NA08 PR34 PR40 PR47 PR48 PR52
Claims (9)
- 【請求項１】半導体基板に間隔をおいて形成された複数
のスイッチング素子と、 第１方向に形成された複数の前記スイッチング素子の間
の領域にそれぞれ形成され、且つ下部電極と誘電体膜と
上部電極を有する複数のキャパシタと、 前記キャパシタの上部電極と前記スイッチング素子を１
対１で前記第１方向に接続する第１配線と、 前記第１方向に交差する第２方向に延在し、且つ前記第
１配線の一部と前記スイッチング素子と前記キャパシタ
の上方に形成された第２配線とを有することを特徴とす
る半導体装置。 - 【請求項２】複数の前記キャパシタのそれぞれの前記上
部電極は前記第１方向に対して交互左右にずれて形成さ
れ、複数の前記上部電極の下方の前記下部電極は前記第
１方向に連続して形成されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】前記スイッチング素子は、複数の前記キャ
パシタによって囲まれていることを特徴とする請求項１
又は請求項２に記載の半導体装置。 - 【請求項４】前記第１配線は、前記第２方向でスイッチ
ング素子の上からその外側に拡張していることを特徴と
する請求項１〜３のいずれかに記載の半導体装置。 - 【請求項５】前記第１配線は前記キャパシタと前記スイ
ッチング素子を覆う絶縁膜の上に形成され、かつ、前記
第１配線は前記キャパシタの側方の前記絶縁膜の段差に
達する位置まで拡張されていることを特徴とする請求項
１〜４のいずれかに記載の半導体装置。 - 【請求項６】第１配線を介して互いに接続される強誘電
体キャパシタとスイッチング素子が形成されたメモリセ
ル領域と、第２配線を介して前記スイッチング素子に接
続され且つ下部電極、強誘電体膜及び上部電極から構成
されるリファレンスキャパシタが形成されたリファレン
スセル領域を有する半導体装置において、前記リファレ
ンスキャパシタを覆い且つ前記上部電極の上にホールが
形成された絶縁膜と、 前記絶縁膜上で前記ホールを通して前記上部電極に接続
され、第１方向にある前記第２配線との接続位置まで延
在し、且つ前記第１方向と異なる第２方向において前記
リファレンスキャパシタからはみ出た形状を有する第３
配線とを有することを特徴とする半導体装置。 - 【請求項７】半導体基板の上に間隔をおいて複数のトラ
ンジスタを形成する工程と、 前記トランジスタを覆う第１絶縁膜を前記半導体基板の
上に形成する工程と、 前記第１絶縁膜上で、第１方向に形成された複数の前記
トランジスタの間の領域のそれぞれにキャパシタを構成
する下部電極、誘電体膜及び上部電極を順に形成する工
程と、 前記キャパシタ上と前記第１絶縁膜上に第２絶縁膜を形
成する工程と、 前記第２絶縁膜をパターニングして前記上部電極の上と
前記トランジスタの上にそれぞれ前記第１方向に直線状
に並ぶ第１コンタクトホールと第２コンタクトホールを
形成する工程と、 前記第１及び第２コンタクトホールを通して前記上部電
極と前記スイッチング素子を１対１で前記第１方向に接
続する第１配線を前記第２絶縁膜上に形成する工程と、 前記第１配線を覆う第３絶縁膜を前記第２絶縁膜上に形
成する工程と、 前記第１方向に交差する第２方向に延在する第２配線
を、前記第３絶縁膜の上であって前記第１配線の一部と
前記スイッチング素子と前記キャパシタの上方に形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成し、ゲート電極の両側の前記半導体基板に
第１不純物拡散層と第２不純物拡散層を形成することに
よりトランジスタを形成する工程と、 前記トランジスタを覆う第１絶縁膜を前記半導体基板上
に形成する工程と、 前記第１絶縁膜のうち前記トランジスタを囲む位置に複
数のキャパシタを形成する工程と、 前記キャパシタを覆う第２絶縁膜を前記第１絶縁膜上に
形成する工程と、 前記第１絶縁膜をパターニングすることにより、前記キ
ャパシタの上に第１ホールを形成し、前記第１ホールに
対して第１方向であって前記第１不純物拡散層の上に第
２ホールを形成する工程と、 前記第１及び第２ホール内と前記第２絶縁膜上に導電膜
を形成する工程と、 前記導電膜の上にレジストを塗布する工程と、 前記レジストを露光、現像することにより、前記第１方
向に配置された前記第１ホールと前記第２ホールを１対
１で結ぶとともに前記第１方向とは異なる第２方向であ
って前記キャパシタの側方の前記第２絶縁膜の斜面に拡
張する拡張部を有するレジストパターンを形成する工程
と、 前記レジストパターンをマスクに使用して前記導電膜を
エッチングすることにより、前記第１方向で前記第１ホ
ールと前記第２ホールを通して前記キャパシタと前記第
１不純物拡散層を電気的に接続し且つ前記第２方向で前
記第２絶縁膜の前記斜面を覆う形状の配線を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項９】半導体基板のメモリセル領域にトランジス
タを形成する工程と、 前記トランジスタを覆う第１絶縁膜を前記半導体基板の
前記メモリセル領域とリファレンスセル領域に形成する
工程と、 第１下部電極、第１誘電体膜及び第１上部電極からなる
第１キャパシタを前記メモリセル領域の前記第１絶縁膜
上に形成する工程と、 第２下部電極、第２誘電体膜及び第２上部電極からなる
第２キャパシタを前記リファレンスセル領域の前記第１
絶縁膜上に形成する工程と、 前記第１キャパシタと前記第２キャパシタを覆う第２絶
縁膜を形成する工程と、 前記第２絶縁膜をパターニングして前記第２上部電極の
上にホールを形成する工程と、 前記ホール内と前記第２絶縁膜上に導電膜を形成する工
程と、 前記導電膜をパターニングすることにより、前記第２キ
ャパシタから第１方向の外側に延在する接続部と、第１
方向とは異なる第２方向で前記第２キャパシタからはみ
出す拡張部とを有する形状の配線を形成する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001071791A JP2002270788A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001071791A JP2002270788A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002270788A true JP2002270788A (ja) | 2002-09-20 |
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ID=18929468
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001071791A Pending JP2002270788A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6777736B2 (ja) |
| JP (1) | JP2002270788A (ja) |
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