JP2002258955A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 貫通電流を抑制した電圧制御回路を有する半
導体装置を提供する。 【解決手段】 レギュレータ２３は、内部電圧発生回路
の出力端子と接地端子の間に直列接続されたプルアップ
用トランジスタＱＰ２とプルダウン用トランジスタＱＮ
２を備えて、プルアップ用トランジスタＱＰ２とプルダ
ウン用トランジスタＱＮ２の接続ノードを制御電圧出力
端子Ｎ０として、内部電圧発生回路の出力電圧Ｖｐｐに
追随した制御電圧Ｖｒｅｇを出力するドライバ１を有す
る。制御電圧出力端子Ｎ０には、出力される制御電圧Ｖ
ｒｅｇを分圧する分圧回路２が設けられる。第１のオペ
アンプＯＰ１は、第１の基準電圧Ｖｒｅｆ１と分圧回路
２の出力の差に応じて、プルダウン用トランジスタＱＮ
２の電流駆動能力を制御する。第２のオペアンプＯＰ２
は、第２の基準電圧Ｖｒｅｆ２と分圧回路２の出力の差
に応じてプルアップ用トランジスタＱＰ２の電流駆動能
力を、プルダウン用トランジスタＱＮ２の電流駆動能力
とは逆方向に制御する。
導体装置を提供する。 【解決手段】 レギュレータ２３は、内部電圧発生回路
の出力端子と接地端子の間に直列接続されたプルアップ
用トランジスタＱＰ２とプルダウン用トランジスタＱＮ
２を備えて、プルアップ用トランジスタＱＰ２とプルダ
ウン用トランジスタＱＮ２の接続ノードを制御電圧出力
端子Ｎ０として、内部電圧発生回路の出力電圧Ｖｐｐに
追随した制御電圧Ｖｒｅｇを出力するドライバ１を有す
る。制御電圧出力端子Ｎ０には、出力される制御電圧Ｖ
ｒｅｇを分圧する分圧回路２が設けられる。第１のオペ
アンプＯＰ１は、第１の基準電圧Ｖｒｅｆ１と分圧回路
２の出力の差に応じて、プルダウン用トランジスタＱＮ
２の電流駆動能力を制御する。第２のオペアンプＯＰ２
は、第２の基準電圧Ｖｒｅｆ２と分圧回路２の出力の差
に応じてプルアップ用トランジスタＱＰ２の電流駆動能
力を、プルダウン用トランジスタＱＮ２の電流駆動能力
とは逆方向に制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、内部電圧発生回
路の出力電圧に追随した制御電圧を出力する電圧制御回
路を有する半導体装置に関する。
路の出力電圧に追随した制御電圧を出力する電圧制御回
路を有する半導体装置に関する。
【０００２】
【従来の技術】従来より、電気的書き換え可能な不揮発
性半導体メモリとして、ＥＥＰＲＯＭフラッシュメモリ
が知られている。ＥＥＰＲＯＭフラッシュメモリでは、
浮遊ゲートと制御ゲートが積層されたスタックゲート構
造のＭＩＳＦＥＴが不揮発性メモリセルとして用いら
れ、その浮遊ゲートの電荷蓄積状態に応じて２値データ
を記憶する。例えば、浮遊ゲートが電子を蓄積したしき
い値電圧の高い状態を“０”データ、浮遊ゲートの電子
を放出したしきい値電圧の低い状態を“１”データとす
る。
性半導体メモリとして、ＥＥＰＲＯＭフラッシュメモリ
が知られている。ＥＥＰＲＯＭフラッシュメモリでは、
浮遊ゲートと制御ゲートが積層されたスタックゲート構
造のＭＩＳＦＥＴが不揮発性メモリセルとして用いら
れ、その浮遊ゲートの電荷蓄積状態に応じて２値データ
を記憶する。例えば、浮遊ゲートが電子を蓄積したしき
い値電圧の高い状態を“０”データ、浮遊ゲートの電子
を放出したしきい値電圧の低い状態を“１”データとす
る。
【０００３】ＮＯＲ型メモリセルアレイの場合、行方向
のメモリセルのドレインがビット線に共通接続され、列
方向のメモリセルの制御ゲートがワード線に共通接続さ
れる。データ書き込みは、セルアレイの前記メモリセル
を一括消去した後に行われる。一括消去は、セルアレイ
の全ワード線に例えば−７Ｖ程度の負電圧を与え、共通
ソースに１０Ｖ程度の正電圧を与えて、浮遊ゲートの電
子を基板側にＦ−Ｎトンネリングにより放出させる。こ
れにより、全メモリセルはデータ“１”の消去状態にな
る。
のメモリセルのドレインがビット線に共通接続され、列
方向のメモリセルの制御ゲートがワード線に共通接続さ
れる。データ書き込みは、セルアレイの前記メモリセル
を一括消去した後に行われる。一括消去は、セルアレイ
の全ワード線に例えば−７Ｖ程度の負電圧を与え、共通
ソースに１０Ｖ程度の正電圧を与えて、浮遊ゲートの電
子を基板側にＦ−Ｎトンネリングにより放出させる。こ
れにより、全メモリセルはデータ“１”の消去状態にな
る。
【０００４】データ書き込みは、選択ワード線に１０Ｖ
程度の書き込み電圧を与え、ビット線にはデータ
“０”，“１”に応じてＶｄｄ，Ｖｓｓを与える。これ
により、“０”データが与えられたセルでは、ホットエ
レクトロンが浮遊ゲートに注入されてしきい値電圧が正
方向にシフトし、“１”データの場合にはしきい値電圧
の変化が生じない。データ読み出しは、選択ワード線に
読み出し電圧を与えて、セル電流の有無を検出すること
により行われる。
程度の書き込み電圧を与え、ビット線にはデータ
“０”，“１”に応じてＶｄｄ，Ｖｓｓを与える。これ
により、“０”データが与えられたセルでは、ホットエ
レクトロンが浮遊ゲートに注入されてしきい値電圧が正
方向にシフトし、“１”データの場合にはしきい値電圧
の変化が生じない。データ読み出しは、選択ワード線に
読み出し電圧を与えて、セル電流の有無を検出すること
により行われる。
【０００５】以上の動作において一般に、データ書き込
み時には、書き込み状態を確認するための書き込みベリ
ファイ読み出し動作が組み合わされる。即ち、書き込み
電圧印加とその後の書き込みベリファイ読み出し動作と
を繰り返すことにより、書き込み状態のしきい値電圧を
所定の分布内に追い込む。データ消去の場合も同様に、
消去電圧印加と消去ベリファイ読み出しを繰り返すこと
により、消去状態のしきい値電圧を所定の分布内に追い
込むことができる。
み時には、書き込み状態を確認するための書き込みベリ
ファイ読み出し動作が組み合わされる。即ち、書き込み
電圧印加とその後の書き込みベリファイ読み出し動作と
を繰り返すことにより、書き込み状態のしきい値電圧を
所定の分布内に追い込む。データ消去の場合も同様に、
消去電圧印加と消去ベリファイ読み出しを繰り返すこと
により、消去状態のしきい値電圧を所定の分布内に追い
込むことができる。
【０００６】以上のような書き込み、消去制御では、ワ
ード線等に対して、動作モードに応じて最適化された安
定な制御電圧を供給することが必要になる。具体的にそ
の様な制御電圧を発生するには、内部電源としての昇圧
回路の出力に基づいて、複数種の制御電圧を発生する電
圧制御回路（電圧レギュレータ）が用いられる（例え
ば、J.F.Dickson,“On-Chip High-Voltage Generatio
n in NMOS Integrated Circuits Using an Improved Vo
ltage Multiplier Technique", IEEE J.Solid-State Ci
rcuits, Vol.SC-11,No.3,pp.374-8,Jun.1976,A.Umeza
wa,et al.,“A 5V-Only Opereation 0.6μm Flash EEPR
OM with Row Decoder Scheme in Triple-Well Structur
e," IEEE J.Solid-State Circuits, Vol.27,No.11.pp.1
540-6,Nov.,1992）。
ード線等に対して、動作モードに応じて最適化された安
定な制御電圧を供給することが必要になる。具体的にそ
の様な制御電圧を発生するには、内部電源としての昇圧
回路の出力に基づいて、複数種の制御電圧を発生する電
圧制御回路（電圧レギュレータ）が用いられる（例え
ば、J.F.Dickson,“On-Chip High-Voltage Generatio
n in NMOS Integrated Circuits Using an Improved Vo
ltage Multiplier Technique", IEEE J.Solid-State Ci
rcuits, Vol.SC-11,No.3,pp.374-8,Jun.1976,A.Umeza
wa,et al.,“A 5V-Only Opereation 0.6μm Flash EEPR
OM with Row Decoder Scheme in Triple-Well Structur
e," IEEE J.Solid-State Circuits, Vol.27,No.11.pp.1
540-6,Nov.,1992）。
【０００７】図１８は、その様な従来の電圧レギュレー
タの構成を示している。ドライバ１は、昇圧回路から出
力される昇圧電圧Ｖｐｐがソースに供給されるプルアッ
プ用ＰＭＯＳトランジスタＱＰ２と、ソースが接地され
たプルダウン用ＮＭＯＳトランジスタＱＮ２の直列回路
を持つ。これらのＰＭＯＳトランジスタＱＰ２とＮＭＯ
ＳトランジスタＱＮ２の接続ノードＮ０が制御電圧Ｖｒ
ｅｇの出力端子である。
タの構成を示している。ドライバ１は、昇圧回路から出
力される昇圧電圧Ｖｐｐがソースに供給されるプルアッ
プ用ＰＭＯＳトランジスタＱＰ２と、ソースが接地され
たプルダウン用ＮＭＯＳトランジスタＱＮ２の直列回路
を持つ。これらのＰＭＯＳトランジスタＱＰ２とＮＭＯ
ＳトランジスタＱＮ２の接続ノードＮ０が制御電圧Ｖｒ
ｅｇの出力端子である。
【０００８】ＮＭＯＳトランジスタＱＮ２のゲートを制
御するのは、オペアンプＯＰ１である。ＰＭＯＳトラン
ジスタＱＰ２のゲートを制御するのは、オペアンプＯＰ
２とその出力により制御されるＮＭＯＳトランジスタＱ
Ｎ１及びこのＮＭＯＳトランジスタＱＮ１の電流源負荷
となるＰＭＯＳトランジスタＱＰ１である。ＰＭＯＳト
ランジスタＱＰ１とＱＰ２とはカレントミラー回路を構
成している。
御するのは、オペアンプＯＰ１である。ＰＭＯＳトラン
ジスタＱＰ２のゲートを制御するのは、オペアンプＯＰ
２とその出力により制御されるＮＭＯＳトランジスタＱ
Ｎ１及びこのＮＭＯＳトランジスタＱＮ１の電流源負荷
となるＰＭＯＳトランジスタＱＰ１である。ＰＭＯＳト
ランジスタＱＰ１とＱＰ２とはカレントミラー回路を構
成している。
【０００９】出力端子Ｎ０には、抵抗Ｒ１，Ｒ２，Ｒ３
及びスイッチングＮＭＯＳトランジスタＱＮ３を直列接
続してなる分圧回路２が設けられている。抵抗Ｒ１，Ｒ
２の接続ノードＮ１には、書き込み用制御信号ＰＲＯＧ
により制御されてノードＮ１を接地するためのＮＭＯＳ
トランジスタＱＮ４が接続されている。ＮＭＯＳトラン
ジスタＱＮ３のゲートは、ベリファイ読み出し用制御信
号ＶＲＦＹにより制御されて、これにより抵抗Ｒ３とＮ
ＭＯＳトランジスタＱＮ３の接続ノードＮ３が接地され
る。
及びスイッチングＮＭＯＳトランジスタＱＮ３を直列接
続してなる分圧回路２が設けられている。抵抗Ｒ１，Ｒ
２の接続ノードＮ１には、書き込み用制御信号ＰＲＯＧ
により制御されてノードＮ１を接地するためのＮＭＯＳ
トランジスタＱＮ４が接続されている。ＮＭＯＳトラン
ジスタＱＮ３のゲートは、ベリファイ読み出し用制御信
号ＶＲＦＹにより制御されて、これにより抵抗Ｒ３とＮ
ＭＯＳトランジスタＱＮ３の接続ノードＮ３が接地され
る。
【００１０】一方のオペアンプＯＰ２は、非反転入力端
子に基準電圧Ｖｒｅｆが与えられ、反転入力端子にノー
ドＮ１の電圧が帰還される。他方のオペアンプＯＰ１
は、反転入力端子に基準電圧Ｖｒｅｆが与えられ、非反
転入力端子にノードＮ１の電圧が帰還される。
子に基準電圧Ｖｒｅｆが与えられ、反転入力端子にノー
ドＮ１の電圧が帰還される。他方のオペアンプＯＰ１
は、反転入力端子に基準電圧Ｖｒｅｆが与えられ、非反
転入力端子にノードＮ１の電圧が帰還される。
【００１１】このレギュレータは、分圧回路２のノード
Ｎ１がオペアンプＯＰ１，ＯＰ２に入る基準電圧Ｖｒｅ
ｆに等しくなるように帰還制御がかかって、昇圧出力Ｖ
ｐｐに追随して安定な制御電圧Ｖｒｅｇを出力する。即
ち、書き込み制御電圧ＰＲＯＧが“Ｈ”になり、昇圧出
力Ｖｐｐが上昇を開始すると、当初は、分圧回路２のノ
ードＮ１の電圧は基準電圧Ｖｒｅｆより低い。このと
き、一方のオペアンプＯＰ２の出力は高く、他方のオペ
アンプＯＰ１の出力は低い。これにより、ＮＭＯＳトラ
ンジスタＱＮ１がオン、ＱＮ２がオフ状態になり、カレ
ントミラー回路により、ＰＭＯＳトランジスタＱＰ２に
プルアップ電流Ｉｕｐが流れる。
Ｎ１がオペアンプＯＰ１，ＯＰ２に入る基準電圧Ｖｒｅ
ｆに等しくなるように帰還制御がかかって、昇圧出力Ｖ
ｐｐに追随して安定な制御電圧Ｖｒｅｇを出力する。即
ち、書き込み制御電圧ＰＲＯＧが“Ｈ”になり、昇圧出
力Ｖｐｐが上昇を開始すると、当初は、分圧回路２のノ
ードＮ１の電圧は基準電圧Ｖｒｅｆより低い。このと
き、一方のオペアンプＯＰ２の出力は高く、他方のオペ
アンプＯＰ１の出力は低い。これにより、ＮＭＯＳトラ
ンジスタＱＮ１がオン、ＱＮ２がオフ状態になり、カレ
ントミラー回路により、ＰＭＯＳトランジスタＱＰ２に
プルアップ電流Ｉｕｐが流れる。
【００１２】出力端子Ｎ０の電圧が上昇すると、オペア
ンプＯＰ１，ＯＰ２の出力は逆方向に遷移し、ＮＭＯＳ
トランジスタＱＮ１がオフの方向に、従ってプルアップ
用ＰＭＯＳトランジスタＱＰ２がオフの方向に遷移す
る。これにより、プルアップ電流Ｉｕｐが減少し、ノー
ドＮ１の電圧が基準電圧Ｖｒｅｆになると、プルアップ
電流Ｉｕｐがゼロになって、出力制御電圧Ｖｒｅｇとし
て、昇圧電圧Ｖｐｐから少し下がった安定した書き込み
電圧が得られる。
ンプＯＰ１，ＯＰ２の出力は逆方向に遷移し、ＮＭＯＳ
トランジスタＱＮ１がオフの方向に、従ってプルアップ
用ＰＭＯＳトランジスタＱＰ２がオフの方向に遷移す
る。これにより、プルアップ電流Ｉｕｐが減少し、ノー
ドＮ１の電圧が基準電圧Ｖｒｅｆになると、プルアップ
電流Ｉｕｐがゼロになって、出力制御電圧Ｖｒｅｇとし
て、昇圧電圧Ｖｐｐから少し下がった安定した書き込み
電圧が得られる。
【００１３】書き込みが終了して、書き込み制御信号Ｐ
ＲＯＧが“Ｌ”、代わってベリファイ制御信号ＶＲＦＹ
が“Ｈ”になると、ノードＮ３が接地電位となり、ノー
ドＮ１の電圧は上昇する。これにより、ＮＭＯＳトラン
ジスタＱＮ２にプルダウン電流Ｉｄｎが流れる方向にオ
ペアンプＯＰ１，ＯＰ２が働く。そして、出力端子Ｎ０
の電圧を引き下げて、書き込み電圧より低いベリファイ
読み出し電圧が得られる。
ＲＯＧが“Ｌ”、代わってベリファイ制御信号ＶＲＦＹ
が“Ｈ”になると、ノードＮ３が接地電位となり、ノー
ドＮ１の電圧は上昇する。これにより、ＮＭＯＳトラン
ジスタＱＮ２にプルダウン電流Ｉｄｎが流れる方向にオ
ペアンプＯＰ１，ＯＰ２が働く。そして、出力端子Ｎ０
の電圧を引き下げて、書き込み電圧より低いベリファイ
読み出し電圧が得られる。
【００１４】
【発明が解決しようとする課題】図１８に示した電圧レ
ギュレータでは、オペアンプＯＰ１，ＯＰ２が入力オフ
セットのない理想的な特性を持つ場合には、ドライバ１
のＰＭＯＳトランジスタＱＰ２によるプルアップ電流Ｉ
ｕｐと、ＮＭＯＳトランジスタＱＮ２によるプルダウン
電流Ｉｄｎの特性は、図１９（ａ）のようになり、制御
電圧出力時の貫通電流Ｉｏｎは小さい。しかし、オペア
ンプＯＰ１，ＯＰ２が大きな入力オフセット電圧を持つ
場合には、その特性は図１９（ｂ）のようになり、大き
な貫通電流Ｉｏｎが流れる。
ギュレータでは、オペアンプＯＰ１，ＯＰ２が入力オフ
セットのない理想的な特性を持つ場合には、ドライバ１
のＰＭＯＳトランジスタＱＰ２によるプルアップ電流Ｉ
ｕｐと、ＮＭＯＳトランジスタＱＮ２によるプルダウン
電流Ｉｄｎの特性は、図１９（ａ）のようになり、制御
電圧出力時の貫通電流Ｉｏｎは小さい。しかし、オペア
ンプＯＰ１，ＯＰ２が大きな入力オフセット電圧を持つ
場合には、その特性は図１９（ｂ）のようになり、大き
な貫通電流Ｉｏｎが流れる。
【００１５】この様な貫通電流は、集積回路の消費電力
の増大をもたらす。また、昇圧出力Ｖｐｐを出す昇圧回
路の電流供給能力は一般に小さいから、レギュレータで
の貫通電流が大きいと昇圧回路の昇圧能力を制限するこ
とになる。この結果、昇圧出力Ｖｐｐやこれに追随して
作られる制御電圧Ｖｒｅｇの昇圧に時間がかかり、場合
によっては所望の制御電圧値を得ることができなくな
る。
の増大をもたらす。また、昇圧出力Ｖｐｐを出す昇圧回
路の電流供給能力は一般に小さいから、レギュレータで
の貫通電流が大きいと昇圧回路の昇圧能力を制限するこ
とになる。この結果、昇圧出力Ｖｐｐやこれに追随して
作られる制御電圧Ｖｒｅｇの昇圧に時間がかかり、場合
によっては所望の制御電圧値を得ることができなくな
る。
【００１６】この発明は、上記事情を考慮してなされた
もので、貫通電流を抑制した電圧制御回路を有する半導
体装置を提供することを目的としている。
もので、貫通電流を抑制した電圧制御回路を有する半導
体装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】この発明は、内部電圧発
生回路の出力電圧に追随する制御電圧を出力する電圧制
御回路を有する半導体装置において、前記電圧制御回路
は、前記内部電圧発生回路の出力端子と基準電位端子の
間に直列接続されたプルアップ用トランジスタとプルダ
ウン用トランジスタを備えて、前記プルアップ用トラン
ジスタとプルダウン用トランジスタの接続ノードを制御
電圧出力端子として前記内部電圧発生回路の出力電圧に
追随した制御電圧を出力するドライバと、前記制御電圧
出力端子に設けられて出力される制御電圧を分圧する分
圧回路と、第１の基準電圧と前記分圧回路の出力の差に
応じて前記プルダウン用トランジスタの電流駆動能力を
制御する第１のオペアンプと、第２の基準電圧と前記分
圧回路の出力の差に応じて前記プルアップ用トランジス
タの電流駆動能力を、前記プルダウン用トランジスタの
電流駆動能力とは逆方向に制御する第２のオペアンプ
と、を有することを特徴とする。
生回路の出力電圧に追随する制御電圧を出力する電圧制
御回路を有する半導体装置において、前記電圧制御回路
は、前記内部電圧発生回路の出力端子と基準電位端子の
間に直列接続されたプルアップ用トランジスタとプルダ
ウン用トランジスタを備えて、前記プルアップ用トラン
ジスタとプルダウン用トランジスタの接続ノードを制御
電圧出力端子として前記内部電圧発生回路の出力電圧に
追随した制御電圧を出力するドライバと、前記制御電圧
出力端子に設けられて出力される制御電圧を分圧する分
圧回路と、第１の基準電圧と前記分圧回路の出力の差に
応じて前記プルダウン用トランジスタの電流駆動能力を
制御する第１のオペアンプと、第２の基準電圧と前記分
圧回路の出力の差に応じて前記プルアップ用トランジス
タの電流駆動能力を、前記プルダウン用トランジスタの
電流駆動能力とは逆方向に制御する第２のオペアンプ
と、を有することを特徴とする。
【００１８】この発明はまた、内部電圧発生回路の出力
電圧に追随する制御電圧を出力する電圧制御回路を有す
る半導体装置において、前記電圧制御回路は、前記内部
電圧発生回路の出力端子と基準電位端子の間に直列接続
されたプルアップ用トランジスタとプルダウン用トラン
ジスタを備えて、前記プルアップ用トランジスタとプル
ダウン用トランジスタの接続ノードを制御電圧出力端子
として前記内部電圧発生回路の出力電圧に追随した制御
電圧を出力するドライバと、前記制御電圧出力端子に設
けられて出力される制御電圧を分圧して第１の分圧出力
と第２の分圧出力を得る分圧回路と、基準電圧と前記分
圧回路の第１の分圧出力の差に応じて前記プルダウン用
トランジスタの電流駆動能力を制御する第１のオペアン
プと、前記基準電圧と前記分圧回路の第２の分圧出力の
差に応じて前記プルアップ用トランジスタの電流駆動能
力を、前記プルダウン用トランジスタの電流駆動能力と
は逆方向に制御する第２のオペアンプと、を有すること
を特徴とする。
電圧に追随する制御電圧を出力する電圧制御回路を有す
る半導体装置において、前記電圧制御回路は、前記内部
電圧発生回路の出力端子と基準電位端子の間に直列接続
されたプルアップ用トランジスタとプルダウン用トラン
ジスタを備えて、前記プルアップ用トランジスタとプル
ダウン用トランジスタの接続ノードを制御電圧出力端子
として前記内部電圧発生回路の出力電圧に追随した制御
電圧を出力するドライバと、前記制御電圧出力端子に設
けられて出力される制御電圧を分圧して第１の分圧出力
と第２の分圧出力を得る分圧回路と、基準電圧と前記分
圧回路の第１の分圧出力の差に応じて前記プルダウン用
トランジスタの電流駆動能力を制御する第１のオペアン
プと、前記基準電圧と前記分圧回路の第２の分圧出力の
差に応じて前記プルアップ用トランジスタの電流駆動能
力を、前記プルダウン用トランジスタの電流駆動能力と
は逆方向に制御する第２のオペアンプと、を有すること
を特徴とする。
【００１９】この発明による電圧制御回路では、プルア
ップ用トランジスタとプルダウン用トランジスタの電流
駆動能力制御を行う二つのオペアンプに対して、異なる
基準電圧を与え、或いは異なる分圧出力を帰還するよう
にしている。これにより、二つのオペアンプに入力オフ
セット電圧があったとしても、プルアップ用トランジス
タとプルダウン用トランジスタに貫通電流が流れない条
件で制御電圧を発生することが可能になる。
ップ用トランジスタとプルダウン用トランジスタの電流
駆動能力制御を行う二つのオペアンプに対して、異なる
基準電圧を与え、或いは異なる分圧出力を帰還するよう
にしている。これにより、二つのオペアンプに入力オフ
セット電圧があったとしても、プルアップ用トランジス
タとプルダウン用トランジスタに貫通電流が流れない条
件で制御電圧を発生することが可能になる。
【００２０】この発明において、電圧制御回路のドライ
バは例えば、プルアップ用トランジスタとしての第１の
ＰＭＯＳトランジスタと、第１のオペアンプの出力によ
りゲートが制御される、プルダウン用トランジスタとし
ての第１のＮＭＯＳトランジスタと、第２のオペアンプ
の出力によりゲートが制御される第２のＮＭＯＳトラン
ジスタと、この第２のＮＭＯＳトランジスタと内部電圧
発生回路の出力端子との間に接続されて、第１のＰＭＯ
Ｓトランジスタの電流を決定するカレントミラーを構成
する第２のＰＭＯＳトランジスタとを備えて構成され
る。
バは例えば、プルアップ用トランジスタとしての第１の
ＰＭＯＳトランジスタと、第１のオペアンプの出力によ
りゲートが制御される、プルダウン用トランジスタとし
ての第１のＮＭＯＳトランジスタと、第２のオペアンプ
の出力によりゲートが制御される第２のＮＭＯＳトラン
ジスタと、この第２のＮＭＯＳトランジスタと内部電圧
発生回路の出力端子との間に接続されて、第１のＰＭＯ
Ｓトランジスタの電流を決定するカレントミラーを構成
する第２のＰＭＯＳトランジスタとを備えて構成され
る。
【００２１】また、この様なドライバ構成において、二
つのオペアンプに対して互いに異なる第１及び第２の基
準電圧を用いる方式の場合、第１の基準電圧は第２の基
準電圧より高く設定され、第１のオペアンプでは、第１
の基準電圧が反転入力端子に、分圧回路の出力が非反転
入力端子にそれぞれ入力され、第２のオペアンプでは、
第２の基準電圧が非反転入力端子に、分圧回路の出力が
反転入力端子にそれぞれ入力されるようにすればよい。
つのオペアンプに対して互いに異なる第１及び第２の基
準電圧を用いる方式の場合、第１の基準電圧は第２の基
準電圧より高く設定され、第１のオペアンプでは、第１
の基準電圧が反転入力端子に、分圧回路の出力が非反転
入力端子にそれぞれ入力され、第２のオペアンプでは、
第２の基準電圧が非反転入力端子に、分圧回路の出力が
反転入力端子にそれぞれ入力されるようにすればよい。
【００２２】更に、上述のドライバ構成において、二つ
のオペアンプに共通の基準電圧を用いる方式の場合は、
第１の分圧出力は第２の分圧出力より低く設定され、第
１のオペアンプでは、基準電圧が反転入力端子に、分圧
回路の第１の分圧出力が非反転入力端子にそれぞれ入力
され、第２のオペアンプでは、基準電圧が非反転入力端
子に、分圧回路の第２の分圧出力が反転入力端子にそれ
ぞれ入力されるようにすればよい。
のオペアンプに共通の基準電圧を用いる方式の場合は、
第１の分圧出力は第２の分圧出力より低く設定され、第
１のオペアンプでは、基準電圧が反転入力端子に、分圧
回路の第１の分圧出力が非反転入力端子にそれぞれ入力
され、第２のオペアンプでは、基準電圧が非反転入力端
子に、分圧回路の第２の分圧出力が反転入力端子にそれ
ぞれ入力されるようにすればよい。
【００２３】この発明において、内部電圧発生回路は例
えば、電源電圧を昇圧する昇圧回路により構成される。
えば、電源電圧を昇圧する昇圧回路により構成される。
【００２４】この発明において、第１及び第２の基準電
圧はその絶対値よりも差が重要である。従ってこれらの
基準電圧を発生するには、別々の基準電圧発生回路を用
いず、第１の基準電圧の出力端子と第２の基準電圧の出
力端子とを持つ一つの基準電圧発生回路を用いることが
好ましい。またこの様な基準電圧発生回路として例え
ば、第３の基準電圧を出力する第１の基準電圧発生部
と、この第１の基準電圧発生部から出力される第３の基
準電圧に基づいて第１及び第２の基準電圧を生成する第
２の基準電圧発生部とを備えて構成することができる。
圧はその絶対値よりも差が重要である。従ってこれらの
基準電圧を発生するには、別々の基準電圧発生回路を用
いず、第１の基準電圧の出力端子と第２の基準電圧の出
力端子とを持つ一つの基準電圧発生回路を用いることが
好ましい。またこの様な基準電圧発生回路として例え
ば、第３の基準電圧を出力する第１の基準電圧発生部
と、この第１の基準電圧発生部から出力される第３の基
準電圧に基づいて第１及び第２の基準電圧を生成する第
２の基準電圧発生部とを備えて構成することができる。
【００２５】この発明は具体的には、不揮発性半導体メ
モリに適用される。この場合不揮発性半導体メモリは、
電気的書き換え可能な不揮発性メモリセルが配列された
メモリセルアレイと、このメモリセルアレイのワード線
を選択して前記電圧制御回路から出力される制御電圧に
より駆動するロウデコーダ／ワード線ドライバと、前記
メモリセルアレイから読み出されるデータをセンスする
センスアンプ回路と、前記メモリセルアレイに書き込む
データを保持するデータラッチ回路と、を備えて構成さ
れる。
モリに適用される。この場合不揮発性半導体メモリは、
電気的書き換え可能な不揮発性メモリセルが配列された
メモリセルアレイと、このメモリセルアレイのワード線
を選択して前記電圧制御回路から出力される制御電圧に
より駆動するロウデコーダ／ワード線ドライバと、前記
メモリセルアレイから読み出されるデータをセンスする
センスアンプ回路と、前記メモリセルアレイに書き込む
データを保持するデータラッチ回路と、を備えて構成さ
れる。
【００２６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明を適用した
ＮＯＲ型のＥＥＰＲＯＭフラッシュメモリの構成を示
す。メモリセルアレイ１１は、図２に示すように、複数
個のメモリセルＭＣをマトリクス配列して構成される。
メモリセルＭＣは、図３に示すように、浮遊ゲート３３
と制御ゲート３４が積層されたスタックゲート構造のＭ
ＯＳＦＥＴである。列方向に並ぶメモリセルＭＣのドレ
インは共通にビット線ＢＬに接続され、行方向に並ぶメ
モリセルＭＣの制御ゲートは共通にワード線ＷＬに接続
される。ソースは共通ソース線ＳＬに接続される。
の実施の形態を説明する。図１は、この発明を適用した
ＮＯＲ型のＥＥＰＲＯＭフラッシュメモリの構成を示
す。メモリセルアレイ１１は、図２に示すように、複数
個のメモリセルＭＣをマトリクス配列して構成される。
メモリセルＭＣは、図３に示すように、浮遊ゲート３３
と制御ゲート３４が積層されたスタックゲート構造のＭ
ＯＳＦＥＴである。列方向に並ぶメモリセルＭＣのドレ
インは共通にビット線ＢＬに接続され、行方向に並ぶメ
モリセルＭＣの制御ゲートは共通にワード線ＷＬに接続
される。ソースは共通ソース線ＳＬに接続される。
【００２７】メモリセルアレイ１１のビット線ＢＬは、
カラムゲート１２を介して、読み出されるデータをセン
スするセンスアンプ回路１４及び書き込むべきデータを
保持するデータラッチ回路１４２に接続される。センス
アンプ回路１４及びデータラッチ回路１５はＩ／Ｏバッ
ファ１６に接続される。
カラムゲート１２を介して、読み出されるデータをセン
スするセンスアンプ回路１４及び書き込むべきデータを
保持するデータラッチ回路１４２に接続される。センス
アンプ回路１４及びデータラッチ回路１５はＩ／Ｏバッ
ファ１６に接続される。
【００２８】メモリセルアレイ１１のワード線の選択及
び駆動を行うのが、ロウデコーダ／ワード線駆動回路１
３である。外部アドレスは、アドレスバッファ１７に保
持されて、カラムデコーダ１８及びロウデコーダ／ワー
ド線駆動回路１３に供給される。
び駆動を行うのが、ロウデコーダ／ワード線駆動回路１
３である。外部アドレスは、アドレスバッファ１７に保
持されて、カラムデコーダ１８及びロウデコーダ／ワー
ド線駆動回路１３に供給される。
【００２９】内部電圧発生回路２１は、書き込み時に選
択された制御ゲート線に供給される書き込み電圧、デー
タ消去時にウェルに供給される消去電圧等の各種制御電
圧を発生する回路である。この内部電圧発生回路２１か
ら発生される書き込み用の昇圧電圧Ｖｐｐは電圧レギュ
レータ２３に入り、昇圧電圧Ｖｐｐに追随する制御電圧
を発生して、これをロウデコーダ／ワード線駆動回路１
３に供給する。電圧レギュレータ２３には、基準電圧発
生回路２２からの基準電圧が入力される。
択された制御ゲート線に供給される書き込み電圧、デー
タ消去時にウェルに供給される消去電圧等の各種制御電
圧を発生する回路である。この内部電圧発生回路２１か
ら発生される書き込み用の昇圧電圧Ｖｐｐは電圧レギュ
レータ２３に入り、昇圧電圧Ｖｐｐに追随する制御電圧
を発生して、これをロウデコーダ／ワード線駆動回路１
３に供給する。電圧レギュレータ２３には、基準電圧発
生回路２２からの基準電圧が入力される。
【００３０】コントローラ２０は、コマンドレジスタ１
９に取り込まれるコマンドに基づいて、データ書き込み
とその後のベリファイ読み出し動作更に、データ消去と
その後のベリファイ読み出し等を制御する。
９に取り込まれるコマンドに基づいて、データ書き込み
とその後のベリファイ読み出し動作更に、データ消去と
その後のベリファイ読み出し等を制御する。
【００３１】図４は、各動作モードの電圧関係を示して
いる。データ消去は、メモリセルアレイ１１に対して一
括消去が行われる。データ消去時は、全ワード線ＷＬに
−７Ｖ、ソース線ＳＬに１０Ｖを与え、ビット線をフロ
ーティングとする。これにより、浮遊ゲートの電子がＦ
−Ｎトンネリングにより基板に放出され、しきい値電圧
の低い消去状態になる。図５は、データ“０”，“１”
のメモリセルのしきい値分布を電流−電圧特性で示して
おり、しきい値電圧の低いデータ“１”が消去状態であ
る。
いる。データ消去は、メモリセルアレイ１１に対して一
括消去が行われる。データ消去時は、全ワード線ＷＬに
−７Ｖ、ソース線ＳＬに１０Ｖを与え、ビット線をフロ
ーティングとする。これにより、浮遊ゲートの電子がＦ
−Ｎトンネリングにより基板に放出され、しきい値電圧
の低い消去状態になる。図５は、データ“０”，“１”
のメモリセルのしきい値分布を電流−電圧特性で示して
おり、しきい値電圧の低いデータ“１”が消去状態であ
る。
【００３２】データ書き込みは、選択ワード線ＷＬに９
Ｖの書き込み電圧を印加し、ビット線ＢＬにデータ
“０”，“１”に応じて、Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖ
を与える。これにより、“０”データが与えられたメモ
リセルでは、ホットエレクトロンが浮遊ゲートに注入さ
れて、図５に示すしきい値電圧の高い“０”データ状態
になる。
Ｖの書き込み電圧を印加し、ビット線ＢＬにデータ
“０”，“１”に応じて、Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖ
を与える。これにより、“０”データが与えられたメモ
リセルでは、ホットエレクトロンが浮遊ゲートに注入さ
れて、図５に示すしきい値電圧の高い“０”データ状態
になる。
【００３３】データ読み出しは、選択ワード線に、図５
に示す読み出し電圧Ｖｒとして例えば５Ｖを与えて、メ
モリセルのオン、オフを検出することにより行われる。
図５に示すＶｐｖ，Ｖｅｖは、それぞれ書き込みベリフ
ァイ読み出し電圧、消去ベリファイ読み出し電圧を示し
ている。データ書き込み及び消去は、それぞれ書き込み
及び消去パルス電圧の印加とベリファイ読み出しを交互
に繰り返して、所定のしきい値分布に追い込むという制
御が行われる。
に示す読み出し電圧Ｖｒとして例えば５Ｖを与えて、メ
モリセルのオン、オフを検出することにより行われる。
図５に示すＶｐｖ，Ｖｅｖは、それぞれ書き込みベリフ
ァイ読み出し電圧、消去ベリファイ読み出し電圧を示し
ている。データ書き込み及び消去は、それぞれ書き込み
及び消去パルス電圧の印加とベリファイ読み出しを交互
に繰り返して、所定のしきい値分布に追い込むという制
御が行われる。
【００３４】データ書き込み時に、内部電圧発生回路２
１の昇圧出力Ｖｐｐに基づいて、書き込み電圧やその後
のベリファイ読み出し電圧を発生するのが、レギュレー
タ２３である。従って内部電圧発生回路２１及びレギュ
レータ２３は、図６に示すように、制御信号が入って、
図７に示すような制御電圧Ｖｒｅｇを発生する。昇圧イ
ネーブル信号ＶＰＰＥ、レギュレータイネーブル信号Ｒ
ＥＧＥ、書き込み制御信号ＰＲＯＧが立ち上がると（時
刻ｔ０）、Ｖｄｄ＝５Ｖから立ち上がる昇圧出力Ｖｐｐ
とこれに追随する制御電圧Ｖｒｅｇが発生される。この
制御電圧Ｖｒｅｇが選択ワード線に与えられる書き込み
電圧となる。昇圧出力Ｖｐｐは約１０Ｖであり、制御電
圧Ｖｒｅｇは約９Ｖとなる。
１の昇圧出力Ｖｐｐに基づいて、書き込み電圧やその後
のベリファイ読み出し電圧を発生するのが、レギュレー
タ２３である。従って内部電圧発生回路２１及びレギュ
レータ２３は、図６に示すように、制御信号が入って、
図７に示すような制御電圧Ｖｒｅｇを発生する。昇圧イ
ネーブル信号ＶＰＰＥ、レギュレータイネーブル信号Ｒ
ＥＧＥ、書き込み制御信号ＰＲＯＧが立ち上がると（時
刻ｔ０）、Ｖｄｄ＝５Ｖから立ち上がる昇圧出力Ｖｐｐ
とこれに追随する制御電圧Ｖｒｅｇが発生される。この
制御電圧Ｖｒｅｇが選択ワード線に与えられる書き込み
電圧となる。昇圧出力Ｖｐｐは約１０Ｖであり、制御電
圧Ｖｒｅｇは約９Ｖとなる。
【００３５】その後、書き込み制御信号ＰＲＯＧが
“Ｌ”になり、ベリファイ制御信号ＶＲＦＹが“Ｈ”に
なると（時刻ｔ１）、レギュレータ２３の出力する制御
電圧Ｆｒｅｇが低下し、これが選択ワード線に与えられ
るベリファイ読み出し用の電圧約７Ｖとなる。更に、ベ
リファイ制御信号ＶＲＦＹが“Ｌ”になると（時刻ｔ
２）、レギュレータ２３の出力は５Ｖに戻る。
“Ｌ”になり、ベリファイ制御信号ＶＲＦＹが“Ｈ”に
なると（時刻ｔ１）、レギュレータ２３の出力する制御
電圧Ｆｒｅｇが低下し、これが選択ワード線に与えられ
るベリファイ読み出し用の電圧約７Ｖとなる。更に、ベ
リファイ制御信号ＶＲＦＹが“Ｌ”になると（時刻ｔ
２）、レギュレータ２３の出力は５Ｖに戻る。
【００３６】内部電圧発生回路２１は、具体的には図８
に示すような、電源電圧Ｖｄｄを昇圧する昇圧回路を含
む。昇圧回路本体８１は、整流用トランジスタＱＮ１
２，ＱＮ１３とキャパシタＣ１，Ｃ２を用いて構成され
るチャージポンプ回路であり、キャパシタの端子はリン
グオシレータ８２により駆動される。昇圧出力端子に
は、電圧リミッタ回路８３が設けられて、一定の昇圧出
力Ｖｐｐが得られるようになっている。
に示すような、電源電圧Ｖｄｄを昇圧する昇圧回路を含
む。昇圧回路本体８１は、整流用トランジスタＱＮ１
２，ＱＮ１３とキャパシタＣ１，Ｃ２を用いて構成され
るチャージポンプ回路であり、キャパシタの端子はリン
グオシレータ８２により駆動される。昇圧出力端子に
は、電圧リミッタ回路８３が設けられて、一定の昇圧出
力Ｖｐｐが得られるようになっている。
【００３７】図９は、この実施の形態に用いられるレギ
ュレータ２３の構成を示している。図１８に示した従来
のレギュレータと基本的な構成は同様であり、プルアッ
プ用ＰＭＯＳトランジスタＱＰ２とプルダウン用ＮＭＯ
ＳトランジスタＱＮ２を持つドライバ１と、その出力制
御電圧を分割する抵抗分圧回路２と、この分圧回路２の
出力を帰還してドライバ２の制御を行うオペアンプＯＰ
１，ＯＰ２を有する。
ュレータ２３の構成を示している。図１８に示した従来
のレギュレータと基本的な構成は同様であり、プルアッ
プ用ＰＭＯＳトランジスタＱＰ２とプルダウン用ＮＭＯ
ＳトランジスタＱＮ２を持つドライバ１と、その出力制
御電圧を分割する抵抗分圧回路２と、この分圧回路２の
出力を帰還してドライバ２の制御を行うオペアンプＯＰ
１，ＯＰ２を有する。
【００３８】ＮＭＯＳトランジスタＱＮ２，ＰＭＯＳト
ランジスタＱＰ２の電流駆動能力を制御するのがそれぞ
れ、オペアンプＯＰ１，ＯＰ２である。一方のオペアン
プＯＰ１の出力は直接ＮＭＯＳトランジスタＱＮ２のゲ
ートを制御する。他方のオペアンプＯＰ２の出力は、Ｎ
ＭＯＳトランジスタＱＮ１のゲートを制御する。このＮ
ＭＯＳトランジスタＱＮ１の電流源負荷となるＰＭＯＳ
トランジスタＱＰ１とＰＭＯＳトランジスタＱＰ２とは
カレントミラー回路を構成しており、従ってＮＭＯＳト
ランジスタＱＮ１の電流駆動能力を制御することにより
ＰＭＯＳトランジスタＱＰ２の電流が制御されるように
なっている。
ランジスタＱＰ２の電流駆動能力を制御するのがそれぞ
れ、オペアンプＯＰ１，ＯＰ２である。一方のオペアン
プＯＰ１の出力は直接ＮＭＯＳトランジスタＱＮ２のゲ
ートを制御する。他方のオペアンプＯＰ２の出力は、Ｎ
ＭＯＳトランジスタＱＮ１のゲートを制御する。このＮ
ＭＯＳトランジスタＱＮ１の電流源負荷となるＰＭＯＳ
トランジスタＱＰ１とＰＭＯＳトランジスタＱＰ２とは
カレントミラー回路を構成しており、従ってＮＭＯＳト
ランジスタＱＮ１の電流駆動能力を制御することにより
ＰＭＯＳトランジスタＱＰ２の電流が制御されるように
なっている。
【００３９】ドライバ１の出力端子Ｎ０には、抵抗Ｒ
１，Ｒ２，Ｒ３及びスイッチングＮＭＯＳトランジスタ
ＱＮ３を直列接続してなる分圧回路２が設けられてい
る。抵抗Ｒ１，Ｒ２の接続ノードＮ１には、書き込み用
制御信号ＰＲＯＧにより制御されてノードＮ１を接地す
るためのＮＭＯＳトランジスタＱＮ４が接続されてい
る。ＮＭＯＳトランジスタＱＮ３のゲートは、ベリファ
イ読み出し用制御信号ＶＲＦＹにより制御されて、これ
により抵抗Ｒ３とＮＭＯＳトランジスタＱＮ３の接続ノ
ードＮ３が接地される。
１，Ｒ２，Ｒ３及びスイッチングＮＭＯＳトランジスタ
ＱＮ３を直列接続してなる分圧回路２が設けられてい
る。抵抗Ｒ１，Ｒ２の接続ノードＮ１には、書き込み用
制御信号ＰＲＯＧにより制御されてノードＮ１を接地す
るためのＮＭＯＳトランジスタＱＮ４が接続されてい
る。ＮＭＯＳトランジスタＱＮ３のゲートは、ベリファ
イ読み出し用制御信号ＶＲＦＹにより制御されて、これ
により抵抗Ｒ３とＮＭＯＳトランジスタＱＮ３の接続ノ
ードＮ３が接地される。
【００４０】この実施の形態のレギュレータが図１８の
構成と異なる点は、オペアンプＯＰ１の反転入力端子に
入る基準電圧Ｖｒｅｆ１と、オペアンプＯＰ２の非反転
入力端子に入る基準電圧Ｖｒｅｆ２とが異なり、Ｖｒｅ
ｆ１がＶｒｅｆ２より僅かに高い値に設定されているこ
とである。分圧回路２の抵抗Ｒ１，Ｒ２の接続ノードＮ
１の分圧出力がオペアンプＯＰ１，ＯＰ２のそれぞれ非
反転入力端子、反転入力端子に帰還されることは図１８
と同じである。
構成と異なる点は、オペアンプＯＰ１の反転入力端子に
入る基準電圧Ｖｒｅｆ１と、オペアンプＯＰ２の非反転
入力端子に入る基準電圧Ｖｒｅｆ２とが異なり、Ｖｒｅ
ｆ１がＶｒｅｆ２より僅かに高い値に設定されているこ
とである。分圧回路２の抵抗Ｒ１，Ｒ２の接続ノードＮ
１の分圧出力がオペアンプＯＰ１，ＯＰ２のそれぞれ非
反転入力端子、反転入力端子に帰還されることは図１８
と同じである。
【００４１】図９のレギュレータ２３のもう一つ特徴的
な点は、二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を発生
するために、それぞれ別個の基準電圧発生回路を用意せ
ず、図１２に示したように、主要部が一体であって二つ
の基準電圧出力端子を持つ一つの基準電圧発生回路２２
を用いている点である。この点については更に後述す
る。
な点は、二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を発生
するために、それぞれ別個の基準電圧発生回路を用意せ
ず、図１２に示したように、主要部が一体であって二つ
の基準電圧出力端子を持つ一つの基準電圧発生回路２２
を用いている点である。この点については更に後述す
る。
【００４２】オペアンプＯＰ１，ＯＰ２は、具体的には
図１０に示すように、ＰＭＯＳトランジスタＱＰ２１，
ＱＰ２２からなるカレントミラーと、ＮＭＯＳトランジ
スタＱＮ２１，ＱＮ２２からなるドライバを持つＣＭＯ
Ｓカレントミラー型アンプである。ドライバトランジス
タＱＮ２１，ＱＭ２２の共通ソースは電流源Ｉ０を介し
て接地され、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２
の共通ソースは、活性化用ＰＭＯＳトランジスタＱＰ２
０を介して電源に接続される。イネーブル信号ＲＥＧＥ
は、インバータＩＮＶ１１を介して活性化用ＰＭＯＳト
ランジスタＱＰ２０のゲートに入り、また出力端子をリ
セットするためのＮＭＯＳトランジスタＱＮ２３に入
る。
図１０に示すように、ＰＭＯＳトランジスタＱＰ２１，
ＱＰ２２からなるカレントミラーと、ＮＭＯＳトランジ
スタＱＮ２１，ＱＮ２２からなるドライバを持つＣＭＯ
Ｓカレントミラー型アンプである。ドライバトランジス
タＱＮ２１，ＱＭ２２の共通ソースは電流源Ｉ０を介し
て接地され、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２
の共通ソースは、活性化用ＰＭＯＳトランジスタＱＰ２
０を介して電源に接続される。イネーブル信号ＲＥＧＥ
は、インバータＩＮＶ１１を介して活性化用ＰＭＯＳト
ランジスタＱＰ２０のゲートに入り、また出力端子をリ
セットするためのＮＭＯＳトランジスタＱＮ２３に入
る。
【００４３】この実施の形態のレギュレータ２３は、上
述のように二つの異なる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ
２により制御されるようにしているから、そのプルアッ
プ電流Ｉｕｐとプルダウン電流Ｉｄｎの特性は、図１１
のようになる。即ち、プルアップ電流Ｉｕｐは、基準電
圧Ｖｒｅｆ２で決まる出力電圧Ｖｏｕｔ１でゼロにな
り、プルダウン電流Ｉｄｎは、基準電圧Ｖｒｅｆ２より
高い基準電圧Ｖｒｅｆ１で決まる出力電圧Ｖｏｕｔ２で
ゼロになる。
述のように二つの異なる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ
２により制御されるようにしているから、そのプルアッ
プ電流Ｉｕｐとプルダウン電流Ｉｄｎの特性は、図１１
のようになる。即ち、プルアップ電流Ｉｕｐは、基準電
圧Ｖｒｅｆ２で決まる出力電圧Ｖｏｕｔ１でゼロにな
り、プルダウン電流Ｉｄｎは、基準電圧Ｖｒｅｆ２より
高い基準電圧Ｖｒｅｆ１で決まる出力電圧Ｖｏｕｔ２で
ゼロになる。
【００４４】具体的に例えば、書き込み制御信号ＰＲＯ
Ｇが“Ｈ”であって、分圧回路２のノードＮ２が接地さ
れている状態を考える。出力制御電圧Ｖｒｅｇが小さい
間は、オペアンプＯＰ２によりＮＭＯＳトランジスタＱ
Ｎ１がオン駆動され、ＰＭＯＳトランジスタＱＰ２によ
りプルアップ電流Ｉｕｐが流れる。従って、昇圧出力Ｖ
ｐｐの上昇に追随して制御電圧Ｖｒｅｇも上昇する。出
力制御電圧Ｖｒｅｇが上昇すると、オペアンプＯＰ２の
出力は下がり、Ｖｏｕｔ１＝Ｖｒｅｆ２・（Ｒ１＋Ｒ
２）／Ｒ２になると、ＮＭＯＳトランジスタＱＮ１がオ
フになって、プルアップ電流Ｉｕｐはゼロになり、上昇
は止まる。
Ｇが“Ｈ”であって、分圧回路２のノードＮ２が接地さ
れている状態を考える。出力制御電圧Ｖｒｅｇが小さい
間は、オペアンプＯＰ２によりＮＭＯＳトランジスタＱ
Ｎ１がオン駆動され、ＰＭＯＳトランジスタＱＰ２によ
りプルアップ電流Ｉｕｐが流れる。従って、昇圧出力Ｖ
ｐｐの上昇に追随して制御電圧Ｖｒｅｇも上昇する。出
力制御電圧Ｖｒｅｇが上昇すると、オペアンプＯＰ２の
出力は下がり、Ｖｏｕｔ１＝Ｖｒｅｆ２・（Ｒ１＋Ｒ
２）／Ｒ２になると、ＮＭＯＳトランジスタＱＮ１がオ
フになって、プルアップ電流Ｉｕｐはゼロになり、上昇
は止まる。
【００４５】この間、オペアンプＯＰ１は出力は低レベ
ルであって、プルダウン電流Ｉｄｎは流れない。制御電
圧Ｖｒｅｇが更に上昇して、Ｖｏｕｔ２＝Ｖｒｅｆ１・
（Ｒ１＋Ｒ２）／Ｒ２を越えると、オペアンプＯＰ１の
出力が上昇してＮＭＯＳトランジスタＱＮ２がオン駆動
され、プルダウン電流Ｉｄｎが流れ始める。
ルであって、プルダウン電流Ｉｄｎは流れない。制御電
圧Ｖｒｅｇが更に上昇して、Ｖｏｕｔ２＝Ｖｒｅｆ１・
（Ｒ１＋Ｒ２）／Ｒ２を越えると、オペアンプＯＰ１の
出力が上昇してＮＭＯＳトランジスタＱＮ２がオン駆動
され、プルダウン電流Ｉｄｎが流れ始める。
【００４６】この様に、この実施の形態のレギュレータ
２３では、二種の異なる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ
２を用いることにより、プルアップ用ＮＭＯＳトランジ
スタＱＰ２とプルダウン用ＮＭＯＳトランジスタＱＮ２
が同時にオンしないようにしている。従って、オペアン
プＯＰ１，ＯＰ２に僅かの入力オフセット電圧があった
としても、図１９（ａ）に示す理想状態になることはあ
っても、図１９（ｂ）に示すような大きな貫通電流が流
れる事態は確実に防止される。即ち、ドライバ２での貫
通電流をほぼゼロにすることができ、この結果として昇
圧出力の昇圧時間を短縮することができる。これによ
り、ＥＥＰＲＯＭフラッシュメモリの書き込み時間の短
縮、ひいては消費電力の低減が可能になる。
２３では、二種の異なる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ
２を用いることにより、プルアップ用ＮＭＯＳトランジ
スタＱＰ２とプルダウン用ＮＭＯＳトランジスタＱＮ２
が同時にオンしないようにしている。従って、オペアン
プＯＰ１，ＯＰ２に僅かの入力オフセット電圧があった
としても、図１９（ａ）に示す理想状態になることはあ
っても、図１９（ｂ）に示すような大きな貫通電流が流
れる事態は確実に防止される。即ち、ドライバ２での貫
通電流をほぼゼロにすることができ、この結果として昇
圧出力の昇圧時間を短縮することができる。これによ
り、ＥＥＰＲＯＭフラッシュメモリの書き込み時間の短
縮、ひいては消費電力の低減が可能になる。
【００４７】この実施の形態において、プルアップ用Ｐ
ＭＯＳトランジスタＱＰ２とプルダウン用ＮＭＯＳトラ
ンジスタＱＮ２が共にオフである不定出力範囲は、回路
動作の安定のためにはできる限り小さい方がよい。この
意味で、二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２は例え
ば、約１０ｍＶ程度の僅かの差を持つように設定され
る。
ＭＯＳトランジスタＱＰ２とプルダウン用ＮＭＯＳトラ
ンジスタＱＮ２が共にオフである不定出力範囲は、回路
動作の安定のためにはできる限り小さい方がよい。この
意味で、二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２は例え
ば、約１０ｍＶ程度の僅かの差を持つように設定され
る。
【００４８】従ってこの実施の形態では、二つの基準電
圧Ｖｒｅｆ１，Ｖｒｅｆ２はそれらの絶対値の安定性よ
りも、差の安定性が重要である。このような観点から、
前述のように、二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２
を一つの基準電圧発生回路２２により発生させるように
している。この様にすれば、基準電圧発生回路２２にプ
ロセス等に起因するばらつきがあったとしても、基準電
圧Ｖｒｅｆ１，Ｖｒｅｆ２が連動して小さく、或いは大
きくなり、その差分を一定に保つことができる。
圧Ｖｒｅｆ１，Ｖｒｅｆ２はそれらの絶対値の安定性よ
りも、差の安定性が重要である。このような観点から、
前述のように、二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２
を一つの基準電圧発生回路２２により発生させるように
している。この様にすれば、基準電圧発生回路２２にプ
ロセス等に起因するばらつきがあったとしても、基準電
圧Ｖｒｅｆ１，Ｖｒｅｆ２が連動して小さく、或いは大
きくなり、その差分を一定に保つことができる。
【００４９】具体的にこの様な基準電圧発生回路２２と
して、例えば図１４或いは図１５に示す回路が用いられ
る。これらは、バンドギャップリファレンス（ＢＧＲ）
回路１４１を用いて安定な基準電流源を構成し、この基
準電流源により電流が供給される抵抗分圧回路を用い
て、二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を発生させ
るものである。この様にすれば、基準電流値そのものが
多少ばらついたとしても、二つの基準電圧Ｖｒｅｆ１，
Ｖｒｅｆ２の差は保持される。
して、例えば図１４或いは図１５に示す回路が用いられ
る。これらは、バンドギャップリファレンス（ＢＧＲ）
回路１４１を用いて安定な基準電流源を構成し、この基
準電流源により電流が供給される抵抗分圧回路を用い
て、二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を発生させ
るものである。この様にすれば、基準電流値そのものが
多少ばらついたとしても、二つの基準電圧Ｖｒｅｆ１，
Ｖｒｅｆ２の差は保持される。
【００５０】二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２
は、回路特性のばらつきに応じて連動すればよいので、
基準電圧発生回路２２を図１３のように構成することも
できる。この基準電圧発生回路２２は、大元の基準電圧
Ｖｒｅｆを発生する第１の基準電圧発生部２２１と、そ
の出力に基づいて二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ
２を発生する第２の基準電圧発生部２２２により構成さ
れている。
は、回路特性のばらつきに応じて連動すればよいので、
基準電圧発生回路２２を図１３のように構成することも
できる。この基準電圧発生回路２２は、大元の基準電圧
Ｖｒｅｆを発生する第１の基準電圧発生部２２１と、そ
の出力に基づいて二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ
２を発生する第２の基準電圧発生部２２２により構成さ
れている。
【００５１】具体的に、第２の基準電圧発生部２２２
は、図１６（ａ）〜（ｄ）に示すように、第１の基準電
圧発生部２２１から出力される基準電圧Ｖｒｅｆを受け
るオペアンプＯＰ３１を用いた電圧フォロアと、その出
力に設けられた抵抗分圧回路とにより構成することがで
きる。これにより、大元の基準電圧Ｖｒｅｆそのものが
多少ばらついたとしても、二つの基準電圧Ｖｒｅｆ１，
Ｖｒｅｆ２の差は安定に保持される。
は、図１６（ａ）〜（ｄ）に示すように、第１の基準電
圧発生部２２１から出力される基準電圧Ｖｒｅｆを受け
るオペアンプＯＰ３１を用いた電圧フォロアと、その出
力に設けられた抵抗分圧回路とにより構成することがで
きる。これにより、大元の基準電圧Ｖｒｅｆそのものが
多少ばらついたとしても、二つの基準電圧Ｖｒｅｆ１，
Ｖｒｅｆ２の差は安定に保持される。
【００５２】図１６（ａ）の場合は、電圧フォロアの出
力を基準電圧Ｖｒｅｆ１とし、これが供給される抵抗Ｒ
３１，Ｒ３２の接続ノードから基準電圧Ｖｒｅｆ２を得
る。従って、第１の基準電圧Ｖｒｅｆ１は、元に基準電
圧Ｖｒｅｆと等しく第２の基準電圧Ｖｒｅｆ２はこれよ
り僅かに低い値になる。図１６（ｂ）の場合は、抵抗Ｒ
３１，Ｒ３２，Ｒ３３の直列回路を用いて、基準電圧Ｖ
ｒｅｆより小さい二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ
２を発生させる。
力を基準電圧Ｖｒｅｆ１とし、これが供給される抵抗Ｒ
３１，Ｒ３２の接続ノードから基準電圧Ｖｒｅｆ２を得
る。従って、第１の基準電圧Ｖｒｅｆ１は、元に基準電
圧Ｖｒｅｆと等しく第２の基準電圧Ｖｒｅｆ２はこれよ
り僅かに低い値になる。図１６（ｂ）の場合は、抵抗Ｒ
３１，Ｒ３２，Ｒ３３の直列回路を用いて、基準電圧Ｖ
ｒｅｆより小さい二つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ
２を発生させる。
【００５３】図１６（ｃ）及び（ｄ）では、オペアンプ
ＯＰ３１の出力により制御される電流源ＰＭＯＳトラン
ジスタＱＰ４１を設けて、そのドレインを抵抗分圧回路
に接続している。図１６（ｃ）の場合は、ＰＭＯＳトラ
ンジスタＱＰ４１のドレインを基準電圧Ｖｒｅｆ１の出
力端子とし、これをオペアンプＯＰ３１の入力に帰還し
ている。従って、第１の基準電圧Ｖｒｅｆ１は元の基準
電圧Ｖｒｅｆと等しく、第２の基準電圧Ｖｒｅｆ２はこ
れより僅かに低く設定される。図１６（ｃ）では、抵抗
Ｒ４１，Ｒ４２の接続ノードをオペアンプＯＰ３１の入
力に帰還している。従って、第２の基準電圧Ｖｒｅｆ２
が元の基準電圧Ｖｒｅｆと等しく、第１の基準電圧Ｖｒ
ｅｆ１はこれより僅かに高く設定される。
ＯＰ３１の出力により制御される電流源ＰＭＯＳトラン
ジスタＱＰ４１を設けて、そのドレインを抵抗分圧回路
に接続している。図１６（ｃ）の場合は、ＰＭＯＳトラ
ンジスタＱＰ４１のドレインを基準電圧Ｖｒｅｆ１の出
力端子とし、これをオペアンプＯＰ３１の入力に帰還し
ている。従って、第１の基準電圧Ｖｒｅｆ１は元の基準
電圧Ｖｒｅｆと等しく、第２の基準電圧Ｖｒｅｆ２はこ
れより僅かに低く設定される。図１６（ｃ）では、抵抗
Ｒ４１，Ｒ４２の接続ノードをオペアンプＯＰ３１の入
力に帰還している。従って、第２の基準電圧Ｖｒｅｆ２
が元の基準電圧Ｖｒｅｆと等しく、第１の基準電圧Ｖｒ
ｅｆ１はこれより僅かに高く設定される。
【００５４】図１７は、この発明の別の実施の形態によ
るレギュレータ２３の構成を示している。図９の実施の
形態と対応する部分には同一符号を付して詳細な説明は
省略する。図９の実施の形態と異なる点は、二つのオペ
アンプＯＰ１，ＯＰ２に共通の基準電圧Ｖｒｅｆを与
え、その代わりに、それぞれに対する帰還電圧を異なら
せていることである。
るレギュレータ２３の構成を示している。図９の実施の
形態と対応する部分には同一符号を付して詳細な説明は
省略する。図９の実施の形態と異なる点は、二つのオペ
アンプＯＰ１，ＯＰ２に共通の基準電圧Ｖｒｅｆを与
え、その代わりに、それぞれに対する帰還電圧を異なら
せていることである。
【００５５】即ち、分圧回路２は、４つの抵抗Ｒ１〜Ｒ
４を直列接続して構成している。そして、抵抗Ｒ２，Ｒ
３の接続ノードＮ２に得られる第１の分圧出力ＤＢｏｕ
ｔ１を、プルダウン電流Ｉｄｎの制御に用いられるオペ
アンプＯＰ１の非反転入力端子に帰還する。また抵抗Ｒ
１，Ｒ２の接続ノードＮ１に得られる第２の分圧出力
を、プルアップ電流Ｉｕｐの制御に用いられるオペアン
プＯＰ２の反転入力端子に帰還する。
４を直列接続して構成している。そして、抵抗Ｒ２，Ｒ
３の接続ノードＮ２に得られる第１の分圧出力ＤＢｏｕ
ｔ１を、プルダウン電流Ｉｄｎの制御に用いられるオペ
アンプＯＰ１の非反転入力端子に帰還する。また抵抗Ｒ
１，Ｒ２の接続ノードＮ１に得られる第２の分圧出力
を、プルアップ電流Ｉｕｐの制御に用いられるオペアン
プＯＰ２の反転入力端子に帰還する。
【００５６】この様にすれば、オペアンプＯＰ１に帰還
される分圧出力ＤＶｏｕｔ１が、オペアンプＯＰ２に帰
還される分圧出力ＤＶｏｕｔ２より低いから、二つのオ
ペアンプＯＰ１，ＯＰ２に異なる基準電圧Ｖｒｅｆ１，
Ｖｒｅｆ２を与えて同じ分圧出力を帰還した先の実施の
形態と実質的に等価の動作になる。従って、先の実施の
形態と同様に、オペアンプＯＰ１，ＯＰ２に多少の入力
オフセットがあっても、ドライバ１での貫通電流をほぼ
ゼロに抑えることができる。
される分圧出力ＤＶｏｕｔ１が、オペアンプＯＰ２に帰
還される分圧出力ＤＶｏｕｔ２より低いから、二つのオ
ペアンプＯＰ１，ＯＰ２に異なる基準電圧Ｖｒｅｆ１，
Ｖｒｅｆ２を与えて同じ分圧出力を帰還した先の実施の
形態と実質的に等価の動作になる。従って、先の実施の
形態と同様に、オペアンプＯＰ１，ＯＰ２に多少の入力
オフセットがあっても、ドライバ１での貫通電流をほぼ
ゼロに抑えることができる。
【００５７】
【発明の効果】以上述べたようにこの発明による電圧制
御回路は、プルアップ用トランジスタとプルダウン用ト
ランジスタの電流駆動能力制御を行う二つのオペアンプ
に対して、僅かに異なる基準電圧を与え、或いは僅かに
異なる分圧出力を帰還するようにしている。これによ
り、電圧制御回路の貫通電流をほぼゼロにすることがで
きる。
御回路は、プルアップ用トランジスタとプルダウン用ト
ランジスタの電流駆動能力制御を行う二つのオペアンプ
に対して、僅かに異なる基準電圧を与え、或いは僅かに
異なる分圧出力を帰還するようにしている。これによ
り、電圧制御回路の貫通電流をほぼゼロにすることがで
きる。
【図１】この発明の実施の形態によるＥＥＰＲＯＭの構
成を示す図である。
成を示す図である。
【図２】同ＥＥＰＲＯＭのメモリセルアレイの構成を示
す図である。
す図である。
【図３】同ＥＥＰＲＯＭのメモリセルの構造を示す図で
ある。
ある。
【図４】同ＥＥＰＲＯＭの各動作モードの電圧関係を示
す図である。
す図である。
【図５】同ＥＥＰＲＯＭのデータ分布状態を示す図であ
る。
る。
【図６】図１の内部電圧発生回路とレギュレータの部分
の制御信号関係を示す図である。
の制御信号関係を示す図である。
【図７】同じく書き込みサイクルの動作波形を示す図で
ある。
ある。
【図８】同ＥＥＰＲＯＭの内部電圧発生回路の具体構成
を示す図である。
を示す図である。
【図９】同ＥＥＰＲＯＭのレギュレータの具体構成を示
す図である。
す図である。
【図１０】図９のレギュレータに用いられるオペアンプ
の構成を示す図である。
の構成を示す図である。
【図１１】図９のレギュレータの電流電圧特性を示す図
である。
である。
【図１２】図９の基準電圧発生回路の構成を示す図であ
る。
る。
【図１３】図９の基準電圧発生回路の他の構成を示す図
である。
である。
【図１４】図１２の基準電圧発生回路の構成例を示す図
である。
である。
【図１５】図１２の基準電圧発生回路の他の構成例を示
す図である。
す図である。
【図１６】図１３の第２の基準電圧発生部の構成例を示
す図である。
す図である。
【図１７】他の実施の形態によるレギュレータの構成を
示す図である。
示す図である。
【図１８】従来のレギュレータの構成を示す図である。
【図１９】従来のレギュレータの電流電圧特性を示す図
である。
である。
１１…メモリセルアレイ、１２…カラムゲート、１３…
ロウデコーダ／ワード線ドライバ、１４…センスアンプ
回路、１５…データラッチ回路、１６…Ｉ／Ｏバッフ
ァ、１７…アドレスバッファ、１８…カラムデコーダ、
１９…コマンドレジスタ、２０…コントローラ、２１…
内部電圧発生回路、２２…基準電圧発生回路、２３…レ
ギュレータ、１…ドライバ、２…分圧回路、ＯＰ１，Ｏ
Ｐ２…オペアンプ、ＱＰ２…プルアップ用ＰＭＯＳトラ
ンジスタ、ＱＮ２…プルダウン用ＮＭＯＳトランジス
タ。
ロウデコーダ／ワード線ドライバ、１４…センスアンプ
回路、１５…データラッチ回路、１６…Ｉ／Ｏバッフ
ァ、１７…アドレスバッファ、１８…カラムデコーダ、
１９…コマンドレジスタ、２０…コントローラ、２１…
内部電圧発生回路、２２…基準電圧発生回路、２３…レ
ギュレータ、１…ドライバ、２…分圧回路、ＯＰ１，Ｏ
Ｐ２…オペアンプ、ＱＰ２…プルアップ用ＰＭＯＳトラ
ンジスタ、ＱＮ２…プルダウン用ＮＭＯＳトランジス
タ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD09 AD10 AE06 5F038 AV06 BB01 BB05 BB08 BG03 DF05 DF06 EZ20 5H430 BB03 BB05 BB09 BB11 EE06 FF04 FF13 GG01 HH03
Claims (9)
- 【請求項１】 内部電圧発生回路の出力電圧に追随する
制御電圧を出力する電圧制御回路を有する半導体装置に
おいて、 前記電圧制御回路は、 前記内部電圧発生回路の出力端子と基準電位端子の間に
直列接続されたプルアップ用トランジスタとプルダウン
用トランジスタを備えて、前記プルアップ用トランジス
タとプルダウン用トランジスタの接続ノードを制御電圧
出力端子として前記内部電圧発生回路の出力電圧に追随
した制御電圧を出力するドライバと、 前記制御電圧出力端子に設けられて出力される制御電圧
を分圧する分圧回路と、 第１の基準電圧と前記分圧回路の出力の差に応じて前記
プルダウン用トランジスタの電流駆動能力を制御する第
１のオペアンプと、 第２の基準電圧と前記分圧回路の出力の差に応じて前記
プルアップ用トランジスタの電流駆動能力を、前記プル
ダウン用トランジスタの電流駆動能力とは逆方向に制御
する第２のオペアンプと、を有することを特徴とする半
導体装置。 - 【請求項２】 内部電圧発生回路の出力電圧に追随する
制御電圧を出力する電圧制御回路を有する半導体装置に
おいて、 前記電圧制御回路は、 前記内部電圧発生回路の出力端子と基準電位端子の間に
直列接続されたプルアップ用トランジスタとプルダウン
用トランジスタを備えて、前記プルアップ用トランジス
タとプルダウン用トランジスタの接続ノードを制御電圧
出力端子として前記内部電圧発生回路の出力電圧に追随
した制御電圧を出力するドライバと、 前記制御電圧出力端子に設けられて出力される制御電圧
を分圧して第１の分圧出力と第２の分圧出力を得る分圧
回路と、 基準電圧と前記分圧回路の第１の分圧出力の差に応じて
前記プルダウン用トランジスタの電流駆動能力を制御す
る第１のオペアンプと、 前記基準電圧と前記分圧回路の第２の分圧出力の差に応
じて前記プルアップ用トランジスタの電流駆動能力を、
前記プルダウン用トランジスタの電流駆動能力とは逆方
向に制御する第２のオペアンプと、を有することを特徴
とする半導体装置。 - 【請求項３】 前記ドライバは、 前記プルアップ用トランジスタとしての第１のＰＭＯＳ
トランジスタと、 前記第１のオペアンプの出力によりゲートが制御され
る、前記プルダウン用トランジスタとしての第１のＮＭ
ＯＳトランジスタと、 前記第２のオペアンプの出力によりゲートが制御される
第２のＮＭＯＳトランジスタと、 この第２のＮＭＯＳトランジスタと前記内部電圧発生回
路の出力端子との間に接続されて、前記第１のＰＭＯＳ
トランジスタの電流を決定するカレントミラーを構成す
る第２のＰＭＯＳトランジスタと、を有することを特徴
とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記第１の基準電圧は前記第２の基準電
圧より高く設定され、 前記第１のオペアンプでは、前記第１の基準電圧が反転
入力端子に、前記分圧回路の出力が非反転入力端子にそ
れぞれ入力され、 前記第２のオペアンプでは、前記第２の基準電圧が非反
転入力端子に、前記分圧回路の出力が反転入力端子にそ
れぞれ入力されることを特徴とする請求項３記載の半導
体装置。 - 【請求項５】 前記第１の分圧出力は前記第２の分圧出
力より低く設定され、 前記第１のオペアンプでは、前記基準電圧が反転入力端
子に、前記分圧回路の第１の分圧出力が非反転入力端子
にそれぞれ入力され、 前記第２のオペアンプでは、前記基準電圧が非反転入力
端子に、前記分圧回路の第２の分圧出力が反転入力端子
にそれぞれ入力されることを特徴とする請求項３記載の
半導体装置。 - 【請求項６】 前記内部電圧発生回路は、電源電圧を昇
圧する昇圧回路であることを特徴とする請求項１又は２
記載の半導体装置。 - 【請求項７】 前記第１の基準電圧の出力端子と前記第
２の基準電圧の出力端子とを持つ一つの基準電圧発生回
路を有することを特徴とする請求項１記載の半導体装
置。 - 【請求項８】 前記基準電圧発生回路は、第３の基準電
圧を出力する第１の基準電圧発生部と、この第１の基準
電圧発生部から出力される第３の基準電圧に基づいて前
記第１及び第２の基準電圧を生成する第２の基準電圧発
生部とから構成されていることを特徴とする請求項８記
載の半導体装置。 - 【請求項９】 電気的書き換え可能な不揮発性メモリセ
ルが配列されたメモリセルアレイと、 このメモリセルアレイのワード線を選択して前記電圧制
御回路から出力される制御電圧により駆動するロウデコ
ーダ／ワード線ドライバと、 前記メモリセルアレイから読み出されるデータをセンス
するセンスアンプ回路と、 前記メモリセルアレイに書き込むデータを保持するデー
タラッチ回路と、を有することを特徴とする請求項１乃
至８のいずれかに記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001052588A JP2002258955A (ja) | 2001-02-27 | 2001-02-27 | 半導体装置 |
| KR10-2002-0010092A KR100471330B1 (ko) | 2001-02-27 | 2002-02-26 | 전압 제어 회로를 구비한 반도체 장치 |
| US10/082,104 US6600692B2 (en) | 2001-02-27 | 2002-02-26 | Semiconductor device with a voltage regulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001052588A JP2002258955A (ja) | 2001-02-27 | 2001-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002258955A true JP2002258955A (ja) | 2002-09-13 |
Family
ID=18913197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001052588A Pending JP2002258955A (ja) | 2001-02-27 | 2001-02-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6600692B2 (ja) |
| JP (1) | JP2002258955A (ja) |
| KR (1) | KR100471330B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460808B1 (ko) * | 2002-12-05 | 2004-12-09 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원전압 발생회로 |
| US7639547B2 (en) | 2006-12-27 | 2009-12-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device for independently controlling internal supply voltages and method of using the same |
| KR101005136B1 (ko) | 2009-05-29 | 2011-01-04 | 주식회사 하이닉스반도체 | 고전압 발생 장치 |
| US7881129B2 (en) | 2007-01-26 | 2011-02-01 | Samsung Electronics Co., Ltd. | High voltage regulator for non-volatile memory device |
| JP2013012000A (ja) * | 2011-06-29 | 2013-01-17 | Mitsumi Electric Co Ltd | レギュレータ用半導体集積回路 |
| JP2018061401A (ja) * | 2016-10-07 | 2018-04-12 | ラピスセミコンダクタ株式会社 | 電源回路及び半導体記憶装置 |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4663094B2 (ja) * | 2000-10-13 | 2011-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6697283B2 (en) * | 2001-01-03 | 2004-02-24 | Micron Technology, Inc. | Temperature and voltage compensated reference current generator |
| US6535055B2 (en) * | 2001-03-19 | 2003-03-18 | Texas Instruments Incorporated | Pass device leakage current correction circuit for use in linear regulators |
| KR100480599B1 (ko) * | 2002-06-11 | 2005-04-06 | 삼성전자주식회사 | 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법 |
| KR100452322B1 (ko) * | 2002-06-26 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 |
| GB0308758D0 (en) * | 2003-04-16 | 2003-05-21 | Koninkl Philips Electronics Nv | Protected power devices |
| JP2005065029A (ja) * | 2003-08-18 | 2005-03-10 | Mitsubishi Electric Corp | 半導体装置 |
| KR100564602B1 (ko) * | 2003-12-30 | 2006-03-29 | 삼성전자주식회사 | 상 변화 메모리 어레이의 셋 프로그래밍 방법 및 기입드라이버 회로 |
| CN100394345C (zh) * | 2004-03-03 | 2008-06-11 | 晶豪科技股份有限公司 | 电压产生器以及产生稳定电压的方法 |
| TWI229349B (en) * | 2004-03-04 | 2005-03-11 | Amic Technology Corp | Semiconductor device with a negative voltage regulator |
| US7122996B1 (en) * | 2004-06-01 | 2006-10-17 | National Semiconductor Corporation | Voltage regulator circuit |
| KR100560822B1 (ko) * | 2004-09-02 | 2006-03-13 | 삼성전자주식회사 | 리플-프리 내부 전압을 발생하는 반도체 장치 |
| JP4587804B2 (ja) * | 2004-12-22 | 2010-11-24 | 株式会社リコー | ボルテージレギュレータ回路 |
| US20060232326A1 (en) * | 2005-04-18 | 2006-10-19 | Helmut Seitz | Reference circuit that provides a temperature dependent voltage |
| EP1750271B1 (en) * | 2005-07-28 | 2011-05-11 | STMicroelectronics Srl | Multistage regulator for charge-pump boosted voltage applications |
| US20070069808A1 (en) * | 2005-09-29 | 2007-03-29 | Hynix Semiconductor Inc. | Internal voltage generator |
| US7417903B2 (en) * | 2005-09-29 | 2008-08-26 | Hynix Semiconductor Inc. | Core voltage generator and method for generating core voltage in semiconductor memory device |
| TWI309495B (en) * | 2006-01-16 | 2009-05-01 | Ememory Technology Inc | Regulator circuit |
| KR100706816B1 (ko) * | 2006-03-10 | 2007-04-12 | 삼성전자주식회사 | 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법 |
| US9111602B2 (en) * | 2006-04-07 | 2015-08-18 | Mellanox Technologies, Ltd. | Accurate global reference voltage distribution system with local reference voltages referred to local ground and locally supplied voltage |
| KR100733953B1 (ko) * | 2006-06-15 | 2007-06-29 | 삼성전자주식회사 | 플래시 메모리 장치의 전압 레귤레이터 |
| US7427890B2 (en) * | 2006-12-29 | 2008-09-23 | Atmel Corporation | Charge pump regulator with multiple control options |
| US7728569B1 (en) | 2007-04-10 | 2010-06-01 | Altera Corporation | Voltage regulator circuitry with adaptive compensation |
| KR100892343B1 (ko) * | 2007-09-10 | 2009-04-08 | 주식회사 하이닉스반도체 | 반도체 장치 및 그의 레이아웃 방법 |
| JP2009146467A (ja) * | 2007-12-11 | 2009-07-02 | Toshiba Corp | 半導体集積回路装置 |
| TW200929849A (en) * | 2007-12-19 | 2009-07-01 | Etron Technology Inc | Oscillating device |
| KR100915830B1 (ko) * | 2008-03-12 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
| KR100911866B1 (ko) * | 2008-04-14 | 2009-08-11 | 주식회사 하이닉스반도체 | 내부전압 생성회로를 포함하는 반도체 메모리장치 |
| US8164964B2 (en) * | 2009-09-16 | 2012-04-24 | Arm Limited | Boosting voltage levels applied to an access control line when accessing storage cells in a memory |
| US8520441B2 (en) * | 2010-11-16 | 2013-08-27 | Sandisk Technologies Inc. | Word line kicking when sensing non-volatile storage |
| IT1404186B1 (it) * | 2011-02-28 | 2013-11-15 | St Microelectronics Srl | Regolatore di tensione |
| KR20130015942A (ko) * | 2011-08-05 | 2013-02-14 | 에스케이하이닉스 주식회사 | 반도체메모리장치 |
| CN102623061A (zh) * | 2012-03-27 | 2012-08-01 | 上海宏力半导体制造有限公司 | 存储器抑制电压稳压电路 |
| KR101949501B1 (ko) * | 2012-08-28 | 2019-02-18 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 위한 데이터 출력 회로 |
| JP5971720B2 (ja) | 2012-11-01 | 2016-08-17 | 株式会社東芝 | 電圧レギュレータ |
| KR20140078986A (ko) * | 2012-12-18 | 2014-06-26 | 에스케이하이닉스 주식회사 | 레귤레이터, 전압 발생기, 반도체 메모리 장치 및 전압 발생 방법 |
| CN104714584B (zh) * | 2013-12-13 | 2016-04-06 | 芯视达系统公司 | 具有多输出范围的电压调节器及其控制方法 |
| US10171065B2 (en) * | 2017-02-15 | 2019-01-01 | International Business Machines Corporation | PVT stable voltage regulator |
| KR102392661B1 (ko) * | 2017-07-18 | 2022-04-29 | 삼성전자주식회사 | 비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 |
| US10872644B2 (en) | 2018-07-13 | 2020-12-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Boost bypass circuitry in a memory storage device |
| KR20220029118A (ko) * | 2020-09-01 | 2022-03-08 | 삼성전자주식회사 | 전압 생성 회로 및 이를 포함하는 메모리 장치 |
| EP4174859B1 (en) | 2021-10-26 | 2024-08-21 | STMicroelectronics S.r.l. | Voltage regulator circuit and corresponding memory device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690655B2 (ja) | 1987-12-18 | 1994-11-14 | 株式会社東芝 | 中間電位発生回路 |
| US5521488A (en) * | 1994-01-10 | 1996-05-28 | Motorola, Inc. | Voltage regulator and method therefor |
| JPH0982095A (ja) * | 1995-09-11 | 1997-03-28 | Toshiba Corp | 昇圧回路及びそれを用いた不揮発性半導体記憶装置 |
| JP3707888B2 (ja) * | 1996-02-01 | 2005-10-19 | 株式会社日立製作所 | 半導体回路 |
| JP3519547B2 (ja) | 1996-06-24 | 2004-04-19 | 株式会社東芝 | 中間電圧発生回路及びこれを有する不揮発性半導体メモリ |
| US5818291A (en) * | 1997-04-04 | 1998-10-06 | United Memories, Inc. | Fast voltage regulation without overshoot |
| JPH10283040A (ja) * | 1997-04-08 | 1998-10-23 | Toshiba Corp | 電圧分圧回路、差動増幅回路および半導体集積回路装置 |
| US5952851A (en) * | 1997-09-16 | 1999-09-14 | Programmable Microelectronics Corporation | Boosted voltage driver |
-
2001
- 2001-02-27 JP JP2001052588A patent/JP2002258955A/ja active Pending
-
2002
- 2002-02-26 KR KR10-2002-0010092A patent/KR100471330B1/ko active IP Right Grant
- 2002-02-26 US US10/082,104 patent/US6600692B2/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460808B1 (ko) * | 2002-12-05 | 2004-12-09 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원전압 발생회로 |
| US7639547B2 (en) | 2006-12-27 | 2009-12-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device for independently controlling internal supply voltages and method of using the same |
| US7881129B2 (en) | 2007-01-26 | 2011-02-01 | Samsung Electronics Co., Ltd. | High voltage regulator for non-volatile memory device |
| KR101005136B1 (ko) | 2009-05-29 | 2011-01-04 | 주식회사 하이닉스반도체 | 고전압 발생 장치 |
| JP2013012000A (ja) * | 2011-06-29 | 2013-01-17 | Mitsumi Electric Co Ltd | レギュレータ用半導体集積回路 |
| JP2018061401A (ja) * | 2016-10-07 | 2018-04-12 | ラピスセミコンダクタ株式会社 | 電源回路及び半導体記憶装置 |
| CN107919144A (zh) * | 2016-10-07 | 2018-04-17 | 拉碧斯半导体株式会社 | 电源电路以及半导体存储装置 |
| CN107919144B (zh) * | 2016-10-07 | 2023-09-29 | 拉碧斯半导体株式会社 | 电源电路以及半导体存储装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6600692B2 (en) | 2003-07-29 |
| US20020118568A1 (en) | 2002-08-29 |
| KR20030009068A (ko) | 2003-01-29 |
| KR100471330B1 (ko) | 2005-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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