JP2002135973A - 過電圧保護回路 - Google Patents

Abstract

(57)【要約】 【課題】スイッチング時に発生する過大なサージ電圧と
過大な電圧変化から、主スイッチング素子を保護する。 【解決手段】主スイッチング素子の電圧変化によってゲ
ート電圧が変化する絶縁ゲート型半導体素子を主スイッ
チング素子と並列に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力用半導体装置
の過電圧保護技術に関し、特に、ＭＯＳＦＥＴ、絶縁ゲ
ート型トランジスタ(ＩＧＢＴ)、電子注入促進型ゲート
トランジスタ(ＩＥＧＴ)などの絶縁ゲート型半導体素子
を用いた過電圧保護回路、及び保護手法に関する。

【０００２】

【従来の技術】電力エネルギーの有効利用のために、電
力用半導体素子を用いたインバータなどの電力変換装置
が広く使用されており、近年、その適用分野は更なる拡
がりを見せている。

【０００３】その流れの中で、電力用半導体素子を用い
て、より高速に電流をスイッチングさせる等して、より
高電圧・大電流を制御する装置が増えている。これらの
装置では、半導体素子のスイッチング時に大きな電流変
化(以下、電流変化の程度を電流変化率：dI/dtを用いて
表す)が発生するため、回路の浮遊インダクタンスに起
因する大きなサージ電圧が半導体素子に印加される。こ
のサージ電圧により、スイッチング時の電流・電圧軌跡
が半導体素子の安全動作領域(ＳＯＡ)を超えると素子破
壊が起こる。また、高速スイッチング時の大きな電圧変
化(以下、電圧変化の程度を電圧変化率：dV/dtを用いて
表す)によっても素子破壊が起こりやすくなることが知
られている。

【０００４】従来、サージ電圧による素子破壊を抑制す
るために、スナバ回路が広く使用されている。特に、Ｉ
ＧＢＴ等のＲＢＳＯＡが広い半導体素子に対しては、ク
ランプ型スナバ回路（充電型ＲＣＤスナバ回路）が使用
されている。これは、電源電圧に充電された状態のコン
デンサを有し、半導体素子に電源電圧以上の電圧が印加
されたときに、回路の浮遊インダクタンスに蓄えられた
エネルギーをスナバ回路で吸収するものである。しか
し、高耐圧コンデンサが必要であるために、装置容積及
びコストが増大するという問題がある。また、たすき掛
け状の構成であるため、直列接続された各半導体素子に
接続することができないという問題がある。これを解決
する技術として、特開２０００−１２７８０、特開２０
００-９２８１７に開示されている技術が挙げられる。
これらは、サージ電圧をある所定の電圧にクランプする
と同時に、回路の浮遊インダクタンスに蓄えられたエネ
ルギーを吸収する半導体スナバ回路を主スイッチング素
子と並列に接続するものである。これらの半導体スナバ
回路は小型であり、主スイッチング素子と同一のパッケ
ージに挿入することも可能であるし、直列接続された半
導体素子の各々を過電圧から保護することが可能であ
る。

【０００５】しかしながら、これらは過電圧クランプ動
作を行うときのみ浮遊インダクタンスに蓄えられたエネ
ルギーをバイパスするものであり、電圧がある所定のク
ランプ電圧に達する以前には何ら保護動作を行わない。
即ち、半導体素子のスイッチング時の大きな電圧変化
（率）(＝dV/dt)による破壊から主スイッチング素子を
保護することができない。

【０００６】

【発明が解決しようとする課題】以上のように、従来の
過電圧保護回路では、過大なサージ電圧による破壊と過
大な電圧変化（率）による破壊の双方を防ぐことができ
ないという問題があった。本発明は、過大な電圧変化
（率）（＝dV/dt）による破壊にも効果のある過電圧保
護回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、主スイッチング素子の電圧変化によっ
てゲート電圧が変化する絶縁ゲート型半導体素子を主ス
イッチング素子と並列に接続することで、過電圧や過大
な電圧変化（率）（＝dV/dt）が発生したときに、前記
絶縁ゲート型半導体素子に電流をバイパスさせて主スイ
ッチング素子を保護することができる。

【０００８】即ち、本発明に係わる過電圧保護回路は、
高電圧側主電極と低電圧側主電極とゲート電極を有する
絶縁ゲート型半導体素子からなり、主スイッチング素子
と並列に接続される過電圧保護回路であって、前記ゲー
ト電極−低電圧側主電極間にゲート抵抗を具備してなる
ことを特徴とする。

【０００９】また、前記ゲート抵抗と直列に、前記ゲー
ト電極に負バイアスを与える直流電源が接続されたこと
を特徴とする。

【００１０】また、前記ゲート抵抗、あるいは、直列接
続した前記ゲート抵抗と前記直流電源と並列に、前記絶
縁ゲート型半導体素子のゲート電極−低電圧側主電極間
に、極性を逆に直列接続されたツェナーダイオードが接
続されたことを特徴とする。

【００１１】また、前記主スイッチング素子、その制御
電極に入力信号を供給する制御回路の少なくとも一方が
装置電流検出機能を有し、検出された装置電流値に基づ
いて保護回路内の前記ゲート抵抗、前記負バイアスの少
なくとも一方を制御する保護回路用制御回路を有するこ
とを特徴とする。

【００１２】また、前記絶縁ゲート型半導体素子の高電
圧側主電極、ゲート電極に、それぞれ、高電圧側主電
極、低電圧側主電極を接続した第２の絶縁ゲート型半導
体素子を有し、第２の絶縁ゲート型半導体素子のゲート
電極−低電圧側主電極間に第２のゲート抵抗が接続され
たことを特徴とする。

【００１３】また、前記第２のゲート抵抗と直列に、第
２の絶縁ゲート型半導体素子のゲート電極に負バイアス
を与える直流電源が接続されたことを特徴とする。

【００１４】また、前記主スイッチング素子、その制御
電極に入力信号を供給する制御回路の少なくとも一方が
装置電流検出機能を有し、検出された装置電流値に基づ
いて保護回路内の前記第１の絶縁ゲート型半導体素子の
ゲート抵抗、負バイアス、前記第２の絶縁ゲート型半導
体素子のゲート抵抗、負バイアスの少なくとも一つを制
御する保護回路用制御回路を有することを特徴とする。

【００１５】また、前記第１の絶縁ゲート型半導体素子
の通電部面積が、第２の絶縁ゲート型半導体素子の通電
部面積より大きいことを特徴とする。

【００１６】また、前記第１及び第２の絶縁ゲート型半
導体素子が同一基板内に形成されたことを特徴とする。

【００１７】また、前記第１の絶縁ゲート型半導体素子
のゲート電極構造と、前記第２の絶縁ゲート型半導体素
子のゲート電極構造とが異なることを特徴とする。

【００１８】また、前記第１の絶縁ゲート型半導体素子
の、高電圧側主電極−ゲート電極間寄生容量（キャパシ
タンス）の低電圧側主電極−ゲート電極間寄生容量に対
する比の値が、前記第２の絶縁ゲート型半導体素子の高
電圧側主電極−ゲート電極間寄生容量の低電圧側主電極
−ゲート電極間寄生容量に対する比の値より、大きいこ
とを特徴とする。

【００１９】

【発明の実施の形態】以下、図面を参照しながら本発明
の各実施の形態を説明する。

【００２０】（第１の実施の形態）図１は本発明の実施
の形態の一例である。主スイッチング素子１であるＩＧ
ＢＴは、ゲート電極端子Ｇ−エミッタ電極端子Ｅ間に接
続された制御回路２によってスイッチング動作を行って
いる（以下、主スイッチング素子１をＩＧＢＴ１とす
る）。ＩＧＢＴ１の２つの主電極（Ｃ（コレクタ電極端
子）及びＥ）間に、絶縁ゲート型半導体素子１０を含む
過電圧保護回路１００が接続されている。絶縁ゲート型
半導体素子１０は主スイッチング素子１と同等の耐圧を
有するものであり、ここではＩＧＢＴを用いる（以下、
絶縁ゲート型半導体素子１０をＩＧＢＴ１０とする）。
ＩＧＢＴ１０のコレクタ電極、エミッタ電極は、それぞ
れ、ＩＧＢＴ１のコレクタ電極端子Ｃ、エミッタ電極端
子Ｅに接続され、ＩＧＢＴ１０のゲート電極はゲート抵
抗１１と直流電源１２を介してエミッタ電極に接続され
ている。ただし、直流電源１２はゲート電極を逆バイア
スする方向である。さらに、ＩＧＢＴ１０のゲート電極
−エミッタ電極間には、極性を逆に直列接続されたツェ
ナーダイオード１３、１４が接続されている。

【００２１】続いて、図２、図３を用いて本実施の形態
における過電圧保護回路１００の動作を説明する。図３
は過電圧保護回路１００に用いられるＩＧＢＴ１０の単
位セル断面図を模式的に表したものである。低濃度のｎ
型ベース層２１の一方の面に、高濃度のｐ型エミッタ層
２２とコレクタ電極２３が形成されている。低濃度のｎ
型ベース層２１の他方の面には、選択的にｐ型ベース層
２４が形成され、ｐ型ベース層２４の表面には選択的に
高濃度のｎ型ソース層２５が形成されている。低濃度の
ｎ型ベース層２１と高濃度のｎ型ソース層２５に挟まれ
たｐ型ベース層２４の表面と、低濃度のｎ型ベース層２
１の表面にはゲート絶縁膜２６を介してゲート電極２７
が形成され、さらに、ｐ型ベース層２４と高濃度のｎ型
ソース層２５の双方に接するようにエミッタ電極２８が
形成されている。

【００２２】このＩＧＢＴ１０において、コレクタ電極
２３にエミッタ電極２８に対して正電圧を印加すると、
ｐ型ベース層２４と低濃度のｎ型ベース層２１との接合
から空乏層が拡がるが、これとゲート絶縁膜２６を電極
間隔として、コレクタ電極２３−ゲート電極２７間、ゲ
ート電極２７−エミッタ電極２８間に、それぞれ、寄生
容量Ccg、Cgeが存在する。

【００２３】通電状態にあるＩＧＢＴ１０が零または負
の制御信号によりコレクタ電流Ｉｃを遮断するとき、回
路の浮遊インダクタンスLsにおいて、誘導起電力Ls・dI
c/ｄｔが発生する。過電圧保護回路１００がない場合、
この誘導起電力が、ＩＧＢＴ１にサージ電圧として印加
され、電流・電圧軌跡が逆バイアス安全動作領域(ＲＢ
ＳＯＡ)を超えると素子破壊が起こる。また、電圧変化
（率）（＝dV／dt）が素子の許容値を超えると素子破壊
が起こる。

【００２４】しかし、本実施の形態では、図２に示した
ように、電圧上昇における電圧変化率（＝dV/dt）の値
によりＩＧＢＴ１０のCcgに変位電流が発生し、ゲート
抵抗１１と寄生容量Cgeに流入する。これによりゲート
電圧Vgeが上昇し、閾値Vthに達するとＩＧＢＴ１０がオ
ン状態になる。このため、ＩＧＢＴ１に流れていた電流
の一部がＩＧＢＴ１０にバイパスされるので、ゲート抵
抗１１を十分大きくしておくことにより、低い電圧変化
（率）（＝dV/dt）での遮断動作（電圧クランプ動作）
が得られ、小さなサージ電圧で電流を遮断することがで
きる。

【００２５】ただし、ゲート抵抗１１は、例えば、数k
Ωという大きさであり、寄生容量Ccgの変位電流によ
り、ＩＧＢＴ１０のゲート耐圧を超える可能性がある。
そこで、ゲート−エミッタ間に数ボルトから数十ボルト
のツェナー電圧を有するツェナーダイオード１３を接続
することにより、必要以上の変位電流をバイパスさせて
いる。また、逆直列のツェナ−ダイオード１４は、直流
電源１２による逆バイアス値より若干大きなツェナー電
圧を有しており、ＩＧＢＴ１のターンオン時にＩＧＢＴ
１０のゲート電極に逆方向の過電圧が印加されるのを防
ぐためのものである。

【００２６】また、直流電源１２はゲート電圧Vgeが閾
値Vthに達するまでの時間を制御するためのものであ
る。なぜなら、ゲートを逆バイアスすることにより、コ
レクタ電圧が小さいターンオフ直後において、ゲート絶
縁膜２６直下にある低濃度のｎ型ベース層２１中にｐ型
の反転層が形成され、ゲート電極２７をコレクタ電圧変
化から遮蔽することができるからである。

【００２７】図４は、本実施の形態を適用したときの波
形例である。過電圧が抑制されるとともに、電流が（過
電圧）保護回路１００にバイパスされるため、主スイッ
チング素子１（＝ＩＧＢＴ１）のＲＢＳＯＡ内で電流遮
断を行うことができた。また、ターンオフ時のサージ電
圧が大きいときと、電圧変化（率）（＝dV/dt）が大き
いときほど、確実に過電圧保護動作を行うことを確認で
きた。

【００２８】（第２の実施の形態）図５は、第２の実施
の形態を表す回路図である。第１の実施の形態と同一の
構成要素には同一の番号を記している。第１の実施の形
態と異なるのは、直流電源１２がない点であり、そのた
めにツェナーダイオード１４も必要としない。ただし、
絶縁ゲート型半導体素子１０（＝ＩＧＢＴ１０）におい
て、図６に示すように、ゲート絶縁膜２６直下にある低
濃度のｎ型ベース層２１中に、低濃度のｐ型シールド層
２９を形成することが望ましい。

【００２９】（第３の実施の形態）図７は、第３の実施
の形態を表す回路構成図である。本実施の形態では、主
スイッチング素子１であるＩＧＢＴ１の遮断電流に応じ
て、過電圧保護回路１００内のゲート抵抗１１、直流電
源１２の逆バイアス値の少なくとも１つを制御可能な過
電圧保護回路用制御回路２００を有する。遮断電流値
は、制御回路２のプログラムから与えられ、その遮断電
流値が小さく過電圧保護が不要な場合には、直流電源１
２による逆バイアスを大きくすることにより、ＩＧＢＴ
１０のゲート電圧が閾値Vthに達しないようにして、電
圧クランプ動作を起こさせないように制御することがで
きる。あるいは、ゲート抵抗１１を小さくして、ＩＧＢ
Ｔ１０に電流がバイパスされても、電圧変化（率）（＝
dV/dt）が低下しないように制御することができる。

【００３０】（第４の実施の形態）図８は、第４の実施
の形態を表す回路構成図である。本実施の形態は、第３
の実施の形態の変形例であり、主スイッチング素子１で
あるＩＧＢＴ１の遮断電流に応じて、過電圧保護回路１
００内のゲート抵抗１１、直流電源１２の逆バイアス値
の少なくとも１つを制御可能な過電圧保護回路用制御回
路２００を有する点、及び過電圧保護回路用制御回路２
００による制御方法は同じである。ただし、主スイッチ
ング素子１（＝ＩＧＢＴ１）がエミッタセンス電極端子
ＥＳを有し、電流検出抵抗３の電圧降下によって、遮断
電流値が過電圧保護回路用制御回路２００に与えられる
ことが特徴である。

【００３１】（第５の実施の形態）図９は、第５の実施
の形態を表す回路図である。過電圧保護回路１００は２
つの絶縁ゲート型半導体素子、即ちＩＧＢＴ１０ａ、Ｉ
ＧＢＴ１０ｂから構成されている。ＩＧＢＴ１０ａのコ
レクタ電極、エミッタ電極は、それぞれ、主スイッチン
グ素子１であるＩＧＢＴ１のコレクタ電極、エミッタ電
極に接続され、ＩＧＢＴ１０ａのゲート電極−エミッタ
電極間にはゲート抵抗１１ａが接続されている。そし
て、ＩＧＢＴ１０ｂのコレクタ電極、エミッタ電極は、
それぞれ、ＩＧＢＴ１０ａのコレクタ電極、ゲート電極
に接続され、ＩＧＢＴ１０ｂのゲート電極−エミッタ電
極間には、直列接続されたゲート抵抗１１ｂ、直流電源
１２ｂと、極性を逆に直列接続されたツェナーダイオー
ド１３ｂ、１４ｂとが並列に接続されている。ただし、
直流電源１２ｂはＩＧＢＴ１０ｂのゲート電極を逆バイ
アスする方向であり、ツェナーダイオード１３ｂのツェ
ナー電圧はＩＧＢＴ１０ｂのゲート閾値電圧Vthより若
干大きな値に、ツェナーダイオード１４ｂのツェナー電
圧は直流電源１２ｂによる逆バイアス値より若干大きな
値に設定される。また、ゲート抵抗１１ａに対し、ゲー
ト抵抗１１ｂは数桁大きな抵抗値である。

【００３２】以下に、本実施の形態に用いる回路の動作
を説明する。

【００３３】主スイッチング素子１であるＩＧＢＴ１が
電流Icをターンオフするとき、コレクタ電圧の上昇（＝
dV/dtの発生）により、ＩＧＢＴ１０ａとＩＧＢＴ１０
ｂのコレクタ−ゲート間寄生容量Ccgに変位電流が発生
し、それぞれのゲート−エミッタ間寄生容量Cgeが充電
される。ＩＧＢＴ１０ａとＩＧＢＴ１０ｂのゲート電圧
のどちらが先に閾値Vthに達するかは、ゲート抵抗１１
ａ、１１ｂ、直流電源１２ｂによる逆バイアス、さらに
は、ゲート抵抗１０ａ、１０ｂの各素子構造に依る。仮
に、ＩＧＢＴ１０ａのゲート電圧が先に閾値Vthに達し
たとすると、ＩＧＢＴ１の電流の一部がＩＧＢＴ１０ａ
にバイパスされる。しかし、ゲート抵抗１１ａは大きな
値ではないため、コレクタ電圧はクランプされずに上昇
を続ける。遮断電流Icが大きいなど、大きなサージ電圧
が発生する条件では、ＩＧＢＴ１０ｂのゲート電圧も閾
値Vthに達し、大きなゲート抵抗１１ｂの存在により、
低い電圧変化（率）（＝dV/dt）での遮断動作（電圧ク
ランプ動作）が得られる。このとき、ＩＧＢＴ１はCcg
には十分な変位電流が発生しないためオフ状態になるの
に対し、ＩＧＢＴ１０ａはＩＧＢＴ１０ｂのエミッタ電
流がゲート電流として供給されるためオン状態を保ち続
け、大部分の電流をバイパスすることになる。即ち、本
実施の形態では、ＩＧＢＴ１０ａがＩＧＢＴ１の電流を
バイパスする役割を果たし、ＩＧＢＴ１０ｂが電圧をク
ランプする役割を果たす。

【００３４】また、直流電源１２ｂにより、クランプ電
圧をＩＧＢＴ１０ａのバイパス動作とは独立に設定する
ことができる。

【００３５】（第６の実施の形態）図１０は第６の実施
の形態を表す回路図である。本実施の形態は、第５の実
施の形態の変形例であり、過電圧保護回路１００が２つ
の絶縁ゲート型半導体素子ＩＧＢＴ１０ａ、ＩＧＢＴ１
０ｂから構成されている点は同じである。異なる点は、
ＩＧＢＴ１０ｂのゲート電極を逆バイアスする直流電源
１２ｂと、ＩＧＢＴ１０ｂのゲート−エミッタ間に接続
されていた２つのツェナーダイオードとがない点であ
る。直流電源１２ｂによるクランプ電圧の設定が行えな
いため、ＩＧＢＴ１０ｂは、図６に示したように、ゲー
ト絶縁膜２６直下の低濃度のｎ型ベース層２１中に低濃
度のｐ型シールド層２９を形成することが望ましい。ｐ
シールド層２９のアクセプタ濃度によりクランプ電圧を
設定することが可能である。また、先に述べたように、
ＩＧＢＴ１０ｂの電流容量はＩＧＢＴ１０ａのゲート電
流を供給するに足りればよい。即ち、ＩＧＢＴ１０ｂの
面積はＩＧＢＴ１０ａの面積より遥かに小さくてよい。
従って、ＩＧＢＴ１０ｂの変位電流も小さいため、ゲー
ト過電圧を抑制するツェナーダイオード１３ｂ、１４ｂ
を不要とすることができる。このことは、先の実施の形
態においても同じであり、図９に示されているツェナー
ダイオード１３ｂ、１４ｂも用いなくてもよい。

【００３６】（第７の実施の形態）図１１は、第７の実
施の形態を表す回路構成図である。本実施の形態では、
主スイッチング素子１であるＩＧＢＴ１の遮断電流に応
じて、過電圧保護回路１００内のゲート抵抗１１ａ、１
１ｂ、直流電源１２ｂの逆バイアス値の少なくとも１つ
を制御可能な過電圧保護回路用制御回路２００を有す
る。遮断電流値は、制御回路２のプログラムから与えら
れ、その遮断電流値が小さく過電圧保護が不要な場合に
は、直流電源１２ｂによる逆バイアスを大きくすること
により、ＩＧＢＴ１０ａのゲート電圧が閾値Vthに達し
なくして、電圧クランプ動作を起こさせないように制御
することができる。あるいは、ゲート抵抗１１ａ、１１
ｂを小さくして、ＩＧＢＴ１０ａに電流がバイパスされ
た状態でも、電圧変化（率）（＝dV/dt）が低下しない
ように制御することができる。

【００３７】（第８の実施の形態）図１２は、第８の実
施の形態を表す回路構成図である。本実施の形態は、第
７の実施の形態の変形例であり、ＩＧＢＴ１の遮断電流
に応じて、過電圧保護回路１００内のゲート抵抗１１
ａ、１１ｂ、直流電源１２ｂの逆バイアス値の少なくと
も１つを制御可能な過電圧保護回路用制御回路２００を
有する点、及び、過電圧保護回路用制御回路２００によ
る制御方法は同じである。ただし、主スイッチング素子
１であるＩＧＢＴ１がエミッタセンス電極端子ＥＳを有
し、電流検出抵抗３の電圧降下によって、遮断電流値が
過電圧保護回路用制御回路２００に与えられることが特
徴である。

【００３８】（第９の実施の形態）図１３は、第９の実
施の形態に用いる絶縁ゲート型半導体素子の断面模式図
であり、図１０の過電圧保護回路１００に対応する。Ｉ
ＧＢＴ１０ａ、ＩＧＢＴ１０ｂが同一半導体基板上に形
成されており、図１３の中央部点線の右側が１０ａ、左
側が１０ｂを構成している。それぞれのゲート抵抗１１
ａ、１１ｂは、外部回路によって接続してもよいし、半
導体基板上に多結晶シリコンなどで形成してもよい。ま
た、先に述べたように、ＩＧＢＴ１０ｂの電流容量はＩ
ＧＢＴ１０ａのゲート電流を供給するに足りればよく、
ＩＧＢＴ１０ｂは半導体基板上の一部分のみに形成され
ている。

【００３９】（第１０の実施の形態）図１４は、第１０
の実施の形態に用いる絶縁ゲート型半導体素子の断面模
式図であり、例えば、図１０の過電圧保護回路１００に
対応する。本実施の形態では、同一半導体基板上に形成
されたＩＧＢＴ１０ａ、ＩＧＢＴ１０ｂそれぞれのゲー
ト幅Lg1、Lg2が異なるのが特徴である。ゲート幅を大き
くすると、コレクタ−ゲート間寄生容量Ccg、即ち、コ
レクタ電圧の上昇（＝dV/dtの発生）により発生する変
位電流が大きくなる。ゲート−エミッタ間寄生容量Cge
を充電する速さは、ゲート抵抗にも依存するが、寄生容
量の比Ccg/Cgeが大きいほど速いということができるの
で、ＩＧＢＴ１０ａ、ＩＧＢＴ１０ｂのゲート幅を異な
る値に設計することにより、過電圧保護回路の動作を細
かく設定することができる。

【００４０】特に、ターンオフ時の過大な電圧変化
（率）（＝dV/dt）から主スイッチング素子を保護する
場合には、電圧クランプ動作が開始される以前に、主ス
イッチング素子に流れていた電流の一部がＩＧＢＴ１０
ａにバイパスされることが好ましい。このためには、Ｉ
ＧＢＴ１０aのCcg/CgeをＩＧＢＴ１０ｂのCcg/Cgeより
大きくすればよい。ただし、これはＩＧＢＴ１０ｂの面
積がＩＧＢＴ１０aの面積に比べて無視できる場合であ
り、無視できない場合には、ＩＧＢＴ１０ａ のCcgにＩ
ＧＢＴ１０ｂのCcg、Cceを加える必要がある。

【００４１】また、ＩＧＢＴ１０ｂが先にオンすると、
それによる急激なゲート電流の供給により、ＩＧＢＴ１
０ａも瞬時にオンする。このとき、主スイッチング素子
とＩＧＢＴ１０ａ間で大きな電流変化（率）（＝dI/d
t）が発生するが、それに伴ってノイズが発生しやすい
という問題があり、ＩＧＢＴ１０ａのCcg/CgeをＩＧＢ
Ｔ１０ｂのCcg/Cgeより大きくすることはノイズ低減に
も効果的である。このためには、図１４に示すように、
ＩＧＢＴ１０ａ、ＩＧＢＴ１０ｂそれぞれのゲート幅Lg
1、Lg2を、Lg1＞Lg2となるように形成すればよい。

【００４２】（第１１の実施の形態）図１５は、第１１
の実施の形態を表す絶縁ゲート型半導体素子の断面模式
図であり、例えば、図１０の過電圧保護回路１００に対
応する。また、図１４に示した第１０の実施の形態と同
一の効果を有する。図１５の中央部点線より左側のＩＧ
ＢＴ１０ｂのゲート絶縁膜（＝ゲート酸化膜）に関し、
チャネル形成に寄与しない低濃度のｎ型ベース層２１表
面上の部分において、酸化膜が厚く形成されている。こ
れにより、ＩＧＢＴ１０ｂのCcg、引いては寄生容量の
比Ccg/Cgeが小さくなる。

【００４３】また、これらのＩＧＢＴに埋め込み型のト
レンチゲート構造を用いることにより、より広い範囲内
でCcg/Cgeを設計することも可能である。

【００４４】以上述べた各実施の形態では、主スイッチ
ング素子、過電圧保護回路内の絶縁ゲート型半導体素子
としてＩＧＢＴを用いて説明した。しかし、例えば、主
スイッチング素子に高耐圧ＩＧＢＴ、電子注入促進型ゲ
ートトランジスタ（ＩＥＧＴ）などの高耐圧素子を用い
た場合においても、過電圧保護回路内の絶縁ゲート型半
導体素子として、図１６に示すように、高耐圧のパワー
ＭＯＳＦＥＴ１０ｃを用いてもよい。一般に、高耐圧の
パワーＭＯＳＦＥＴ１０ｃは飽和電圧がＩＧＢＴより遥
かに大きく、１ｋＶを超える耐圧領域では殆ど用いられ
ることはない。しかし、本発明においては、絶縁ゲート
型半導体素子１０は飽和領域ではなく活性領域で用いら
れるので、飽和電圧の高いパワーＭＯＳＦＥＴ１０ｃを
用いることができる。これにより、コストを削減するこ
とができる。

【００４５】また、本発明の各実施の形態において、過
電圧保護回路には、例えば図１７に示すように主スイッ
チング素子１としてＧＴＯサイリスタなどの電流駆動型
素子を用いた場合、あるいは、ＭＯＳゲートサイリスタ
などの複合型素子を用いた場合にも適用可能である。

【００４６】（第１２の実施の形態）図１８は、第１２
の実施の形態を表す回路構成図である。制御端子に制御
回路が接続された主スイッチング素子１と並列に、還流
ダイオード（以下、ＦＷＤとする）４が接続されてい
る。さらに、主スイッチング素子１、ＦＷＤ４と並列
に、先の実施の形態で示したものと同様の過電圧保護回
路１００が接続されている。

【００４７】ＦＷＤ４が負荷電流を還流している状態に
おいて、図示されない別アームの主スイッチング素子を
ターンオンさせると、ＦＷＤ４はリバースリカバリー動
作を行う。このとき、回路の浮遊インダクタンスLsに起
因するサージ電圧がＦＷＤ４に印加されるが、その電圧
上昇（＝dV/dtの発生）によって過電圧保護回路１００
内の絶縁ゲート型半導体素子が動作し、主スイッチング
素子１の保護と同様に、ＦＷＤ４を過電圧から保護する
ことができる。図１９は、ＦＷＤ４のリバースリカバリ
ー時の電圧、電流波形を模式的に表したものである。た
だし、（過電圧）保護回路ありの場合の電流波形はＦＷ
Ｄ４の電流と（過電圧）保護回路１００の電流との和で
ある。このように、ＦＷＤ４のリバースリカバリー電流
がピーク値を超えた後に電圧クランプ動作させることに
より、安定な保護動作を得ることができた。

【００４８】（第１３の実施の形態）図２０は、本発明
の過電圧保護回路を３層インバータ回路に適用した第１
３の実施の形態を表す回路図である。主スイッチング素
子１のターンオフ時と、ＦＷＤ４のリバースリカバリー
時に、それぞれに並列接続された過電圧保護回路１００
が動作し、過大なサージ電圧と過大な電圧変化（率）
（＝dV/dt）から半導体素子を保護することができる。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
主スイッチング素子のスイッチング時に発生する過大な
サージ電圧と過大な電圧変化（率）から、主スイッチン
グ素子及び還流ダイオード等を保護することが可能な過
電圧保護回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を表す回路図。

【図２】本発明の過電圧保護回路の動作を説明するため
の回路図。

【図３】本発明の過電圧保護回路の動作を説明するため
の素子断面図。

【図４】本発明の過電圧保護回路を適用したときの波形
例。

【図５】本発明の実施の形態を表す回路図。

【図６】本発明の実施の形態を表す素子断面図。

【図７】本発明の実施の形態を表す回路図。

【図８】本発明の実施の形態を表す回路図。

【図９】本発明の実施の形態を表す回路図。

【図１０】本発明の実の施形態を表す回路図。

【図１１】本発明の実施の形態を表す回路図。

【図１２】本発明の実施の形態を表す回路図。

【図１３】本発明の実施の形態を表す素子断面図。

【図１４】本発明の実施の形態を表す素子断面図。

【図１５】本発明の実施の形態を表す素子断面図。

【図１６】本発明の実施の形態を表す回路図。

【図１７】本発明の実施の形態を表す回路図。

【図１８】本発明の実施の形態を表す回路図。

【図１９】本発明の過電圧保護回路を適用したときの波
形例。

【図２０】本発明の実施の形態を表す回路図。

【図２１】従来のクランプ型スナバ回路を表す回路図。

【図２２】従来の過電圧保護回路を表す回路図。

【符号の説明】

１…主スイッチング素子 ２…制御回路 ３…電流検出抵抗 ４…還流ダイオード １０、１０ａ、１０ｂ…絶縁ゲート型半導体素子 １０ｃ…パワーＭＯＳＦＥＴ １１、１１ａ、１１ｂ…ゲート抵抗 １２、１２ｂ…直流電源 １３、１３ｂ、１４、１４ｂ…ツェナーダイオード ２１…ｎ型ベース層 ２２…ｐ型エミッタ層 ２３…コレクタ電極 ２４…ｐ型ベース層 ２５…ｎ型ソース層 ２６…ゲート絶縁膜 ２７…ゲート電極 ２８…エミッタ電極 ２９…ｐ型シールド層 １００…過電圧保護回路 ２００…過電圧保護回路用制御回路 Ｃ…コレクタ電極端子 Ｅ…エミッタ電極端子 ＥＳ…エミッタセンス電極端子 Ｇ…ゲート電極端子

フロントページの続き (72)発明者 小倉 常雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5G013 AA02 AA16 BA02 CB02 DA05 DA10 DA11 5G053 AA09 BA04 CA05 EA09 EB02 EC03 5H007 CA01 CB02 CB05 CB06 FA01 FA13 FA20 5H740 BA11 BA16 BB01 BB05 BB07 BB08 BB10 MM01

Claims (12)

【特許請求の範囲】
1. 【請求項１】高電圧側主電極と低電圧側主電極とゲート
   電極を有する絶縁ゲート型半導体素子からなり、主スイ
   ッチング素子と並列に接続される過電圧保護回路であっ
   て、前記ゲート電極と低電圧側主電極との間にゲート抵
   抗が接続されたことを特徴とする過電圧保護回路。
2. 【請求項２】前記ゲート抵抗と直列に、前記ゲート電極
   に負バイアスを与える直流電源が接続されたことを特徴
   とする請求項１に記載の過電圧保護回路。
3. 【請求項３】前記絶縁ゲート型半導体素子のゲート電極
   と低電圧側主電極との間に、極性を逆に直列接続された
   ツェナーダイオードが接続されたことを特徴とする請求
   項１または請求項２に記載の過電圧保護回路。
4. 【請求項４】前記主スイッチング素子、その制御電極に
   入力信号を供給する制御回路の少なくとも一方が装置電
   流検出機能を有し、検出された装置電流値に基づいて保
   護回路内の前記ゲート抵抗、前記負バイアスの少なくと
   も一方を制御する保護回路用制御回路を有することを特
   徴とする請求項１乃至請求項３の何れかに記載の過電圧
   保護回路。
5. 【請求項５】前記絶縁ゲート型半導体素子の高電圧側主
   電極、ゲート電極に、それぞれ、高電圧側主電極、低電
   圧側主電極を接続した第２の絶縁ゲート型半導体素子を
   有し、第２の絶縁ゲート型半導体素子のゲート電極と低
   電圧側主電極との間に第２のゲート抵抗が接続されたこ
   とを特徴とする請求項１または請求項２に記載の過電圧
   保護回路。
6. 【請求項６】前記第２のゲート抵抗と直列に、第２の絶
   縁ゲート型半導体素子のゲート電極に負バイアスを与え
   る直流電源が接続されたことを特徴とする請求項５に記
   載の過電圧保護回路。
7. 【請求項７】前記主スイッチング素子、その制御電極に
   入力信号を供給する制御回路の少なくとも一方が装置電
   流検出機能を有し、検出された装置電流値に基づいて保
   護回路内の前記第１の絶縁ゲート型半導体素子のゲート
   抵抗、負バイアス、前記第２の絶縁ゲート型半導体素子
   のゲート抵抗、負バイアスの少なくとも一つを制御する
   保護回路用制御回路を有することを特徴とする請求項５
   または請求項６に記載の過電圧保護回路。
8. 【請求項８】前記第１の絶縁ゲート型半導体素子の通電
   部面積が、第２の絶縁ゲート型半導体素子の通電部面積
   より大きいことを特徴とする請求項５乃至請求項７の何
   れかに記載の過電圧保護回路。
9. 【請求項９】前記第１、及び第２の絶縁ゲート型半導体
   素子が同一基板内に形成されたことを特徴とする請求項
   ５乃至請求項８の何れかに記載の過電圧保護回路。
10. 【請求項１０】前記第１の絶縁ゲート型半導体素子のゲ
    ート電極構造と、前記第２の絶縁ゲート型半導体素子の
    ゲート電極構造とが異なることを特徴とする請求項５乃
    至請求項９の何れかに記載の過電圧保護回路。
11. 【請求項１１】前記第１の絶縁ゲート型半導体素子の、
    高電圧側主電極とゲート電極との間の静電容量の、低電
    圧側主電極とゲート電極との間の静電容量に対する比の
    値が、前記第２の絶縁ゲート型半導体素子の高電圧側主
    電極とゲート電極との間の静電容量の、低電圧側主電極
    とゲート電極との間の静電容量に対する比の値より、大
    きいことを特徴とする請求項１０に記載の過電圧保護回
    路。
12. 【請求項１２】前記主スイッチング素子と並列に、主ス
    イッチング素子と逆方向に電流を流すことが可能なダイ
    オードを接続したことを特徴とする請求項１乃至請求項
    １１の何れかに記載の過電圧保護回路。