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JP2002134375A - 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法 - Google Patents

半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法

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Publication number
JP2002134375A
JP2002134375A JP2000325802A JP2000325802A JP2002134375A JP 2002134375 A JP2002134375 A JP 2002134375A JP 2000325802 A JP2000325802 A JP 2000325802A JP 2000325802 A JP2000325802 A JP 2000325802A JP 2002134375 A JP2002134375 A JP 2002134375A
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JP
Japan
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substrate
surface shape
bonded
manufacturing
semiconductor substrate
Prior art date
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JP2000325802A
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Kiyobumi Sakaguchi
清文 坂口
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Original Assignee
Canon Inc
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Publication date
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Abstract

(57)【要約】 【課題】 管理された表面形状の半導体基体を作製す
る。 【解決手段】 支持基板５に半導体基板１を貼り合わせ
ることで半導体基体を作製する方法において、支持基板
のはり合わせ側の表面形状と、作製した半導体基体の表
面形状がほぼ等しい。第１の基体と第２の基体とを絶縁
層を介して貼り合わせて作製される貼り合わせ基体の表
面形状測定方法であって、絶縁層を介さずに第１の基体
と第２の基体とを貼り合わせて疑似貼り合わせ基体を作
製し、疑似貼り合わせ基体の表面形状を測定し、その測
定値を前記貼り合わせ基体の表面形状とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板とその
作製方法、および貼り合わせ基体の表面形状測定方法に
関し、更に詳しくは、誘電体分離あるいは、絶縁物上の
単結晶半導体、Ｓｉ基板上の単結晶化合物半導体の作製
方法、さらに単結晶半導体層に作成される電子デバイ
ス、集積回路に適する半導体基板とその作製方法、およ
び貼り合わせ基体の表面形状測定方法に関するものであ
る。
【０００２】
【従来の技術】ウエハ表面性とボイドとの関連、貼り合
わせウエハの表面形状に関する技術を開示するものとし
ては、特開昭62-283655号公報（NTT）、特開平5-152549
号公報（信越半導体、長野電子工業）、特公平6-36407
号公報（信越半導体、長野電子工業）、特開平7-249598
号公報（三菱マテリアル、三菱マテリアルシリコン）、
特開平9-232197号公報（住友シチックス）等が知られて
いる。
【０００３】また、文献においても、Takao Abe and Jo
hn H. Matlock, Solid State Technology/日本版, Janu
ary 1991 (信越半導体)に表面性とボイドの相関につい
て記載されている。
【０００４】ここで半導体表面の表面性が悪ければ、ボ
イドの発生をまねくことになる。
【０００５】元々、表面の平坦性は、リソグラフィーか
らの要請で平坦化が推し進められてきた。
【０００６】最近の平坦性の議論は、サイトフラットネ
スといって、数十ｍｍ角の中での高低差を問題にしてい
る。極細のラインパターンを切るためには、ステッパー
１ショット中でのウエハ表面の高低差を狭く抑えること
が要求されてきているためである。
【０００７】平坦性の設定項目は、高低差上限、領域サ
イズ（これによってサイト数が変わる）、高低差上限に
収まるサイトの割合（Usable Area）である。
【０００８】また、Si−バルクウエハの分野でNanotopo
graphy（ナノトポグラフィー）という、表面のマイクロ
ラフネスと表面平坦性との間くらいの表面形状が、非常
に重要であるとの認識が高まってきている。
【０００９】IntelのDr.K.V.Raviが最初にNanotopology
（nanometer scale surface topology）という言葉を使
い出した。近年では、NanotopologyはNanotopographyと
呼ばれるようになってきている。本願ではNanotopograp
hyを用いる。
【００１０】サイトフラットネスに対して、Nanotopogr
aphyは、CMPからの要求が強くなってきて問題視される
ようになってきた。層間絶縁膜をCMPで平坦化する際
に、元々の表面が凸凹であると、この状態でCMPで表面
を平坦化すると、絶縁膜の厚さの均一性が失われて耐圧
不良になる。また、STI（shallow trench isolation）
を絶縁膜で埋めて表面を研磨する際にも、CMP自体の研
磨の均一性だけでなく、元々のウエハのNanotopography
を良くすることが不可欠になってきた。Nanotopography
は、リソグラフィーの線幅が０．１８μｍくらいになっ
て、ようやく問題になってきた。
【００１１】Nanotopographyは、ＡＤＥ社製のWIS-CR83
-SQMあるいはNanoMapperや、KLA-Tencor社製のSurfscan
-SP1-STN、ニュークリエーション社製のDynaSearch、黒
田精工社製のNanoMetroで測定されている。これらの測
定装置は、すべて光学式に表面の反射を利用してをの凹
凸を測定している。
【００１２】両者とも、デバイスサイズが小さくなって
くると益々厳しい規格に収める必要が高まってくる。特
に、SOI、SiGe、等の次世代を担う材料では、その採用
時から最先端の極細リソグラフィーのラインで使用され
ることは、明かである。
【００１３】
【発明が解決しようとする課題】貼り合わせ技術は、最
近成熟され始めてきて、特にSOIを形成する技術とし
て、注目され、そのウエハも市販されてきている。しか
し、まだ、最先端の0.18μmラインには、それほど多く
は採用されていないため、SOIのサイトフラットネスを
気にしだしたところであり、Nanotopographyに関して
は、ほとんど注目されていない。しかし、これからは、
SOIやSiGe等の応用分野でも、そのウエハのサイトフラ
ットネスやNanotopographyが問題視されることは、想像
に難くない。
【００１４】貼り合わせに関わる基板の作製は、一般
に、次のような工程で作製される。 ａ） 支持基板とデバイス基板を用意する。（デバイス
基板とは、最終的にデバイスが作製されることになる層
[活性層]を含んでいる基板） ｂ） 両ウエハの貼り合わせ ｃ） デバイス基板側の使用しない領域[活性層以外の
領域]の除去 ｄ） 表面の平滑化処理 ところで、表面形状測定方法は、通常はバルクウエハの
測定に適用されているので、多層構造の測定には不向き
である。現状ではエピタキシャルウエハの測定までは行
われている。不純物濃度が変化しても母材料が同じであ
ればほとんど表面の反射のみであることが知られている
（図４）。
【００１５】ここで、表面の多層膜の屈折率等の光学定
数が大きく異なる場合には、そのウエハそのもののNano
topographyを測定することは困難である。それは、現在
のNanotopographyの測定方法が光学式によっているため
である。図５にように、ＳＯＩ構造は表面からＳｉ／Ｓ
ｉＯ2／Ｓｉの構造になっているので、光の反射面が表
面を含めて３面ある。このため、Nanotopographyの測定
値がどの面のNanotopographyを代表しているのかがわか
らない。
【００１６】
【課題を解決するための手段】本発明の半導体基体の作
製方法は、支持基板に半導体基板を貼り合わせることで
半導体基体を作製する方法において、前記支持基板の貼
り合わせ側の表面形状と、作製した半導体基体の表面形
状がほぼ等しいことを特徴とする。
【００１７】また本発明の半導体基体の作製方法は、支
持基板に半導体基板を貼り合わせることで半導体基体を
作製する方法において、前記支持基板の貼り合わせ側の
表面上の表面形状が、SFQR；０．３０μｍ／２５ｍｍ×
２５ｍｍ／８５％以上（２５ｍｍ×２５ｍｍのサイトの
集合において、０．３０μｍ以下のフラットネスのもの
が８５％以上）であり、この支持基板を用いて作製され
た半導体基体の表面上の任意の点において、その表面形
状が、SFQR；０．３０μｍ／２５ｍｍ×２５ｍｍ／８５
％以上を満たすことを特徴とする。
【００１８】なお、表面形状の規定方法には、基準とす
る平面のとりかた、およびDeviationかRangeかにより下
記のような種類があるが、本発明では、SFQR、SFQD、SBI
R、Nanotopographyの少なくとも一つで規定することが望
ましい。 (1)FQA(Flatness Quality Area) (2)SFPD(Site Focal Plane Deviation) (3)STIR(Site Total Indicator Reading) (4)SBID(Site Back Ideal Deviation) (5)SBIR(Site Back Ideal Range)=LTV（Local Thicknes
s Variation） (6)SFPD(Site Focal Plane Deviation) (7)SFLD(Site Front Least-Squares Deviation) (8)SFLR(Site Front Least-Squares Range) (9)SFQD(Site Front Least-Squares Site Deviation) (10)SFQR(Site Front Least-Squares Site Range) (11)SF3D(Site Front Three Point Deviation) (12)SF3R(Site Front Three Point Range) SFQRは、設定されたサイト内でのデータを最小自乗法に
て算出したサイト内平面を基準平面とし、この基準平面
に平行でサイト中心点を含む面を焦点平面とすると、こ
の焦点平面から各サイト内での＋側、−側の最大変位量
の絶対値の和であり、各サイトに一つのデータを持つも
のである。SBIRは、ウエハ裏面を基準面とし、更に各サ
イトにおいてサイト中心点を含む平面を焦点平面とした
とき、この平面から、＋側、−側の各々の最大変位量の
絶対値の和であり、各サイトに一つのデータを持つもの
である。また、Nanotopographyは約０．２〜２０ｍｍの
空間波長領域内の表面の偏差をいう。
【００１９】また本発明の半導体基体の作製方法は、支
持基板に半導体基板を貼り合わせることで半導体基体を
作製する方法において、前記支持基板の貼り合わせ側の
表面上の任意の点において、その表面形状が、０．５ｍ
ｍ×０．５ｍｍのセルでのｐ−ｖ（peak to ｖalley）
値の全セルのうちの最大が２０ｎｍ以下、２．０ｍｍ×
２．０ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が
５０ｎｍ以下、５．０ｍｍ×５．０ｍｍのセルでのｐ−
ｖ値の全セルのうちの最大が１００ｎｍ以下、１０ｍｍ
×１０ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が
１２０ｎｍ以下、の条件のうち、少なくとも１つの条件
を満たし、この支持基板を用いて作製された半導体基体
の表面上の任意の点において、その表面形状が、０．５
ｍｍ×０．５ｍｍのセルでのｐ−ｖ（peak to ｖalle
y）値の全セルのうちの最大が２０ｎｍ以下、２．０ｍ
ｍ×２．０ｍｍのセルでのｐ−ｖ値の全セルのうちの最
大が５０ｎｍ以下、５．０ｍｍ×５．０ｍｍのセルでの
ｐ−ｖ値の全セルのうちの最大が１００ｎｍ以下、１０
ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セルのうちの最
大が１２０ｎｍ以下、の条件のうち、上記支持基板が満
たす条件と同じ条件を満たすことを特徴とする。
【００２０】また本発明の半導体基体の作製方法は、支
持基板に半導体基板を貼り合わせることで半導体基体を
作製する方法において、前記支持基板の貼り合わせ側の
表面上の任意の点において、その表面形状が、０．５ｍ
ｍ×０．５ｍｍのセルでのｐ−ｖ（peak to ｖalley）
値の全セルのうちの最大が２０ｎｍ以下、２．０ｍｍ×
２．０ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が
５０ｎｍ以下、５．０ｍｍ×５．０ｍｍのセルでのｐ−
ｖ値の全セルのうちの最大が１００ｎｍ以下、１０ｍｍ
×１０ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が
１２０ｎｍ以下、の条件のうち、少なくとも１つの条件
を満たすことを特徴とする。
【００２１】本発明の貼り合わせ基体の表面形状測定方
法は、第１の基体と第２の基体とを該第１の基体又は該
第２の基体と異なる異種材料の層を介して貼り合わせて
作製される貼り合わせ基体の表面形状測定方法であっ
て、前記異種材料の層を介さずに第１の基体と第２の基
体とを貼り合わせて疑似貼り合わせ基体を作製し、該疑
似貼り合わせ基体の表面形状を測定し、その測定値を前
記貼り合わせ基体の表面形状とする貼り合わせ基体の表
面形状測定方法である。
【００２２】まず、本発明の半導体基体の作製方法につ
いて説明する。
【００２３】図６、図７に示すように、貼り合わせによ
る半導体基体のサイトフラットネス、Nanotopographyを
決める要素は、元の支持基板のサイトフラットネス、Na
notopographyと表面平坦化および平滑化技術である。な
お図６（ａ）、（ｂ）はサイトフラットネス、Nanotopo
graphy不良の場合を説明するための模式的断面図であ
り、図７（ａ）、（ｂ）は、サイトフラットネス、Nano
topography良好の場合を説明するための模式的断面図で
ある。なお、図６（ａ）、（ｂ）及び図７（ａ）、
（ｂ）において、上図は第２の基体、下図は活性層を含
む第１の基体から移設された層（あるいは多層）を有す
る第２の基体を示す。
【００２４】図６（ａ）は、良好なサイトフラットネ
ス、Nanotopographyの支持基板を用いて、完璧に平坦化
する技術（理想的にフラットにするCMP）の場合を表
す。
【００２５】図６（ｂ）は、良好なサイトフラットネ
ス、Nanotopographyの支持基板を用いて、理想的に均一
な膜を残す技術（理想的に膜厚減少のない平滑化技術）
の場合を表す。
【００２６】図７（ａ）は、良好でないサイトフラット
ネス、Nanotopographyの支持基板を用いて、完璧に平坦
化する技術（理想的にフラットにするCMP）の場合を表
す。
【００２７】図７（ｂ）は、良好でないサイトフラット
ネス、Nanotopographyの支持基板を用いて、理想的に均
一な膜を残す技術（理想的に膜厚減少のない平滑化技
術）の場合を表す。
【００２８】最終基板に良好なサイトフラットネス、Na
notopographyを求めるだけであれば、図６（ａ）や図７
（ａ）のように最終工程の表面平坦化処理だけに注目す
ればよいが、このとき元の支持基板のNanotopographyが
良好でないと、活性層の膜厚むらになってしまう（図７
の（ａ））。
【００２９】この図６、図７において、表面平滑化は、
直前の表面形状をそのまま保ちながら膜を減らすあるい
は膜の減少無しに平滑化する場合をあらわし、表面平坦
化は、直前の表面形状にかかわらず、表面形状を平らに
する場合を表している。図６、図７においては、その両
極端な場合を示しており、CMP、研磨等の場合には、こ
の他に面内の研磨分布も存在することになる。
【００３０】理想的な平滑化を行うとNanotopography
は、元の状態をほぼ保ち、膜厚均一性も維持される（図
６（ｂ）、図７（ｂ））。このとき、膜厚均一性はどち
らの場合でも同様の結果が得られるので、元の支持基板
のサイトフラットネスあるいはNanotopographyに注目す
ればよい。
【００３１】理想的な平坦化を行うとサイトフラットネ
スあるいはNanotopographyは、元の状態に関係なく、平
坦化工程で決まる。しかし、膜厚の均一性は劣化する
（図６（ａ）、図７（ａ））。特に元の支持基板のサイ
トフラットネスあるいはNanotopographyが悪い場合には
顕著である（図７（ａ））。
【００３２】元のサイトフラットネスあるいはNanotopo
graphyが良好でないと（図７）、平坦化／平滑化工程を
行っても膜厚均一性とサイトフラットネスあるいはNano
topographyの良好さを同時に満たすことができない。し
たがって、貼り合わせによる半導体基体の作製の場合、
表面活性層の膜厚の均一性を保ちながらそのNanotopogr
aphyを良好にするには、もともとの支持基板のNanotopo
graphyを良好にしておけばよい。
【００３３】さらに表面性の良いものは、貼り合わせの
ボイド形成を抑制する働きもある。また表面粗さとして
の制限もいれておけば、さらに良好な貼り合わせ歩留ま
りで、サイトフラットネスあるいはNanotopographyの良
いウエハを作製することができる。
【００３４】平滑化処理を行って、さらに支持基板のサ
イトフラットネスあるいはNanotopographyを良好なもの
にすれば、出来上がった貼り合わせによる半導体基板の
サイトフラットネスあるいはNanotopographyは良好なま
ま保たれ、ウエハ間やロット間や工程変更による工程間
のばらつきが極端に抑制されることになる。特に、平滑
化処理として、CMPよりも水素含有雰囲気中での熱処理
（水素アニール）が有効である。CMPは表面の凸部を削
りながら平滑平坦化していくのに対して、水素アニール
は、膜の減少がほとんど皆無で表面を平滑化するだけで
ある。このためCMPは多少なりとも表面の形状を変えて
行くのに対して、水素アニールは、表面形状をまったく
変えないで行われるのである。
【００３５】支持基板のサイトフラットネスあるいはNa
notopographyを良くするには、表面形状の管理された第
２の基体を使用すること（良くても悪くてもウエハ間で
ばらつきのないものを使用すること）が重要である。元
の第２の基体の表面形状を管理することにより、管理さ
れた表面形状の半導体基体を作製することが可能にな
る。
【００３６】次に本発明の貼り合わせ基体の表面形状測
定方法について説明する。
【００３７】本発明は、図３に示すように、酸化膜を介
さずに貼り合わせて同じ工程（図３の左側の工程）を行
ったウエハのNanotopographyをその工程（図３の右側の
工程）で作製した半導体基体のNanotopographyであると
定めることにより、従来、数量化すること自体困難であ
った貼り合わせによる半導体基体（特にＳＯＩ基体）の
表面Nanotopographyを定量的数値化することができる。
各工程の再現性が高ければ、この手法による測定は十分
に意味を持つ測定になる。最近の貼り合わせ半導体基体
の作製技術は格段の成長を遂げており、この安定した再
現性のある工程に十分合致するものである。なお、図３
において、１１は多孔質からなる第１の基体（なお、こ
こでは全部が多孔質となっているが、表面の一部に多孔
質層が形成されていてもよい。）、１２は多孔質層上に
形成された非多孔質層、１３は酸化膜等の絶縁層、１４
は第２の基板である。図３に示す工程は後述する図１の
作製方法に対応するものである（図１では表面の一部に
多孔質層が形成されて第１の基体が構成されている。）
【００３８】
【発明の実施の形態】まず、本発明の半導体基体とその
作製方法に関する実施の形態（実施形態１〜３）につい
て説明する。 ［実施態様例１］図１を用いて本発明による第１実施形
態の半導体基体の作製方法について説明する。
【００３９】まず、図１（Ａ）に示すように、第１のＳ
ｉウエハ（第１の基体）１の最表面層に多孔質Ｓｉ層２
を形成する。
【００４０】次に、図１（Ｂ）に示すように、多孔質Ｓ
ｉ層２上にエピタキシャル層３を形成する。なお、エピ
タキシャル層は、１層でも、不純物、濃度、材料を変え
て多層構造にしても良い。
【００４１】次に、図１（Ｃ）、（Ｄ）に示すように、
表面形状が上述した所定の条件を満たす支持基板（第２
の基体）５の表面とエピタキシャル層２の表面とを絶縁
層４を介して貼り合わせる。なお、絶縁層はなくても良
い。また、第１のＳｉウエハの両面に多孔質Ｓｉとエピ
タキシャル層を設けて二つの支持基板を両側に貼り合わ
せても良い。
【００４２】次に、図１（Ｅ）に示すように、多孔質Ｓ
ｉ、エピタキシャル層３以外の第１のＳｉウエハ１を除
去する。第１のＳｉウエハ１の除去は、第１のＳｉウエ
ハ１を研削、研磨して除去してもよいし、多孔質Ｓｉ２
を介して分離しても良い。多孔質Ｓｉはくさび挿入、流
体ジェットの挿入、超音波印加や引っ張り等の外部力を
使用すること等で、多孔質Ｓｉ中又は多孔質Ｓｉと第１
又は第２の基板との界面で分割することができ、第１の
Ｓｉウエハと第２の基板とを分離することができる。
【００４３】次に図１（Ｆ）に示すように、多孔質Ｓｉ
層２を除去する。多孔質Ｓｉ層の除去は、エッチング、
研磨等によって行われる。
【００４４】最後に、エピタキシャル層３の表面を平坦
化する。平坦化は、研磨、ＣＭＰ、水素アニールの少な
くとも１つを用いる。 ［実施態様例２］図２を用いて本発明による第２実施形
態の半導体基体の作製方法について説明する。
【００４５】まず図２（Ａ）に示すように、第１のＳｉ
ウエハ１の最表面層に酸化膜等の絶縁層４を形成する。
なお酸化膜等の絶縁層は、なくても良い。第１のＳｉウ
エハは、エピウエハでも良い。また、エピウエハのエピ
タキシャル層は、１層でも、不純物、濃度、材料を変え
て多層構造にしても良い。
【００４６】次に、図２（Ｂ）に示すように、酸化膜４
の表面から、イオン注入してある深さのところに、イオ
ン注入層２１を形成する（図２（Ｃ））。注入するイオ
ン種は、水素イオン、ヘリウムイオン、希ガスイオンで
ある。イオン注入は、スキャンタイプの通常のイオン注
入によってもよいし、プラズマ一括注入によって形成し
ても良い。
【００４７】次に、図２（Ｄ）に示すように、表面形状
が上述した所定の条件を満たす支持基板（第２の基板）
５の表面と第１の基板の表面とを絶縁層４を介して貼り
合わせる。なお絶縁層はなくても良い。また、第１のＳ
ｉウエハの両面にイオン注入を行い、二つの支持基板を
両側に貼り合わせても良い。
【００４８】次に、図２（Ｅ）に示すように、熱処理を
行ってイオン注入層２１で分離させ、第１のＳｉウエハ
を除去する。なおイオン注入層の分離は、くさび挿入、
流体ジェットの挿入、超音波印加や引っ張り等の外部力
を使用してもよい。もちろんこの外部力だけでも良い。
また、外部力の前に、低温で熱処理して貼り合わせ強度
を強化してよい。第１のＳｉウエハの除去は、分離でな
く、研削、研磨、エッチングで行ってもよい。
【００４９】次に、図２（Ｆ）に示すように、残留イオ
ン注入層２１を除去する。
【００５０】最後に、半導体層３の表面を平坦化する。
平坦化は、研磨、ＣＭＰ、水素アニールの少なくとも１
つを用いる。 ［実施態様例３］上述した第１及び第２の実施形態では
多孔質層、イオン注入層を用いたが、これらの層を用い
ずに半導体基体を作製する場合にも本発明を用いること
ができる。
【００５１】まず、第１のＳｉウエハの最表面層に酸化
膜等の絶縁層を形成する。なお、酸化膜等の絶縁層は、
なくても良い。第１のＳｉウエハは、エピウエハでも良
い。エピウエハのエピタキシャル層は、１層でも、不純
物、濃度、材料を変えて多層構造にしても良い。
【００５２】次に、表面形状が上述した所定の条件を満
たす支持基板（第２の基体）の表面と第１の基板の表面
とを絶縁層を介して貼り合わせる。
【００５３】次に第１のウエハを除去し、活性層を残留
させる。第１のＳｉウエハを除去は、研削、研磨、エッ
チングで行ってもよい。
【００５４】次に活性層の表面を平坦化する。平坦化
は、研磨、ＣＭＰ、水素アニールの少なくとも１つを用
いる。
【００５５】次に、本発明の貼り合わせ基体の表面形状
測定方法に関する実施の形態（実施形態４）について説
明する。 ［実施態様例４］本実施形態では上述した第１〜３の実
施形態の半導体基体の作製方法によりＳＯＩウエハをそ
れぞれ作製するとともに、第１のＳｉウエハ上に絶縁層
を設けないことを除いて第１〜３の実施形態と同じ工程
でそれぞれ疑似ＳＯＩウエハを作製する。そして、作製
された疑似ＳＯＩの表面Nanotopographyを測定して、第
１のＳｉウエハ上に絶縁層を設けた、第１〜３の実施形
態により作製されたＳＯＩのNanotopographyとする。
【００５６】
【実施例】以下、本発明の実施例について説明する。
【００５７】（実施例１）比抵抗０．０１〜０．０２Ω
・ｃｍのＰ型あるいはＮ型の第１の単結晶Ｓｉ基板を２
５枚用意した。
【００５８】ＨＦ溶液中において陽極化成を行った。陽
極化成条件は以下のとおりであった。
【００５９】 電流密度：７（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2Ｏ：Ｃ2Ｈ5ＯＨ＝１：１：１ 時間：１１（分） 多孔質Ｓｉの厚み：１２（μｍ） 多孔質Ｓｉは高品質エピタキシャルＳｉ層を形成させる
ための下地層として、さらに分離層としても用い、それ
ぞれ機能を一層で共用している。もちろん研削して第１
の基板を除去する場合には、分離層としては用いないこ
とは言うまでもない。
【００６０】陽極化成は、HF含有液であれば良く、エタ
ノールはなくてもよい。エタノールは、表面からの気泡
の除去に有効であり、この機能を有するものであればエ
タノールに限らない。メチルアルコール、イソプロピル
アルコール等の他のアルコール類、界面活性剤であって
も良い。また、これらの薬品を添加する代わりに、超音
波等の振動で気泡を表面から脱離させてもよい。
【００６１】多孔質Ｓｉ層の厚さは、これに限っておら
ず、数百μｍから０．１μｍ程度まで使用できる。
【００６２】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上にＣＶＤ（Chemical Vap
or Deposition）法により単結晶Ｓｉを０．３μｍエピ
タキシャル成長した。成長条件は以下の通りである。
【００６３】 ソースガス：ＳｉＨ2Ｃｌ2／Ｈ2 ガス流量：０．５／１８０ ｌ／ｍｉｎ ガス圧力：８０Ｔｏｒｒ 温度：９５０℃ 成長速度：０．３μｍ／ｍｉｎ 実際のエピタキシャル成長に先立って、エピタキシャル
装置内で水素雰囲気中でのベークして及び／又は極少量
Ｓｉソースを供給して多孔質層表面の孔の穴を埋めて平
滑にした。これによって、多孔質Ｓｉ上のエピであって
も、欠陥密度が非常に少ない（１０4ｃｍ-2以下）エピ
タキシャル層を形成することができた。
【００６４】さらに、このエピタキシャルＳｉ層表面に
熱酸化により２００ｎｍのＳｉＯ2層を形成した。疑似
ＳＯＩウエハ用（Nanotopography測定用）のため２５枚
中１枚はＳｉＯ2を形成しなかった。
【００６５】ＳｉＯ2層表面（疑似ＳＯＩウエハ用はエ
ピタキシャル表面）と別に用意した第２のＳｉ基板の表
面とを重ね合わせ、接触させた後、窒素雰囲気あるいは
酸化雰囲気中で１１００℃−１時間の熱処理をし、貼り
合わせ強度の向上をおこなった。
【００６６】この第２のウエハのNanotopographyは、ウ
エハ面内全点、その表面形状が、０．５ｍｍ×０．５ｍ
ｍのセルでのｐ−ｖ（peak to ｖalley）値の全セルの
うちの最大が２０ｎｍ以下、２．０ｍｍ×２．０ｍｍの
セルでのｐ−ｖ値の全セルのうちの最大が５０ｎｍ以
下、５．０ｍｍ×５．０ｍｍのセルでのｐ−ｖ値の全セ
ルのうちの最大が１００ｎｍ以下、１０ｍｍ×１０ｍｍ
のセルでのｐ−ｖ値の全セルのうちの最大が１２０ｎｍ
以下、を満たしていた。
【００６７】貼り合わせたウエハのベベリングで構成さ
れた隙間に、ウォータージェット装置の０．１５ｍｍの
ノズルから500ｋｇｆ／ｃｍ2の圧力で高圧の純水を、貼
り合わせウエハの貼り合わせ界面（表面）に平行な方向
から噴射した。その際、 １） ノズルを高圧の純水がベベリングで構成された隙
間に沿って移動する方向に走査したり、 ２） ウエハをウエハホルダーではさみながら自転さ
せ、ウエハ外周の全方向から高圧の純水がベベリングで
構成された隙間に注入されるようにしたり、 ３） 両者を併用したり、して、ウエハ全面で、多孔質
Ｓｉ層を介して二分割に分離させた。
【００６８】その結果、元々第１の基体表面に形成され
たＳｉＯ2層、エピタキシャルＳｉ層、および多孔質Ｓ
ｉ層の一部が、第２の基板側に移設された。第１の基板
表面には多孔質Ｓｉのみ残った。
【００６９】ウォータージェットで分離する代わりに、
気体ジェット挿入や固体くさび挿入、あるいは引っ張
り、せん断力印加、超音波印加、静圧（気体または液
体）をベベリングで構成された隙間へ印加等の方法で分
離を実行することもできる。
【００７０】また、さらには、分離せずに、貼り合わせ
た２枚のウエハの第１の基体の裏面側から研削、研磨、
エッチング等で多孔質Ｓｉを全面表出させても良い。そ
の際は、 ａ） 多孔質Ｓｉまで一気に研削する、 ｂ） 多孔質Ｓｉ直前まで研削して、残りのバルクＳｉ
は、RIE（ドライエッチング）あるいはウェットエッチ
ングで除去する、 ｃ） 多孔質Ｓｉ直前まで研削して、残りのバルクＳｉ
は、研磨で除去する、ことにより、多孔質Ｓｉ層を全面
表出させる。
【００７１】その後、第２の基板上に移設された多孔質
Ｓｉ層を４９％弗酸と３０％過酸化水素水と水との混合
液で撹はんしながら選択エッチングする。単結晶Ｓｉは
エッチングされずに残り、単結晶Ｓｉをエッチ・ストッ
プの材料として、多孔質Ｓｉは選択エッチングされ、完
全に除去された。選択エッチングでは、循環装置を併せ
持った装置で超音波をON／OFFさせながら、ウエハを回
転させてエッチングすると、エッチング分布も面内面間
で抑制できてエッチングされる。
【００７２】非多孔質Ｓｉ単結晶の該エッチング液に対
するエッチング速度は、極めて低く、多孔質層のエッチ
ング速度との選択比は十の五乗以上にも達し、非多孔質
層におけるエッチング量（数十オングストローム程度）
は実用上無視できる膜厚減少である。
【００７３】すなわち、Ｓｉ酸化膜上に０．２μｍの厚
みを持った単結晶Ｓｉ層（ＳＯＩウエハ）が２４枚形成
できた。その他に、酸化膜のないＳｉ基板上にエピタキ
シャルＳｉ層がある疑似ＳＯＩウエハ（表面Nanotopogr
aphy測定用ウエハ）が１枚形成できた。多孔質Ｓｉの選
択エッチングによっても単結晶Ｓｉ層には何ら変化はな
かった。形成された単結晶Ｓｉ層の膜厚を面内全面につ
いて１００点を測定したところ、膜厚の均一性は２０１
ｎｍ±４ｎｍであった。
【００７４】透過電子顕微鏡による断面観察の結果、Ｓ
ｉ層には新たな結晶欠陥は導入されておらず、良好な結
晶性が維持されていることが確認された。
【００７５】さらに水素中で１１００℃で熱処理を１時
間行い、表面粗さを原子間力顕微鏡で評価したところ、
５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍ
で通常市販されているＳｉウエハと同等であった。
【００７６】この水素中のアニールによる表面平坦化
は、Ｓｉ層の厚さをほとんど減ずることなく行われるた
め、疑似ＳＯＩウエハ（表面Nanotopography測定用ウエ
ハ）のNanotopographyを測定したところ、元の第２の支
持ウエハとほぼ同等であり、ウエハ面内全点、その表面
形状が、０．５ｍｍ×０．５ｍｍのセルでのｐ−ｖ値の
全セルのうちの最大が２０ｎｍ以下、２．０ｍｍ×２．
０ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が５０
ｎｍ以下、５．０ｍｍ×５．０ｍｍのセルでのｐ−ｖ値
の全セルのうちの最大が１００ｎｍ以下、１０ｍｍ×１
０ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が１２
０ｎｍ以下、を満たしていた。
【００７７】元のウエハとして、４条件のうち２条件を
満たしている第２の支持ウエハを用いれば、結果として
できたウエハのNanotopographyも２条件のみ満たしてい
た。具体的には、第２の支持ウエハが、０．５ｍｍ×
０．５ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が
１５ｎｍ、２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値
の全セルのうちの最大が５１ｎｍ、５．０ｍｍ×５．０
ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が９０ｎ
ｍ、１０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セルの
うちの最大が１２５ｎｍ、である２条件を満たすウエハ
を用いたところ、作製されたウエハは、０．５ｍｍ×
０．５ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が
１６ｎｍ、２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値
の全セルのうちの最大が５２ｎｍ、５．０ｍｍ×５．０
ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が８５ｎ
ｍ、１０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セルの
うちの最大が１２４ｎｍ、であり、２条件を満たしてい
た。
【００７８】水素アニールの代わりにCMP等の研磨によ
っても表面平坦化を行うことができる。しかしその際に
は、Nanotopographyは、CMPの能力に左右されることに
なり、さらには、膜厚分布の劣化にもつながる。CMPの
場合には、できる限りケミカル成分を大きくして平滑化
を推進させる必要がある。もちろん好ましくは、水素ア
ニールによる平滑化である。CMPで完全に平坦化が行わ
れても図７（ａ）のように元の第２の基体のNanotopogr
aphyが良好でないと逆に膜厚分布の劣化につながること
になる。逆にいえば、Nanotopographyが良好であれば多
少CMPによる劣化があっても許容されることになる。
【００７９】疑似ＳＯＩウエハ（表面Nanotopography測
定用ウエハ）のNanotopography測定結果と元の第２の基
体のNanotopographyの結果を比較して水素アニールの場
合にはほとんど差がないことがわかったので、その他の
２４枚のＳＯＩ基板のNanotopographyも元の第２の基体
のNanotopographyとほぼ等しいとした。CMPの場合に
は、数％程度の劣化が見られたので、できたＳＯＩのNa
notopographyも元の第２の基板のNanotopographyよりも
マージンを見込んで５％程度劣化したものとした。
【００８０】酸化膜は、エピタキシャル層表面でなく、
第２の基板表面に形成しても、あるいは、その両者に形
成しても同様の結果が得られた。
【００８１】また、第１の基板側に残った多孔質Ｓｉも
その後、４０％弗酸と３０％過酸化水素水と水との混合
液で撹はんしながら選択エッチングする。その後、水素
アニール、あるいは表面研磨等の表面処理を施して再び
第１の基板としてあるいは第２の基板として投入するこ
とができた。あるいは、通常のウエハ再生手法により再
生して再び第１の基板としてあるいは第２の基板として
投入することができた。
【００８２】第２の基板として投入する場合、ウエハ面
内全点で、その表面形状が、０．５ｍｍ×０．５ｍｍの
セルでのｐ−ｖ値の全セルのうちの最大が２０ｎｍ以
下、２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値の全セ
ルのうちの最大が５０ｎｍ以下、５．０ｍｍ×５．０ｍ
ｍのセルでのｐ−ｖ値の全セルのうちの最大が１００ｎ
ｍ以下、１０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セ
ルのうちの最大が１２０ｎｍ以下、を少なくとも１つ満
たしていることが必要である。
【００８３】具体的には、０．５ｍｍ×０．５ｍｍのセ
ルでのｐ−ｖ値の全セルのうちの最大が２５ｎｍ、２．
０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値の全セルのうち
の最大が４３ｎｍ、５．０ｍｍ×５．０ｍｍのセルでの
ｐ−ｖ値の全セルのうちの最大が１００ｎｍ、１０ｍｍ
×１０ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が
１４５ｎｍ、の支持基板を用い場合、０．５ｍｍ×０．
５ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が２３
ｎｍ、２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値の全
セルのうちの最大が４０ｎｍ、５．０ｍｍ×５．０ｍｍ
のセルでのｐ−ｖ値の全セルのうちの最大が１０８ｎ
ｍ、１０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セルの
うちの最大が１４３ｎｍ、の貼り合わせ基板ができた。
【００８４】ここで、表面の多層膜の屈折率等の光学定
数が大きく異なる場合には、そのウエハそのもののNano
topographyを測定することは、困難である。それは、現
在のNanotopographyの測定手法が光学式によっているた
めである。本実施例では、表面からSi／SiO2／Siの構造
になっているので、光の反射面が表面を含めて３面あ
る。このため、Nanotopographyの測定値がどの面のNano
topographyを代表しているのかがわからない。そのた
め、上述したように、ここでは、酸化膜を介さずに貼り
合わせて同じ工程を行ったウエハのNanotopographyを代
表させることにした。各工程の再現性が高ければ、この
手法による測定は十分に意味を持つ測定になる。
【００８５】複数の貼り合わせウエハをその面方向に並
べてセットし、ウォータージェットのノズルを１回走査
することにより、複数の貼り合わせウエハを一度に分離
させることも可能である。
【００８６】さらに、複数の貼り合わせウエハをその面
に垂直方向に並べてセットし、ウォータージェットのノ
ズルにＸ−Ｙスキャンを持たせて、複数の貼り合わせウ
エハに順次ウォータージェットを噴射し、複数の貼り合
わせウエハを自動で分離させることも可能である。
【００８７】Nanotopographyは、ADE社製のWIS-CR83-SQ
MあるいはNanoMapperや、KLA-Tencor社製のSurfscan-SP
1-STN、ニュークリエーション社製のDynaSearch、黒田
精工社製のNanoMetroで測定した。
【００８８】本実施例において、Nanotopographyの変わ
りにSFQR等のサイトフラットネスの規制で行っても同様
の結果が得られた。すなわち、SFQRが、 0.25μm／25mm×25mm／94%以上 の第２の基体を使用した場合には、できた半導体基体の
SFQRも、 0.25μm／25mm×25mm／94%以上 を満たした。ちなみに、サイトフラットネス測定はADE
社製のUltra Gaugeによって行われた。また、本測定装
置は容量方式であるので、薄膜の場合には（第２の基体
の厚さ>>薄層の厚さ）、多層構造であっても測定値は本
発明で作製した半導体基体の表面情報を引き出せるの
で、直接測定が可能である。
【００８９】本実施例で、酸化膜を介さずに貼り合わせ
を行うと、不純物濃度の異なる層の多層構造ができる。
これは、ｐｎ接合や埋め込みエピタキシャル層の代用に
も使用できる。
【００９０】また、ＳｉＧｅ、ＧａＡｓ、ＳｉＣ、Ｃ等
の異種材料のエピタキシャル層を貼り合わせると、Ｓｉ
基板上のヘテロエピタキシャル層を形成することができ
る。この場合には、酸化膜を介して貼り合わせしても良
い。
【００９１】第２の基体に関しても、表面形状の条件を
満足すれば、他の材料でも良い。たとえば、石英、サフ
ァイア、セラミック、カーボン、ＳｉＣ等を用いること
ができる。
【００９２】光透過性の基板の表面Nanotopographyを測
定するには、光透過性のほとんどない材料を真空蒸着等
によって表面にコートしてあらかじめ表面Nanotopograp
hyを測定しておく必要がある。
【００９３】（実施例２）多孔質Ｓｉ層を２層構成にす
る以外は実施例１と同じ工程とした。
【００９４】ＨＦ溶液中において陽極化成を行った。陽
極化成条件は以下のとおりであった。
【００９５】 電流密度：８（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2Ｏ：Ｃ2Ｈ5ＯＨ＝１：１：１ 時間：１１（分） 多孔質Ｓｉの厚み：１３（μｍ） さらに、 電流密度：２２（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2Ｏ：Ｃ2Ｈ5ＯＨ＝１：１：１ 時間：２（分） 多孔質Ｓｉの厚み：３（μｍ） あるいは、 電流密度：８（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2Ｏ：Ｃ2Ｈ5ＯＨ＝１：１：１ 時間：５（分） 多孔質Ｓｉの厚み：６（μｍ） さらに、 電流密度：３３（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2Ｏ：Ｃ2Ｈ5ＯＨ＝１：１：１ 時間：１．３（分） 多孔質Ｓｉの厚み：３（μｍ） 第１の多孔質Ｓｉは高品質エピタキシャルＳｉ層を形成
させるために、さらに第２の多孔質Ｓｉは、分離層とし
ても用いる。もちろん研削して第１の基板を除去する場
合には、分離層としては用いないことは言うまでもな
い。
【００９６】分離面は、１層／２層の界面付近に制限さ
れ、分離面の平坦化に効果があった。
【００９７】（実施例３）比抵抗１０〜２０Ω・ｃｍの
Ｐ型あるいはＮ型の第１の単結晶Ｓｉ基板を２５枚用意
した。
【００９８】この表面に熱酸化により２００ｎｍのＳｉ
Ｏ2層を形成した。この酸化の前に、エピタキシャル層
を表面に３００〜４００ｎｍほど形成しておいても良
い。もちろんこれ以上の厚さでもよい。疑似ＳＯＩウエ
ハ用（表面Nanotopography測定用）のため、２５枚中１
枚はＳｉＯ2を形成しなかった。
【００９９】ここで投影飛程がＳｉ基板中になるよう
に、第１の基板表面からイオン注入した。これによっ
て、分離層として働く層が、投影飛程の深さの所に（微
小気泡層あるいは注入イオン種高濃度層による歪み層と
して）形成された。
【０１００】たとえば、４０ｋｅＶで５×１０16ｃｍ-2
のＨ+を注入した。投影飛程はおよそ、460-470nmであ
る。
【０１０１】ここで、通常のイオン注入装置でなく、プ
ラズマ装置で一括して注入を行っても良い。この場合に
は、プラズマ発生条件を変えることにより、Ｈ2+の方が
効率が良い場合もある。
【０１０２】該ＳｉＯ2層表面（疑似ＳＯＩウエハ用（N
anotopography測定用）はエピタキシャル表面）と別に
用意した第２のＳｉ基板の表面とを重ね合わせ、接触さ
せた後、３００℃−１０時間の熱処理をし、貼り合わせ
をおこなった。ここで、重ね合わせる前にＮ2あるいは
Ｏ2のプラズマ処理等の前処理を行うとより貼り合わせ
強度が高まった。また、ここでの熱処理は、行わなくて
もよい。
【０１０３】この第２のウエハのNanotopographyは、ウ
エハ面内全点、その表面形状が、０．５ｍｍ×０．５ｍ
ｍのセルでのｐ−ｖ値の全セルのうちの最大が２０ｎｍ
以下、２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値の全
セルのうちの最大が５０ｎｍ以下、５．０ｍｍ×５．０
ｍｍのセルでのｐ−ｖ値の全セルのうちの最大が１００
ｎｍ以下、１０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全
セルのうちの最大が１２０ｎｍ以下、を満たしていた。
【０１０４】４００℃−１０時間の熱処理を行うと、ウ
エハ全面で、イオン注入層を介して二分割に分離され
た。
【０１０５】その結果、元々第１の基体表面に形成され
たＳｉＯ2層、Ｓｉ層、およびイオン注入層の一部が、
第２の基板側に移設された。第１の基板表面にはイオン
注入層のみ残った。
【０１０６】熱処理の代わりに、流体（気体、液体）ジ
ェット挿入や固体くさび挿入、あるいは引っ張り、せん
断力印加、超音波印加、静圧（気体または液体）をベベ
リングで構成された隙間へ印加等の方法で分離を実行す
ることもできる。
【０１０７】また、さらには、分離せずに、貼り合わせ
た２枚のウエハの第１の基体の裏面側から研削、研磨、
エッチング等でイオン注入層を全面表出させても良い。
【０１０８】その後、第２の基板上に移設されたイオン
注入層をCMP等の研磨装置あるいはエッチング方式にて
除去し、かつ表面平坦化も行った。その後、水素アニー
ル処理を行っても良い。あるいはイオン注入層が残った
まま水素アニール処理を行っても良い。
【０１０９】すなわち、Ｓｉ酸化膜上に０．２μｍの厚
みを持った単結晶Ｓｉ層が２４枚形成できた。その他に
酸化膜のないＳｉ基板上にエピキタキシャルＳｉ層があ
る疑似ＳＯＩウエハ（表面Nanotopography測定用ウエ
ハ）が１枚形成できた。形成された単結晶Ｓｉ層の膜厚
を面内全面について１００点を測定したところ、膜厚の
均一性は２０１ｎｍ±５ｎｍであった。
【０１１０】透過電子顕微鏡による断面観察の結果、Ｓ
ｉ層には新たな結晶欠陥は導入されておらず、良好な結
晶性が維持されていることが確認された。
【０１１１】さらに表面粗さを原子間力顕微鏡で評価し
たところ、５０μｍ角の領域での平均２乗粗さはおよそ
０．２ｎｍで通常市販されているＳｉウエハと同等であ
った。
【０１１２】このCMP表面平坦化は、Ｓｉ層の厚さを減
じながら行うため、できたＳＯＩウエハのNanotopograp
hyは、元の第２の支持ウエハのNanotopographyの影響も
受けるが、CMP自身の研磨特性の影響も受ける。できる
限りケミカル成分を大きくして平滑化をおこなった。疑
似ＳＯＩウエハ（表面Nanotopography測定用ウエハ）の
Nanotopographyを測定したところ、元の第２の支持ウエ
ハとほぼ同等であり、ウエハ面内全点、その表面形状
が、０．５ｍｍ×０．５ｍｍのセルでのｐ−ｖ値の全セ
ルのうちの最大が２０ｎｍ以下、２．０ｍｍ×２．０ｍ
ｍのセルでのｐ−ｖ値の全セルのうちの最大が５０ｎｍ
以下、５．０ｍｍ×５．０ｍｍのセルでのｐ−ｖ値の全
セルのうちの最大が１００ｎｍ以下、１０ｍｍ×１０ｍ
ｍのセルでのｐ−ｖ値の全セルのうちの最大が１２０ｎ
ｍ以下、を満たすことができた。
【０１１３】元のウエハとして、４条件のうち２条件を
満たしている第２の支持ウエハを用いても、結果として
できたウエハのNanotopographyは４条件とも満たしてい
た。しかしその際には、NanotopographyはCMPの能力に
左右されることになり、さらには、膜厚分布の劣化にも
つながる。CMPで完全に表面平坦化が行われても図７
（ａ）のように元もとの第２の基体のNanotopographyが
良好でないと逆に膜厚分布の劣化につながることにな
る。逆にいえば、Nanotopographyが良好であれば、多少
CMPによる劣化があっても、許容されることになる。
【０１１４】CMPの代わりに水素アニールによって平滑
化を行っても良い。この水素中のアニールによる表面平
坦化は、Si層の厚さをほとんど減ずることなく行われる
ため、できたSOIウエハのNanotopographyは、元の第２
の支持ウエハとほぼ同等であった。もちろん好ましく
は、水素アニールによる平滑化である。
【０１１５】疑似ＳＯＩウエハ（表面Nanotopography測
定用ウエハ）のNanotopography測定結果と元の第２の基
体のNanotopographyの結果を比較して、水素アニールの
場合にはほとんど差がないことがわかったので、その他
の２４枚のＳＯＩ基板のNanotopographyも元の第２の基
体のNanotopographyとほぼ等しいとした。CMPの場合に
は、数％程度の劣化が見られたので、できたＳＯＩのNa
notopographyも元の第２の基板のNanotopographyよりも
マージンを見込んで５％程度劣化したものとした。
【０１１６】酸化膜は、エピタキシャル層表面でなく、
第２の基板表面に形成しても、あるいは、その両者に形
成しても同様の結果が得られた。
【０１１７】また、第１の基板側に残ったイオン注入層
もその後、通常のウエハ再生手法により再生して再び第
１の基板としてあるいは第２の基板として投入すること
ができた。
【０１１８】第２の基板として投入する場合、ウエハ面
内全点で、その表面形状が、０．５ｍｍ×０．５ｍｍの
セルでのｐ−ｖ値の全セルのうちの最大が２０ｎｍ以
下、２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値の全セ
ルのうちの最大が５０ｎｍ以下、５．０ｍｍ×５．０ｍ
ｍのセルでのｐ−ｖ値の全セルのうちの最大が１００ｎ
ｍ以下、１０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セ
ルのうちの最大が１２０ｎｍ以下、を少なくとも１つ満
たしていることが必要である。
【０１１９】ここで、表面の多層膜の屈折率等の光学定
数が大きく異なる場合には、そのウエハそのもののNano
topographyを測定することは、困難である。それは、現
在のNanotopographyの測定手法が光学式によっているた
めである。本実施例では、表面からSi／SiO2／Siの構造
になっているので、光の反射面が表面を含めて３面あ
る。このため、Nanotopographyの測定値がどの面のNano
topographyを代表しているのかがわからない。そのた
め、本実施例では、上述したように、酸化膜を介さずに
貼り合わせて同じ工程を行ったウエハのNanotopography
を代表させることにする。各工程の再現性が高ければ、
この手法による測定は十分に意味を持つ測定になる。
【０１２０】Nanotopographyは、ADE社製のWIS-CR83-SQ
MあるいはNanoMapperや、KLA-Tencor社製のSurfscan-SP
1-STN、ニュークリエーション社製のDynaSearch、黒田
精工社製のNanoMetroで測定した。
【０１２１】本実施例において、Nanotopographyの変わ
りにSFQR等のサイトフラットネスの規制で行っても同様
の結果が得られた。すなわち、SFQRが、 0.25μm／25mm×25mm／94%以上 の第２の基体を使用した場合には、できた半導体基体の
SFQRも、 0.25μm／25mm×25mm／94%以上 を満たした。ちなみに、サイトフラットネス測定はADE
社製のUltra Gaugeによって行われた。また、本測定装
置は容量方式であるので、薄膜の場合には（第２の基体
の厚さ>>薄層の厚さ）、多層構造であっても測定値は本
発明で作製した半導体基体の表面情報を引き出せるの
で、直接測定が可能である。
【０１２２】本実施例で、酸化膜を介さずに貼り合わせ
を行うと、不純物濃度の異なる層の多層構造ができる。
これは、pn接合や埋め込みエピタキシャル層の代用にも
使用できる。
【０１２３】また、SiGe、GaAs、SiC、C等の異種材料の
エピタキシャル層を貼りあわせると、Si基板上のヘテロ
エピタキシャル層を形成することができる。この場合に
は、酸化膜を介して貼りあわせしても良い。
【０１２４】第１の基板としてSiGe、GaAs、SiC、C等を
用いれば、最初にエピタキシャル層を形成しなくてもSi
基板上のヘテロエピタキシャル層を形成することができ
る。この場合には、酸化膜を介して貼り合わせしても良
い。
【０１２５】第２の基体に関しても、表面形状の条件を
満足すれば、他の材料でも良い。たとえば、石英、サフ
ァイア、セラミック、カーボン、SiC等を用いることが
できる。
【０１２６】光透過性の基板の表面Nanotopographyを測
定するには、光透過性のほとんどない材料を真空蒸着等
によって表面にコートしてあらかじめ表面Nanotopograp
hyを測定しておく必要がある。
【０１２７】（実施例４）元の第２の基体の表面形状を
あらかじめ測定しておく。この測定規格は、出来上がっ
た半導体基板に適応すべき規格で測定しておく。
【０１２８】出来上がった半導体基板に適応すべき規格
を満足した基体のみを第２の基体として投入した。
【０１２９】以降は、実施例１〜３に示した用に半導体
基板を作製した。作製した基体は抜取りあるいは全数検
査をして検査票を添付して出荷された。
【０１３０】実施例１〜３によって作製前後の表面Nano
topographyの相関を定めた後は、疑似半導体基板を作製
しなくてよい。元の第２の基体のNanotopographyをあら
かじめ測定しておくことで、この測定値は、出来上がっ
た半導体ウエハのNanotopographyの元のデータとなる。
できた半導体ウエハのNanotopographyは実施例１〜３に
示した工程ごとの相関によって決定される。
【０１３１】上記示した各実施例において、多孔質Si上
のエピタキシャル成長法はCVD法の他、MBE法、スパッタ
法、液相成長法、等多種の方法で実施でき、CVD法に限
らない。また、多孔質層、イオン注入層の選択エッチン
グ液も49%弗酸と30%過酸化水素水と水との混合液に限ら
ず、弗酸・硝酸・酢酸の混合液のようなものでもイオン
注入は、その膨大な表面積のため選択エッチングでき
る。
【０１３２】他の工程についても、ここの実施例に限ら
れた条件だけでなく、さまざまな条件で実施できる。
【０１３３】
【発明の効果】以上詳述したように、本発明によれば、
上記したような問題点および上記したような要求に答え
得る半導体基体とその作製方法、および貼り合わせ基体
の表面形状測定方法を提供することができる。
【０１３４】すなわち、本発明によれば、支持基板（第
２の基体）の表面形状を管理することにより、管理され
た表面形状の半導体基体を作製することが可能になる。
【０１３５】また、本発明によれば、数値化することが
困難であった基体表面のNanotopography等を定量的に数
値化することができる。
【図面の簡単な説明】
【図１】本発明による第１実施形態の半導体基体の作製
方法を示す断面図である。
【図２】本発明による第２実施形態の半導体基体の作製
方法を示す断面図である。
【図３】本発明の貼り合わせ基体の表面形状測定方法を
示す説明図である。
【図４】表面形状測定方法を説明するための図である。
【図５】表面形状測定方法を説明するための図である。
【図６】サイトフラットネス、Nanotopography不良の場
合を説明するための模式的断面図である。
【図７】サイトフラットネス、Nanotopography良好の場
合を説明するための模式的断面図である。
【符号の説明】
１ 第１のＳｉウエハ（第１の基体） ２ 多孔質Ｓｉ層 ３ エピタキシャル層 ４ 絶縁層 ５ 支持基板（第２の基体） １１ 第１の基体 １２ 非多孔質層 １３ 絶縁層 １４ 第２の基体 ２１ イオン注入層

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 支持基板に半導体基板を貼り合わせるこ
    とで半導体基体を作製する方法において、 前記支持基板の貼り合わせ側の表面形状と、作製した半
    導体基体の表面形状がほぼ等しいことを特徴とする半導
    体基体の作製方法。
  2. 【請求項２】 請求項１に記載の半導体基体の作製方法
    において、前記支持基板の表面形状は、SFQR、SFQD、SBI
    R、Nanotopographyの少なくとも１つで規定されているこ
    とを特徴とする半導体基体の作製方法。
  3. 【請求項３】 支持基板に半導体基板を貼り合わせるこ
    とで半導体基体を作製する方法において、 前記支持基板の貼り合わせ側の表面上の表面形状が、 SFQR；０．３０μｍ／２５ｍｍ×２５ｍｍ／８５％以上 であり、この支持基板を用いて作製された半導体基体の
    表面上の任意の点において、その表面形状が、 SFQR；０．３０μｍ／２５ｍｍ×２５ｍｍ／８５％以上 を満たすことを特徴とする半導体基体の作製方法。
  4. 【請求項４】 支持基板に半導体基板を貼り合わせるこ
    とで半導体基体を作製する方法において、 前記支持基板の貼り合わせ側の表面上の任意の点におい
    て、その表面形状が、 ０．５ｍｍ×０．５ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が２０ｎｍ以下、 ２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が５０ｎｍ以下、 ５．０ｍｍ×５．０ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が１００ｎｍ以下、 １０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セルのうち
    の最大が１２０ｎｍ以下、 の条件のうち、少なくとも１つの条件を満たし、この支
    持基板を用いて作製された半導体基体の表面上の任意の
    点において、その表面形状が、 ０．５ｍｍ×０．５ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が２０ｎｍ以下、 ２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が５０ｎｍ以下、 ５．０ｍｍ×５．０ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が１００ｎｍ以下、 １０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セルのうち
    の最大が１２０ｎｍ以下、 の条件のうち、上記支持基板が満たす条件と同じ条件を
    満たすことを特徴とする半導体基体の作製方法。
  5. 【請求項５】 支持基板に半導体基板を貼り合わせるこ
    とで半導体基体を作製する方法において、 前記支持基板の貼り合わせ側の表面上の任意の点におい
    て、その表面形状が、 ０．５ｍｍ×０．５ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が２０ｎｍ以下、 ２．０ｍｍ×２．０ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が５０ｎｍ以下、 ５．０ｍｍ×５．０ｍｍのセルでのｐ−ｖ値の全セルの
    うちの最大が１００ｎｍ以下、 １０ｍｍ×１０ｍｍのセルでのｐ−ｖ値の全セルのうち
    の最大が１２０ｎｍ以下、 の条件のうち、少なくとも１つの条件を満たすことを特
    徴とする半導体基体の作製方法。
  6. 【請求項６】 請求項１〜５のいずれかに記載の半導体
    基体の作製方法において、（ａ） 前記半導体基板とし
    て、少なくとも表面から活性層、多孔質層、基板の順に
    形成された第１の基体を用意し、（ｂ） 前記支持基板
    としての第２の基体を用意し、（ｃ） 前記第１の基体
    の主表面と前記第２の基体の主表面とを貼り合わせ、
    （ｄ） 貼り合わせ基体から前記第１の基体側の基板部
    分を除去し、前記多孔質層を表出させ、（ｅ） 前記第
    ２の基体に残った多孔質層を除去する、の各工程（ａ）
    〜（ｅ）を含むことを特徴とする半導体基体の作製方
    法。
  7. 【請求項７】 請求項１〜５のいずれかに記載の半導体
    基体の作製方法において、（ａ） 前記半導体基板とし
    て、主表面からある深さに投影飛程のあるイオン注入層
    を形成してなる第１の基体を用意し、（ｂ） 前記支持
    基板としての第２の基体を用意し、（ｃ） 前記第１の
    基体の主表面と前記第２の基体の主表面とを貼り合わ
    せ、（ｄ） 貼り合わせ基体から前記第１の基体側のイ
    オン注入層より外側の部分を除去し、イオン注入層を表
    出させ、（ｅ） 前記第２の基体に残ったイオン注入層
    を除去する、の各工程（ａ）〜（ｅ）を含むことを特徴
    とする半導体基体の作製方法。
  8. 【請求項８】 請求項４〜７のいずれかに記載の半導体
    基体の作製方法において、前記支持基板の前記４つの条
    件の少なくとも２つの条件を満たす半導体ウエハを用い
    ることを特徴とする半導体基体の作製方法。
  9. 【請求項９】 請求項４〜７のいずれかに記載の半導体
    基体の作製方法において、前記支持基板の前記４つの条
    件をすべて満たす半導体ウエハを用いることを特徴とす
    る半導体基体の作製方法。
  10. 【請求項１０】 請求項１〜９のいずれかに記載の半導
    体基体の作製方法において、前記支持基板の貼り合わせ
    る側の表面粗さの２乗平均値（root-mean-square）が約
    １ｍｍ×１ｍｍ領域で１ｎｍ以下であることを特徴とす
    る半導体基体の作製方法。
  11. 【請求項１１】 請求項６〜１０のいずれかに記載の半
    導体基体の作製方法において、前記第１の基体は、エピ
    タキシャル層を形成した基体である半導体基体の作製方
    法。
  12. 【請求項１２】 請求項６〜１１のいずれかに記載の半
    導体基体の作製方法において、前記第１の基体は、表面
    に酸化膜の形成された基体である半導体基体の作製方
    法。
  13. 【請求項１３】 請求項６〜１１のいずれかに記載の半
    導体基体の作製方法において、前記第１の基体の主表
    面、前記第２の基体の主表面の少なくともどちらか一方
    には絶縁層が形成されている半導体基体の作製方法。
  14. 【請求項１４】 請求項６、８〜１３のいずれかに記載
    の半導体基体の作製方法において、前記多孔質層は、多
    孔度の異なる多層構造である半導体基体の作製方法。
  15. 【請求項１５】 請求項６、８〜１４のいずれかに記載
    の半導体基体の作製方法において、前記活性層はエピタ
    キシャル成長層である半導体基体の作製方法。
  16. 【請求項１６】 請求項６、８〜１５のいずれかに記載
    の半導体基体の作製方法において、前記多孔質層は、エ
    ピタキシャル成長前に低温酸化されている半導体基体の
    作製方法。
  17. 【請求項１７】 請求項６〜１６のいずれかに記載の半
    導体基体の作製方法において、前記第１の基体の基板、
    前記第２の基体の少なくともどちらか一方はＳｉウエハ
    である半導体基体の作製方法。
  18. 【請求項１８】 請求項６〜１７のいずれかに記載の半
    導体基体の作製方法において、貼り合わせ前に前記第１
    の基体、前記第２の基体の少なくとも一方を洗浄、表面
    プラズマ処理を行う半導体基体の作製方法。
  19. 【請求項１９】 請求項６〜１８のいずれかに記載の半
    導体基体の作製方法において、貼り合わせは、接触後熱
    処理、接触後陽極接合、接触後加圧、室温での接触、の
    少なくとも１つの方法で行われる半導体基体の作製方
    法。
  20. 【請求項２０】 請求項６〜１９のいずれかに記載の半
    導体基体の作製方法において、貼り合わせ基体から第１
    の基体側の基板部分を除去する工程は、多孔質層あるい
    はイオン注入層を介しての分離、第１の基体の裏面から
    研削及び／又は研磨及び／又はエッチング、の少なくと
    も１つの方法で行われる半導体基体の作製方法。
  21. 【請求項２１】 請求項２０に記載の半導体基体の作製
    方法において、前記分離は、流体ジェットの挿入、固体
    くさびの挿入、超音波印加、引っ張り、圧縮、せん断力
    印加、熱処理の少なくとも１つの方法で行われる半導体
    基体の作製方法。
  22. 【請求項２２】 請求項６〜２１のいずれかに記載の半
    導体基体の作製方法において、前記第２の基体に残った
    多孔質層あるいはイオン注入層を除去する工程は、エッ
    チング、研磨の少なくとも１つの方法で行われる半導体
    基体の作製方法。
  23. 【請求項２３】 請求項６〜２２のいずれかに記載の半
    導体基体の作製方法において、前記第２の基体に残った
    多孔質層あるいはイオン注入層を除去する工程後に表面
    を平坦化あるいは平滑化する工程を含む半導体基体の作
    製方法。
  24. 【請求項２４】 請求項２３に記載の半導体基体の作製
    方法において、平坦化あるいは平滑化する工程は、水素
    を含む雰囲気中での熱処理、研磨の少なくとも１つの方
    法で行われる半導体基体の作製方法。
  25. 【請求項２５】 請求項１〜２４のいずれかに記載の半
    導体基体の作製方法により作製された半導体基体。
  26. 【請求項２６】 第１の基体と第２の基体とを該第１の
    基体又は該第２の基体と異なる異種材料の層を介して貼
    り合わせて作製される貼り合わせ基体の表面形状測定方
    法であって、 前記異種材料の層を介さずに第１の基体と第２の基体と
    を貼り合わせて疑似貼り合わせ基体を作製し、該疑似貼
    り合わせ基体の表面形状を測定し、その測定値を前記貼
    り合わせ基体の表面形状とする貼り合わせ基体の表面形
    状測定方法。
  27. 【請求項２７】 請求項２６に記載の貼り合わせ基体の
    表面形状測定方法において、第１の基体と第２の基体と
    を絶縁層を介して貼り合わせて作製される貼り合わせ基
    体の作製工程は、（ａ） 少なくとも表面から活性層、
    多孔質層、基板の順に形成された第１の基体を用意し、
    （ｂ） 前記第２の基体を用意し、（ｃ） 前記第１の
    基体の主表面と前記第２の基体の主表面とを貼り合わ
    せ、（ｄ） 貼り合わせ基体から前記第１の基体側の基
    板部分を除去し、前記多孔質層を表出させ、（ｅ） 前
    記第２の基体に残った多孔質層を除去する、の各工程
    （ａ）〜（ｅ）を含むことを特徴とする貼り合わせ基体
    の表面形状測定方法。
  28. 【請求項２８】 請求項２６に記載の貼り合わせ基体の
    表面形状測定方法において、第１の基体と第２の基体と
    を絶縁層を介して貼り合わせて作製される貼り合わせ基
    体の作製工程は、（ａ） 主表面からある深さに投影飛
    程のあるイオン注入層を形成してなる第１の基体を用意
    し、（ｂ） 第２の基体を用意し、（ｃ） 前記第１の
    基体の主表面と前記第２の基体の主表面とを貼り合わ
    せ、（ｄ） 貼り合わせ基体から前記第１の基体側のイ
    オン注入層より外側の部分を除去し、イオン注入層を表
    出させ、（ｅ） 前記第２の基体に残ったイオン注入層
    を除去する、の各工程（ａ）〜（ｅ）を含むことを特徴
    とする貼り合わせ基体の表面形状測定方法。
  29. 【請求項２９】 請求項２６〜２８のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、前記第１
    の基体は、エピタキシャル層を形成した基体である貼り
    合わせ基体の表面形状測定方法。
  30. 【請求項３０】 請求項２６〜２８のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、前記第１
    の基体は、表面に酸化膜の形成された基体である貼り合
    わせ基体の表面形状測定方法。
  31. 【請求項３１】 請求項２６〜２８のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、前記第１
    の基体の主表面、前記第２の基体の主表面の少なくとも
    どちらか一方には絶縁層が形成されている貼り合わせ基
    体の表面形状測定方法。
  32. 【請求項３２】 請求項２７、２９〜３１のいずれかに
    記載の貼り合わせ基体の表面形状測定方法において、前
    記多孔質層は、多孔度の異なる多層構造である貼り合わ
    せ基体の表面形状測定方法。
  33. 【請求項３３】 請求項２７、２９〜３２のいずれかに
    記載の貼り合わせ基体の表面形状測定方法において、前
    記活性層はエピタキシャル成長層である貼り合わせ基体
    の表面形状測定方法。
  34. 【請求項３４】 請求項２７、２９〜３３のいずれかに
    記載の貼り合わせ基体の表面形状測定方法において、前
    記多孔質層は、エピタキシャル成長前に低温酸化されて
    いる貼り合わせ基体の表面形状測定方法。
  35. 【請求項３５】 請求項２７〜３４のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、前記第１
    の基体の基板、前記第２の基体の少なくともどちらか一
    方はＳｉウエハである貼り合わせ基体の表面形状測定方
    法。
  36. 【請求項３６】 請求項２６〜３５のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、貼り合わ
    せ前に前記第１の基体、前記第２の基体の少なくとも一
    方を洗浄、表面プラズマ処理を行う貼り合わせ基体の表
    面形状測定方法。
  37. 【請求項３７】 請求項２６〜３６のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、貼り合わ
    せは、接触後熱処理、接触後陽極接合、接触後加圧、室
    温での接触、の少なくとも１つの方法で行われる貼り合
    わせ基体の表面形状測定方法。
  38. 【請求項３８】 請求項２７〜３７のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、貼り合わ
    せ基体から第１の基体側の基板部分を除去する工程は、
    多孔質層あるいはイオン注入層を介しての分離、第１の
    基体の裏面から研削及び／又は研磨及び／又はエッチン
    グ、の少なくとも１つの方法で行われる貼り合わせ基体
    の表面形状測定方法。
  39. 【請求項３９】 請求項３８に記載の貼り合わせ基体の
    表面形状測定方法において、前記分離は、流体ジェット
    の挿入、固体くさびの挿入、超音波印加、引っ張り、圧
    縮、せん断力印加、熱処理の少なくとも１つの方法で行
    われる貼り合わせ基体の表面形状測定方法。
  40. 【請求項４０】 請求項２７〜３９のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、前記第２
    の基体に残った多孔質層あるいはイオン注入層を除去す
    る工程は、エッチング、研磨の少なくとも１つの方法で
    行われる貼り合わせ基体の表面形状測定方法。
  41. 【請求項４１】 請求項２７〜４０のいずれかに記載の
    貼り合わせ基体の表面形状測定方法において、前記第２
    の基体に残った多孔質層あるいはイオン注入層を除去す
    る工程後に表面を平坦化あるいは平滑化する工程を含む
    貼り合わせ基体の表面形状測定方法。
  42. 【請求項４２】 請求項４１に記載の貼り合わせ基体の
    表面形状測定方法において、平坦化あるいは平滑化する
    工程は、水素を含む雰囲気中での熱処理、研磨の少なく
    とも１つの方法で行われる貼り合わせ基体の表面形状測
    定方法。
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