JP2002118187A

JP2002118187A - 不揮発性半導体記憶装置

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Publication number: JP2002118187A
Application number: JP2001240164A
Authority: JP
Inventors: Hitoshi Kume; 均久米; Koichi Seki; 浩一関; Takeshi Wada; 武史和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-08-08
Filing date: 2001-08-08
Publication date: 2002-04-19

Abstract

(57)【要約】【課題】通常は読出し書込み動作に用いられるＶcc単一
電源（例えば５Ｖ電源）で消去動作も行える不揮発性半
導体記憶装置を提供する。【解決手段】ＦＡＳＴ型メモリセルを用いた不揮発性半
導体記憶装置で一括消去動作を行なう際、各メモリセル
のソ−ス領域（あるいはドレイン領域）に印加する電圧
を不揮発性半導体記憶装置のＶcc電源（チップ外から供
給され、通常は読出し動作に用いられる電源）から供給
するとともに、各メモリセルの制御ゲ−ト電極にＶcc電
源とは逆極性の消去電圧を印加し、かつ、その消去電圧
を不揮発性半導体記憶装置内の電圧変換回路（昇圧回
路）から供給するように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電気的書替機能を備
えた不揮発性半導体記憶装置に係り、特に消去動作の単
一電源（例えば５Ｖ単一の電源）化と信頼性向上を可能
にする消去技術に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置としては、紫外
線により情報の消去が可能なＥＰＲＯＭ（Erasable and
Programmable Read Only Memory)、電気的に消去が可能
なＥＥＰＲＯＭ（Electrically Erasable and Programm
able Read Only Memory)が従来からプログラムやデ−タ
格納用として用いられてきた。上記のＥＰＲＯＭはメモ
リセル面積が小さく、大容量化に適しているが、紫外線
照射で消去するため窓付きパッケ−ジを必要とするこ
と、プログラマによって書込みを行なうため、書込み時
にシステムから取り外す必要があることなどの問題があ
る。一方、ＥＥＰＲＯＭはシステム内で電気的に書替え
が可能であるが、メモリセル面積がＥＰＲＯＭの１.５
〜２倍程度と大きいため、大容量化には適していない。
そこで最近では両者の中間的な記憶装置として、電気的
一括消去型（フラッシュ）ＥＥＰＲＯＭと呼ばれるもの
が開発されている。このフラッシュＥＥＰＲＯＭは、チ
ップ一括または或る一纏まりのメモリセルを一括して電
気的に消去する機能を持つ不揮発性半導体記憶装置であ
り、メモリセル面積はＥＰＲＯＭ程度の値を実現でき
る。上記のフラッシュＥＥＰＲＯＭとしては、例えば特
開昭６２−２７６８７８号において開示されている記憶
装置が代表的なものである。以下、この記憶装置のメモ
リセルをＦＡＳＴ (Floating Gate Asymmetric Source
and Drain Tunnel Oxide)型と呼ぶことにする。ＦＡＳ
Ｔ型メモリセルは、ＥＰＲＯＭのＦＡＭＯＳ型と同様の
浮遊ゲ−ト型電界効果トランジスタ構造を有しており、
１素子で１ビット(１セル)を構成できるため高集積性に
優れている。書込みはＦＡＭＯＳと同様にドレイン接合
近傍で発生させたホットエレクトロンを浮遊ゲ−ト電極
に注入することによって行なう。書込みによってメモリ
セルの制御ゲ−ト電極から見たしきい値電圧は高くな
る。一方、消去は制御ゲ−ト電極を接地し、ソ−スに正
の高電圧を印加することにより、浮遊ゲ−ト電極とソ−
スの間に高電界を発生させ、薄いゲ−ト酸化膜を通した
トンネル現象を利用して浮遊ゲ−ト電極に蓄積された電
子をソ−スに引き抜くことによって行なう。消去によっ
て制御ゲ−ト電極から見たしきい値電圧は低くなる。こ
の時、メモリセルが選択トランジスタを持たないため、
しきい値電圧が負になること（過消去状態）は致命的な
不良となる。また、読出しはドレインに１Ｖ程度の低電
圧を印加し、制御ゲ−ト電極には５Ｖ程度の電圧を印加
し、この時にながれるチャネル電流の大小が情報の
“０”と“１”とに対応することを利用して行なう。ド
レイン電圧を低電圧にするのは、寄生的な弱い書込み動
作を防止するためである。上記のＦＡＳＴ型メモリセル
では、書込みをドレイン側、消去をソ−ス側で行うた
め、接合プロファイルは各々の動作に適するように個別
に最適化するのが望ましい。上記従来技術では、ソ−
ス、ドレイン非対称構造となっており、ドレイン接合で
は書込み効率を高めるための電界集中型プロファイルを
用い、ソ−ス接合では高電圧が印加可能な電界緩和型プ
ロファイルを採用している。なお、トンネルで浮遊ゲ−
ト電極から電子を引き抜いて消去を行なうメモリセルで
は、消去電圧を印加する領域（ここではソ−ス領域）と
浮遊ゲ−ト電極間の静電容量結合を如何に小さく抑える
かが、セルの微細化と消去動作の低電圧化を両立させる
上で重要なポイントとなる。ＦＡＳＴ型メモリセルでは
容量結合を決める浮遊ゲ−ト電極とソ−スの重なり領域
をソ−スの拡散によって自己整合的に形成することによ
り、その値を低減している。

【０００３】また、上記の従来技術以外のチップ一括消
去型メモリとしては、次のようなものがある。まず、V.
N.Kynettらは、ＩＥＥＥ主催１９８９年国際固体回路会
議の論文集１４０頁〜１４１頁(IEEE Int.Solid-State
Circuits Conference、 Digest of Technical Papers、
p.140-141、Feb.、1989)において、上記ＦＡＳＴ型と
同様の原理のメモリセルを用いたチップ一括消去型の１
ＭｂフラッシュＥＥＰＲＯＭを開示している。メモリセ
ル面積は１５.２μｍ^２(設計ル−ル１.０μｍ）、書込
み及び消去の動作電圧は１２Ｖであり、微細セルでの低
電圧動作が実現されている。しかし、この装置において
は、書替にはＶcc(５Ｖ)とＶpp(１２Ｖ)の２電源を外部
に必要とする。これは後述するように、書替動作時の消
費電流が大きく、オンチップの昇圧電源を利用できない
ためである。

【０００４】また、S.D'Arrigoらは、ＩＥＥＥ主催１９
８９年国際固体回路会議の論文集１３２頁〜１３３頁(I
EEE Int. Solid-State Circuits Conference、Digest o
f Technical Papers、 p.132-133、Feb.、1989)におい
て、同じくチップ一括消去型の２５６ｋｂｉｔフラッシ
ュＥＥＰＲＯＭを開示している。この装置では、いわゆ
るＦＬＯＴＯＸ型のメモリセルを用いて、オンチップ昇
圧電源による５Ｖ単一電源動作を実現している。すなわ
ち、消去に加えて書込みにも電子のトンネル現象を利
用していること、および上記トンネルで用いるゲ−ト
酸化膜が薄い領域をドレイン高濃度拡散層上に限定して
いることにより、書替動作の消費電流低減を可能にして
いる。このメモリのもう一つの特徴は、消去動作で制御
ゲ−ト電極に負電圧を印加していることである。これに
より、ドレイン拡散層に印加する電圧を５Ｖ程度に低減
し、接合耐圧に対する余裕を高めている。しかし、この
装置においては、トンネル領域が自己整合化されておら
ず、また、パスゲ−ト(pass gate)と呼ばれる選択トラ
ンジスタがセル内に含まれていることから、セルの微細
性と低電圧動作の面ではＦＡＳＴ型に劣る。

【０００５】

【発明が解決しようとする課題】上記のようにＦＡＳＴ
型メモリセルは種々の利点を有する有望な素子である
が、以下に述べるの三つの問題点がある。第１の問題点
は、消去動作を行なう際、ソ−スから半導体基板に寄生
的なリ−ク電流が流れることである。これは、ゲ−ト酸
化膜が浮遊ゲ−ト電極全面にわたって薄膜化されている
ことに起因した、ＦＡＳＴ型メモリセルに特有のリ−ク
電流である。すなわち、消去動作に必要な高電界（１０
ＭＶ／ｃｍ程度）をゲ−ト酸化膜に印加すると、その下
のソ−ス領域表面ではバンド間トンネルによる電子、正
孔対が発生する。この正孔が基板側に流れ出すのを防止
することができないため、大きなリ−ク電流が流れる。
なお、前記のＦＬＯＴＯＸ型メモリセルでは、高濃度拡
散層端部でゲ−ト酸化膜が厚膜化されているため、正孔
は基板側へ流出せず、リ−ク電流は生じない。上記のご
ときリ−ク電流の存在はチップ一括消去動作の消費電流
を増加させるため、チップ外から供給される読出し動作
用のＶcc電源（通常５Ｖ電源）以外に消去動作用の外部
電源が必要となる。

【０００６】第２の問題点は、書替を繰り返すとプログ
ラムディスタ−ブに対する耐性が著しく劣化し、アレイ
動作の信頼性確保が困難になることである。プログラム
ディスタ−ブとは、メモリセルの制御ゲ−ト電極にのみ
書込み高電圧が印加されるワ−ド線半選択状態でしきい
値電圧が変化する現象である。G.VermaらはＩＥＥＥ主
催１９８８年国際リライアビリティ・フィジックス・シ
ンポジウム(IEEE 1988 Int. Reliability Physics symp
osium、 pp.158-166.)において、上記のプログラムディ
スタ−ブ耐性の劣化現象について報告している。それに
よれば、プログラムディスタ−ブ耐性の劣化は、消去動
作によってゲ−ト酸化膜中に正の捕獲電荷が形成され、
これがプログラムディスタ−ブの原因となる電子のトン
ネル注入を加速することによって引き起こされる。正の
捕獲電荷形成は、消去動作時にバンド間トンネルで発生
した正孔がソ−ス、基板間の高電界からエネルギ−を得
てホットホ−ルとなり、極めて僅かずつではあるがゲ−
ト酸化膜中に注入、捕獲されることに起因すると考えら
れている。上記プログラムディスタ−ブ耐性の劣化現象
は、メモリアレイをワ−ド線と直交する方向のいくつか
のブロックに分割し、そのブロックごとに書替動作を行
なう場合に一層厳しい制約となる。ブロック分割を考え
ない場合は、メモリセルがプログラムディスタ−ブにさ
らされる時間は同一ワ−ド線上のほかのメモリセルに１
回ずつ書込みを行なう総和の時間でよい。これに対し、
上記ブロック分割を考えると、あるブロックに書込みを
行なった後、他のブロックの書替を繰り返す場合には、
ほぼ書替回数倍だけこの時間が長くなる。

【０００７】最後に第３の問題点は、消去動作をビット
線単位で行なうことが原理的に不可能なことである。Ｆ
ＡＳＴ型メモリセルはスイッチＭＯＳを持たない１素子
型メモリセルであるため、消去の高電圧をソ−ス線に印
加すると、このソ−ス線に接続されたメモリセルは全て
同時に消去されてしまう。ソ−ス線をデコ−ドしても、
ソ−ス線単位でのブロック消去が可能になるに過ぎな
い。

【０００８】本発明は上記のごとき従来技術の問題点を
解決するためになされたものであり、本発明の第１の目
的は、上記ＦＡＳＴ型メモリセルを用いた不揮発性半導
体記憶装置であって、消去動作に専用の外部電源を必要
としない、すなわち、通常は読出し書込み動作に用いら
れるＶcc単一電源（例えば５Ｖ電源）で消去動作も行な
うことの出来る不揮発性半導体記憶装置を提供すること
にある。本発明の第２の目的は、上記ＦＡＳＴ型メモリ
セルを用いた不揮発性半導体記憶装置であって、プログ
ラムディスタ−ブに影響されにくく、しかもブロック単
位での電気的消去を実現するのが容易な不揮発性半導体
記憶装置を提供することにある。本発明の第３の目的
は、上記ＦＡＳＴ型メモリセルを用いた不揮発性半導体
記憶装置であって、消去動作をビット単位で行なうこと
が可能な不揮発性半導体記憶装置を提供することにあ
る。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、前記第１の目的を達成する
ためには、ＦＡＳＴ型メモリセルを用いた不揮発性半導
体記憶装置で一括消去動作を行なう際、各メモリセルの
ソ−ス領域（あるいはドレイン領域）に印加する電圧を
上記不揮発性半導体記憶装置のＶcc電源（チップ外から
供給され、通常は読出し動作に用いられる電源、以下同
じ）から供給するとともに、各メモリセルの制御ゲ−ト
電極に上記Ｖcc電源とは逆極性の消去電圧を印加し、か
つ、その消去電圧を上記不揮発性半導体記憶装置内の電
圧変換回路（昇圧回路）から供給するように構成してい
る。なお、上記の逆極性の消去電圧の値は、メモリセル
の構造定数および特性によって定まる値であるが、例え
ばＶcc〜２Ｖcc程度の値である。次に、前記第２の目的
は、上記第１の目的を達成する手段を用いると共に、同
じワ−ド線に接続されたメモリセルは同一ブロックに属
するようにワ−ド線方向にブロック分割を行なうことに
よって実現される。次に、前記第３の目的は、上記第１
の目的を達成する手段において消去電圧を印加するソ−
ス線（あるいはデ−タ線）とワ−ド線をデコ−ドし、選
択された一対のソ−ス線（あるいはデ−タ線）とワ−ド
線の交点にあるメモリセルでのみ消去動作が行なわれる
ようにすることによって実現される。

【００１０】次に、上記のごとき本発明を実現する手段
に対応したメモリアレイ動作の代表的な例の回路図及び
各部の動作電圧を図１〜図３に示す。この例では、メモ
リアレイＭ−ＡＲＲＡＹは、３行３列に配置されたＦＡ
ＳＴ型メモリセル（ｎチャネル）Ｍ１〜Ｍ９からなり、
ワ−ド線Ｗ１〜Ｗ３、デ−タ線Ｄ１〜Ｄ３、共通ソ−ス
線ＣＳを介して動作を行なう。まず、図１は、メモリア
レイＭ−ＡＲＲＡＹ全体を一纏まりとして一括で消去動
作を行なう場合を示す。この場合には、全てのワ−ド線
Ｗ１〜Ｗ３に負の消去電圧−７Ｖを印加するとともに、
共通ソ−ス線ＣＳに正の消去電圧＋５Ｖを印加する。共
通ソ−ス線ＣＳの＋５Ｖは装置外部のＶcc電源から、ワ
−ド線の−７Ｖは装置内部の電圧変換回路から供給す
る。この時、基板及びデ−タ線は接地電位とする。な
お、書込み、読出し動作は従来の２電源方式のチップ一
括消去型フラッシュＥＥＰＲＯＭと同様、デ−タ線とワ
−ド線をデコ−ドし、交点のメモリセルを選択して行な
う。

【００１１】次に、図２は、図中に破線で囲んだように
同じワ−ド線に接続されたメモリセル群ＭＢ１、ＭＢ
２、ＭＢ３をそれぞれ一纏まりのメモリブロックとして
取り扱い、消去動作を行なう場合を示す。すなわち、同
一ワ−ド線に接続されたメモリセル群を選択的に消去す
るものである。この場合には、負の消去電圧−７Ｖを印
加するワ−ド線をデコ−ドすることにより、消去を行な
うメモリブロックを選択する。他は図１の場合と同様で
ある。

【００１２】次に、図３は、メモリアレイＭ−ＡＲＲＡ
Ｙの中の任意の１ビットを選択して消去動作を行なう場
合を示す。

【００１３】この場合には、負の消去電圧−７Ｖを印加
するワ−ド線をデコ−ドすると共に、正の消去電圧５Ｖ
はデ−タ線から印加し、かつこれをデコ−ドすることに
より、選択されたワ−ド線とデ−タ線の交点にあるメモ
リセルで選択的に消去が行なわれる。この時、基板及び
共通ソ−ス線は接地電位とする。

【００１４】なお、書込みは共通ソ−ス線及び選択ワ−
ド線に書込み電圧を印加すると共に、選択デ−タ線を接
地することによって行なう。交点にあるメモリセルでソ
−ス領域側からホットエレクトロン注入が起こり、書込
み動作が実現される。この時、非選択デ−タ線は１本ご
とに分離して開放状態とし、非選択ワ−ド線は接地電位
とする。また、読出し動作は従来の２電源方式のチップ
一括消去型フラッシュＥＥＰＲＯＭと同様に、デ−タ線
とワ−ド線をデコ−ドし、交点のメモリセルを選択して
行なう。〔作用〕上述した手段によれば、以下の作用により所
期の目的が実現される。まず、各メモリセルのソース領
域あるいはドレイン領域にＶcc電源を印加し、制御ゲー
ト電極にＶcc電源とは逆極性の消去電圧を印加するよう
に構成し、かつ上記の消去電圧を記憶装置内に設けた電
圧変換回路から供給するように構成したものにおける作
用は次の通りである。すなわち、ＦＡＳＴ型メモリセル
を用いた不揮発性半導体記憶装置で一括消去動作を行な
う際、大きなリ−ク電流（例えば１Ｍｂｉｔで数１０ｍ
Ａ）が流れるソ−ス領域はＶcc電源で直接駆動する。こ
の時、消去速度の低下を防ぐには制御ゲ−ト電極にＶcc
電源とは逆極性の消去電圧を印加する必要があるが、同
電極には消去に直接寄与する微小なトンネル電流（例え
ば１Ｍｂで１０μＡ程度）しか流れないので、上記不揮
発性半導体記憶装置内に設けた電圧変換回路（昇圧回
路）で駆動することができる。このようにして、消去速
度を犠牲にすることなく、Ｖcc単一電源によるチップ一
括消去動作を実現することが可能となる。

【００１５】次に、上記の構成に加えて、同じワード線
に接続されたメモリセルは同一ブロックに属するように
ワード線方向にブロック分割を行うように構成したもの
における作用は次の通りである。すなわち、本発明にお
いては、メモリセルのソ−ス領域に印加する消去電圧を
従来のＶpp電圧（例えば１２Ｖ程度）からＶcc電圧（例
えば５Ｖ程度）まで低減しているので、図４に示すよう
に、バンド間トンネルで発生した正孔がソ−スと基板間
の電界でホットホ−ルとなってゲ−ト酸化膜中に注入、
捕獲される現象を著しく抑制することができる。また、
同一ワ−ド線に接続されたメモリセルは必ずまとめて書
き替えられるため、個々のセルが経験するプログラムデ
ィスタ−ブ時間は同一ワ−ド線上の他のメモリセルの書
込みを行なうのに必要な時間の和を考えればよく、書替
回数に依存してディスタ−ブ時間が増加する現象は回避
される。このようにして、プログラムディスタ−ブ耐性
に優れ、しかもブロック単位での電気的消去が可能な不
揮発性半導体記憶装置が実現される。

【００１６】次に、消去電圧を印加するソース線（ある
いはデータ線）とワード線をデコードし、選択された一
対のソース線（あるいはデータ線）とワード線の交点に
あるメモリセルのみで消去動作を行うように構成したも
のにおいては、互いに異なる極性の消去電圧が印加され
るソース線（あるいはデ−タ線）とワ−ド線をそれぞれ
デコ−ドすることにより、交点にあるメモリセルで選択
的に消去動作を行なうことができる。この時、消去を支
配する電子のトンネル現象が酸化膜の電界強度に強く依
存するため、デ−タ線、ワ−ド線のいずれか一方のみが
選択される半選択メモリセルでは実質的に消去が起こら
ないようにすることが出来る。

【００１７】

【発明の実施の形態】実施例１本発明の第１の実施例を図５〜図１４を用いて説明す
る。図５は本実施例による不揮発性半導体記憶装置の内
部ブロック図、図６は本実施例で用いるＦＡＳＴ型メモ
リセル４ビット分の平面図、図７は上記平面図のＡ−
Ａ'断面図（２ビット分)、図８は同じくＢ−Ｂ'断面図
（２ビット分)、図９は消去電圧印加回路ＥＤの回路構
成図、図１０は消去動作で制御ゲ−トに負の電圧を印加
する負電圧印加回路ＮＥＧの回路構成図、図１１は本実
施例におけるプログラムディスタ−ブ耐性向上の効果を
示す特性図、図１２はもう一つの負電圧印加回路ＸＤＣ
ＲＮの回路構成図、図１３は上記ＸＤＣＲＮにより印加
された負電圧をリセットするワ−ド線リセット回路構成
図、図１４は上記ＸＤＣＲＮを実現するための多重ウェ
ル構造の断面図である。本実施例の回路素子は、特に制
限されないが公知のＣＭＯＳ（相補型ＭＯＳ）集積回路
の製造技術により、１個の単結晶シリコンのような半導
体基板上において形成される。また、特に制限されない
が、集積回路は単結晶ｐ型シリコンからなる半導体基板
上に形成される。

【００１８】ｎチャネルＭＯＳＦＥＴは、上記のごとき
半導体基板表面に形成されたソ−ス領域、ドレイン領域
及び上記ソ−ス領域とドレイン領域間のチャネル上に薄
いゲ−ト絶縁膜を介して形成されたポリシリコンのよう
なゲ−ト電極から構成される。また、ｐチャネルＭＯＳ
ＦＥＴは、上記半導体基板表面に形成されたｎ型ウェル
領域に形成される。これによって、半導体基板はその上
に形成された複数のｎチャネルＭＯＳＦＥＴの共通の基
板ゲ−トを構成し、回路の接地電位が供給される。ま
た、ｐチャネルＭＯＳＦＥＴの共通の基板ゲ−ト、すな
わちｎ型ウェル領域は電源電圧Ｖccに接続される。な
お、集積回路は単結晶ｎ型シリコンからなる半導体基板
上に形成してもよい。この場合、ｎチャネルＭＯＳＦＥ
Ｔはｐ型ウェル領域に形成される。

【００１９】本実施例のメモリセルは、特に制限されな
いがｐ型半導体基板上に形成される。図６はその４ビッ
ト分の平面構造、図７はＡ−Ａ'部の断面構造、図８は
Ｂ−Ｂ'部の断面構造を示す。図６〜図８において、２
１はｐ型半導体基板、２２はｐ型半導体基板の主面側に
形成された薄いゲ−ト酸化膜（トンネル酸化膜）、２３
は浮遊ゲ−ト電極、２４は第１の層間酸化膜、２５は制
御ゲ−ト電極、２６はｎ+型半導体領域（ドレイン領
域）、２７はｐ+型半導体領域（ドレインシ−ルド
層）、２８はｎ+型半導体領域（ソ−ス領域の一部）、
２９はｎ型半導体領域（ソ−ス領域の一部）、３０は第
２の層間酸化膜、３１はコンタクトホ−ル、３２はアル
ミニウムのデ−タ線、３３はＬＯＣＯＳ法による素子分
離用のフィ−ルド酸化膜、３４はｐ+型半導体領域から
なる寄生チャネル防止用のチャネルストッパ、３５はＬ
ＯＣＯＳ法による素子分離領域と活性領域の境界線であ
る。上記のゲ−ト酸化膜２２は、半導体基板１１の表面
を熱酸化することによって形成された酸化シリコン膜か
らなり、その膜厚は１０ｎｍ程度である。また、第１の
層間酸化膜２４は、多結晶シリコン膜からなる浮遊ゲ−
ト電極２３の表面を熱酸化することによって形成された
酸化シリコン膜からなり、その膜厚は２０ｎｍ程度であ
る。

【００２０】また、制御ゲ−ト電極２５は、浮遊ゲ−ト
電極２３と同様多結晶シリコン膜からなり、第１の層間
酸化膜の表面に被着されて、浮遊ゲ−ト電極２３の電位
を静電容量結合によって制御する働きをする。この制御
ゲ−ト電極２５および浮遊ゲ−ト電極２３のチャネル方
向の端部は一回のパタ−ンニング工程で同時に加工され
ており、そのゲ−ト長は０.７μｍである。また、制御
ゲ−ト電極２５はワ−ド線ＷＬと一体になっており、素
子分離領域３３上に延在している。また、ｎ+型半導体
領域２６から構成されるドレイン領域は、コンタクトホ
−ル３１を介してアルミニウムからなるデ−タ線３２に
接続されている。このｎ+型半導体領域２６の接合深さ
は、コンタクトホ−ル３１の直下部分を除いて０.１μ
ｍ程度であり、コンタクトホ−ル３１の下の接合深さ
は、そのほかの部分より深く、０.２μｍ程度である。

【００２１】また、上記のドレイン領域を取り囲むよう
に、ｐ+型半導体領域（ドレインシ−ルド領域）２７が
形成されており、熱平衡状態でのしきい値電圧設定、書
込み動作でのチャネルホットエレクトロン注入効率向
上、及び消去動作時のパンチスル−防止を実現してい
る。このｐ+型半導体領域２７の不純物濃度は、ｎ+型半
導体領域２６との接合面において５×１０^１７／ｃｍ^３
程度であり、その深さは半導体基板２１の表面から０.
２５μｍ程度である。

【００２２】また、ソ−ス領域は砒素(Ａｓ)を不純物と
するｎ+型半導体領域２８と燐(Ｐ)を不純物とするｎ型
半導体領域２９からなり、ワ−ド線ＷＬが延在している
方向に延在して後述するソ−ス線ＳＬを構成している。
このｎ+型半導体領域２８の接合深さは０.２μｍ程度で
ある。またｎ型半導体領域２９は、ｎ+型半導体領域２
８とｐ型半導体基板２１との間に介在するように形成さ
れており、その緩傾斜プロファイルによってソ−スと半
導体基板間の接合耐圧を高める働きをしている。このｎ
型半導体領域２９の不純物濃度は、ｎ+型半導体領域２
８との界面において１×１０^１９／ｃｍ^３程度、その接
合深さは０.３５μｍ程度であり、この時の接合耐圧は
１５Ｖを超える。また、第２の層間酸化膜３０は、燐珪
酸ガラス（ＰＳＧ）膜からなり、ｐ型半導体基板２１の
主面上を覆っている。また、ドレイン領域上の第２の層
間酸化膜３０およびゲ−ト酸化膜１２を部分的に除去し
て、コンタクトホ−ル３１が形成されている。なお、図
７および図８では省略しているが、アルミニウムのデ−
タ線３２上には、ＣＶＤ法によって形成したＰＳＧ膜お
よびその上の窒化シリコン膜からなる保護膜が設けられ
ている。

【００２３】次に、図５を用いて、上記ＦＡＳＴ型メモ
リセルをマトリックス状に配置したメモリアレイと周辺
回路からなる本実施例の不揮発性半導体記憶装置の内部
ブロックとその動作を説明する。メモリアレイＭ−ＡＲ
ＲＡＹは、代表として例示的に４行４列に配置されたＦ
ＡＳＴ型メモリセルからなり、メモリセルＭ１〜Ｍ１６
とワ−ド線Ｗ１〜Ｗ４及びデ−タ線Ｄ１〜Ｄ４とによっ
て構成されている。この実施例では全体として一つのメ
モリブロックを構成している。上記のメモリアレイにお
いて、同じ行に配置されたメモリセルの制御ゲ−トはそ
れぞれ対応するワ−ド線に接続され、同じ列に配置され
たメモリセルのドレインはそれぞれ対応するデ−タ線に
接続されている。またメモリセルのソ−スは一括して共
通のソ−ス線ＣＳに結合されている。なお、特に制限さ
れないが、８ビットあるいは１６ビット単位で書込み・
読出しを行なうため、上記メモリアレイは合計で８組あ
るいは１６組設けられるように構成される。

【００２４】上記のメモリアレイを構成する各デ−タ線
Ｄ１〜Ｄ４は、アドレスデ−コ−ダＹＤＣＲを介して共
通デ−タ線ＣＤに接続される。共通デ−タ線ＣＤには、
外部入力端子Ｉ／Ｏから入力される書込み信号を受ける
書込み用デ−タ入力回路ＤＩＢの出力端子が、書込み時
にオンとなるＭＯＳＦＥＴＱ５を介して接続される。
さらに、この共通デ−タ線ＣＤにはセンスアンプＳＡが
接続される。センスアンプＳＡの出力端子はデ−タ出力
バッファＤＯＢを介してＩ／Ｏ端子に接続される。な
お、他のメモリアレイに対しても、同様にアドレスデコ
−ダ、共通デ−タ線、センスアンプ及びデ−タ入出力回
路が設けられ、Ｉ／Ｏ端子に接続される。また、上記メ
モリアレイを構成する各ワ−ド線Ｗ１〜Ｗ４は、読出し
及び書込み動作でワ−ド線を選択するアドレスデコ−ダ
ＸＤＣＲにトランジスタＱ１〜Ｑ４を介して接続される
とともに、消去時に負の電圧を印加する負電圧印加回路
ＮＥＧに接続されている。トランジスタＱ１〜Ｑ４はデ
プレッション型のｐＭＯＳＦＥＴであり、消去時にワ−
ド線にかかる負の電圧がアドレスデコ−ダ回路に印加さ
れるのを防ぐ役割をしている。同時に読出し及び書込み
動作時には、これらのトランジスタでの電圧降下、速度
低下を防ぐためデプレッション型としている。また、共
通ソ−ス線ＣＳは消去電圧印加回路ＥＤに接続されてい
る。この消去電圧印加回路ＥＤは、消去時に正の電圧
（ここでは外部電源電圧であるＶcc）を印加する一方、
読出し及び書込み動作時には共通ソ−ス線ＣＳを回路の
接地電位０Ｖに接続する。

【００２５】まず、読出し動作ではアドレスデコ−ダ回
路ＸＤＣＲ、ＹＤＣＲが活性化され、１つのワ−ド線、
１つのデ−タ線が選択される。アドレスデコ−ダ回路Ｘ
ＤＣＲ、ＹＤＣＲにはその動作電圧として低電圧Ｖccが
供給される。メモリセルは予め書き込まれたデ−タに従
ってワ−ド線の選択レベルに対して高いしきい値か、低
いしきい値を持つものである。各アドレスデコ−ダＸＤ
ＣＲ、ＹＤＣＲによって選択されたメモリセルのしきい
値が高い場合、ワ−ド線が選択レベルにされているにも
かかわらずメモリセルはオフ状態にとどまる。一方、選
択されたメモリセルのしきい値が低い場合は、ワ−ド線
選択レベルによってメモリセルはオン状態になる。メモ
リセルのしきい値に対応して共通デ−タ線に流れる電流
の有無は、スイッチＭＯＳＦＥＴＱ６を介して接続され
たセンスアンプＳＡで検出、増幅され、読出しモ−ドで
活性化されるデ−タ出力バッファＤＯＢを通して外部端
子Ｉ／Ｏから出力される。

【００２６】次に、書込み動作では、読出しと同様にア
ドレスデコ−ダ回路ＸＤＣＲ、ＹＤＣＲが活性化され、
１つのワ−ド線、１つのデ−タ線が選択される。アドレ
スデコ−ダ回路ＸＤＣＲ、ＹＤＣＲには、その動作電圧
として高電圧Ｖppが供給され、デ−タ入力回路ＤＩＢに
は低電圧Ｖccがそれぞれ供給される。このときＭＯＳＦ
ＥＴＱ６はオフとされ、デ−タ出力バッファＤＯＢ、セ
ンスアンプＳＡは非活性化される。また、選択されたワ
−ド線はその電圧が上記高電圧Ｖppになる。同じく選択
されたデ−タ線はＭＯＳＦＥＴＱ５、ＤＩＢを介して上
記低電圧Ｖccに接続される。これにより、その交点にあ
るメモリセルでは浮遊ゲ−トにホットエレクトロンが注
入され、書込みが行なわれる。書き込まれた状態のメモ
リセルはその浮遊ゲ−トに電子が蓄積され、制御ゲ−ト
から見たしきい値電圧が高くなる。本実施例の記憶装置
では、メモリセルのゲ−ト長が０.７μｍに微細化され
ていることと、図７に示したｐ+型半導体領域（ドレイ
ンシ−ルド領域）２７導入の効果によってホットエレク
トロン注入効率が高いため、デ−タ線駆動用電圧として
上記低電圧Ｖcc電圧を用いることができる。上記Ｖcc電
圧を記憶装置外部のＶcc電源から供給するとともに、流
れる電流が小さいワ−ド線のＶpp電圧に関しては装置内
部の昇圧回路を用いて上記Ｖcc電圧から発生させること
により、Ｖcc単一電源による書込み動作が可能となって
いる。上記の読出し及び書込動作を正常に行なうために
は、メモリセルがデプレッション状態であってはいけな
い。デプレッション状態のセルがあるとそこで意図しな
いリ−ク電流が流れてしまうため、所望のメモリセルを
選択することができなくなる。このことは、後述する消
去動作において制御性が重要なことを意味している。

【００２７】次に、本実施例の特徴である消去動作につ
いて説明する。本実施例における消去動作は、メモリセ
ルの制御ゲ−トに負の電圧、ソ−スに正の電圧（ここで
は外部電源電圧であるＶcc）を印加して、この正負電圧
の電位差によって浮遊ゲ−トに保持されている電子をフ
ァウラ−・ノルトハイム・トンネル放出によってソ−ス
領域へ引き抜く方式で行なわれる。消去電圧印加回路Ｅ
Ｄ、負電圧印加回路ＮＥＧにはその動作電圧として電源
電圧Ｖccが供給される。

【００２８】消去電圧印加回路ＥＤは、図９に示すごと
く消去パルスＥＰ（ただし、ＥＰはＥＰの反転信号を意
味する。以下同じ）を入力とするインバ−タ回路であ
り、共通ソ−ス線ＣＳには上記の電源電圧Ｖccが印加さ
れる。また、ワ−ド線Ｗ１〜Ｗ４には負電圧印加回路Ｎ
ＥＧから負の消去電圧が印加される。

【００２９】また、図１０は負電圧印加回路ＮＥＧの回
路構成を示している。この回路は、いわゆるチャ−ジポ
ンプ回路である。図１０において、消去信号ＥＰがロウ
レベルにされると遅延回路Ｄ３で決められた時間経過
後、信号ＥＰＤＬＹがロウレベルにされ、デコ−ダ切り
離し信号ＳＥＴがハイレベルとなる。これにより、アド
レスデコ−ダ回路ＸＤＣＲはワ−ド線から電気的に切り
離される。次に、発振器ＯＳＣ２が発振を開始し、相補
的パルス信号ＰＵ１とＰＵ２が発生し、これを利用して
チャ−ジポンプの原理によって負電圧Ｖppnを発生す
る。これをさらにＰＵ１を用いて同じくチャ−ジポンプ
に従ってワ−ド線Ｗ１〜Ｗ４に印加する。消去信号ＥＰ
がハイレベルにされるとパルス信号ＰＵ１とＰＵ２は停
止するが、信号ＥＰＤＬＹがハイレベルとなるまでの期
間は負電圧リセット信号ＰＲＳＴとＥＲＳＴが負電位の
節点を０Ｖないし正の電圧とし、消去を停止する。

【００３０】消去動作時にワ−ド線に流れる電流は小さ
いため、上述のように装置内部の負電圧印加回路ＮＥＧ
によって消去に必要な負電圧を外部の電源電圧Ｖccから
発生させ、これをワ−ド線に供給することができる。一
方、多量のリ−ク電流が流れる共通ソ−ス線ＣＳに印加
する低電圧Ｖccには外部から与えられる電源電圧Ｖccを
用いる。こうすることにより、メモリアレイ全体をまと
めて消去する電気的一括消去動作を、Ｖcc単一電源で行
なうことができる。なお、消去動作時のデ−タ線Ｄ１〜
Ｄ４は、アドレスデコ−ダＹＤＣＲで接地電位０Ｖに落
としてもよいし、あるいは開放状態にしてもよい。これ
は、制御ゲ−トに大きな負電圧を印加して消去を行なう
本発明の消去方式では、消去が進行してもメモリセルの
ソ−スからドレインに流れる寄生的なチャネル電流を考
慮する必要がないためである。また、制御ゲ−トを接地
した従来の消去方式で問題となるチャネル電流起因の寄
生効果については、特願昭６２−１４１４８６号におい
て開示されている。

【００３１】次に、図１１は、プログラムディスタ−ブ
寿命が書替サイクルによって低下する状況を、従来技術
と本実施例とで比較した特性図である。ソ−スに高電圧
Ｖppを印加して消去を行なう従来技術では、1０^４回書
替後のプログラムディスタ−ブ寿命は書替前の初期特性
に比べて３〜４桁も低下している。これに対して、ソ−
ス電圧をＶccまで下げて消去することが出来る本実施例
では寿命低下は半桁程度であり、書替の影響をほぼ問題
のないレベルまで抑制することが出来ることがわかる。
なお、プログラムディスタ−ブ寿命はワ−ド線半選択状
態におかれたメモリセルのしきい値電圧が０.１Ｖ上昇
するまでの時間で定義している。

【００３２】次に、上記の実施例では、行デコ−ダ回路
ＸＤＣＲと負電圧印加回路ＮＥＧとを別々の回路で構成
しているが、本発明はこれに限定されるものではない。
例えば、図１２に示すように一つの回路ＸＤＣＲＮを用
いて構成してもよい。この回路は行デコ−ダ回路ＸＤＣ
Ｒのように行アドレスバッファ回路とワ−ド線の間に設
けられる。この場合、消去時には最終段インバ−タ回路
ＩＮＶ１とその前段のインバ−タ回路ＩＮＶ２のｎ型Ｍ
ＯＳＦＥＴのソ−スを負電圧電源Ｖppnに接続する。ま
た、読出し、書込み時には接地電位Ｖssとする。ただ
し、消去終了時のリセットは先の場合と同様にする必要
がある。このためのリセット回路を図１３に示す。な
お、上記回路ＸＤＣＲＮは行デコ−ダ回路と一体になっ
ており、行アドレスバッファ回路のａ０、ａ０、ａ１、
ａ１出力をうけて任意のワ−ド線一本に選択的に消去電
圧が印加される。この結果、消去動作はそれぞれのワ−
ド線に接続されたメモリセル群をメモリブロックとして
ワ−ド線単位で行われる。

【００３３】ここで、ＦＡＳＴ型メモリセルは通常ｐ型
基板上に形成され、基板電位は接地電位とする。したが
って上記回路ＸＤＣＲＮを実現するためには、図１４に
示すように最終段インバ−タ回路ＩＮＶ１とその前段の
インバ−タ回路ＩＮＶ２のｎ型ＭＯＳＦＥＴをｎ型ウェ
ル内に設けられたｐ型ウェル内に形成し、このｐ型ウェ
ルを負電圧電源Ｖppnに接続すれば良い。もちろん、ｎ
型基板を用いる場合には通常の回路と同様にｐ型ウェル
を形成し、このｐ型ウェルを負電圧電源Ｖppnに接続す
れば良い。

【００３４】ここで、１０１はｐ型半導体基板、１０２
はｎ型ウェル領域、１０３は上記ｎ型ウェル領域１０２
内に設けられ、ｐ型半導体基板１０１とは分離されたｐ
型ウェル領域、１０４はｐ型半導体基板１０１を接地電
位Ｖssに接続するためのｐ+型半導体領域、１０５はｎ
型ウェル領域１０２を接地電位Ｖssに接続するためのｎ
+型半導体領域、１０６はｐ型ウェル領域１０３を消去
動作時には負電圧電源Ｖppnに接続し、書込み読出し動
作時には接地電位Ｖssに接続するためのｐ+型半導体領
域、１０７、１０８はｐ型ウェル領域１０３内に形成さ
れたＭＯＳトランジスタのソ−ス、ドレイン領域を構成
するｎ+型半導体領域、１０９は同ＭＯＳトランジスタ
のゲ−ト酸化膜、１１０は同ＭＯＳトランジスタのゲ−
ト電極である。

【００３５】実施例２本発明の第２の実施例を図１５を用いて説明する。図１
５は本実施例の不揮発性半導体記憶装置で用いるＦＡＳ
Ｔ型メモリセル２ビット分の断面図（前記図６のＡ−
Ａ'部）であり、実施例１の図７に相当するものであ
る。ここで用いられているメモリセルは、ソ−ス領域に
燐(Ｐ)を不純物とするｎ型半導体領域２９が無いことを
除けば、実施例１の図７のメモリセルと全く同じ構造で
ある。上記ｎ型半導体領域を省いたことにより、ソ−ス
領域と浮遊ゲ−ト間の静電容量が消去動作時でおよそ６
０％に低減され、消去の更なる低電圧化あるいは高速化
が実現される。一方、ソ−ス・基板間の接合耐圧は１２
Ｖ程度まで低下するが、ソ−スに印加する電圧をＶccに
下げて消去ができる本発明では何ら問題にならない。以
上述べたメモリセルのソ−ス構造の違いを除けば、本実
施例の記憶装置は実施例１と同じであり、同様に動作す
る。

【００３６】実施例３本発明の第３の実施例を図１６〜図１８を用いて説明す
る。図１６は本実施例による不揮発性半導体記憶装置の
内部ブロック図であり、実施例１の図５に相当するもの
である。ここで、メモリセルとしては実施例１あるいは
実施例２と同じＦＡＳＴ型メモリセルを用いている。本
実施例による不揮発性半導体記憶装置の動作は実施例１
あるいは実施例２と本質的に同じであるが、消去動作が
メモリアレイＭ−ＡＲＲＡＹをワ−ド線方向に分割した
メモリブロックを単位として行なわれる点が異なる。こ
こでは、メモリアレイはワ−ド線Ｗ１、Ｗ２に接続され
たメモリセル群Ｍ１〜Ｍ８からなるメモリブロックＭＢ
１と、ワ−ド線Ｗ３、Ｗ４に接続されたメモリセル群Ｍ
９〜Ｍ１６からなるメモリブロックＭＢ２との２つのブ
ロックに分割されている。

【００３７】図１７は負電圧印加回路ＮＥＧの回路構成
を示している。実施例１の図１０とはメモリブロックを
選択するためのデコ−ド機能が内蔵されている点が異な
る。すなわち、図１７の負電圧印加回路ＮＥＧでは、消
去動作を行なうメモリブロックに対応したワ−ド線だけ
に負電圧Ｖppnが印加され、非選択ワ−ド線には接地電
圧０Ｖが印加される。

【００３８】上記メモリブロックを選択するのに、本実
施例では図１８に示すようにアドレスバッファ回路ＡＤ
Ｂの行選択用外部入力の一つであるＡ１を用いている。
さらに、アドレスバッファ回路ＡＤＢのうちＡ０入力部
および行デコ−ダＸＤＣＲは消去電圧印加時にもメモリ
ブロックの選択が行なえるようになっている。すなわ
ち、ａ０、ａ０共にロウレベルとなり、Ａ１アドレス入
力によって決まる２本のワ−ド線出力ＷＩ１とＷＩ２、
あるいはＷＩ３とＷＩ４がハイレベルとなる。このＷＩ
１〜ＷＩ４は負電圧印加回路ＮＥＧに供給される。しか
し、トランジスタＱ１〜Ｑ４の働きにより、消去時には
デコ−ダ回路の出力はワ−ド線Ｗ１〜Ｗ４には印加され
ない。なお、非選択メモリブロック内のメモリセルは、
共通ソ−ス線を介してソ−ス領域にのみ正の電圧(ここ
では外部電源電圧であるＶcc）が印加される消去半選択
状態となるが、これにともなうディスタ−ブ現象は、選
択ワ−ド線に印加する負電圧Ｖppnとゲ−ト／層間酸化
膜厚の適切な設定によって回避することが出来る。

【００３９】実施例４本発明の第四の実施例を図１９〜図２１を用いて説明す
る。図１９は本実施例による不揮発性半導体記憶装置の
内部ブロック図であり、実施例１の図５、実施例３の図
１６に相当するものである。図２０は負電圧印加回路Ｎ
ＥＧの回路構成図であり、実施例１の図１０、実施例３
の図１７に相当するものである。図２１は本実施例の不
揮発性半導体記憶装置で用いるＦＡＳＴ型メモリセル２
ビット分の断面図（図６のＡ−Ａ'部）であり、実施例
１の図７、実施例２の図１５に相当するものである。

【００４０】本実施例は、実施例１〜実施例３と本質的
な動作上の差はないが、電気的消去を行う際、Ｖcc電圧
がソ−ス線ではなくデ−タ線に印加されると共に、この
デ−タ線及び負の消去電圧を印加するワ−ド線がそれぞ
れデコ−ドされる点が異なる。これにより、一対の選択
デ−タ線と選択ワ−ド線の交点にあるメモリセル１ビッ
トが選択的に消去される。以下、実施例１〜実施例３と
の違いのみを述べる。

【００４１】図１９に示すように、本実施例では消去時
に消去信号ＥＰがハイレベルにされると、ＭＯＳトラン
ジスタＱ７がオン状態となり、このＱ７を介して正の電
圧（ここでは外部電源電圧であるＶcc）が共通デ−タ線
ＣＤに印加される。この時、ＭＯＳトランジスタＱ５１
は書込み信号ｗｒがハイレベルにあるため、オフ状態と
なる。また、ＭＯＳトランジスタＱ５２も同様にオフと
なり、共通ソ−ス線ＣＳは開放状態となる。消去動作は
制御ゲ−トの負電圧とドレインの上記正電圧との電位差
で行なわれ、浮遊ゲ−トの電子はソ−スではなくドレイ
ン領域に引き抜かれる。上記正電圧を印加するデ−タ線
は列アドレスデコ−ダＹＤＣＲによって選択される。

【００４２】一方、図２０に示すように、負電圧印加回
路ＮＥＧは行選択用外部入力Ａ０、Ａ１から形成された
信号ＷＩ１〜ＷＩ４を用いて任意のワ−ド線を選択する
デコ−ド機能を内蔵している。こうして、一対のデ−タ
線とワ−ド線が選択され、その交点にあるメモリセルが
選択的に消去される。

【００４３】ホットエレクトロン注入を用いた書込み動
作は反対にソ−ス領域側から行なわれる。図１９に示す
ように、書込み時には書込み信号ｗｒがロウレベルとな
るため、外部入力信号Ｉ／Ｏに応じてＭＯＳトランジス
タＱ５１、Ｑ５２がオン、オフされる。外部入力信号Ｉ
／Ｏがロウレベル（“０”状態）の時、ＭＯＳトランジ
スタＱ５１、Ｑ５２は共にオン状態となり、共通ソ−ス
線ＣＳは書込みＶcc電圧に接続され、共通デ−タ線ＣＤ
は接地電位Ｖssに接続される。この時、列アドレスデコ
−ダＹＤＣＲによって選択デ−タ線は共通デ−タ線ＣＤ
（接地電位）に接続され、一方、非選択デ−タ線は開放
状態にされる。また、ワ−ド線に関しては、行アドレス
デコ−ダＸＤＣＲによって選択ワ−ド線にはＶpp電圧が
印加され、一方、非選択ワ−ド線は接地電位に保たれ
る。こうして、選択デ−タ線と選択ワ−ド線の交点にあ
るメモリセルでホットエレクトロン書込みが行われる。

【００４４】なお、本実施例ではスイッチＭＯＳトラン
ジスタＱ５１、Ｑ５２の両方のゲ−トに外部入力信号Ｉ
／ＯとｗｒのＮＯＲ出力が入っているが、いずれか一方
は単にｗｒの反転信号が入力される構成でも良い。

【００４５】次に、図２１は、本実施例で用いているＦ
ＡＳＴ型メモリセル２ビット分の断面図である。同図に
おいて、５１はｐ型半導体基板、５２はｐ型半導体基板
の主面側に形成された薄いゲ−ト酸化膜（トンネル酸化
膜）、５３は浮遊ゲ−ト電極、５４は第一の層間酸化
膜、５５は制御ゲ−ト電極、５６はｎ+型半導体領域
（ドレイン領域の一部）、５７はｎ型半導体領域（ドレ
イン領域の一部）、５８はｎ+型半導体領域（ソ−ス領
域）、５９はｐ+型半導体領域（ソ−スシ−ルド層）、
６０は第２の層間酸化膜、６１はコンタクトホ−ル、６
２はアルミニウムのデ−タ線である。この実施例では、
書込みをソ−ス側、消去をドレイン側から行なうため、
ソ−ス接合がｎ+／ｐ+の電界集中型、ドレインがｎ+／
ｎ／ｐの電界緩和型になっている点が前記実施例１〜実
施例３の場合と異なる点である。

【００４６】

【発明の効果】本発明によれば、Ｖcc単一電源による電
気的消去が可能であり、かつ書替信頼性と集積度に優れ
た不揮発性半導体記憶装置を実現することが出来る、と
いう優れた効果が得られる。

【図面の簡単な説明】

【図１】本発明の原理を説明するための回路図および動
作電圧を示す図。

【図２】本発明の原理を説明するための他の回路図およ
び動作電圧を示す図。

【図３】本発明の原理を説明するための他の回路図およ
び動作電圧を示す図。

【図４】本発明と従来例とにおけるエネルギーバンドを
示す図。

【図５】実施例１の不揮発性半導体記憶装置の内部ブロ
ック図。

【図６】実施例１で用いているＦＡＳＴ型メモリセル４
ビット分の平面図。

【図７】上記平面図Ａ−Ａ'断面図（２ビット分）。

【図８】同じくＢ−Ｂ'断面図（２ビット分）。

【図９】実施例１の消去電圧印加回路ＥＤの回路構成
図。

【図１０】消去動作で制御ゲ−トに負の電圧を印加する
実施例１の負電圧印加回路ＮＥＧの回路構成図。

【図１１】実施例１におけるプログラムディスタ−ブ耐
性向上の効果を示す特性図。

【図１２】もう一つの負電圧印加回路ＸＤＣＲＮの回路
構成図。

【図１３】上記ＸＤＣＲＮによって印加された負電圧を
リセットするワ−ド線リセット回路構成図。

【図１４】上記ＸＤＣＲＮを実現するための多重ウェル
構造の断面図。

【図１５】実施例２で用いているＦＡＳＴ型メモリセル
２ビット分の断面図（図６のＡ−Ａ'部）。

【図１６】実施例３の不揮発性半導体記憶装置の内部ブ
ロック図。

【図１７】実施例３の負電圧印加回路ＮＥＧの回路構成
図。

【図１８】実施例３のアドレスバッファ回路ＡＤＢの回
路構成図。

【図１９】実施例４の不揮発性半導体記憶装置の内部ブ
ロック図。

【図２０】実施例４の負電圧印加回路ＮＥＧの回路構成
図。

【図２１】実施例４で用いているＦＡＳＴ型メモリセル
２ビット分の断面図（図６のＡ−Ａ'部）。

【符号の説明】

ＸＤＣＲ…行アドレスデコ−ダＹＤＣＲ…列
アドレスデコ−ダＭ１〜Ｍ１６…メモリセルＭ−ＡＲＲＡ
Ｙ…メモリアレイＭＢ１〜ＭＢ２…メモリブロックＷ１〜Ｗ４…
ワ−ド線Ｄ１〜Ｄ４…デ−タ線ＣＳ…共通ソ
−ス線ＣＤ…共通デ−タ線ＥＤ…消去電
圧印加回路ＮＥＧ…負電圧印加回路ＳＡ…センス
アンプＤＯＢ…デ−タ出力バッファＤＩＢ…デ−
タ入力バッファＩ／Ｏ…外部入出力端子ＡＤＢ…アド
レスバッファ２１…ｐ型半導体基板２２…ゲ−ト
酸化膜２３…浮遊ゲ−ト電極２４…第一の
層間酸化膜２５…制御ゲ−ト電極２６…ｎ+型半導体領域（ドレイン領域）２７…ｐ+型半導体領域（ドレインシ−ルド層）２８…ｎ+型半導体領域（ソ−ス領域の一部）２９…ｎ型半導体領域（ソ−ス領域の一部）３０…第二の層間酸化膜３１…コンタ
クトホ−ル３２…アルミニウムのデ−タ線３３…ＬＯＣＯＳ法による素子分離用のフィ−ルド酸化
膜３３…ｐ+型半導体領域（チャネルストッパ）３５…ＬＯＣＯＳ法による素子分離領域と活性領域の境
界５１…ｐ型半導体基板５２…ゲ−ト
酸化膜５３…浮遊ゲ−ト電極５４…第一の
層間酸化膜５５…制御ゲ−ト電極５６…ｎ+型半導体領域（ドレイン領域の一部）５７…ｎ型半導体領域（ドレイン領域の一部）５８…ｎ+型半導体領域（ソ−ス領域）５９…ｐ+型半導体領域（ソ−スシ−ルド層）６０…第二の層間酸化膜６１…コンタ
クトホ−ル６２…アルミニウムのデ−タ線１０１…ｐ型半
導体基板１０２…ｎ型ウェル領域１０３…ｎ型ウェル領域１０２内に設けられたｐ型ウェ
ル領域１０４…ｐ+型半導体領域１０５…ｎ+型
半導体領域１０６…ｐ+型半導体領域１０７、１０８…ＭＯＳトランジスタのソ−スドレイン領域を構成するｎ+型半導体領域１０９…同ＭＯＳトランジスタのゲ−ト酸化膜１１０…同ＭＯＳトランジスタのゲ−ト電極

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年９月６日（２００１．９．６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項１】電気的に記録・消去可能なメモリセルを有
する不揮発性半導体記憶装置であって、上記メモリセル
は半導体領域に形成されたチャネル領域と、該チャネル
領域の両端に形成される第１領域および第２領域を有
し、さらに、該チャネル領域上に絶縁膜を介して配置さ
れる導電性のコントロールゲートおよび導電性の浮遊ゲ
ートを有し、単一電源とし、負電圧発生回路を備え、上記コントロールゲートに上記負電圧発生回路により発
生された負電圧を印加し、上記第１領域に正電圧を印加
し、上記浮遊ゲートと上記第１領域の間に電界を発生さ
せて、上記導電性の浮遊ゲート内に蓄積された電子をト
ンネル現象により放出し、上記第２領域からホットエレクトロンにより上記浮遊ゲ
ートに電子を注入することを特徴とする不揮発性半導体
記憶装置。

【請求項２】上記第１領域をソースとし、上記第２領域
をドレインとすることを特徴とする請求項１に記載の不
揮発性半導体記憶装置。

【請求項３】上記導電性の浮遊ゲート内に蓄積された電
子をトンネル現象により放出する際に、上記ドレインを
フローティングとすることを特徴とする請求項２に記載
の不揮発性半導体記憶装置。

【請求項４】上記メモリセルが一素子メモリ素子から成
ることを特徴とする請求項１乃至請求項３の何れかに記
載の不揮発性半導体記憶装置。

【請求項５】上記メモリ素子の絶縁膜が、上記浮遊ゲー
トと重なり部分を持つ上記第１領域上、上記浮遊ゲート
と重なり部分を持つ上記第２領域上および上記第１領域
と上記第２領域間の上記チャネル領域上において、実質
的に膜厚が一定であることを特徴とする請求項１乃至請
求項４の何れかに記載の不揮発性半導体記憶装置。

【請求項６】上記負電圧発生回路がチャージポンプ型で
あることを特徴とする請求項１乃至請求項５の何れかに
記載の不揮発性半導体記憶装置。

フロントページの続き (72)発明者和田武史東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5B025 AA01 AB01 AC01 AD08 AD10 AE08 5F083 EP02 EP23 EP62 EP64 EP67 ER02 ER16 ER30 GA05 GA12 JA36 JA56 LA01 LA03 LA04 LA05 LA20 NA02 NA04 5F101 BA03 BA05 BA07 BB05 BC02 BD05 BD06 BD15 BD31 BD37 BD38 BE02 BE05 BE07

Claims

【特許請求の範囲】

【請求項１】半導体領域に形成された電気的に消去可能
の不揮発性メモリ素子が複数個マトリクス状に配置さ
れ、上記複数個のメモリ素子のソース領域が共通に接続
された不揮発性半導体記憶装置において、選択されたメ
モリ素子の制御ゲートに接続されたワード線に上記半導
体領域に対して負の電圧である第１電圧を印加し、上記
選択されたメモリ素子のドレイン領域に接続されたデー
タ線に上記半導体領域に対して正の電圧である第２電圧
を印加して、トンネル現象により上記選択されたメモリ
素子の浮遊ゲートに蓄積された電子を引き抜くことによ
って、選択されたメモリセルのしきい値電圧を第１のし
きい電圧からそれより低い第２のしきい電圧に変化させ
る動作モードを備えることを特徴とする不揮発性半導体
記憶装置。
【請求項２】半導体領域に形成された電気的に消去可能
の不揮発性メモリ素子が複数個マトリクス状に配置さ
れ、上記複数個のメモリ素子のソース領域が共通に接続
された不揮発性半導体記憶装置において、選択されたメ
モリ素子の制御ゲートに接続されたワード線に上記半導
体領域に対して負の電圧である第１電圧を印加し、上記
選択されたメモリ素子のドレイン領域に接続されたデー
タ線に上記半導体領域に対して正の電圧である第２電圧
を印加することによって、選択されたメモリセルのしき
い値電圧を第１のしきい電圧からそれより低い第２のし
きい電圧に変化させる動作モードを備え、上記第１電圧
と上記第２電圧による電位差はトンネル現象により上記
選択されたメモリ素子の浮遊ゲートに蓄積された電子を
引き抜くことが可能な電位差であって、かつ上記第１電
圧の絶対値は上記第２電圧の絶対値よりも大きいことを
特徴とする不揮発性半導体記憶装置。
【請求項３】半導体領域に形成された電気的に消去可能
の不揮発性メモリ素子が複数個マトリクス状に配置さ
れ、上記複数個のメモリ素子のソース領域が共通に接続
された不揮発性半導体記憶装置において、選択されたメ
モリ素子の制御ゲートに接続されたワード線に上記半導
体領域に対して負の電圧である第１電圧を印加し、上記
選択されたメモリ素子のドレイン領域に接続されたデー
タ線に上記半導体領域に対して正の電圧である第２電圧
を印加することによって、選択されたメモリセルのしき
い値電圧を第１のしきい電圧からそれより低い第２のし
きい電圧に変化させる動作モードを備え、上記ドレイン
領域の接合耐圧は上記ソース領域の接合耐圧よりも大き
く、上記第１電圧と上記第２電圧による電位差はトンネ
ル現象により上記選択されたメモリ素子の浮遊ゲートに
蓄積された電子を引き抜くことが可能な電位差であるこ
とを特徴とする不揮発性半導体記憶装置。
【請求項４】半導体領域に形成された電気的に消去可能
の不揮発性メモリ素子が複数個マトリクス状に配置さ
れ、上記複数個のメモリ素子のソース領域が共通に接続
された不揮発性半導体記憶装置において、選択されたメ
モリ素子の制御ゲートに接続されたワード線に上記半導
体領域に対して負の電圧である第１電圧を印加し、上記
選択されたメモリ素子のドレイン領域に接続されたデー
タ線に上記半導体領域に対して正の電圧である第２電圧
を印加することによって、選択されたメモリセルのしき
い値電圧を第１のしきい電圧からそれより低い第２のし
きい電圧に変化させる動作モードを備え、上記ドレイン
領域の接合深さは上記ソース領域の接合深さよりも大き
く、上記第１電圧と上記第２電圧による電位差はトンネ
ル現象により上記選択されたメモリ素子の浮遊ゲートに
蓄積された電子を引き抜くことが可能な電位差であるこ
とを特徴とする不揮発性半導体記憶装置。
【請求項５】上記複数個のメモリ素子の各メモリ素子が
一素子メモリ素子から成ることを特徴とする請求項１乃
至請求項４のいずれかに記載の不揮発性半導体記憶装
置。
【請求項６】上記各メモリ素子のゲート絶縁膜が、浮遊
ゲートと重なり部分を持つソース領域上、浮遊ゲートと
重なり部分を持つドレイン領域上及び上記ソース領域と
上記ドレイン領域間のチャネル領域上において、実質的
に膜厚が一定であることを特徴とする請求項１乃至請求
項５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】上記選択されたメモリセルのしきい電圧を
第１のしきい電圧からそれより低い第２のしきい電圧に
変化させる上記動作モードにおいて、上記選択されたメ
モリ素子のソース領域及び上記半導体領域に固定電位を
印加することを特徴とする請求項１乃至請求項６のいず
れかに記載の不揮発性半導体記憶装置。
【請求項８】上記選択されたメモリ素子の制御ゲートに
接続されたワード線に負の電圧を印加する負電圧発生回
路を具備することを特徴とする請求項１乃至請求項７の
いずれかに記載の不揮発性半導体記憶装置。
【請求項９】上記負電圧発生回路がチャージポンプ型で
あることを特徴とする請求項８に記載の不揮発性半導体
記憶装置。
【請求項１０】上記負電圧発生回路がワード線選択機能
を具備することを特徴とする請求項８又は請求項９に記
載の不揮発性半導体記憶装置。
【請求項１１】上記負電圧発生回路に上記ワード線を介
して接続されるアドレスデコーダと、上記アドレスデコ
ーダと上記選択されたメモリ素子の制御ゲートに接続さ
れたワード線との間に接続されたトランジスタとを具備
することを特徴とする請求項８乃至請求項１０のいずれ
かに記載の不揮発性半導体記憶装置。
【請求項１２】上記トランジスタがｐ型ＭＯＳＦＥＴで
あることを特徴とする請求項１１に記載の不揮発性半導
体記憶装置。
【請求項１３】電気的に消去可能な不揮発性メモリ素子
において、制御ゲートと、浮遊ゲートと、第１の領域
と、第２の領域とを具備し、上記制御ゲートに負の電圧
である第１電圧を印加し、上記第１の領域に正の電圧で
ある第２電圧を印加して、トンネル現象により上記メモ
リ素子の浮遊ゲートに蓄積された電子を引き抜くことに
よって、上記メモリ素子のしきい電圧を第１のしきい電
圧からそれより低い第２のしきい電圧に変化させる動作
モードを備えることを特徴とする不揮発性メモリ素子。
【請求項１４】電気的に消去可能な不揮発性メモリ素子
において、制御ゲートと、浮遊ゲートと、第１の領域
と、第２の領域とを具備し、上記制御ゲートに負の電圧
である第１電圧を印加し、上記第１の領域に正の電圧で
ある第２電圧を印加することによって上記メモリ素子の
しきい電圧を第１のしきい電圧からそれより低い第２の
しきい電圧に変化させる動作モードを備え、上記第１電
圧と上記第２電圧による電位差はトンネル現象により上
記浮遊ゲートに蓄積された電子を引き抜くことが可能な
電位差であって、かつ、上記第１電圧の絶対値は上記第
２電圧の絶対値よりも大きいことを特徴とする不揮発性
メモリ素子。
【請求項１５】半導体領域に形成された電気的に消去可
能の不揮発性メモリ素子において、制御ゲートと、浮遊
ゲートと、第１の領域と、第２の領域とを具備し、上記
制御ゲートに上記半導体領域に対して負の電圧である第
１電圧を印加し、上記第１の領域に上記半導体領域に対
して正の電圧である第２電圧を印加することによって上
記メモリ素子のしきい電圧を第１のしきい電圧からそれ
より低い第２のしきい電圧に変化させる動作モードを備
え、上記第１の領域の接合耐圧が上記第２の領域の接合
耐圧より大きく、上記第１電圧と上記第２電圧による電
位差はトンネル現象により上記浮遊ゲートに蓄積された
電子を引き抜くことが可能な電位差であることを特徴と
する不揮発性メモリ素子。
【請求項１６】半導体領域に形成された電気的に消去可
能の不揮発性メモリ素子において、制御ゲートと、浮遊
ゲートと、第１の領域と、第２の領域とを具備し、上記
制御ゲートに上記半導体領域に対して負の電圧である第
１電圧を印加し、上記第１の領域に上記半導体領域に対
して正の電圧である第２電圧を印加することによって上
記メモリ素子のしきい電圧を第１のしきい電圧からそれ
より低い第２のしきい電圧に変化させる動作モードを備
え、上記第１の領域の接合深さが上記第２の領域の接合
深さより大きく、上記第１電圧と上記第２電圧による電
位差はトンネル現象により上記浮遊ゲートに蓄積された
電子を引き抜くことが可能な電位差であることを特徴と
する不揮発性メモリ素子。
【請求項１７】上記メモリ素子のしきい電圧を第１のし
きい電圧からそれより低い第２のしきい電圧に変化させ
る動作モードにおいて、上記第２の領域に固定電位を印
加する又は上記第２の領域を開放することを特徴とする
請求項１３乃至請求項１６のいずれかに記載の不揮発性
メモリ素子。
【請求項１８】上記メモリ素子のゲート絶縁膜が、上記
浮遊ゲートと重なり部分を持つ上記第１の領域上、上記
浮遊ゲートと重なり部分を持つ上記第２の領域上及び上
記第１の領域と上記第２の領域間のチャネル領域上にお
いて、実質的に膜厚が一定であることを特徴とする請求
項１３乃至請求項１７のいずれかに記載の不揮発性メモ
リ素子。
【請求項１９】上記メモリ素子の上記第１の領域の拡散
層の不純物が複数種類であり、かつ上記第２の領域の拡
散層の不純物が１種類であることを特徴とする請求項１
３乃至請求項１８のいずれかに記載の不揮発性メモリ素
子。
【請求項２０】上記第２の領域の拡散層の不純物が砒素
であることを特徴とする請求項１９に記載の不揮発性メ
モリ素子。
【請求項２１】請求項１３乃至請求項２０のいずれかに
記載の不揮発性メモリ素子を複数個マトリクス状に配置
し、上記複数個の不揮発性メモリ素子の上記第１の領域
が共通に接続され、上記複数個の不揮発性メモリ素子の
上記第２の領域が列毎に設けられた複数のデータ線に接
続された不揮発性半導体記憶装置において、上記不揮発
性メモリ素子が一素子メモリ素子から成ることを特徴と
する不揮発性半導体記憶装置。
【請求項２２】上記制御ゲートが接続されたワード線に
負の電圧を印加する負電圧発生回路を具備することを特
徴とする請求項２１に記載の不揮発性半導体記憶装置。
【請求項２３】上記負電圧発生回路がチャージポンプ型
であることを特徴とする請求項２２に記載の不揮発性半
導体記憶装置。