JP2002108468A - 電流源回路 - Google Patents
電流源回路Info
- Publication number
- JP2002108468A JP2002108468A JP2000296411A JP2000296411A JP2002108468A JP 2002108468 A JP2002108468 A JP 2002108468A JP 2000296411 A JP2000296411 A JP 2000296411A JP 2000296411 A JP2000296411 A JP 2000296411A JP 2002108468 A JP2002108468 A JP 2002108468A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- power supply
- current source
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 従来より低い電源電圧で動作する電流源回路
を提供する。 【解決手段】 基準電流生成回路1のPMOSトランジ
スタQP0と、電流経路2,3のPMOSトランジスタ
QP1,QP2とはカレントミラー回路を構成する。こ
れにより基準電流生成回路1に流れる電流I1と同じ電
流I1が電流経路2,3に供給される。電流経路2,3
において、抵抗R2とダイオードDにより決まる安定動
作電流I2=I5を越える余分な電流は、端子NG1,
NG2に接続されてカレントミラー回路を構成するNM
OSトランジスタQN1,QN2に引き抜かれる。
を提供する。 【解決手段】 基準電流生成回路1のPMOSトランジ
スタQP0と、電流経路2,3のPMOSトランジスタ
QP1,QP2とはカレントミラー回路を構成する。こ
れにより基準電流生成回路1に流れる電流I1と同じ電
流I1が電流経路2,3に供給される。電流経路2,3
において、抵抗R2とダイオードDにより決まる安定動
作電流I2=I5を越える余分な電流は、端子NG1,
NG2に接続されてカレントミラー回路を構成するNM
OSトランジスタQN1,QN2に引き抜かれる。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置に搭
載される電流源回路に関する。
載される電流源回路に関する。
【0002】
【従来の技術】従来より、オペアンプ等の電流源に適用
される図6に示すような電流源回路が知られている(例
えば、P.R.グレイ,R.G.メイヤー共著「超LS
I設計者のためのアナログ集積回路設計技術」(下),
1990,p.307−308参照)。この電流源回路
は、スタートアップ用トランジスタQN15をオンにし
て、カレントミラー回路を構成するPMOSトランジス
タQP11,QP12,QP13のゲート電位を強制的
に低レベルに下げることにより、安定動作状態になる。
される図6に示すような電流源回路が知られている(例
えば、P.R.グレイ,R.G.メイヤー共著「超LS
I設計者のためのアナログ集積回路設計技術」(下),
1990,p.307−308参照)。この電流源回路
は、スタートアップ用トランジスタQN15をオンにし
て、カレントミラー回路を構成するPMOSトランジス
タQP11,QP12,QP13のゲート電位を強制的
に低レベルに下げることにより、安定動作状態になる。
【0003】PMOSトランジスタQP11,QP12
はカレントミラーを構成している。従ってこれらを同じ
寸法とすれば、安定状態でPMOSトランジスタQP1
2からNMOSトランジスタQN12及び抵抗R11に
供給される電流とPMOSトランジスタQP11からN
MOSトランジスタQN11及びダイオードD11に供
給される電流が同じになる。またPMOSトランジスタ
QP13,QP12を同じ寸法とすれば、PMOSトラ
ンジスタQP13によりNMOSトランジスタQN13
に供給される電流も同じになる。更に、NMOSトラン
ジスタQN13と、オペアンプOPの電流源NMOSト
ランジスタQN14とがカレントミラー回路を構成して
いるから、オペアンプOPの安定な電流源回路が構成さ
れることになる。
はカレントミラーを構成している。従ってこれらを同じ
寸法とすれば、安定状態でPMOSトランジスタQP1
2からNMOSトランジスタQN12及び抵抗R11に
供給される電流とPMOSトランジスタQP11からN
MOSトランジスタQN11及びダイオードD11に供
給される電流が同じになる。またPMOSトランジスタ
QP13,QP12を同じ寸法とすれば、PMOSトラ
ンジスタQP13によりNMOSトランジスタQN13
に供給される電流も同じになる。更に、NMOSトラン
ジスタQN13と、オペアンプOPの電流源NMOSト
ランジスタQN14とがカレントミラー回路を構成して
いるから、オペアンプOPの安定な電流源回路が構成さ
れることになる。
【0004】この様な従来の電流源回路において、PM
OSトランジスタQP11、NMOSトランジスタQN
11及びダイオードD11の電流経路に着目すると、安
定に動作する電源電圧VCCの最小値VCCminは、
およそ、下記式で表される。
OSトランジスタQP11、NMOSトランジスタQN
11及びダイオードD11の電流経路に着目すると、安
定に動作する電源電圧VCCの最小値VCCminは、
およそ、下記式で表される。
【0005】
【数1】VCCmin=│Vtp│+Vf+0.3
【0006】ここで、VtpはPMOSトランジスタQ
P11のしきい値電圧であり、VfはダイオードD11
の順バイアス状態のアノード・カソード間電圧(約0.
6V)であり、0.3VはNMOSトランジスタQN1
1のドレイン・ソース間電圧である。この数1から、P
MOSトランジスタのしきい値電圧の絶対値が大きい
と、電流源回路の安定動作に必要な電源電圧VCCmi
nが高くなる。
P11のしきい値電圧であり、VfはダイオードD11
の順バイアス状態のアノード・カソード間電圧(約0.
6V)であり、0.3VはNMOSトランジスタQN1
1のドレイン・ソース間電圧である。この数1から、P
MOSトランジスタのしきい値電圧の絶対値が大きい
と、電流源回路の安定動作に必要な電源電圧VCCmi
nが高くなる。
【0007】
【発明が解決しようとする課題】近年、トランジスタの
微細化に伴い、半導体記憶装置等の電源電圧は低電圧化
が進んでいる。この様な傾向の中で、電流源回路の動作
可能な最小電源電圧VCCminは、上述のようにPM
OSトランジスタのしきい値電圧を変えない限り変わら
ず、更なる低電圧化が阻害される。
微細化に伴い、半導体記憶装置等の電源電圧は低電圧化
が進んでいる。この様な傾向の中で、電流源回路の動作
可能な最小電源電圧VCCminは、上述のようにPM
OSトランジスタのしきい値電圧を変えない限り変わら
ず、更なる低電圧化が阻害される。
【0008】例えば、PMOSトランジスタのしきい値
電圧をVtp=−1Vとすると、数1から、電流源回路
の最小電源電圧VCCminは約1.9Vとなる。従っ
て、半導体記憶装置の電源を1.8V以下には下げられ
ない。半導体記憶装置に搭載されるPMOSトランジス
タのしきい値電圧(絶対値)を小さくすれば、電流源回
路のVCCminを下げることができる。
電圧をVtp=−1Vとすると、数1から、電流源回路
の最小電源電圧VCCminは約1.9Vとなる。従っ
て、半導体記憶装置の電源を1.8V以下には下げられ
ない。半導体記憶装置に搭載されるPMOSトランジス
タのしきい値電圧(絶対値)を小さくすれば、電流源回
路のVCCminを下げることができる。
【0009】しかし、半導体記憶装置に搭載されるPM
OSトランジスタのしきい値電圧を全体的に下げると、
カットオフ特性が悪くなるため、半導体記憶装置のリー
ク電流が大きくなり、消費電流の仕様を満たすことが難
しくなる。電流源回路についてのみ、PMOSトランジ
スタのしきい値電圧を下げれば、リーク電流増大を抑え
ることは可能である。しかし、この様に半導体記憶装置
の中でPMOSトランジスタを作り分けることは、プロ
セスが増えるため、製造コストの増大につながる。従っ
て、PMOSトランジスタのしきい値電圧を変えること
なく、より低電圧で動作する電流源回路が望まれる。
OSトランジスタのしきい値電圧を全体的に下げると、
カットオフ特性が悪くなるため、半導体記憶装置のリー
ク電流が大きくなり、消費電流の仕様を満たすことが難
しくなる。電流源回路についてのみ、PMOSトランジ
スタのしきい値電圧を下げれば、リーク電流増大を抑え
ることは可能である。しかし、この様に半導体記憶装置
の中でPMOSトランジスタを作り分けることは、プロ
セスが増えるため、製造コストの増大につながる。従っ
て、PMOSトランジスタのしきい値電圧を変えること
なく、より低電圧で動作する電流源回路が望まれる。
【0010】この発明は、上記事情を考慮してなされた
もので、従来より低電圧電源で動作可能な電流源回路を
提供することを目的としている。
もので、従来より低電圧電源で動作可能な電流源回路を
提供することを目的としている。
【0011】
【課題を解決するための手段】この発明に係る電流源回
路は、第1の電流源から第1の端子を介して第1の回路
に電流を供給する第1の電流経路と、前記第1の電流源
と同じ電流供給能力を持つ第2の電流源から第2の端子
を介して第2の回路に電流を供給する第2の電流経路
と、前記第1の端子に接続されて前記第1の端子から電
流を引き抜く第3の回路と、前記第2の端子に接続され
て前記第2の端子から前記第3の回路と同じ値の電流を
引き抜く第4の回路と、を備えたことを特徴とする。
路は、第1の電流源から第1の端子を介して第1の回路
に電流を供給する第1の電流経路と、前記第1の電流源
と同じ電流供給能力を持つ第2の電流源から第2の端子
を介して第2の回路に電流を供給する第2の電流経路
と、前記第1の端子に接続されて前記第1の端子から電
流を引き抜く第3の回路と、前記第2の端子に接続され
て前記第2の端子から前記第3の回路と同じ値の電流を
引き抜く第4の回路と、を備えたことを特徴とする。
【0012】この発明によると、電流源値を決める二つ
の電流経路に対して、それらの電流経路から一部の電流
を引き抜く回路を備えることによって、電源電圧の低電
圧化が可能になる。
の電流経路に対して、それらの電流経路から一部の電流
を引き抜く回路を備えることによって、電源電圧の低電
圧化が可能になる。
【0013】具体的に第1及び第2の電流経路の電流源
は、ソースが第1の電源端子に接続され、ドレインがそ
れぞれ第1の端子及び第2の端子に接続されたMOSト
ランジスタにより構成され、これらの電流源MOSトラ
ンジスタのゲート電圧は、基準電流生成回路から与えら
れるようにする。また、各電流経路の第1の端子及び第
2の端子からそれぞれ電流引き抜きを行う第3の回路及
び第4の回路は例えば、第1及び第2の端子と第2の電
源端子との間でカレントミラー回路を構成するMOSト
ランジスタにより構成することができる。
は、ソースが第1の電源端子に接続され、ドレインがそ
れぞれ第1の端子及び第2の端子に接続されたMOSト
ランジスタにより構成され、これらの電流源MOSトラ
ンジスタのゲート電圧は、基準電流生成回路から与えら
れるようにする。また、各電流経路の第1の端子及び第
2の端子からそれぞれ電流引き抜きを行う第3の回路及
び第4の回路は例えば、第1及び第2の端子と第2の電
源端子との間でカレントミラー回路を構成するMOSト
ランジスタにより構成することができる。
【0014】第1の電源端子が高レベル側電源端子であ
り、第2の電源端子が低レベル側電源端子であるとする
と、第1及び第2の電流経路の電流源トランジスタには
PMOSトランジスタが用いられ、第3及び第4の回路
を構成するMOSトランジスタにはNMOSトランジス
タが用いられる。
り、第2の電源端子が低レベル側電源端子であるとする
と、第1及び第2の電流経路の電流源トランジスタには
PMOSトランジスタが用いられ、第3及び第4の回路
を構成するMOSトランジスタにはNMOSトランジス
タが用いられる。
【0015】基準電流生成回路は、例えば電流源PMO
Sトランジスタとデプレション型NMOSトランジスタ
及び抵抗の直列回路により構成される、精度の悪いもの
でよい。この場合、基準電流生成回路の電流源PMOS
トランジスタと、第1及び第2の電流経路の電流源PM
OSトランジスタとの間でカレントミラー回路を構成す
れば、基準電流生成回路で作られる電流と同じ電流を第
1及び第2の電流経路に流すことができる。そして、カ
レントミラー回路を構成する第3及び第4の回路でこれ
らの電流経路から同じ値の電流を引き抜くことにより、
第1及び第2の電流経路に必要な電流のみを流すことが
できる。
Sトランジスタとデプレション型NMOSトランジスタ
及び抵抗の直列回路により構成される、精度の悪いもの
でよい。この場合、基準電流生成回路の電流源PMOS
トランジスタと、第1及び第2の電流経路の電流源PM
OSトランジスタとの間でカレントミラー回路を構成す
れば、基準電流生成回路で作られる電流と同じ電流を第
1及び第2の電流経路に流すことができる。そして、カ
レントミラー回路を構成する第3及び第4の回路でこれ
らの電流経路から同じ値の電流を引き抜くことにより、
第1及び第2の電流経路に必要な電流のみを流すことが
できる。
【0016】基準電流生成回路はまた、電流源PMOS
トランジスタと、この電流源PMOSトランジスタのド
レインと第2の電源端子の間に設けられた第5のMOS
トランジスタとを備えて構成することもできる。この場
合、第5のMOSトランジスタは、第3及び第4の回路
を構成するNMOSトランジスタと共にカレントミラー
回路を構成するNMOSトランジスタとすれば、電流源
回路全体としての消費電流を一定に保持することができ
る。但しこの基準電流生成回路を用いる場合には、スタ
ートアップ回路を必要とする。
トランジスタと、この電流源PMOSトランジスタのド
レインと第2の電源端子の間に設けられた第5のMOS
トランジスタとを備えて構成することもできる。この場
合、第5のMOSトランジスタは、第3及び第4の回路
を構成するNMOSトランジスタと共にカレントミラー
回路を構成するNMOSトランジスタとすれば、電流源
回路全体としての消費電流を一定に保持することができ
る。但しこの基準電流生成回路を用いる場合には、スタ
ートアップ回路を必要とする。
【0017】第1及び第2の電流経路において、同じ電
流が供給される第1及び第2の回路としては、電圧−電
流特性が互いに異なり、それらの電圧−電流特性曲線が
ある点で交差するような素子の組み合わせであればよ
い。具体的には、抵抗とダイオードの組み合わせが用い
られ、これらはカレントミラー回路を構成するMOSト
ランジスタを介してそれぞれ第1及び第2の端子に接続
されるようにする。
流が供給される第1及び第2の回路としては、電圧−電
流特性が互いに異なり、それらの電圧−電流特性曲線が
ある点で交差するような素子の組み合わせであればよ
い。具体的には、抵抗とダイオードの組み合わせが用い
られ、これらはカレントミラー回路を構成するMOSト
ランジスタを介してそれぞれ第1及び第2の端子に接続
されるようにする。
【0018】また、この発明による電流源回路を用い
て、第1及び第2の回路として、ソースが共通に電流源
に接続され、ゲートに差動信号が入力される差動トラン
ジスタ対を用いることにより、低電圧化が可能な差動増
幅回路を得ることができる。
て、第1及び第2の回路として、ソースが共通に電流源
に接続され、ゲートに差動信号が入力される差動トラン
ジスタ対を用いることにより、低電圧化が可能な差動増
幅回路を得ることができる。
【0019】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図1は、この発明の実施の形
態による電流源回路を示している。電流源回路の本体部
分は、PMOSトランジスタQP1,QP2を電流源ト
ランジスタとする二つの電流経路2,3である。これら
のトランジスタQP1,QP2のソースは正側電源(V
CC)端子に接続され、ドレインがそれぞれ端子NG
1,NG2に接続されている。
の実施の形態を説明する。図1は、この発明の実施の形
態による電流源回路を示している。電流源回路の本体部
分は、PMOSトランジスタQP1,QP2を電流源ト
ランジスタとする二つの電流経路2,3である。これら
のトランジスタQP1,QP2のソースは正側電源(V
CC)端子に接続され、ドレインがそれぞれ端子NG
1,NG2に接続されている。
【0020】端子NG1と接地電源(VSS)の間に、
しきい値電圧が略ゼロのイントリンシック(I)型NM
OSトランジスタQN5と抵抗R2が直列に接続され、
端子NG2とVSS端子の間にはI型NMOSトランジ
スタQN6とダイオードDが直列に接続されている。N
MOSトランジスタQN5,QN6のゲートは共通にN
MOSトランジスタQN6のドレインに接続されて、カ
レントミラー回路が構成されている。NMOSトランジ
スタQN5,QN6にI型を用いているのは、これらで
電圧降下がない状態でもカレントミラーとして働くよう
にするためである。
しきい値電圧が略ゼロのイントリンシック(I)型NM
OSトランジスタQN5と抵抗R2が直列に接続され、
端子NG2とVSS端子の間にはI型NMOSトランジ
スタQN6とダイオードDが直列に接続されている。N
MOSトランジスタQN5,QN6のゲートは共通にN
MOSトランジスタQN6のドレインに接続されて、カ
レントミラー回路が構成されている。NMOSトランジ
スタQN5,QN6にI型を用いているのは、これらで
電圧降下がない状態でもカレントミラーとして働くよう
にするためである。
【0021】これらの二つの電流経路2,3の電流源ト
ランジスタQP1,QP2は同じ寸法で同じ電流供給能
力を持つが、そのゲートに駆動電圧を与えるために、基
準電流生成回路1が設けられている。基準電流生成回路
1は、ソースがVCC端子に接続され、ゲートとドレイ
ンを共通接続した電流源PMOSトランジスタQP0を
有し、そのドレインとVSS端子の間には、デプレショ
ン(D)型のNMOSトランジスタQN0と抵抗R1が
直列接続されている。
ランジスタQP1,QP2は同じ寸法で同じ電流供給能
力を持つが、そのゲートに駆動電圧を与えるために、基
準電流生成回路1が設けられている。基準電流生成回路
1は、ソースがVCC端子に接続され、ゲートとドレイ
ンを共通接続した電流源PMOSトランジスタQP0を
有し、そのドレインとVSS端子の間には、デプレショ
ン(D)型のNMOSトランジスタQN0と抵抗R1が
直列接続されている。
【0022】NMOSトランジスタQN0のゲートは接
地されている。このNMOSトランジスタQN0は、後
述するように、電源電圧VCCが高くなったときに、こ
の基準電流生成回路1を流れる電流I1を飽和させるた
めに用いられている。またこの基準電流生成回路1の電
流I1は、電流経路1,2の安定動作状態の電流I2,
I5より大きくなるように、抵抗R1の値が設定され
る。
地されている。このNMOSトランジスタQN0は、後
述するように、電源電圧VCCが高くなったときに、こ
の基準電流生成回路1を流れる電流I1を飽和させるた
めに用いられている。またこの基準電流生成回路1の電
流I1は、電流経路1,2の安定動作状態の電流I2,
I5より大きくなるように、抵抗R1の値が設定され
る。
【0023】基準電流生成回路1のPMOSトランジス
タQP0と、そのドレイン・ゲートの電圧で駆動される
電流経路2,3のPMOSトランジスタQP1,QP2
は、カレントミラー回路を構成している。従って、これ
らのトランジスタ寸法を同じとすれば、基準電流生成回
路1に流れる電流と同じ電流が電流経路2,3にも流れ
る。
タQP0と、そのドレイン・ゲートの電圧で駆動される
電流経路2,3のPMOSトランジスタQP1,QP2
は、カレントミラー回路を構成している。従って、これ
らのトランジスタ寸法を同じとすれば、基準電流生成回
路1に流れる電流と同じ電流が電流経路2,3にも流れ
る。
【0024】但し、基準電流生成回路1の電流I1は、
前述のように、電流経路2,3が安定な電流源動作をし
ているときの電流I2=I5(このとき、抵抗R2の端
子NS1とダイオードDの端子NS2の電圧も等しい)
より大きく設定されている。そこで、電流経路2,3の
端子NG1,NG2に電流源PMOSトランジスタQP
1,QP2から供給される電流のうち、安定動作に必要
な電流I2,I5を越える余分な電流I3,I4を電流
経路2,3から引き抜くための回路として、NMOSト
ランジスタQN1,QN2が設けられている。
前述のように、電流経路2,3が安定な電流源動作をし
ているときの電流I2=I5(このとき、抵抗R2の端
子NS1とダイオードDの端子NS2の電圧も等しい)
より大きく設定されている。そこで、電流経路2,3の
端子NG1,NG2に電流源PMOSトランジスタQP
1,QP2から供給される電流のうち、安定動作に必要
な電流I2,I5を越える余分な電流I3,I4を電流
経路2,3から引き抜くための回路として、NMOSト
ランジスタQN1,QN2が設けられている。
【0025】NMOSトランジスタQN1,QN2は同
じ寸法のエンハンスメント(E)型NMOSトランジス
タである。一方のNMOSトランジスタQN1はゲート
とドレインが共通に端子NG1に接続され、ソースがV
SS端子に接続されている。他方のNMOSトランジス
QN2はゲートが端子NG1に接続され、ドレインが端
子NG2に接続され、ソースがVSS端子に接続されて
いる。従ってこれらのNMOSトランジスタQN1,Q
N2はカレントミラー回路を構成している。
じ寸法のエンハンスメント(E)型NMOSトランジス
タである。一方のNMOSトランジスタQN1はゲート
とドレインが共通に端子NG1に接続され、ソースがV
SS端子に接続されている。他方のNMOSトランジス
QN2はゲートが端子NG1に接続され、ドレインが端
子NG2に接続され、ソースがVSS端子に接続されて
いる。従ってこれらのNMOSトランジスタQN1,Q
N2はカレントミラー回路を構成している。
【0026】この電流源回路から、オペアンプ等に供給
するバイアス出力BIASを得るために、バイアス回路
4が設けられている。このバイアス回路4は、PMOS
トランジスタQP0〜QPと共にカレントミラー回路を
構成する電流源PMOSトランジスタQP3を有し、こ
のPMOSトランジスタQP3のドレイン端子であるB
IAS端子とVSS端子の間にダイオード接続されたE
型NMOSトランジスタQN4が設けられている。バイ
アス端子BIASとVSS端子の間にはまた、NMOS
トランジスタQN1,QN2と共にカレントミラー回路
を構成するNMOSトランジスタQN3が設けられてい
る。
するバイアス出力BIASを得るために、バイアス回路
4が設けられている。このバイアス回路4は、PMOS
トランジスタQP0〜QPと共にカレントミラー回路を
構成する電流源PMOSトランジスタQP3を有し、こ
のPMOSトランジスタQP3のドレイン端子であるB
IAS端子とVSS端子の間にダイオード接続されたE
型NMOSトランジスタQN4が設けられている。バイ
アス端子BIASとVSS端子の間にはまた、NMOS
トランジスタQN1,QN2と共にカレントミラー回路
を構成するNMOSトランジスタQN3が設けられてい
る。
【0027】PMOSトランジスタQP3は、PMOS
トランジスタQP0〜QP2と同じ寸法とする。またN
MOSトランジスタQN3は、NMOSトランジスタQ
N1,QN2と同じ寸法とする。このとき、このバイア
ス回路4には、電流経路2,3と同じ電流が流れる。即
ち、安定動作状態で、NMOSトランジスタQN4に
は、電流経路2,3の電流I2=I5と同じ電流が流
れ、電流源PMOSトランジスタQP3により供給され
る余分な電流は、NMOSトランジスタQN3によりバ
イアス端子BIASから引き抜かれる。
トランジスタQP0〜QP2と同じ寸法とする。またN
MOSトランジスタQN3は、NMOSトランジスタQ
N1,QN2と同じ寸法とする。このとき、このバイア
ス回路4には、電流経路2,3と同じ電流が流れる。即
ち、安定動作状態で、NMOSトランジスタQN4に
は、電流経路2,3の電流I2=I5と同じ電流が流
れ、電流源PMOSトランジスタQP3により供給され
る余分な電流は、NMOSトランジスタQN3によりバ
イアス端子BIASから引き抜かれる。
【0028】この様に構成された電流源回路の動作、特
に電源電圧依存性を、図3及び図4を参照しながら以下
に説明する。前述のようにこの実施の形態では、基準電
流生成回路1の電流I1は、電流経路2,3での安定な
電流源動作に必要な電流より大きな電流が流れるよう
に、抵抗R1が決められている。但し、この電流I1は
高精度ではなく、VCCに依存して変化する。
に電源電圧依存性を、図3及び図4を参照しながら以下
に説明する。前述のようにこの実施の形態では、基準電
流生成回路1の電流I1は、電流経路2,3での安定な
電流源動作に必要な電流より大きな電流が流れるよう
に、抵抗R1が決められている。但し、この電流I1は
高精度ではなく、VCCに依存して変化する。
【0029】図3は、電源電圧VCCを低い値から上昇
させたときの各端子の電圧変化を示しており、図4は、
そのときの各部の電流変化を示している。電源投入時、
この実施の形態の電流源回路は、次のような順で動作状
態に入る。
させたときの各端子の電圧変化を示しており、図4は、
そのときの各部の電流変化を示している。電源投入時、
この実施の形態の電流源回路は、次のような順で動作状
態に入る。
【0030】(1)VCC<│Vtp│のとき VCCがPMOSトランジスタQP0〜QP3のしきい
値電圧の絶対値│Vtp│より低い間、PMOSトラン
ジスタQP0〜QP3はオフであり、電流経路2側で
は、抵抗R2の端子NS1は0V、また電流経路3側で
は、ダイオードDの端子NS2は、リーク電流で決まる
各素子の高抵抗による分圧電圧となっている。
値電圧の絶対値│Vtp│より低い間、PMOSトラン
ジスタQP0〜QP3はオフであり、電流経路2側で
は、抵抗R2の端子NS1は0V、また電流経路3側で
は、ダイオードDの端子NS2は、リーク電流で決まる
各素子の高抵抗による分圧電圧となっている。
【0031】(2)│Vtp│<VCC<│Vtp│+
(R1/R2)Vf VCCがPMOSトランジスタのしきい値電圧│Vtp
│を越えると、各部に電流が流れ始める。このとき、基
準電流生成回路1の電流I1は、NMOSトランジスタ
QN0の抵抗を無視すれば、下記数2となる。
(R1/R2)Vf VCCがPMOSトランジスタのしきい値電圧│Vtp
│を越えると、各部に電流が流れ始める。このとき、基
準電流生成回路1の電流I1は、NMOSトランジスタ
QN0の抵抗を無視すれば、下記数2となる。
【0032】
【数2】I1=(VCC−│Vtp│)/R1
【0033】カレントミラーの働きで電流経路2,3に
も同じ電流が流れる。即ち、電流経路2,3の電流I
2,I5は、I1=I2=I5である。なお、基準電流
生成回路1のNMOSトランジスタQN0は、電流I1
の上限を決めるために挿入されている。即ち、このNM
OSトランジスタQN0のしきい値電圧をVtd(負)
とすると、電流I1の上限値は、抵抗R1での負帰還に
よりNMOSトランジスタQN0がオフになる点、(V
CC−│Vtd│)/R1である。
も同じ電流が流れる。即ち、電流経路2,3の電流I
2,I5は、I1=I2=I5である。なお、基準電流
生成回路1のNMOSトランジスタQN0は、電流I1
の上限を決めるために挿入されている。即ち、このNM
OSトランジスタQN0のしきい値電圧をVtd(負)
とすると、電流I1の上限値は、抵抗R1での負帰還に
よりNMOSトランジスタQN0がオフになる点、(V
CC−│Vtd│)/R1である。
【0034】VCCがNMOSトランジスタQN1のし
きい値電圧Vtnに達するまでは、NMOSトランジス
タQN1,QN2,QN3はオフであり、これらの電流
I3,I4は、I3=I4=0である。端子NS1の電
圧は、電流I2の増加と共にリニアに上昇し、端子NG
1も同様に上昇する。また、端子NS2の電圧は、ダイ
オードDの電圧−電流特性に従って、指数関数的に、最
初はゆっくりと上昇する。
きい値電圧Vtnに達するまでは、NMOSトランジス
タQN1,QN2,QN3はオフであり、これらの電流
I3,I4は、I3=I4=0である。端子NS1の電
圧は、電流I2の増加と共にリニアに上昇し、端子NG
1も同様に上昇する。また、端子NS2の電圧は、ダイ
オードDの電圧−電流特性に従って、指数関数的に、最
初はゆっくりと上昇する。
【0035】(3)│Vtp│+(R1/R2)Vf<
VCC VCCが更に上昇すると、基準電流生成回路1の電流I
1は上昇し、電流経路2,3でもPMOSトランジスタ
QP1,QP2が更に電流を流そうとする。しかし、端
子NS1の電圧上昇は、それ以上でNMOSトランジス
タQN5がオフになる点で止まる。即ち、NMOSトラ
ンジスタQN5,QN6によるカレントミラー回路が働
いて、I2=I5を保持し且つ、ダイオードDの順方向
立ち上がり電圧をVfとして、I2×R2=Vfとな
る。NMOSトランジスタQN1〜QN3がオンするま
では、I1=I2=I5であるから、下記数3が成り立
つ。
VCC VCCが更に上昇すると、基準電流生成回路1の電流I
1は上昇し、電流経路2,3でもPMOSトランジスタ
QP1,QP2が更に電流を流そうとする。しかし、端
子NS1の電圧上昇は、それ以上でNMOSトランジス
タQN5がオフになる点で止まる。即ち、NMOSトラ
ンジスタQN5,QN6によるカレントミラー回路が働
いて、I2=I5を保持し且つ、ダイオードDの順方向
立ち上がり電圧をVfとして、I2×R2=Vfとな
る。NMOSトランジスタQN1〜QN3がオンするま
では、I1=I2=I5であるから、下記数3が成り立
つ。
【0036】
【数3】I1×R2=Vf
【0037】数2と数3により決まるVCC=│Vtp
│+Vf(R1/R2)より更にVCCが上昇すると、
端子NG1,NG2の電圧が上昇して、NMOSトラン
ジスタQN1,QN2がオンする。NMOSトランジス
タQN1,QN2はカレントミラー回路を構成するか
ら、これらに流れる電流はI3=I4である。
│+Vf(R1/R2)より更にVCCが上昇すると、
端子NG1,NG2の電圧が上昇して、NMOSトラン
ジスタQN1,QN2がオンする。NMOSトランジス
タQN1,QN2はカレントミラー回路を構成するか
ら、これらに流れる電流はI3=I4である。
【0038】即ち、VCCが電流経路2,3の電流I2
=I5を維持するに必要な値を超えると、電流源PMO
SトランジスタQP1,QP2から供給される電流のう
ち余分な電流は、NMOSトランジスタQN1,QN2
により引き抜かれる。そしてI1=I2+I3=I5+
I4となり、以後、電源電圧VCCが変化しても電流経
路2,3では一定の電流I2=I5を維持して、電流I
3=I4がVCCと共に変化する。即ち、抵抗R2及び
ダイオードDには、VCCによらず一定の電流が流れ
る。
=I5を維持するに必要な値を超えると、電流源PMO
SトランジスタQP1,QP2から供給される電流のう
ち余分な電流は、NMOSトランジスタQN1,QN2
により引き抜かれる。そしてI1=I2+I3=I5+
I4となり、以後、電源電圧VCCが変化しても電流経
路2,3では一定の電流I2=I5を維持して、電流I
3=I4がVCCと共に変化する。即ち、抵抗R2及び
ダイオードDには、VCCによらず一定の電流が流れ
る。
【0039】以上のように、NMOSトランジスタQN
1,QN2がオンして余分な電流を引き抜くことで電流
経路2,3の電流I2=I5を安定に保持することがで
きる。この安定動作状態を得るに必要な電源電圧VCC
の最小値VCCminは、NMOSトランジスタQN1
の立ち上がり電圧(ドレイン・ソース間電圧)を0.3
Vとして、下記数4で表される。
1,QN2がオンして余分な電流を引き抜くことで電流
経路2,3の電流I2=I5を安定に保持することがで
きる。この安定動作状態を得るに必要な電源電圧VCC
の最小値VCCminは、NMOSトランジスタQN1
の立ち上がり電圧(ドレイン・ソース間電圧)を0.3
Vとして、下記数4で表される。
【0040】
【数4】VCCmin=│Vtp│+Vf(R1/R
2)+0.3
2)+0.3
【0041】安定動作状態でバイアス回路4のNMOS
トランジスタQN3には、NMOSトランジスタQN1
と同じ電流I3が流れる。従って、バイアス回路4の出
力段NMOSトランジスタQN4の電流は、I1−I3
=I2となり、電流経路2,3と同じ電流が流れる。
トランジスタQN3には、NMOSトランジスタQN1
と同じ電流I3が流れる。従って、バイアス回路4の出
力段NMOSトランジスタQN4の電流は、I1−I3
=I2となり、電流経路2,3と同じ電流が流れる。
【0042】以上のようにこの実施の形態では、電流源
回路が安定動作条件を満たす電源電圧VCCの最小値V
CCminは、数4として与えられる。従来の数1と比
較して明らかなように、PMOSトランジスタのしきい
値電圧が変わらないとしても、抵抗比(R1/R2)を
小さくすれば、VCCminを下げることができる。
回路が安定動作条件を満たす電源電圧VCCの最小値V
CCminは、数4として与えられる。従来の数1と比
較して明らかなように、PMOSトランジスタのしきい
値電圧が変わらないとしても、抵抗比(R1/R2)を
小さくすれば、VCCminを下げることができる。
【0043】この実施の形態の回路構成において、電源
電圧最小値VCCminを低くできるのは、PMOSト
ランジスタQP1,QP2の性質上、電流経路2,3の
端子NG1,NG2の電圧を、電源電圧VCC近くまで
上昇させることができるためである。即ち、基準電流生
成回路1において、電流経路2,3に必要な電流I2=
I5以上の電流を流すと、電流経路2,3では、PMO
SトランジスタQP1,QP2から必要以上の電流が供
給されるが、その余分な電流はNMOSトランジスタQ
N1,QN2に引き込まれるようにしている。言い換え
れば、PMOSトランジスタQP1,QP2には電流源
回路として必要な電流I2=I5以上の電流を流すこと
で、これらのPMOSトランジスタQP1,QP2では
ドレイン・ソース間電圧が略0Vの状態、即ち端子NG
1,NG2を略VCCまで上昇させることができる。こ
のことが、電源電圧VCCの低い状態でも正常に回路機
能する理由である。
電圧最小値VCCminを低くできるのは、PMOSト
ランジスタQP1,QP2の性質上、電流経路2,3の
端子NG1,NG2の電圧を、電源電圧VCC近くまで
上昇させることができるためである。即ち、基準電流生
成回路1において、電流経路2,3に必要な電流I2=
I5以上の電流を流すと、電流経路2,3では、PMO
SトランジスタQP1,QP2から必要以上の電流が供
給されるが、その余分な電流はNMOSトランジスタQ
N1,QN2に引き込まれるようにしている。言い換え
れば、PMOSトランジスタQP1,QP2には電流源
回路として必要な電流I2=I5以上の電流を流すこと
で、これらのPMOSトランジスタQP1,QP2では
ドレイン・ソース間電圧が略0Vの状態、即ち端子NG
1,NG2を略VCCまで上昇させることができる。こ
のことが、電源電圧VCCの低い状態でも正常に回路機
能する理由である。
【0044】図1では、電流経路2,3の定電流を得る
ための回路素子として、抵抗R2とダイオードDを用い
ているが、これらの回路素子には、電圧−電流特性が互
いに異なり、両者の特性曲線がある電圧値及び電流値で
交差するような適当な回路素子の組み合わせを用いう
る。例えば、ダイオード接続したMOSトランジスタと
抵抗の組み合わせ、ダイオード接続したMOSトランジ
スタとpn接合ダイオードの組み合わせ等が可能であ
る。
ための回路素子として、抵抗R2とダイオードDを用い
ているが、これらの回路素子には、電圧−電流特性が互
いに異なり、両者の特性曲線がある電圧値及び電流値で
交差するような適当な回路素子の組み合わせを用いう
る。例えば、ダイオード接続したMOSトランジスタと
抵抗の組み合わせ、ダイオード接続したMOSトランジ
スタとpn接合ダイオードの組み合わせ等が可能であ
る。
【0045】なお図1の回路と類似する手法で電流をミ
ラーする回路が論文発表されている(M.Gaibotti,et.a
l.,"A Fast 1Mb EEPROM with 1.8V to 3.6V Operating
Voltage",Non-Volatile Semiconductor Memory Worksho
p,1998,pp46-52,Fig.7)。しかしこの論文の回路では、
電流源回路の低電圧化については述べられていないし、
カレントミラー回路の構成も複雑である。
ラーする回路が論文発表されている(M.Gaibotti,et.a
l.,"A Fast 1Mb EEPROM with 1.8V to 3.6V Operating
Voltage",Non-Volatile Semiconductor Memory Worksho
p,1998,pp46-52,Fig.7)。しかしこの論文の回路では、
電流源回路の低電圧化については述べられていないし、
カレントミラー回路の構成も複雑である。
【0046】図1の実施の形態の回路では、電源依存性
のある精度の悪い基準電流生成回路1を用いた。このと
き、電流源回路全体の消費電流は、精度の悪い電流I1
に依存して、4×I1となる。このことは、半導体メモ
リ等に搭載したときに全体の消費電力の見積もりを困難
にする。
のある精度の悪い基準電流生成回路1を用いた。このと
き、電流源回路全体の消費電流は、精度の悪い電流I1
に依存して、4×I1となる。このことは、半導体メモ
リ等に搭載したときに全体の消費電力の見積もりを困難
にする。
【0047】図2は、この様な難点を解消できる実施の
形態の電流源回路を示している。図1と対応する部分に
は、図1と同一符号を付してある。この実施の形態で
は、基準電流生成回路1の電流源PMOSトランジスタ
QP0に対して、これとカレントミラーを構成する電流
経路2,3のPMOSトランジスタQP1,QP2の電
流駆動能力(即ちチャネル幅/チャネル長の比)を2倍
にする。バイアス回路4のPMOSトランジスタQP3
は、基準電流生成回路1のPMOSトランジスタQP0
と同じ寸法とする。
形態の電流源回路を示している。図1と対応する部分に
は、図1と同一符号を付してある。この実施の形態で
は、基準電流生成回路1の電流源PMOSトランジスタ
QP0に対して、これとカレントミラーを構成する電流
経路2,3のPMOSトランジスタQP1,QP2の電
流駆動能力(即ちチャネル幅/チャネル長の比)を2倍
にする。バイアス回路4のPMOSトランジスタQP3
は、基準電流生成回路1のPMOSトランジスタQP0
と同じ寸法とする。
【0048】また、基準電流生成回路1のPMOSトラ
ンジスタQP0のドレインとVSS端子の間には、E型
NMOSトランジスタQN7が接続される。このNMO
SトランジスタQN7のゲートは、NMOSトランジス
タQN1,QN2のゲートと接続され、NMOSトラン
ジスタQN1と共にカレントミラー回路が構成されてい
る。NMOSトランジスタQN7の寸法は、NMOSト
ランジスタQN1,QN2と同じとする。
ンジスタQP0のドレインとVSS端子の間には、E型
NMOSトランジスタQN7が接続される。このNMO
SトランジスタQN7のゲートは、NMOSトランジス
タQN1,QN2のゲートと接続され、NMOSトラン
ジスタQN1と共にカレントミラー回路が構成されてい
る。NMOSトランジスタQN7の寸法は、NMOSト
ランジスタQN1,QN2と同じとする。
【0049】基準電流生成回路1には、スタートアップ
回路として、NMOSトランジスタQN7と並列にNM
OSトランジスタQN8が設けられている。即ち、この
電流源回路は、電源投入後、NMOSトランジスタQN
6をオンして、PMOSトランジスタQP0のゲートを
強制的に低レベルに引き下げることにより起動されて、
動作状態に入る。
回路として、NMOSトランジスタQN7と並列にNM
OSトランジスタQN8が設けられている。即ち、この
電流源回路は、電源投入後、NMOSトランジスタQN
6をオンして、PMOSトランジスタQP0のゲートを
強制的に低レベルに引き下げることにより起動されて、
動作状態に入る。
【0050】安定動作状態では、基準電流生成回路1で
PMOSトランジスタQP0により電流Iが流れ、電流
経路2,3では、PMOSトランジスタQP1,QP2
により2倍の電流2Iが供給される。この電流経路2,
3の電流の一部Iは、先の実施の形態の場合と同様に、
NMOSトランジスタQN1,QN2により引き抜かれ
る。そして、NMOSトランジスタQN1とカレントミ
ラー回路を構成するNMOSトランジスタQN7には、
NMOSトランジスタQN1,QN2と同じ電流Iが流
れる。バイアス回路4でも同じ電流Iが流れる。
PMOSトランジスタQP0により電流Iが流れ、電流
経路2,3では、PMOSトランジスタQP1,QP2
により2倍の電流2Iが供給される。この電流経路2,
3の電流の一部Iは、先の実施の形態の場合と同様に、
NMOSトランジスタQN1,QN2により引き抜かれ
る。そして、NMOSトランジスタQN1とカレントミ
ラー回路を構成するNMOSトランジスタQN7には、
NMOSトランジスタQN1,QN2と同じ電流Iが流
れる。バイアス回路4でも同じ電流Iが流れる。
【0051】即ち、PMOSトランジスタQP0,QP
1のカレントミラー及び、NMOSトランジスタQN
1,QN7のカレントミラーの作用により、基準電流生
成回路1の電流Iに対して、電流経路2では、抵抗R2
とNMOSトランジスタQN1に同じ電流Iが流れるこ
とになる。同様に、電流経路3でもダイオードDとNM
OSトランジスタQN2には同じ電流Iが流れる。即ち
この実施の形態の場合、安定動作状態にある時、電流源
回路全体の消費電流6Iは自己整合的に決まっている。
このため、半導体メモリ等に搭載したときに全体の消費
電力の見積もりが容易になる。
1のカレントミラー及び、NMOSトランジスタQN
1,QN7のカレントミラーの作用により、基準電流生
成回路1の電流Iに対して、電流経路2では、抵抗R2
とNMOSトランジスタQN1に同じ電流Iが流れるこ
とになる。同様に、電流経路3でもダイオードDとNM
OSトランジスタQN2には同じ電流Iが流れる。即ち
この実施の形態の場合、安定動作状態にある時、電流源
回路全体の消費電流6Iは自己整合的に決まっている。
このため、半導体メモリ等に搭載したときに全体の消費
電力の見積もりが容易になる。
【0052】この発明は、上記各実施の形態に限られな
い。実施の形態では、高レベル電源端子側に電流源とな
るPMOSカレントミラー回路を構成したが、低レベル
電源端子側に電流源となるNMOSカレントミラー回路
を構成する方式にも同様にこの発明を適用することがで
きる。具体回路は示さないが例えば、図1のVCC端子
を負電源端子とした場合には、各MOSトランジスタを
逆導電型とし、ダイオードDを逆向きにすれば、同様の
機能の電流源回路となる。
い。実施の形態では、高レベル電源端子側に電流源とな
るPMOSカレントミラー回路を構成したが、低レベル
電源端子側に電流源となるNMOSカレントミラー回路
を構成する方式にも同様にこの発明を適用することがで
きる。具体回路は示さないが例えば、図1のVCC端子
を負電源端子とした場合には、各MOSトランジスタを
逆導電型とし、ダイオードDを逆向きにすれば、同様の
機能の電流源回路となる。
【0053】またこの発明による電流源回路は、差動増
幅回路への適用も可能である。その様な実施の形態を図
5に示す。図1或いは図2と対応する部分には、同じ符
号を付してある。電流源PMOSトランジスタQP1,
QP2を持つ電流経路2,3に、この実施の形態の場
合、差動回路を構成する同一寸法のNMOSトランジス
タQN21,QN22が接続されている。即ち、NMO
SトランジスタQN21,QN22はソースが共通に、
電流源NMOSトランジスタQN23につながるノード
N3に接続され、ゲートが差動入力V1,V2となる。
幅回路への適用も可能である。その様な実施の形態を図
5に示す。図1或いは図2と対応する部分には、同じ符
号を付してある。電流源PMOSトランジスタQP1,
QP2を持つ電流経路2,3に、この実施の形態の場
合、差動回路を構成する同一寸法のNMOSトランジス
タQN21,QN22が接続されている。即ち、NMO
SトランジスタQN21,QN22はソースが共通に、
電流源NMOSトランジスタQN23につながるノード
N3に接続され、ゲートが差動入力V1,V2となる。
【0054】基準電流生成回路1の電流源PMOSトラ
ンジスタQP0は、差動回路の電流源NMOSトランジ
スタQN23と同時に他の電流源回路により駆動される
電流源NMOSトランジスタQN24に接続されてい
る。
ンジスタQP0は、差動回路の電流源NMOSトランジ
スタQN23と同時に他の電流源回路により駆動される
電流源NMOSトランジスタQN24に接続されてい
る。
【0055】先の実施の形態と同様に、二つの電流経路
2,3の端子N1,N2には、これらの電流経路2,3
の余分な電流を引き抜くための、カレントミラー回路を
構成するNMOSトランジスタQN1,QN2が設けら
れている。従って、カレントミラー回路を構成する電流
源PMOSトランジスタQP0,QP1,QP2により
電流経路2,3に供給される電流I0のうち、一部I0
−I1はNMOSトランジスタQN1,QN2に分流
し、差動トランジスタQN21,QN22に供給される
電流は、I1となる。
2,3の端子N1,N2には、これらの電流経路2,3
の余分な電流を引き抜くための、カレントミラー回路を
構成するNMOSトランジスタQN1,QN2が設けら
れている。従って、カレントミラー回路を構成する電流
源PMOSトランジスタQP0,QP1,QP2により
電流経路2,3に供給される電流I0のうち、一部I0
−I1はNMOSトランジスタQN1,QN2に分流
し、差動トランジスタQN21,QN22に供給される
電流は、I1となる。
【0056】従来の通常の差動増幅器では、電流源PM
OSトランジスタから供給される電流は全て差動NMO
Sトランジスタに流れる。この場合、差動増幅器の出力
端子の電圧は、VCC−│Vtp│までしか上昇できな
い。これに対してこの実施の形態の場合、電流源PMO
SトランジスタQP1,QP2には、差動回路に必要な
電流より大きな電流を流しているから、端子N1,N2
の電圧がVCC近くまで上昇し得る。言い換えれば、電
源電圧VCCを下げても、従来と同様の動作電圧を得る
ことができる。
OSトランジスタから供給される電流は全て差動NMO
Sトランジスタに流れる。この場合、差動増幅器の出力
端子の電圧は、VCC−│Vtp│までしか上昇できな
い。これに対してこの実施の形態の場合、電流源PMO
SトランジスタQP1,QP2には、差動回路に必要な
電流より大きな電流を流しているから、端子N1,N2
の電圧がVCC近くまで上昇し得る。言い換えれば、電
源電圧VCCを下げても、従来と同様の動作電圧を得る
ことができる。
【0057】以上の差動増幅回路の例から明らかなよう
に、この発明による電流源回路は、カレントミラー回路
を利用する他の各種回路に適用可能である。
に、この発明による電流源回路は、カレントミラー回路
を利用する他の各種回路に適用可能である。
【0058】
【発明の効果】以上述べたようにこの発明によれば、従
来より低い電源電圧で動作する電流源回路が得られる。
来より低い電源電圧で動作する電流源回路が得られる。
【図1】この発明の実施の形態による電流源回路を示す
図である。
図である。
【図2】他の実施の形態による電流源回路を示す図であ
る。
る。
【図3】図1の電流源回路の各部電圧の電源依存性を示
す図である。
す図である。
【図4】図1の電流源回路の各部電流の電源電圧依存性
を示す図である。
を示す図である。
【図5】この発明を差動増幅回路に適用した実施の形態
を示す図である。
を示す図である。
【図6】従来の電流源回路を示す図である。
1…基準電流生成回路、2,3…電流経路、4…バイア
ス回路、QP0〜QP3…電流源PMOSトランジス
タ、R1,R2…抵抗、D…ダイオード、QN1,QN
2…E型NMOSトランジスタ(電流引き抜き回路)、
QN5,QN6…I型NMOSトランジスタ、QN0…
D型NMOSトランジスタ、QN3,QN4…E型NM
OSトランジスタ。
ス回路、QP0〜QP3…電流源PMOSトランジス
タ、R1,R2…抵抗、D…ダイオード、QN1,QN
2…E型NMOSトランジスタ(電流引き抜き回路)、
QN5,QN6…I型NMOSトランジスタ、QN0…
D型NMOSトランジスタ、QN3,QN4…E型NM
OSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5H420 BB12 BB13 CC02 DD02 EA14 EA18 EA23 EA24 EA39 EA40 EA42 EB15 EB37 FF03 GG01 NA17 NA28 NA32 NB02 NB03 NB14 NB25 NB28 NC02 NC03 NC06 NC22 NC23 NE26 NE28 5J066 AA01 AA12 AA59 CA37 FA04 HA10 HA17 HA19 HA25 KA01 KA06 KA09 KA12 MA22 ND01 ND14 ND22 ND23 PD01 TA02 TA06
Claims (9)
- 【請求項1】 第1の電流源から第1の端子を介して第
1の回路に電流を供給する第1の電流経路と、 前記第1の電流源と同じ電流供給能力を持つ第2の電流
源から第2の端子を介して第2の回路に電流を供給する
第2の電流経路と、 前記第1の端子に接続されて前記第1の端子から電流を
引き抜く第3の回路と、 前記第2の端子に接続されて前記第2の端子から前記第
3の回路と同じ値の電流を引き抜く第4の回路と、を備
えたことを特徴とする電流源回路。 - 【請求項2】 基準電流生成回路を有し、 前記第1の電流源は、ソースが第1の電源端子に接続さ
れ、ゲート電圧が前記基準電流生成回路から与えられ、
ドレインが前記第1の端子に接続された第1のMOSト
ランジスタにより構成され、 前記第2の電流源は、ソースが前記第1の電源端子に接
続され、ゲートが前記基準電流生成回路から与えられ、
ドレインが前記第2の端子に接続された、前記第1のM
OSトランジスタと同じ寸法を持つ第2のMOSトラン
ジスタにより構成されていることを特徴とする請求項1
記載の電流源回路。 - 【請求項3】 前記第3の回路は、ゲートとドレインが
前記第1の端子に接続され、ソースが第2の電源端子に
接続された第3のMOSトランジスタにより構成され、 前記第4の回路は、ドレインが前記第1の端子に接続さ
れ、ゲートが前記第3のMOSトランジスタのゲートと
共通接続され、ソースが前記第2の電源端子に接続され
た前記第3のMOSトランジスタと同じ寸法を持つ第4
のMOSトランジスタにより構成されていることを特徴
とする請求項2記載の電流源回路。 - 【請求項4】 前記第1の電源端子が高レベル側電源端
子、前記第2の電源端子が低レベル側電源端子であり、 前記第1及び第2のMOSトランジスタがPMOSトラ
ンジスタであり、 前記第3及び第4のMOSトランジスタがNMOSトラ
ンジスタであることを特徴とする請求項3記載の電流源
回路。 - 【請求項5】 前記第1の電源端子が高レベル側電源端
子、前記第2の電源端子が低レベル側電源端子であり、 前記基準電流生成回路は、ソースが前記第1の電源端子
に接続され、ゲートとドレインが共通接続された電流源
PMOSトランジスタと、この電流源PMOSトランジ
スタのドレインと前記第2の電源端子の間に介在させた
デプレション型NMOSトランジスタと抵抗の直列回路
とを備えて構成され、 前記第1及び第2のMOSトランジスタは、それらのゲ
ートが前記電流源PMOSトランジスタのゲートに接続
されて、前記電流源PMOSトランジスタと共にカレン
トミラー回路を構成するPMOSトランジスタであり、 前記第3及び第4のMOSトランジスタは、カレントミ
ラー回路を構成するNMOSトランジスタであることを
特徴とする請求項3記載の電流源回路。 - 【請求項6】 前記第1の電源端子が高レベル側電源端
子、前記第2の電源端子が低レベル側電源端子であり、 前記基準電流生成回路は、ソースが前記第1の電源端子
に接続され、ゲートとドレインが共通接続された電流源
PMOSトランジスタと、この電流源PMOSトランジ
スタのドレインと前記第2の電源端子の間に設けられた
第5のMOSトランジスタとを備えて構成され、 前記第1及び第2のMOSトランジスタは、それらのゲ
ートが前記電流源PMOSトランジスタのゲートに接続
されて、前記電流源PMOSトランジスタと共にカレン
トミラー回路を構成するPMOSトランジスタであり、 前記第3、第4及び第5のMOSトランジスタは、第3
のMOSトランジスタを基準としてカレントミラー回路
を構成する同じ寸法のNMOSトランジスタであること
を特徴とする請求項3記載の電流源回路。 - 【請求項7】 前記第1及び第2の回路は、電圧−電流
特性が異なり、それらの特性曲線がある電圧、電流値で
交差する素子の組み合わせにより構成されていることを
特徴とする請求項1乃至6のいずれかに記載の電流源回
路。 - 【請求項8】 第1及び第2の回路は、カレントミラー
回路を構成するMOSトランジスタを介してそれぞれ第
1及び第2の端子に接続されており、一方が抵抗によ
り、他方がダイオードにより構成されていることを特徴
とする請求項1乃至6のいずれかに記載の電流源回路。 - 【請求項9】 請求項1乃至6のいずれかに記載の電流
源回路を用いて構成され、前記第1及び第2の回路とし
て、ソースが共通に電流源に接続され、ゲートに差動信
号が入力される差動トランジスタ対を用いたことを特徴
とする差動増幅回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000296411A JP2002108468A (ja) | 2000-09-28 | 2000-09-28 | 電流源回路 |
KR10-2001-0056990A KR100436196B1 (ko) | 2000-09-28 | 2001-09-15 | 전류원 회로 |
TW090123009A TW516211B (en) | 2000-09-28 | 2001-09-19 | Current source circuit |
US09/963,682 US6600303B2 (en) | 2000-09-28 | 2001-09-27 | Current source circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000296411A JP2002108468A (ja) | 2000-09-28 | 2000-09-28 | 電流源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002108468A true JP2002108468A (ja) | 2002-04-10 |
Family
ID=18778693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000296411A Abandoned JP2002108468A (ja) | 2000-09-28 | 2000-09-28 | 電流源回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6600303B2 (ja) |
JP (1) | JP2002108468A (ja) |
KR (1) | KR100436196B1 (ja) |
TW (1) | TW516211B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007094800A (ja) * | 2005-09-29 | 2007-04-12 | New Japan Radio Co Ltd | 基準電圧発生回路 |
KR100967365B1 (ko) | 2002-07-26 | 2010-07-05 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 장치 |
WO2019225094A1 (ja) * | 2018-05-23 | 2019-11-28 | ソニーセミコンダクタソリューションズ株式会社 | 起動回路 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7157894B2 (en) * | 2002-12-30 | 2007-01-02 | Intel Corporation | Low power start-up circuit for current mirror based reference generators |
US6952163B2 (en) | 2003-06-11 | 2005-10-04 | Quantum Magnetics, Inc. | Combined systems user interface for centralized monitoring of a screening checkpoint for passengers and baggage |
US7663412B1 (en) * | 2005-06-10 | 2010-02-16 | Aquantia Corporation | Method and apparatus for providing leakage current compensation in electrical circuits |
EP1736844A1 (en) * | 2005-06-20 | 2006-12-27 | STMicroelectronics S.r.l. | Basic semiconductor electronic circuit with reduced sensitivity to process variations |
KR100629619B1 (ko) * | 2005-08-23 | 2006-10-02 | 삼성전자주식회사 | 기준전류 생성회로, 바이어스 전압 생성회로 및 이들을이용한 바이어스 회로 |
US20080074173A1 (en) * | 2006-09-25 | 2008-03-27 | Avid Electronics Corp. | Current source circuit having a dual loop that is insensitive to supply voltage |
US7518436B1 (en) * | 2006-11-08 | 2009-04-14 | National Semiconductor Corporation | Current differencing circuit with feedforward clamp |
JP2009003835A (ja) * | 2007-06-25 | 2009-01-08 | Oki Electric Ind Co Ltd | 基準電流発生装置 |
US7768342B1 (en) * | 2008-05-23 | 2010-08-03 | Maxim Integrated Products | Bias circuit with non-linear temperature characteristics |
TWI447551B (zh) * | 2011-11-25 | 2014-08-01 | Ching Chi Cheng | 電流控制裝置 |
US9383764B1 (en) * | 2015-01-29 | 2016-07-05 | Dialog Semiconductor (Uk) Limited | Apparatus and method for a high precision voltage reference |
CN106933297B (zh) * | 2017-05-06 | 2018-06-15 | 湖南融和微电子有限公司 | 一种电流镜电路 |
US11392158B2 (en) * | 2020-11-02 | 2022-07-19 | Texas Instruments Incorporated | Low threshold voltage transistor bias circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3068482B2 (ja) * | 1997-01-30 | 2000-07-24 | 日本電気アイシーマイコンシステム株式会社 | 定電圧回路 |
US5825168A (en) * | 1997-06-13 | 1998-10-20 | Vtc, Inc. | High performance maximum and minimum circuit |
JP3157746B2 (ja) * | 1997-06-30 | 2001-04-16 | 日本電気アイシーマイコンシステム株式会社 | 定電流回路 |
DE69827109D1 (de) | 1998-02-13 | 2004-11-25 | St Microelectronics Srl | Abfühlverstärker für nichtflüchtigen Speicher mit niedriger Spannung |
-
2000
- 2000-09-28 JP JP2000296411A patent/JP2002108468A/ja not_active Abandoned
-
2001
- 2001-09-15 KR KR10-2001-0056990A patent/KR100436196B1/ko not_active IP Right Cessation
- 2001-09-19 TW TW090123009A patent/TW516211B/zh not_active IP Right Cessation
- 2001-09-27 US US09/963,682 patent/US6600303B2/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100967365B1 (ko) | 2002-07-26 | 2010-07-05 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 장치 |
JP2007094800A (ja) * | 2005-09-29 | 2007-04-12 | New Japan Radio Co Ltd | 基準電圧発生回路 |
WO2019225094A1 (ja) * | 2018-05-23 | 2019-11-28 | ソニーセミコンダクタソリューションズ株式会社 | 起動回路 |
JPWO2019225094A1 (ja) * | 2018-05-23 | 2021-06-10 | ソニーセミコンダクタソリューションズ株式会社 | 起動回路 |
US11271548B2 (en) | 2018-05-23 | 2022-03-08 | Sony Semiconductor Solutions Corporation | Starting circuit |
JP7201677B2 (ja) | 2018-05-23 | 2023-01-10 | ソニーセミコンダクタソリューションズ株式会社 | 起動回路 |
Also Published As
Publication number | Publication date |
---|---|
KR100436196B1 (ko) | 2004-06-16 |
US6600303B2 (en) | 2003-07-29 |
US20020042176A1 (en) | 2002-04-11 |
TW516211B (en) | 2003-01-01 |
KR20020025690A (ko) | 2002-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2002108468A (ja) | 電流源回路 | |
US5059890A (en) | Constant current source circuit | |
US7535285B2 (en) | Band-gap voltage reference circuit | |
US8384470B2 (en) | Internal power supply voltage generation circuit | |
US10454466B1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
US6127841A (en) | CMOS buffer having stable threshold voltage | |
US8736320B2 (en) | Power-on reset circuit | |
JP7000187B2 (ja) | 基準電圧回路及び半導体装置 | |
JP5447293B2 (ja) | 基準電流生成回路、及びこれを含む情報処理装置 | |
US5635869A (en) | Current reference circuit | |
KR20050104027A (ko) | 전원 전압 변동에 둔감한 셀프 바이어스된 밴드갭 기준전압 발생 회로 | |
JP2003058263A (ja) | 半導体集積回路及びそれを用いた基準電圧発生回路 | |
CN110045777B (zh) | 逆流防止电路以及电源电路 | |
US7888993B2 (en) | Bias current generator for multiple supply voltage circuit | |
JP2000075947A (ja) | 定電圧発生回路 | |
US8040340B2 (en) | Control circuit having a comparator for a bandgap circuit | |
JP2689871B2 (ja) | 3値入力バッファ回路 | |
US10094857B2 (en) | Current detection circuit | |
US20090096509A1 (en) | Bandgap Reference Circuits for Providing Accurate Sub-1V Voltages | |
JPH07121255A (ja) | 定電流源回路 | |
US6703864B2 (en) | Buffer circuit | |
JP2007004581A (ja) | レギュレータ回路 | |
JP3855810B2 (ja) | 差動増幅回路 | |
US7084614B2 (en) | Reference voltage generator | |
WO2024218889A1 (ja) | インバータ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040727 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060331 |