JP2002100973A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JP2002100973A JP2002100973A JP2000291938A JP2000291938A JP2002100973A JP 2002100973 A JP2002100973 A JP 2002100973A JP 2000291938 A JP2000291938 A JP 2000291938A JP 2000291938 A JP2000291938 A JP 2000291938A JP 2002100973 A JP2002100973 A JP 2002100973A
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Abstract
(57)【要約】
【課題】 電源電位が低下した後に再度パワーオンリセ
ット信号を立ち下げる。 【解決手段】 電位低下検出部により、電源電位が低下
したことを検出し、Pチャンネル型トランジスタ７のゲ
ートにLレベルの出力を供給する。Pチャンネル型トラン
ジスタ７をオンさせることにより、第１及び第２のイン
バータ２、３のラッチを反転させ、パワーオンリセット
回路を初期状態にする。これにより、電源電位が低下し
たとき、再度パワーオンリセット信号PORを立ち下げ、
リセット期間を設ける。
ット信号を立ち下げる。 【解決手段】 電位低下検出部により、電源電位が低下
したことを検出し、Pチャンネル型トランジスタ７のゲ
ートにLレベルの出力を供給する。Pチャンネル型トラン
ジスタ７をオンさせることにより、第１及び第２のイン
バータ２、３のラッチを反転させ、パワーオンリセット
回路を初期状態にする。これにより、電源電位が低下し
たとき、再度パワーオンリセット信号PORを立ち下げ、
リセット期間を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、電源投入時にリセ
ット信号を出力するパワーオンリセット回路に関する。
ット信号を出力するパワーオンリセット回路に関する。
【０００２】
【従来の技術】集積回路を構成するフリップフロップな
どの論理回路は、電源が立ち上げられたとき、その立ち
上がりの状態が定まらないため、動作を開始する前にリ
セットしておく必要がある。このため、集積回路内部に
は、電源投入時に自動的にリセット信号を発生させるパ
ワーオンリセット回路が設けられる。
どの論理回路は、電源が立ち上げられたとき、その立ち
上がりの状態が定まらないため、動作を開始する前にリ
セットしておく必要がある。このため、集積回路内部に
は、電源投入時に自動的にリセット信号を発生させるパ
ワーオンリセット回路が設けられる。
【０００３】図４は、従来のパワーオンリセット回路を
示す回路図であり、図５は、その動作を示す波形図であ
る。パワーオンリセット回路は、第１のコンデンサ１、
第２のコンデンサ４、第１のインバータ２、第２のイン
バータ３、Nチャンネル型トランジスタ５及び電位検出
部６で構成される。
示す回路図であり、図５は、その動作を示す波形図であ
る。パワーオンリセット回路は、第１のコンデンサ１、
第２のコンデンサ４、第１のインバータ２、第２のイン
バータ３、Nチャンネル型トランジスタ５及び電位検出
部６で構成される。
【０００４】第１のコンデンサ１は、電源とノードＡと
の間に接続される。第２のコンデンサ４は、接地点とノ
ードBとの間に接続される。第１のインバータ２は入力
側がノードAに、出力側がノードBに接続される。第２の
インバータ３は、第１のインバータ２とは逆に、入力側
がノードBに、出力側がノードＡに接続される。
の間に接続される。第２のコンデンサ４は、接地点とノ
ードBとの間に接続される。第１のインバータ２は入力
側がノードAに、出力側がノードBに接続される。第２の
インバータ３は、第１のインバータ２とは逆に、入力側
がノードBに、出力側がノードＡに接続される。
【０００５】Nチャンネル型トランジスタ５は、接地点
とノードAとの間に接続され、ゲートが電位検出部６に
接続される。このNチャンネル型トランジスタ５の駆動
能力は、インバータ３を構成するトランジスタの駆動能
力よりも大きく設定される。電位検出部６は、ノードＡ
の電位変化に応じて、Nチャンネル型トランジスタ５を
オン、オフさせる。この電位検出部６は、例えば、ノー
ドAと接地点との間に直列に接続される複数の抵抗６a、
及び６bから成り、これらの抵抗６a、及び６bにより、
ノードＡの電位VAと接地電位ＶGNDとの電位差を分圧し
て得られる電位VRをNチャンネル型トランジスタ５のゲ
ートに与えるように構成される。そして、ノードBの電
位VBの変動がパワーオンリセット信号PORとして出力さ
れる。
とノードAとの間に接続され、ゲートが電位検出部６に
接続される。このNチャンネル型トランジスタ５の駆動
能力は、インバータ３を構成するトランジスタの駆動能
力よりも大きく設定される。電位検出部６は、ノードＡ
の電位変化に応じて、Nチャンネル型トランジスタ５を
オン、オフさせる。この電位検出部６は、例えば、ノー
ドAと接地点との間に直列に接続される複数の抵抗６a、
及び６bから成り、これらの抵抗６a、及び６bにより、
ノードＡの電位VAと接地電位ＶGNDとの電位差を分圧し
て得られる電位VRをNチャンネル型トランジスタ５のゲ
ートに与えるように構成される。そして、ノードBの電
位VBの変動がパワーオンリセット信号PORとして出力さ
れる。
【０００６】以上のパワーオンリセット回路の動作を、
図５に従って説明する。ここで、電源電位Vccは、立ち
上がりの際、接地電位ＶGND〜ＶMAXまで変化するものと
する。通常、接地電位ＶGNDは、０Vである。電源投入前
の初期状態では、電源電位Vcc、ノードＡの電位ＶA、ノ
ードＢの電位ＶBは全て接地電位ＶGNDである。
図５に従って説明する。ここで、電源電位Vccは、立ち
上がりの際、接地電位ＶGND〜ＶMAXまで変化するものと
する。通常、接地電位ＶGNDは、０Vである。電源投入前
の初期状態では、電源電位Vcc、ノードＡの電位ＶA、ノ
ードＢの電位ＶBは全て接地電位ＶGNDである。
【０００７】タイミングｔ0において、電源が投入され
ると、図５(1)に示すように電源電位Vccが立ち上がり始
める。この電源電位Vccの立ち上がりに伴って、ノード
Ａの電位ＶAも、図５(２)に示すように、立ち上がり始
める。このとき、ノードBの電位VBは、図５(３)に示す
ように、接地電位ＶGNDに維持される。
ると、図５(1)に示すように電源電位Vccが立ち上がり始
める。この電源電位Vccの立ち上がりに伴って、ノード
Ａの電位ＶAも、図５(２)に示すように、立ち上がり始
める。このとき、ノードBの電位VBは、図５(３)に示す
ように、接地電位ＶGNDに維持される。
【０００８】電位ＶAが(R1+R2)・Vtn／R2となるタイミ
ングｔ1において（即ち、分圧電位Ｖ Rが、Nチャンネル
型トランジスタ５のしきい値Vtnに達する）、Nチャンネ
ル型トランジスタ５がオンし始める。ここで、R1、R2
は、抵抗６a、６bの抵抗値である。このとき、Nチャン
ネル型トランジスタ５が、第２のインバータ３の駆動能
力より大きく設定されているため、電位VAは、図５(2)
に示すように下がり始める。そして、ノードAの電位VA
が、第１のインバータ２のしきい値Vi1まで下がるタイ
ミングt2において、第１のインバータ２は、出力を反転
させ、ノードBの電位V Bを立ち上げ始める。このノードB
の電位VBは、パワーオンリセット信号POR となるもので
あり、接地電位ＶGNDを維持する期間t0〜t2を、リセッ
ト期間とする。即ち、電源の立ち上がりからタイミング
t2までの期間に、初期状態を完了する。
ングｔ1において（即ち、分圧電位Ｖ Rが、Nチャンネル
型トランジスタ５のしきい値Vtnに達する）、Nチャンネ
ル型トランジスタ５がオンし始める。ここで、R1、R2
は、抵抗６a、６bの抵抗値である。このとき、Nチャン
ネル型トランジスタ５が、第２のインバータ３の駆動能
力より大きく設定されているため、電位VAは、図５(2)
に示すように下がり始める。そして、ノードAの電位VA
が、第１のインバータ２のしきい値Vi1まで下がるタイ
ミングt2において、第１のインバータ２は、出力を反転
させ、ノードBの電位V Bを立ち上げ始める。このノードB
の電位VBは、パワーオンリセット信号POR となるもので
あり、接地電位ＶGNDを維持する期間t0〜t2を、リセッ
ト期間とする。即ち、電源の立ち上がりからタイミング
t2までの期間に、初期状態を完了する。
【０００９】ノードBの電位VBが第２のインバータ３の
しきい値Vi2に達するタイミングt3において、第２のイ
ンバータ３は、出力を反転させ、第１及び第２のインバ
ータ２、３を安定状態とする。パワーオンリセット信号
PORを受ける論理回路は、リセットが解除された状態と
なり、動作可能となる。
しきい値Vi2に達するタイミングt3において、第２のイ
ンバータ３は、出力を反転させ、第１及び第２のインバ
ータ２、３を安定状態とする。パワーオンリセット信号
PORを受ける論理回路は、リセットが解除された状態と
なり、動作可能となる。
【００１０】
【発明が解決しようとする課題】所定の動作を繰り返す
論理回路は、電源電位Vccが低下すると、誤動作をする
場合がある。このような場合、あらためて、リセット期
間を設けて、論理回路をリセットすることが必要とな
る。しかしながら、上述のパワーオンリセット回路で
は、電源電位Vccが接地電位ＶGND近くまで下がらない
と、第１及び第２のインバータ２、３が反転せず、リセ
ット期間を設けることができない。従って、電源電位Vc
cが中途半端に低下したとき、論理回路が誤動作をしな
がらも、リセットがかからないという問題が生じる。そ
こで、本発明は、電源電位Vccの低下を検出して、論理
回路を確実にリセットすることのできるパワーオンリセ
ット回路の提供を目的とする。
論理回路は、電源電位Vccが低下すると、誤動作をする
場合がある。このような場合、あらためて、リセット期
間を設けて、論理回路をリセットすることが必要とな
る。しかしながら、上述のパワーオンリセット回路で
は、電源電位Vccが接地電位ＶGND近くまで下がらない
と、第１及び第２のインバータ２、３が反転せず、リセ
ット期間を設けることができない。従って、電源電位Vc
cが中途半端に低下したとき、論理回路が誤動作をしな
がらも、リセットがかからないという問題が生じる。そ
こで、本発明は、電源電位Vccの低下を検出して、論理
回路を確実にリセットすることのできるパワーオンリセ
ット回路の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、一方の端子が第１の電
位に接続された第１のコンデンサと、入力側が上記コン
デンサの他方の端子に接続された第１のインバータと、
この第１のインバータに並列で且つ逆方向に接続された
第２のインバータと、一方の端子が上記第２のインバー
タの入力側に接続され、他方の端子が第２の電位に接続
される第２のコンデンサと、上記第２のインバータの出
力側と第２の電位との間に接続される一導電型トランジ
スタと、上記第１のインバータの入力側に応答して上記
一導電型トランジスタをオンさせる第１の検出部と、上
記第１のインバータの入力側と第１の電位との間に接続
される逆導電型トランジスタと、第１の電位に応答して
上記逆導電型トランジスタをオンさせる第２の検出部
と、を備えたことを特徴とする。
解決するためになされたもので、一方の端子が第１の電
位に接続された第１のコンデンサと、入力側が上記コン
デンサの他方の端子に接続された第１のインバータと、
この第１のインバータに並列で且つ逆方向に接続された
第２のインバータと、一方の端子が上記第２のインバー
タの入力側に接続され、他方の端子が第２の電位に接続
される第２のコンデンサと、上記第２のインバータの出
力側と第２の電位との間に接続される一導電型トランジ
スタと、上記第１のインバータの入力側に応答して上記
一導電型トランジスタをオンさせる第１の検出部と、上
記第１のインバータの入力側と第１の電位との間に接続
される逆導電型トランジスタと、第１の電位に応答して
上記逆導電型トランジスタをオンさせる第２の検出部
と、を備えたことを特徴とする。
【００１２】
【発明の実施の形態】図１は、本発明のパワーオンリセ
ット回路の実施形態を示す回路図であり、図２は、その
動作を示す波形図である。この図において、第１及び第
２のコンデンサ１、４、第１及び第２のインバータ２、
３、Nチャンネル型トランジスタ５、及び電位検出部６
は、図４に示す各部のものと同一であり、ノードＢの電
位ＶBをパワーオンリセット信号PORとして出力する。
ット回路の実施形態を示す回路図であり、図２は、その
動作を示す波形図である。この図において、第１及び第
２のコンデンサ１、４、第１及び第２のインバータ２、
３、Nチャンネル型トランジスタ５、及び電位検出部６
は、図４に示す各部のものと同一であり、ノードＢの電
位ＶBをパワーオンリセット信号PORとして出力する。
【００１３】本発明の特徴とするところは、Pチャンネ
ル型トランジスタ１１、電位低下検出部１２を設け、電
源電位Vccが中途半端に低下したときでも、パワーオン
リセット信号PORを立ち下げるようにしたところにあ
る。
ル型トランジスタ１１、電位低下検出部１２を設け、電
源電位Vccが中途半端に低下したときでも、パワーオン
リセット信号PORを立ち下げるようにしたところにあ
る。
【００１４】Pチャンネル型トランジスタ１１は、電源
とノードAとの間に接続され、ゲートに電位低下検出部
１２から供給される制御電位ＶDが印加される。このPチ
ャンネル型トランジスタ１１の駆動能力は、第２のイン
バータ３を構成するトランジスタの駆動能力よりも大き
く設定される。電位低下検出部１２は、電源電位Vccの
低下を検出して、Pチャンネル型トランジスタ１１のオ
ン、オフを制御する制御電位VDを出力する。
とノードAとの間に接続され、ゲートに電位低下検出部
１２から供給される制御電位ＶDが印加される。このPチ
ャンネル型トランジスタ１１の駆動能力は、第２のイン
バータ３を構成するトランジスタの駆動能力よりも大き
く設定される。電位低下検出部１２は、電源電位Vccの
低下を検出して、Pチャンネル型トランジスタ１１のオ
ン、オフを制御する制御電位VDを出力する。
【００１５】本発明のパワーオンリセット回路の動作を
図２に従って、説明する。タイミングt0〜t3まで、電源
電位Vcc、ノードＡの電位VA、ノードBの電位ＶB（パワ
ーオンリセット信号POR）の電位変化は、図５に示すも
のと同一である。また、電位低下検出部１２より出力さ
れる電位VDは、タイミングt0〜t3において、電源電位Vc
cの立ち上がりより若干遅れて立ち上がり、最終的に電
源電位Vccよりも低い電位V1まで上昇する。この制御電
位VDは、電源電位VccがＶMAXに維持される期間において
は、図２(４)に示すように、電位V1で維持される。
図２に従って、説明する。タイミングt0〜t3まで、電源
電位Vcc、ノードＡの電位VA、ノードBの電位ＶB（パワ
ーオンリセット信号POR）の電位変化は、図５に示すも
のと同一である。また、電位低下検出部１２より出力さ
れる電位VDは、タイミングt0〜t3において、電源電位Vc
cの立ち上がりより若干遅れて立ち上がり、最終的に電
源電位Vccよりも低い電位V1まで上昇する。この制御電
位VDは、電源電位VccがＶMAXに維持される期間において
は、図２(４)に示すように、電位V1で維持される。
【００１６】タイミングｔ4において、電源電位Vccが低
下すると、電位低下検出部１２は、電源電位Vccの低下
を検出し、図２(４)に示すように、制御電位ＶDを接地
電位Ｖ GND近くまで引き下げる。即ち、電位低下検出部
１２は、電源電位Vccが接地電位ＶGNDまで下がらないと
きでも、制御電位ＶDを接地電位ＶGND近くまで引き下げ
るものである。タイミングt5において、電源電位Vccが
上昇し始めると、これに応答して制御電位VDも上昇を始
める。このとき、制御電位VDは、図２(１)、(４)に示す
ように、電源電位Vccの立ち上がりから遅れて、緩やか
に立ち上がる。
下すると、電位低下検出部１２は、電源電位Vccの低下
を検出し、図２(４)に示すように、制御電位ＶDを接地
電位Ｖ GND近くまで引き下げる。即ち、電位低下検出部
１２は、電源電位Vccが接地電位ＶGNDまで下がらないと
きでも、制御電位ＶDを接地電位ＶGND近くまで引き下げ
るものである。タイミングt5において、電源電位Vccが
上昇し始めると、これに応答して制御電位VDも上昇を始
める。このとき、制御電位VDは、図２(１)、(４)に示す
ように、電源電位Vccの立ち上がりから遅れて、緩やか
に立ち上がる。
【００１７】制御電位ＶDと電源電位Vccとの電位差が、
Pチャンネル型トランジスタ１１のしきい値Vtpより大き
くなるタイミングt6において、Pチャンネル型トランジ
スタ１１がオンすると、Pチャンネル型トランジスタ１
１を介して、ノードAに電源電位Vccが供給される。ここ
で、第２のインバータ３を構成するトランジスタの駆動
能力よりも、Pチャンネル型トランジスタ１１の駆動能
力が高いため、ノードAの電位VAは、図２(２)に示すよ
うに上昇し始める。そして、電位VAが第１のインバータ
２のしきい値Vi1に達するタイミングｔ7において、第１
のインバータ２の出力が反転すると、ノードＢの電位VB
（パワーリセット信号POR）が下がり始める。
Pチャンネル型トランジスタ１１のしきい値Vtpより大き
くなるタイミングt6において、Pチャンネル型トランジ
スタ１１がオンすると、Pチャンネル型トランジスタ１
１を介して、ノードAに電源電位Vccが供給される。ここ
で、第２のインバータ３を構成するトランジスタの駆動
能力よりも、Pチャンネル型トランジスタ１１の駆動能
力が高いため、ノードAの電位VAは、図２(２)に示すよ
うに上昇し始める。そして、電位VAが第１のインバータ
２のしきい値Vi1に達するタイミングｔ7において、第１
のインバータ２の出力が反転すると、ノードＢの電位VB
（パワーリセット信号POR）が下がり始める。
【００１８】電位検出部６の分圧電位VRがNチャンネル
型トランジスタ５のしきい値Vtn5に達するタイミングt8
において、Nチャンネル型トランジスタ５はオンし始め
る。ここで、Nチャンネル型トランジスタ５は、第２の
インバータ２を構成するトランジスタよりも、駆動能力
が大きく設定されているため、図２(２)に示すように、
電位VAは接地電位ＶGNDに引き下げられる。そして、電
位VAが第１のインバータ２を構成するトランジスタのし
きい値Vi1まで下がったタイミングｔ9において、第１の
インバータ２の出力が反転すると、電位ＶBが立ち上が
り始める。そして、電位ＶBが、第２のインバータ３の
しきい値Vi2に達するタイミングt10において、第２のイ
ンバータ３は、出力を反転させ、第１及び第２のインバ
ータ２、３を安定状態とする。従って、パワーオンリセ
ット信号PORは、接地電位ＶGNDに維持される期間t8〜t9
において、再度リセットした後、タイミングt10以降
に、パワーオンリセット信号PORを受ける論理回路を動
作可能な状態とする。
型トランジスタ５のしきい値Vtn5に達するタイミングt8
において、Nチャンネル型トランジスタ５はオンし始め
る。ここで、Nチャンネル型トランジスタ５は、第２の
インバータ２を構成するトランジスタよりも、駆動能力
が大きく設定されているため、図２(２)に示すように、
電位VAは接地電位ＶGNDに引き下げられる。そして、電
位VAが第１のインバータ２を構成するトランジスタのし
きい値Vi1まで下がったタイミングｔ9において、第１の
インバータ２の出力が反転すると、電位ＶBが立ち上が
り始める。そして、電位ＶBが、第２のインバータ３の
しきい値Vi2に達するタイミングt10において、第２のイ
ンバータ３は、出力を反転させ、第１及び第２のインバ
ータ２、３を安定状態とする。従って、パワーオンリセ
ット信号PORは、接地電位ＶGNDに維持される期間t8〜t9
において、再度リセットした後、タイミングt10以降
に、パワーオンリセット信号PORを受ける論理回路を動
作可能な状態とする。
【００１９】図３は、図１の電位低下検出部１２の構成
の１例を示した回路図である。電位低下検出部１２は、
第１〜第５のトランジスタ２１、２２、２３、２４、２
６、コンデンサ２５とで構成される。
の１例を示した回路図である。電位低下検出部１２は、
第１〜第５のトランジスタ２１、２２、２３、２４、２
６、コンデンサ２５とで構成される。
【００２０】第１のトランジスタ２１は、Nチャンネル
型であり、ソースとゲートが各々電源に接続される。第
２のトランジスタ２２は、Pチャンネル型であり、第１
のトランジスタ２１とノードCとの間に接続され、ゲー
トが接地点に接続される。コンデンサ２５は、接地点と
ノードCとの間に接続される。第３のトランジスタ２３
は、Nチャンネル型であり、ソースとゲートが各々電源
に接続される。第４のトランジスタ２４は、Pチャンネ
ル型であり、第３のトランジスタとノードDとの間に接
続され、ゲートが接地点に接続される。第５のトランジ
スタ２６は、Nチャンネル型であり、ノードDと接地点と
の間に接続され、ゲートがノードCに接続される。この
第５のトランジスタ２６の駆動能力は、第３及び第４の
トランジスタ２３、２４の駆動能力に比べ、十分に小さ
く設定される。そして、ノードDの電位VDは、制御電位
として、図１に示すPチャンネル型トランジスタ１１の
ゲートに供給される。
型であり、ソースとゲートが各々電源に接続される。第
２のトランジスタ２２は、Pチャンネル型であり、第１
のトランジスタ２１とノードCとの間に接続され、ゲー
トが接地点に接続される。コンデンサ２５は、接地点と
ノードCとの間に接続される。第３のトランジスタ２３
は、Nチャンネル型であり、ソースとゲートが各々電源
に接続される。第４のトランジスタ２４は、Pチャンネ
ル型であり、第３のトランジスタとノードDとの間に接
続され、ゲートが接地点に接続される。第５のトランジ
スタ２６は、Nチャンネル型であり、ノードDと接地点と
の間に接続され、ゲートがノードCに接続される。この
第５のトランジスタ２６の駆動能力は、第３及び第４の
トランジスタ２３、２４の駆動能力に比べ、十分に小さ
く設定される。そして、ノードDの電位VDは、制御電位
として、図１に示すPチャンネル型トランジスタ１１の
ゲートに供給される。
【００２１】ここで、電源電位Vccは、立ち上がりの
際、接地電位ＶGND〜ＶMAXまで変化するものとする。通
常、接地電位ＶGNDは、０Vであり、電源投入前におい
て、電源電位Vcc、ノードAの電位VA、ノードBの電位
VB、ノードCの電位VC、ノードDの電位VDは、接地電位Ｖ
GNDである。また、第１のトランジスタ２１のしきい値
をVt1、第３のトランジスタ２３のしきい値をVt3、第４
のトランジスタ２４のしきい値をVt4、第５のトランジ
スタ２６のしきい値をVt5とする。
際、接地電位ＶGND〜ＶMAXまで変化するものとする。通
常、接地電位ＶGNDは、０Vであり、電源投入前におい
て、電源電位Vcc、ノードAの電位VA、ノードBの電位
VB、ノードCの電位VC、ノードDの電位VDは、接地電位Ｖ
GNDである。また、第１のトランジスタ２１のしきい値
をVt1、第３のトランジスタ２３のしきい値をVt3、第４
のトランジスタ２４のしきい値をVt4、第５のトランジ
スタ２６のしきい値をVt5とする。
【００２２】電源電位Vccが立ち上がり、電源電位Vccが
しきい値Vt1を越えた時点で、第１のトランジスタ２１
がオンして、コンデンサ２５が充電されると、ノードC
の電位VCは、VC≒Vcc−Vt1となる。ここで、第１のトラ
ンジスタ２１のしきい値Vt1及び第５のトランジスタ２
６のしきい値Vt5は、Vt5＜Vcc−Vt1を満たすように設定
されるので、コンデンサ２５が充電された後、第５のト
ランジスタ２６は、オンする。また、電源電位Vccがし
きい値Vt3を越えたとき、第３のトランジスタ２３及び
第４のトランジスタ２４が共にオンする。第５のトラン
ジスタ２６の駆動能力が、第３のトランジスタ２３、第
４のトランジスタ２４の駆動能力に比べて、十分に小さ
く設定されているので、ノードDの電位VDは、VD≒Vcc−
Vt3となる（即ち、前述の電位V1は、V1≒Vcc−Vt3とな
る）。このとき、電位ＶDは、電源電位Vccが立ち上がる
よりも、遅れて立ち上がり始める。従って、電源電位Vc
cがＶMAXを維持している間、Pチャンネル型トランジス
タ１１（図１）のゲートに電位VDを制御電位として供給
する。ここで、制御電位VDは、Vcc−Vtpより大きく設定
されるので、Pチャンネル型トランジスタ１１をオフさ
せている。
しきい値Vt1を越えた時点で、第１のトランジスタ２１
がオンして、コンデンサ２５が充電されると、ノードC
の電位VCは、VC≒Vcc−Vt1となる。ここで、第１のトラ
ンジスタ２１のしきい値Vt1及び第５のトランジスタ２
６のしきい値Vt5は、Vt5＜Vcc−Vt1を満たすように設定
されるので、コンデンサ２５が充電された後、第５のト
ランジスタ２６は、オンする。また、電源電位Vccがし
きい値Vt3を越えたとき、第３のトランジスタ２３及び
第４のトランジスタ２４が共にオンする。第５のトラン
ジスタ２６の駆動能力が、第３のトランジスタ２３、第
４のトランジスタ２４の駆動能力に比べて、十分に小さ
く設定されているので、ノードDの電位VDは、VD≒Vcc−
Vt3となる（即ち、前述の電位V1は、V1≒Vcc−Vt3とな
る）。このとき、電位ＶDは、電源電位Vccが立ち上がる
よりも、遅れて立ち上がり始める。従って、電源電位Vc
cがＶMAXを維持している間、Pチャンネル型トランジス
タ１１（図１）のゲートに電位VDを制御電位として供給
する。ここで、制御電位VDは、Vcc−Vtpより大きく設定
されるので、Pチャンネル型トランジスタ１１をオフさ
せている。
【００２３】この状態において、電源電位Vccが低下
し、Vcc＜Vt3＋Vt4となると、第３のトランジスタ２
３、第４のトランジスタ２４のいずれかがオフする。こ
れにより、電源からノードＤへの電流の供給経路が遮断
される。一方、ノードＣは、コンデンサ２５により、電
位が保持されるため、第５のトランジスタ２６はオンし
たままである。従って、ノードDは、第５のトランジス
タ２６を介して、接地され、制御電位VDが、接地電位Ｖ
GNDまで引き下げられる。
し、Vcc＜Vt3＋Vt4となると、第３のトランジスタ２
３、第４のトランジスタ２４のいずれかがオフする。こ
れにより、電源からノードＤへの電流の供給経路が遮断
される。一方、ノードＣは、コンデンサ２５により、電
位が保持されるため、第５のトランジスタ２６はオンし
たままである。従って、ノードDは、第５のトランジス
タ２６を介して、接地され、制御電位VDが、接地電位Ｖ
GNDまで引き下げられる。
【００２４】一旦低下した電源電位Vccが立ち上がると
き、ノードDの電位VDもそれに応答して立ち上がるが、
第５のトランジスタ２６がオンしているため、図2(4)に
示すように、電源電位Vccよりも緩やかに立ち上がる。
図２に示すタイミングｔ6において、電源電位Vccと制御
電位VDとの電位差が、図１に示すPチャンネル型トラン
ジスタ１１のしきい値Vtpに達する（即ち、VD≒Vcc−Vt
3−Vtpとなる）と、Pチャンネル型トランジスタ１１を
オンさせ、Pチャンネル型トランジスタ１１のゲートに
制御電位VDを供給する。このようなノードＤの電位ＶD
の立ち上がりの遅れによって、図２(３)に示すように、
リセット期間を設けることができる。
き、ノードDの電位VDもそれに応答して立ち上がるが、
第５のトランジスタ２６がオンしているため、図2(4)に
示すように、電源電位Vccよりも緩やかに立ち上がる。
図２に示すタイミングｔ6において、電源電位Vccと制御
電位VDとの電位差が、図１に示すPチャンネル型トラン
ジスタ１１のしきい値Vtpに達する（即ち、VD≒Vcc−Vt
3−Vtpとなる）と、Pチャンネル型トランジスタ１１を
オンさせ、Pチャンネル型トランジスタ１１のゲートに
制御電位VDを供給する。このようなノードＤの電位ＶD
の立ち上がりの遅れによって、図２(３)に示すように、
リセット期間を設けることができる。
【００２５】制御電位VDが立ち上がり、電源電位Vccと
制御電位VDとの電位差が、Pチャンネル型トランジスタ
１１のしきい値Vtpより小さくなると、Pチャンネル型ト
ランジスタ１１は、オフする。この後、電源電位Vcc
が、ＶMAXまで上昇すれば、図１に示す第１のインバー
タ２及び第２のインバータ３が安定状態となる。従っ
て、パワーオンリセット信号PORを受ける論理回路は、
初期状態と同じ状態になり、動作可能となる。
制御電位VDとの電位差が、Pチャンネル型トランジスタ
１１のしきい値Vtpより小さくなると、Pチャンネル型ト
ランジスタ１１は、オフする。この後、電源電位Vcc
が、ＶMAXまで上昇すれば、図１に示す第１のインバー
タ２及び第２のインバータ３が安定状態となる。従っ
て、パワーオンリセット信号PORを受ける論理回路は、
初期状態と同じ状態になり、動作可能となる。
【００２６】
【発明の効果】本発明のパワーオンリセット回路によれ
ば、電源電位Vccを受けて所定の動作を繰り返す論理回
路において、リセットされた後、電源電位Vccが接地電
位VGNDまで下がらなくても、電源電位Vccの低下を検出
し、再度リセット期間を設け、論理回路をリセットする
ことができる。これにより、電源電位Vccが低下に応じ
て、論理回路をリセットすることができるので、論理回
路の誤動作を防止するのに有効である。
ば、電源電位Vccを受けて所定の動作を繰り返す論理回
路において、リセットされた後、電源電位Vccが接地電
位VGNDまで下がらなくても、電源電位Vccの低下を検出
し、再度リセット期間を設け、論理回路をリセットする
ことができる。これにより、電源電位Vccが低下に応じ
て、論理回路をリセットすることができるので、論理回
路の誤動作を防止するのに有効である。
【図１】本発明のパワーオンリセット回路の構成を示す
回路図である。
回路図である。
【図２】本発明のパワーオンリセット回路の動作を示す
波形図である。
波形図である。
【図３】電位低下検出部の構成を示す回路図である。
【図４】従来のパワーオンリセット回路の構成を示す回
路図である。
路図である。
【図５】従来のパワーオンリセット回路の動作を示す波
形図である。
形図である。
１、４、２５：コンデンサ ２、３：インバータ ５、１１、２１，２２、２３、２４、２６：トランジス
タ ６：電位検出部 １２：電位低下検出部
タ ６：電位検出部 １２：電位低下検出部
Claims (4)
- 【請求項１】 一方の端子が第１の電位に接続される第
１のコンデンサと、入力側が上記コンデンサの他方の端
子に接続される第１のインバータと、この第１のインバ
ータに並列で且つ逆方向に接続される第２のインバータ
と、一方の端子が上記第２のインバータの入力側に接続
され、他方の端子が第２の電位に接続される第２のコン
デンサと、上記第２のインバータの出力側と第２の電位
との間に接続される一導電型トランジスタと、上記第１
のインバータの入力側に応答して上記一導電型トランジ
スタをオンさせる第１の検出部と、上記第１のインバー
タの入力側と第１の電位との間に接続される逆導電型ト
ランジスタと、第１の電位に応答して上記逆導電型トラ
ンジスタをオンさせる第２の検出部と、を備え、上記第
１のインバータの出力側からリセット信号を得ることを
特徴とするパワーオンリセット回路。 - 【請求項２】 上記第１の検出部は、上記第１のインバ
ータの入力側と第２の電位との間に直列に接続される複
数の抵抗を含み、その複数の抵抗によって分圧された電
位を上記一導電型トランジスタのゲートに与えることを
特徴とする請求項１記載のパワーオンリセット回路。 - 【請求項３】 上記第２の検出部は、ソースとゲートが
各々第１の電位に接続される一導電型の第１のトランジ
スタと、上記第１のトランジスタに直列に接続され、ゲ
ートが第２の電位に接続される逆導電型の第２のトラン
ジスタと、上記第２のトランジスタと第２の電位との間
に接続されるコンデンサと、ソースとゲートが各々第１
の電位に接続される一導電型の第３のトランジスタと、
上記第３のトランジスタに直列に接続され、ゲートが第
２の電位に接続される逆導電型の第４のトランジスタ
と、上記第４のトランジスタと第２の電位との間に接続
され、ゲートが上記第２のトランジスタと上記コンデン
サとの間に接続される一導電型の第５のトランジスタ
と、を備え、上記第４のトランジスタと上記第５のトラ
ンジスタとの間の電位を上記逆導電型トランジスタのゲ
ートに与えることを特徴とする請求項１記載のパワーオ
ンリセット回路。 - 【請求項４】 上記第５のトランジスタの駆動能力が上
記第３及び第４のトランジスタの駆動能力に比べ小さい
ことを特徴とする請求項３記載のパワーオンリセット回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291938A JP2002100973A (ja) | 2000-09-26 | 2000-09-26 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291938A JP2002100973A (ja) | 2000-09-26 | 2000-09-26 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100973A true JP2002100973A (ja) | 2002-04-05 |
Family
ID=18774948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291938A Pending JP2002100973A (ja) | 2000-09-26 | 2000-09-26 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100973A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324963A (ja) * | 2006-06-01 | 2007-12-13 | Sanyo Electric Co Ltd | パワーオンリセット回路 |
| JP2010245828A (ja) * | 2009-04-06 | 2010-10-28 | Fujitsu Semiconductor Ltd | 半導体装置およびシステム |
| JP2010283581A (ja) * | 2009-06-04 | 2010-12-16 | Fuji Electric Systems Co Ltd | レベルシフト回路 |
| CN101465635B (zh) * | 2009-01-06 | 2012-07-04 | 苏州达方电子有限公司 | 重置方法及应用其的电子系统 |
-
2000
- 2000-09-26 JP JP2000291938A patent/JP2002100973A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324963A (ja) * | 2006-06-01 | 2007-12-13 | Sanyo Electric Co Ltd | パワーオンリセット回路 |
| CN101465635B (zh) * | 2009-01-06 | 2012-07-04 | 苏州达方电子有限公司 | 重置方法及应用其的电子系统 |
| JP2010245828A (ja) * | 2009-04-06 | 2010-10-28 | Fujitsu Semiconductor Ltd | 半導体装置およびシステム |
| US8542041B2 (en) | 2009-04-06 | 2013-09-24 | Fujitsu Semiconductor Limited | Semiconductor device and system |
| JP2010283581A (ja) * | 2009-06-04 | 2010-12-16 | Fuji Electric Systems Co Ltd | レベルシフト回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |