JP2002198521A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＭＯＳトランジスタが超微細化した場合に低抵
抗のゲート電極を簡便な方法で埋込み形成できるように
する。 【解決手段】シリコン基板１上にダミーゲート電極４と
層間絶縁膜８ａを形成し、ダミーゲート電極４を所定の
厚さ分だけ選択的にエッチング除去し第１の溝部９を形
成する。そして、第１の溝部９側壁の層間絶縁膜８ａを
エッチングし、開口寸法の拡大した第１の溝部９ａとす
る。次に、ダミーゲート残部１０をエッチング除去し第
２の溝部１１を形成する。そして、ダミーゲート絶縁膜
２を除去し高誘電率の絶縁膜をゲート絶縁膜として被着
させ、上記第２の溝部１１に導電体材料を充填しＭＯＳ
トランジスタのゲート電極を形成する。ここで、ダミー
ゲート絶縁膜２をゲート絶縁膜としてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細なＭＯＳトランジスタのゲート電極
部の形成方法に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタ等の半導体素子の構
造の微細化及び高密度化は依然として精力的に推し進め
られている。微細化については、現在では０．１μｍ程
度の寸法で形成される半導体素子が用いられ、この寸法
を設計基準にしたロジックデバイスあるいはメモリデバ
イス等の半導体装置が開発検討されてきている。

【０００３】このようにＭＯＳトランジスタが微細化し
てくると、ゲート絶縁膜の膜厚はシリコン酸化膜換算で
数ｎｍ程度と極薄になる。ここで、ゲート絶縁膜が薄膜
化されると、ゲート絶縁膜を流れるリーク電流が増加す
る。上記のロジックデバイスでは、動作速度を重視する
ためにゲート絶縁膜中のリーク電流は余り問題にしな
い。しかし、メモリデバイスでは上記リーク電流の低減
は必須になる。

【０００４】そこで、ゲート絶縁膜を高誘電体膜で構成
し実効酸化膜厚を小さくする手法が必要になってくる。
上記高誘電体膜としてタンタル酸化膜等いろいろのもの
が現在では知られている。しかし、この高誘電体膜はシ
リコン酸化膜、酸窒化膜等に比べて高温処理に弱い。こ
のために、これまでのＭＯＳトランジスタの製造方法と
は異なり、高温処理を経ないようにＭＯＳトランジスタ
を形成する別の方法が必要になる。

【０００５】上記のＭＯＳトランジスタの別の方法につ
いて図１１と図１２に基づいて説明する。図１１と図１
２は、Ｎチャネル型ＭＯＳトランジスタの場合の製造工
程順の断面図である。図１１（ａ）に示すように、導電
型がＰ型のシリコン基板１０１上にシリコン酸化膜等で
ダミーゲート絶縁膜１０２を形成し、ダミーゲート絶縁
膜１０２上に多結晶シリコン膜１０３を成膜する。そし
て、公知のフォトリソグラフィ技術とドライエッチング
技術とで上記多結晶シリコン膜１０３とダミーゲート絶
縁膜１０２とをパターニングする。このようにして、図
１１（ｂ）に示すようにシリコン基板１０１上にダミー
ゲート電極１０４を形成する。引き続き、リンあるいは
ヒ素のイオン注入と熱処理で低濃度拡散層１０５を形成
する。

【０００６】次に、図１１（ｃ）に示すように、公知の
方法でダミーゲート電極１０４の側壁にサイドウォール
絶縁膜１０６を形成する。ここで、サイドウォール絶縁
膜１０６はシリコン酸化膜で構成される。そして、再度
のＮ型不純物のイオン注入と熱処理で高濃度拡散層１０
７を形成する。

【０００７】次に、図１１（ｄ）に示すように、シリコ
ン基板１０１上およびダミーゲート電極１０４を被覆す
るように層間絶縁膜１０８を堆積させる。この層間絶縁
膜１０８は、公知のバイアスＥＣＲ（Ｅｌｅｃｔｒｏｎ
Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法で堆積
されたシリコン酸化膜である。

【０００８】次に、図１２（ａ）に示すように、上記の
層間絶縁膜１０８を化学機械研磨（ＣＭＰ）法で平坦化
する。ここで、ダミーゲート電極１０４が研磨ストッパ
ーとして機能する。そして、この露出したダミーゲート
電極１０４をエッチングで除去する。このようにして、
図１２（ｂ）に示すように、層間絶縁膜１０８ａに溝部
１０９を形成する。更に、上記溝部１０９のダミーゲー
ト絶縁膜１０２も除去する。

【０００９】次に、図１２（ｃ）に示すように、層間絶
縁膜１０８ａの所定の領域に形成した溝部１０９内にゲ
ート絶縁膜１１０とゲート電極１１１を形成する。ここ
で、ゲート電極１１１は溝部１０９内に埋め込むように
形成する。以下、上記の構造のゲート電極を埋込みゲー
ト電極という。このようにして、シリコン基板１０１上
に、低濃度拡散層１０５と高濃度拡散層１０７とをソー
ス・ドレイン領域としたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造のＭＯＳトランジスタができ
る。ここで、ゲート絶縁膜１１０はタンタル酸化膜、ハ
フニウム酸化膜等の高誘電率の絶縁膜で構成され、ゲー
ト電極１１１は銅（Ｃｕ）等の低抵抗の金属材料で構成
される。

【００１０】

【発明が解決しようとする課題】発明者は、上述した埋
込みゲート電極を有するＭＯＳトランジスタについて詳
細に検討した。

【００１１】その結果、本発明者は、ゲート電極の幅寸
法が縮小してくると上述のゲート電極の材料の埋込み性
が困難になることを見いだした。半導体装置を構成する
ＭＯＳトランジスタが微細になり、０．１μｍ程度で設
計されるようになると、ゲート電極の幅寸法は０．１μ
ｍ程度になる。このようなゲート電極幅になると、上述
したゲート電極の材料の埋込みができなくなる。

【００１２】本発明の主目的は、ＭＯＳトランジスタが
超微細化した場合に、ゲート電極を簡便な方法で埋込み
形成できるようにすることにある。

【００１３】

【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、ＭＯＳトランジスタの製造におい
て、半導体基板の表面に第１の絶縁膜を形成し該第１の
絶縁膜上にダミーゲートパターンを形成する工程と、前
記ダミーゲートパターンをマスクとした不純物のイオン
注入とその後の熱処理とでＭＯＳトランジスタのソース
・ドレイン領域となる拡散層を形成する工程と、前記ダ
ミーゲートパターンの側壁に第２の絶縁膜を形成し、前
記ダミーゲートパターンおよび第２の絶縁膜を被覆する
第３の絶縁膜を堆積させた後に前記第３の絶縁膜の表面
を除去し前記ダミーゲートパターンの上面および第２の
絶縁膜の上部を露出させる工程と、前記ダミーゲートパ
ターンを所定の厚さ分だけ選択的にエッチング除去し前
記ダミーゲートパターンの残存部の表面を底面とし前記
第２の絶縁膜を側面とする第１の溝部を形成する工程
と、前記第１の溝部の側壁の第２の絶縁膜をエッチング
し前記第１の溝部の開口寸法を拡大させる工程と、前記
ダミーゲートパターンの残存部をエッチング除去し、前
記残存部のエッチング領域と前記第１の溝部とで構成さ
れた第２の溝部を形成する工程と、前記第２の溝部に導
電体材料を充填し前記ＭＯＳトランジスタのゲート電極
とする工程とを含む。

【００１４】あるいは、本発明の半導体装置の製造方法
は、ＭＯＳトランジスタの製造において、半導体基板の
表面に第１の絶縁膜を形成し該第１の絶縁膜上にダミー
ゲートパターンを形成する工程と、前記ダミーゲートパ
ターンをマスクとした不純物のイオン注入とその後の熱
処理とでＭＯＳトランジスタのソース・ドレイン領域と
なる拡散層を形成する工程と、前記ダミーゲートパター
ンを被覆する第３の絶縁膜を堆積させた後に前記第３の
絶縁膜の表面を除去し前記ダミーゲートパターンの上面
を露出させる工程と、前記ダミーゲートパターンを所定
の厚さ分だけ選択的にエッチング除去し前記ダミーゲー
トパターンのエッチング除去領域に第１の溝部を形成す
る工程と、前記第１の溝部側壁の前記第３の絶縁膜をエ
ッチングし前記第１の溝部の開口寸法を拡大させる工程
と、前記ダミーゲートパターンの残存部をエッチング除
去し、前記残存部のエッチング領域と前記第１の溝部と
で構成された第２の溝部を形成する工程と、前記第２の
溝部に導電体材料を充填し前記ＭＯＳトランジスタのゲ
ート電極とする工程とを含む。

【００１５】ここで、前記ダミーゲートパターンは積層
する上層と下層の半導体膜あるいは導電膜で構成され、
前記ダミーゲートパターンのエッチング除去の領域が前
記上層の半導体膜あるいは導電膜であり前記ダミーゲー
トパターンの残存部が前記下層の半導体膜あるいは導電
膜である。又は、前記ダミーゲートパターンが積層する
下層の半導体膜あるいは導電膜と上層の第４の絶縁膜と
で構成され、前記ダミーゲートパターンのエッチング除
去の領域が前記上層の第４の絶縁膜であり前記ダミーゲ
ートパターンの残存部が前記下層の半導体膜あるいは導
電膜である。

【００１６】そして、前記第１の絶縁膜をＭＯＳトラン
ジスタのゲート絶縁膜とする。又は、前記第２の溝部を
形成後に前記第１の絶縁膜を除去し、前記第１の絶縁膜
よりも誘電率の高い高誘電率絶縁膜を被着させ該前記高
誘電率絶縁膜をＭＯＳトランジスタのゲート絶縁膜とす
る。

【００１７】そして、前記第２の絶縁膜あるいは前記第
３の絶縁膜はシリコン酸化膜であり、前記半導体膜はシ
リコン膜である。又は、前記第３の絶縁膜はシリコン酸
化膜であり前記第２の絶縁膜あるいは前記第４の絶縁膜
はシリコン窒化膜であり、前記半導体膜はシリコン膜で
ある。

【００１８】あるいは、本発明の半導体装置の製造方法
は、ＭＯＳトランジスタの製造において、半導体基板の
表面にゲート絶縁膜を形成し該ゲート絶縁膜上にゲート
電極膜、絶縁膜、積層する下層膜および上層膜をこの順
に堆積させる工程と、前記ゲート電極膜、絶縁膜、積層
する上層／下層膜をＭＯＳトランジスタのゲートパター
ンに加工する工程と、前記ゲートパターンをマスクとし
た不純物のイオン注入とその後の熱処理とでＭＯＳトラ
ンジスタのソース・ドレイン領域となる拡散層を形成す
る工程と、前記ゲートパターンの側壁に第２の絶縁膜を
形成し、前記ゲートパターンおよび第２の絶縁膜を被覆
する第３の絶縁膜を堆積させた後に前記第３の絶縁膜の
表面を除去し前記ゲートパターンの上層膜および第２の
絶縁膜の上部を露出させる工程と、前記ゲートパターン
のうち前記上層膜をエッチング除去し前記下層膜の表面
を底面とし前記第２の絶縁膜を側面とする第１の溝部を
形成する工程と、前記第１の溝部の側壁の第２の絶縁膜
をエッチングし前記第１の溝部の開口寸法を拡大させる
工程と、前記ゲートパターンのうち前記下層膜と絶縁膜
をエッチング除去し、前記下層膜と絶縁膜のエッチング
領域と前記第１の溝部とで構成される第２の溝部を形成
する工程と、前記ゲート電極膜に接続する導電体材料を
前記第２の溝部に充填し前記ＭＯＳトランジスタのゲー
ト電極とする工程とを含む。

【００１９】あるいは、本発明の半導体装置の製造方法
は、ＭＯＳトランジスタの製造において、半導体基板の
表面にゲート絶縁膜を形成し該ゲート絶縁膜上にゲート
電極膜、絶縁膜、積層する下層膜および上層膜をこの順
に堆積させる工程と、前記ゲート電極膜、絶縁膜、積層
する上層／下層膜をＭＯＳトランジスタのゲートパター
ンに加工する工程と、前記ゲートパターンをマスクとし
た不純物のイオン注入とその後の熱処理とでＭＯＳトラ
ンジスタのソース・ドレイン領域となる拡散層を形成す
る工程と、前記ゲートパターンを被覆する第３の絶縁膜
を堆積させた後に前記第３の絶縁膜の表面を除去し前記
ゲートパターンの上層膜を露出させる工程と、前記ゲー
トパターンのうち前記上層膜をエッチング除去し前記上
層膜のエッチング除去領域に第１の溝部を形成する工程
と、前記第１の溝部側壁の前記第３の絶縁膜をエッチン
グし前記第１の溝部の開口寸法を拡大させる工程と、前
記ゲートパターンのうち前記下層膜と絶縁膜をエッチン
グ除去し、前記下層膜と絶縁膜のエッチング領域と前記
第１の溝部とで構成される第２の溝部を形成する工程
と、前記ゲート電極膜に接続する導電体材料を前記第２
の溝部に充填し前記ＭＯＳトランジスタのゲート電極と
する工程とを含む。

【００２０】本発明では、上述したように初め第１の溝
部を形成した後この第１の溝部の開口寸法を拡大させ、
断面形状が２段構造になる第２の溝部を形成する。そし
て、この第２の溝部に導電体材料を埋めるようにする。

【００２１】このために、ＭＯＳトランジスタの低抵抗
のゲート電極材料を上記の溝内に埋め込むことが非常に
容易になる。そして、高誘電率の絶縁膜をゲート絶縁膜
とし埋込みゲート電極を有する微細なＭＯＳトランジス
タの製造が簡便になる。

【００２２】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１乃至図３は、
Ｎチャネル型ＭＯＳトランジスタの場合の本発明の製造
工程順の断面図である。

【００２３】従来の技術で説明したのと同様に、図１
（ａ）に示す導電型がＰ型のシリコン基板１上に、膜厚
が３ｎｍ程度のシリコン酸化膜等でダミーゲート絶縁膜
２を形成し、ダミーゲート絶縁膜２上に多結晶シリコン
膜３を成膜する。このダミーゲート絶縁膜が第１の絶縁
膜となる。そして、公知のフォトリソグラフィ技術とド
ライエッチング技術とで上記多結晶シリコン膜３とダミ
ーゲート絶縁膜２とをパターニングする。ここで、多結
晶シリコン膜３の膜厚は２００ｎｍ程度であり、上記ド
ライエッチングでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃ
ｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いマ
ルチステップの手法を用いる。そこで、反応ガスとして
は、第１ステップにＣｌ₂ 、ＨＢｒ、Ｏ₂ の混合ガスを
用い、第２ステップにＨＢｒ、Ｏ₂ の混合ガスを用い
る。このようにして、ダミーゲート絶縁膜２のドライエ
ッチングを防止し、その下のシリコン基板１表面をドラ
イエッチングから保護する。このようにして、図１
（ｂ）に示すように、幅寸法が０．１μｍのダミーゲー
ト電極４を形成する。このダミーゲート電極がダミーゲ
ートパターンとなる。そして、上述のダミーゲート電極
４をマスクの一部にしてリン等のＮ型不純物をイオン注
入し熱処理を施す。このようにして、低濃度拡散層５を
形成する。

【００２４】次に、図１（ｃ）に示すように、シリコン
酸化膜の成膜とエッチバックとでダミーゲート電極４の
側壁に第２の絶縁膜としてサイドウォール絶縁膜６を形
成する。そして、再度のヒ素等のＮ型不純物のイオン注
入と熱処理で高濃度拡散層７を形成する。

【００２５】次に、図１（ｄ）に示すように、シリコン
基板１上およびダミーゲート電極４を被覆するように第
３の絶縁膜として層間絶縁膜８を堆積させる。ここで、
この層間絶縁膜８は、公知のＣＶＤ（化学気相成長）法
で堆積した膜厚５００ｎｍ程度のシリコン酸化膜であ
る。

【００２６】次に、図２（ａ）に示すように、層間絶縁
膜８をＣＭＰ法で平坦化し層間絶縁膜８ａとする。ここ
で、ダミーゲート電極４が研磨ストッパーとして機能す
る。そして、この露出したダミーゲート電極４の一部を
エッチングする。このようにして、図２（ｂ）に示すよ
うに、層間絶縁膜８ａに第１の溝部９を形成する。この
第１の溝部の寸法は０．１μｍである。ここで、ダミー
ゲート残部１０の膜厚は、ダミーゲート電極４の１／３
〜１／２である。

【００２７】次に、希フッ酸をエッチャントとしたウェ
ットエッチングで、層間絶縁膜８ａの等方性の全面エッ
チングを施し、図２（ｃ）に示すような第１の溝９ａを
形成する。ここで、エッチング量は５０ｎｍ程度であ
る。このようにして、寸法が０．１μｍの第１の溝部９
は寸法が０．２μｍの第１の溝部９ａとなる。ここで、
上述したダミーゲート残部１０は、その下部のダミーゲ
ート絶縁膜２及びダミーゲート残部１０側壁の層間絶縁
膜８ａを上記ウェットエッチングから保護する。ここ
で、化学薬液によるウェットエッチングに代えて等方的
なプラズマエッチングを用いてもよい。

【００２８】次に、ダミーゲート残部１０を等方的なド
ライエッチングで選択的に除去する。ここで、等方的な
プラズマエッチング装置を用いマルチステップの手法を
用いる。反応ガスとしては、第１ステップにＣｌ₂ 、Ｈ
Ｂｒ、Ｏ₂ の混合ガスを用い、第２ステップにＨＢｒ、
Ｏ₂ の混合ガスを用い、ダミーゲート絶縁膜２のドライ
エッチングを防止し、その下のシリコン基板１表面をド
ライエッチングから保護する。このようにして、図２
（ｄ）に示すように、層間絶縁膜８ａに第２の溝部１１
を形成する。この第２の溝部１１の断面形状は、２段構
造の溝となり上述した金属材料の埋め込み性が大幅に向
上する。更に、上記第２の溝部１１のダミーゲート絶縁
膜２も除去する。

【００２９】次に、図３（ａ）に示すように、膜厚が２
０ｎｍの高誘電率絶縁膜１２を全面に形成する。この高
誘電率絶縁膜１２はＣＶＤ法で堆積したタンタル酸化膜
等である。そして、この高誘電率絶縁膜１２上であり第
２の溝部１１を埋め込むように低抵抗導電膜１３を形成
する。ここで、低抵抗導電膜１３はＴｉＮ（窒化チタ
ン）とＣｕの積層膜である。

【００３０】次に、上述した低抵抗導電膜１３をＣＭＰ
法で研磨し、図３（ｂ）に示すように、層間絶縁膜８ａ
の所定の領域に形成した第２の溝部１１内にゲート絶縁
膜１４とゲート電極１５を形成する。このようにして、
低濃度拡散層５と高濃度拡散層７とをソース・ドレイン
領域としたＬＤＤ構造のＭＯＳトランジスタができる。
ここで、ゲート絶縁膜１４はタンタル酸化膜、ハフニウ
ム酸化膜等の高誘電率の絶縁膜で構成され、ゲート電極
１５は銅等の低抵抗の金属で構成される。

【００３１】本発明では、断面形状が２段構造の第２の
溝部を形成する。このために、ゲート電極材料を上記の
溝内に埋め込むことが非常に容易になる。このようにし
て、従来の技術での問題点は完全に解決され、埋込みゲ
ート電極を有する微細なＭＯＳトランジスタの製造が簡
便になる。

【００３２】次に、図４と図５に基づいて本発明の第２
の実施の形態を説明する。ここで、図４と図５は、本発
明のＭＯＳトランジスタの製造工程順の断面図である。
ここで、第１の実施の形態で説明したものと同じものは
同一符号で示す。この第２の実施の形態は第１の実施の
形態の変形であり、断面形状が２段構造の溝部形成の制
御性を高める方法を示す。

【００３３】図４（ａ）に示すように、シリコン基板１
上に、膜厚２ｎｍ程度の第１のシリコン酸化膜１６、膜
厚１５０ｎｍの第１の多結晶シリコン膜１７、膜厚３ｎ
ｍの第２のシリコン酸化膜１８、膜厚２００ｎｍの第２
の多結晶シリコン膜１９を積層して形成する。

【００３４】そして、公知のフォトリソグラフィ技術を
用いゲート電極パターンのレジストマスクを形成する。
そして、ドライエッチング技術で上記第２の多結晶シリ
コン膜１９、第２のシリコン酸化膜１８、第１の多結晶
シリコン膜１７を順次にエッチングする。上記ドライエ
ッチングでは、第１の実施の形態で説明したようなＩＣ
Ｐエッチング装置を用いる。このようにして、図４
（ｂ）に示すように、下部ダミーゲート電極２０、上部
ダミーゲート電極２１を形成し幅寸法が０．１μｍのダ
ミーゲート電極４とする。更に、上述のダミーゲート電
極４をマスクの一部にしてリン等のＮ型不純物をイオン
注入し熱処理を施し低濃度拡散層５を形成する。

【００３５】次に、図４（ｃ）に示すように、ダミーゲ
ート電極４の側壁にサイドウォール絶縁膜６を形成し、
再度のヒ素等のＮ型不純物のイオン注入と熱処理で高濃
度拡散層７を形成する。

【００３６】次に、図４（ｄ）に示すように、シリコン
基板１上およびダミーゲート電極４を被覆するようにシ
リコン酸化膜を堆積させＣＭＰ法で平坦化して層間絶縁
膜８ａを形成する。ここで、上部ダミーゲート電極２１
が研磨ストッパーとして機能する。

【００３７】次に、露出する上部ダミーゲート電極２１
のみをドライエッチングで選択的に除去する。このドラ
イエッチングでは、上述したＩＣＰエッチング装置を用
いマルチステップの手法を用いる。このドライエッチン
グでは、第２のシリコン酸化膜１８がエッチングストッ
パーとして機能し、第１の多結晶シリコン膜２０は完全
にエッチングから保護される。このようにして、図５
（ａ）に示すように、層間絶縁膜８ａに第１の溝部９の
深さを高精度に制御する。この第１の溝部の深さは０．
２０μｍ（２００ｎｍ）で、その幅寸法は０．１μｍと
なる。

【００３８】次に、希フッ酸をエッチャントとしたウェ
ットエッチングで、層間絶縁膜８ａの等方性の全面エッ
チングを施し、図５（ｂ）に示すような第１の溝部９ａ
を形成する。この場合も、エッチング量は５０ｎｍ程度
である。このようにして、寸法が０．１μｍの第１の溝
部９は寸法が０．２μｍの第１の溝部９ａとなる。ここ
で、上述した下部ダミーゲート電極２０は、その下部の
第１のシリコン酸化膜１６及び下部ダミーゲート電極２
０側壁の層間絶縁膜８ａを上記ウェットエッチングから
保護する。

【００３９】次に、下部ダミーゲート電極２０をドライ
エッチングで選択的に除去する。ここでも、ＩＣＰのエ
ッチング装置を用いマルチステップの手法を用いる。こ
のようにして、図５（ｃ）に示すように、層間絶縁膜８
ａに第２の溝部１１を形成する。この第２の溝部１１の
断面形状は、２段構造の溝となり上述した金属材料の埋
め込み性が大幅に向上する。更に、上記第２の溝部１１
のダミーゲート絶縁膜２も除去する。

【００４０】以後は、第１の実施の形態で説明したよう
に高誘電率絶縁膜のゲート絶縁膜とゲート電極を上記の
第２の溝部１１に形成する。

【００４１】第２の実施の形態では、第１の実施の形態
で説明したのと同様な効果が生じる。そして、この場合
には、２段構造の溝部の断面形状の制御性が大幅に向上
するようになる。

【００４２】次に、本発明の第３の実施の形態を図６と
図７に基づいて説明する。ここで、図６と図７は、本発
明のＭＯＳトランジスタの製造工程順の断面図である。
ここで、第１（２）の実施の形態で説明したものと同じ
ものは同一符号で示す。

【００４３】図６（ａ）に示すように、シリコン基板１
上に、膜厚が５ｎｍ程度の酸窒化膜２２、第１の多結晶
シリコン膜１７、第４の絶縁膜であるシリコン窒化膜２
３を積層して形成する。ここで、第１の多結晶シリコン
膜１７の膜厚は１５０ｎｍであり、シリコン窒化膜２３
の膜厚は１５０ｎｍである。

【００４４】そして、公知のフォトリソグラフィ技術と
ドライエッチング技術とで上記シリコン窒化膜２３と第
１の多結晶シリコン膜１７とをパターニングする。この
パターニングでは、初めに反応性イオンエッチング（Ｒ
ＩＥ）でシリコン窒化膜２３を加工しダミーゲート窒化
膜２４を形成し、その後にダミーゲート窒化膜２４をマ
スクにした上記ＩＣＰエッチング装置によるドライエッ
チングで第１の多結晶シリコン膜１７を形成する。ここ
で、反応ガスとしては、第１ステップにＣｌ₂、ＨＢ
ｒ、Ｏ₂ の混合ガスを用い、第２ステップにＨＢｒ、Ｏ
₂ の混合ガスを用いる。このようにして、図６（ｂ）に
示すように、幅寸法が０．２μｍのダミーゲート電極４
を形成する。そして、低濃度拡散層５を形成する。

【００４５】次に、図６（ｃ）に示すように、シリコン
窒化膜の成膜とエッチバックとでダミーゲート電極４の
側壁にサイドウォール絶縁膜２５を形成する。そして、
高濃度拡散層７を形成する。ここで、サイドウォール絶
縁膜２５の膜厚は１００ｎｍである。

【００４６】次に、図６（ｄ）に示すように、シリコン
基板１上およびダミーゲート電極４を被覆するように膜
厚７００ｎｍ程度のシリコン酸化膜を堆積させ、その後
にＣＭＰ法で平坦化して層間絶縁膜８ａを形成する。こ
こで、ダミーゲート窒化膜２４およびサイドウォール絶
縁膜２５が研磨ストッパーとして機能する。

【００４７】次に、露出するダミーゲート窒化膜２４を
ホット燐酸の化学薬液でウェットエッチング除去する。
このウェットエッチングで、サイドウォール絶縁膜２５
の上部もエッチングされサイドウォール絶縁膜残部２６
が形成される。このサイドウォール絶縁膜残部２６は下
部ダミーゲート電極２０の高さ程度までとなる。このよ
うにして、図７（ａ）に示すように、層間絶縁膜８ａに
第１の溝部９ａを形成する。

【００４８】このホット燐酸の化学薬液でウェットエッ
チングでは、シリコン酸化膜で構成される層間絶縁膜８
ａはエッチングされない。このために、形成される第１
の溝部９ａの幅寸法は０．４μｍと高精度に制御され、
その深さも１５０ｎｍと高精度に制御される。

【００４９】次に、下部ダミーゲート電極２０をウェッ
トエッチングで選択的に除去する。このようにして、図
７（ｂ）に示すように、第２の溝部１１を形成する。こ
のウェットエッチングでも、シリコン酸化膜で構成され
る層間絶縁膜８ａはほとんどエッチングされない。この
ために、第２の溝部１１の幅寸法および深さは高精度に
形成できるようになる。また、このウェットエッチング
で酸窒化膜２２およびサイドウォール絶縁膜残部２６は
エッチングされない。

【００５０】次に、図７（ｃ）に示すように、第２の溝
部１１を埋め込むようにＴｉＮ等のバリア膜２７、Ｃｕ
膜２８を積層して形成しゲート電極１５を形成する。こ
の場合には、酸窒化膜２２がそのままＭＯＳトランジス
タのゲート絶縁膜となる。

【００５１】第２の実施の形態では、第１の実施の形態
で説明したのと同様な効果が生じる。更に、この場合に
は、第２の溝部１１の幅寸法と深さ寸法の制御が大幅に
向上するようになる。

【００５２】次に、図８乃至図１０に基づいて本発明の
第４の実施の形態を説明する。ここで、図８乃至図１０
は、本発明のＭＯＳトランジスタの製造工程順の断面図
である。ここで、先述の実施の形態で説明したものと同
じものは同一符号で示す。この第４の実施の形態は基本
的には第２の実施の形態の変形である。

【００５３】図８（ａ）に示すように、シリコン基板１
上に、膜厚２ｎｍ程度の酸窒化膜２２、ゲート電極膜２
９、膜厚３ｎｍの第１のシリコン酸化膜１６、下層膜で
ある膜厚１５０ｎｍの第１の多結晶シリコン膜１７、膜
厚３ｎｍの第２のシリコン酸化膜１８、上層膜である膜
厚２００ｎｍの第２の多結晶シリコン膜１９を積層して
形成する。ここで、ゲート電極膜２９はリン不純物を含
有する膜厚１００ｎｍ程度の多結晶シリコン膜である。

【００５４】そして、第２の実施の形態で説明したよう
に、フォトリソグラフィ技術とドライエッチング技術と
で、上記第２の多結晶シリコン膜１９、第２のシリコン
酸化膜１８、第１の多結晶シリコン膜１７、第１のシリ
コン酸化膜１６およびゲート電極膜２９を順次にエッチ
ングする。このようにして、図８（ｂ）に示すように、
下部ゲート電極３０、下部ダミーゲート電極２０、上部
ダミーゲート電極２１を形成し幅寸法が０．１μｍのダ
ミーゲート電極４とする。そして、低濃度拡散層５を形
成する。

【００５５】次に、図８（ｃ）に示すように、下部ゲー
ト電極３０およびダミーゲート電極４の側壁にシリコン
酸化膜でサイドウォール絶縁膜６を形成し、高濃度拡散
層７を形成する。そして、図８（ｄ）に示すように、シ
リコン基板１上およびダミーゲート電極４および下部ゲ
ート電極３０を被覆するようにシリコン酸化膜を堆積さ
せＣＭＰ法で平坦化して層間絶縁膜８ａを形成する。こ
こで、上部ダミーゲート電極２１が研磨ストッパーとし
て機能する。

【００５６】次に、露出する上部ダミーゲート電極２１
のみを第２の実施の形態で説明したようなドライエッチ
ングで選択的に除去する。このドライエッチングでは、
第２のシリコン酸化膜１８がエッチングストッパーとし
て機能し、第１の多結晶シリコン膜２０は完全にエッチ
ングから保護される。このようにして、図９（ａ）に示
すように、層間絶縁膜８ａに第１の溝部９を形成する。
ここで、この第１の溝部の深さは０．２０μｍで、その
幅寸法は０．１μｍとなる。

【００５７】次に、希フッ酸をエッチャントとしたウェ
ットエッチングで、層間絶縁膜８ａの等方性の全面エッ
チングを施し、図９（ｂ）に示すような第１の溝部９ａ
を形成する。ここで、エッチング量は５０ｎｍ程度であ
る。このようにして、寸法が０．１μｍの第１の溝部９
は寸法が０．２μｍの第１の溝部９ａとなる。ここで、
上述した下部ダミーゲート電極２０は、その下部の第１
のシリコン酸化膜１６及び下部ゲート電極３０側壁の層
間絶縁膜８ａを上記ウェットエッチングから保護する。

【００５８】次に、下部ダミーゲート電極２０をドライ
エッチングで選択的に除去する。ここで、ＩＣＰのエッ
チング装置を用いマルチステップの手法を用いる。この
ようにして、図９（ｃ）に示すように、層間絶縁膜８ａ
に第２の溝部１１を形成する。この第２の溝部１１の断
面形状は、２段構造の溝となり上述した金属材料の埋め
込み性が大幅に向上する。

【００５９】次に、極薄の第１のシリコン酸化膜１６を
ウェットエッチングで除去する。このようにして、図９
（ｄ）に示すように、下部ゲート電極３０の表面を露出
させる。

【００６０】次に、図１０（ａ）に示すように、下部ゲ
ート電極に接続し第２の溝部１１を埋め込むように導電
膜３１を形成する。ここで、導電膜３１はＷＮ（窒化タ
ングステン）とＷ（タングステン）とをこの順に積層す
る金属膜である。

【００６１】次に、上述した導電膜３１をＣＭＰ法で研
磨し、図１０（ｂ）に示すように、層間絶縁膜８ａの所
定の領域に形成した第２の溝部１１内にゲート絶縁膜と
なる酸窒化膜２２、下部ゲート電極３０と上部ゲート電
極３２を形成する。このようにして、シリコン基板１表
面において低濃度拡散層５と高濃度拡散層７とをソース
・ドレイン領域としたＬＤＤ構造のＭＯＳトランジスタ
ができる。

【００６２】この実施の形態では、第１および第２の実
施の形態で説明した効果が生じる。更に、ゲート絶縁膜
および下部ゲート電極を予め形成するために、ＭＯＳト
ランジスタの製造工程が簡便化できるようになる。

【００６３】上記の第１および第２の実施の形態では、
ゲート絶縁膜として高誘電率の絶縁膜を使用する場合に
ついて説明した。この場合に、ダミーゲート絶縁膜２あ
るいは第１のシリコン酸化膜１６をそのままゲート絶縁
膜として用いてもよい。また、第３の実施の形態におい
て、逆に、酸窒化膜２２を除去し高誘電率の絶縁膜をゲ
ート絶縁膜として用いてもよい。

【００６４】また、上記の実施の形態では、ダミーゲー
ト電極を多結晶シリコン膜で形成していたが、本発明は
これに限定されるものではない。このダミーゲート電極
としては、層間絶縁膜を構成する材料とは異種の材料で
あってエッチング速度を異にするものであればよい。例
えば、高融点金属のシリサイド等の導電膜である。

【００６５】上述した本発明の実施の形態では、ゲート
電極をＣｕ金属、積層するＷ／ＷＮ金属で形成する場合
について説明しているが、本発明はこれに限定されるも
のではない。その他、アルミニウム（Ａｌ）、または、
モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔ
ｉ）のような高融点金属あるいは白金（Ｐｔ）、ルテニ
ウム（Ｒｕ）のような貴金属で形成する場合でも同様に
適用できる。

【００６６】また、上記の実施の形態では、層間絶縁膜
をシリコン酸化膜とする場合について説明しているが、
その他、層間絶縁膜としてＳｉ−Ｏベースの低誘電率膜
を用いてもよい。そのような絶縁膜としては、シルセス
キオキサン類であるハイドロゲンシルセスキオキサン
（Hydrogen Silsesquioxane）、メチルシルセスキオキ
サン（Methyl Silsesquioxane）、メチレーテッドハイ
ドロゲンシルセスキオキサン（Methylated Hydrogen
Silsesquioxane）、あるいはフルオリネーテッドシルセ
スキオキサン（Furuorinated Silsesquioxane）のよう
な低誘電率膜がある。

【００６７】なお、本発明は上記実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得ることは明らかである。

【００６８】

【発明の効果】本発明の要部では、ＭＯＳトランジスタ
の製造において、半導体基板の表面にダミーゲートパタ
ーンを形成し、ダミーゲートパターンをマスクとした不
純物のイオン注入等でＭＯＳトランジスタのソース・ド
レイン領域となる拡散層を形成する。そして、ダミーゲ
ートパターンを被う絶縁膜を堆積させた後に上記ダミー
ゲートパターンの上面を露出させる、ダミーゲートパタ
ーンを所定の厚さ分だけ選択的にエッチング除去して第
１の溝部を形成する。次に、第１の溝部側壁をエッチン
グし第１の溝部の開口寸法を拡大させる。そして、ダミ
ーゲートパターンの残存部をエッチング除去して、断面
形状が２段構造になる第２の溝部を形成する。この第２
の溝部に導電体材料を充填しＭＯＳトランジスタのゲー
ト電極を形成する。あるいは、この第２の溝部に高誘電
率のゲート絶縁膜とゲート電極とを形成する。

【００６９】本発明の方法では、ＭＯＳトランジスタの
低抵抗のゲート電極材料を上記の溝内に埋め込むことが
非常に容易になる。更には、高誘電率の絶縁膜をゲート
絶縁膜とし低抵抗の埋込みゲート電極を有する超微細な
ＭＯＳトランジスタの製造が非常に簡便になる。

【００７０】そして、本発明は、ＭＯＳトランジスタの
微細化および半導体装置の高密度化あるいは高集積化を
促進する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。

【図２】上記ＭＯＳトランジスタの製造工程の続きを示
す断面図である。

【図３】上記ＭＯＳトランジスタの製造工程の続きを示
す断面図である。

【図４】本発明の第２の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。

【図５】上記ＭＯＳトランジスタの製造工程の続きを示
す断面図である。

【図６】本発明の第３の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。

【図７】上記ＭＯＳトランジスタの製造工程の続きを示
す断面図である。

【図８】本発明の第４の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。

【図９】上記ＭＯＳトランジスタの製造工程の続きを示
す断面図である。

【図１０】上記ＭＯＳトランジスタの製造工程の続きを
示す断面図である。

【図１１】従来の技術を説明するためのＭＯＳトランジ
スタの製造工程順の断面図である。

【図１２】上記ＭＯＳトランジスタの製造工程の続きを
示す断面図である。

【符号の説明】 １，１０１ シリコン基板 ２，１０２ ダミーゲート絶縁膜 ３，１０３ 多結晶シリコン膜 ４，１０４ ダミーゲート電極 ５，１０５ 低濃度拡散層 ６，２５，１０６ サイドウォール絶縁膜 ７，１０７ 高濃度拡散層 ８，８ａ，１０８，１０８ａ 層間絶縁膜 ９，９ａ 第１の溝部 １０ ダミーゲート残部 １１ 第２の溝部 １２ 高誘電率絶縁膜 １３ 低抵抗導電膜 １４，１１０ ゲート絶縁膜 １５，１１１ ゲート電極 １６ 第１のシリコン酸化膜 １７ 第１の多結晶シリコン膜 １８ 第２のシリコン酸化膜 １９ 第２の多結晶シリコン膜 ２０ 下部ダミーゲート電極 ２１ 上部ダミーゲート電極 ２２ 酸窒化膜 ２３ シリコン窒化膜 ２４ ダミーゲート窒化膜 ２６ サイドウォール絶縁膜残部 ２７ バリア膜 ２８ Ｃｕ膜 ２９ ゲート電極膜 ３０ 下部ゲート電極 ３１ 導電膜 ３２ 上部ゲート電極

Claims (10)

【特許請求の範囲】
1. 【請求項１】 絶縁ゲート電界効果トランジスタ（以
   下、ＭＯＳトランジスタという）の製造において、半導
   体基板の表面に第１の絶縁膜を形成し該第１の絶縁膜上
   にダミーゲートパターンを形成する工程と、 前記ダミーゲートパターンをマスクとした不純物のイオ
   ン注入とその後の熱処理とでＭＯＳトランジスタのソー
   ス・ドレイン領域となる拡散層を形成する工程と、 前記ダミーゲートパターンの側壁に第２の絶縁膜を形成
   し、前記ダミーゲートパターンおよび第２の絶縁膜を被
   覆する第３の絶縁膜を堆積させた後に前記第３の絶縁膜
   の表面を除去し前記ダミーゲートパターンの上面および
   第２の絶縁膜の上部を露出させる工程と、 前記ダミーゲートパターンを所定の厚さ分だけ選択的に
   エッチング除去し前記ダミーゲートパターンの残存部の
   表面を底面とし前記第２の絶縁膜を側面とする第１の溝
   部を形成する工程と、 前記第１の溝部の側壁の第２の絶縁膜をエッチングし前
   記第１の溝部の開口寸法を拡大させる工程と、 前記ダミーゲートパターンの残存部をエッチング除去
   し、前記残存部のエッチング領域と前記第１の溝部とで
   構成された第２の溝部を形成する工程と、 前記第２の溝部に導電体材料を充填し前記ＭＯＳトラン
   ジスタのゲート電極とする工程、とを含むことを特徴と
   する半導体装置の製造方法。
2. 【請求項２】 ＭＯＳトランジスタの製造において、半
   導体基板の表面に第１の絶縁膜を形成し該第１の絶縁膜
   上にダミーゲートパターンを形成する工程と、 前記ダミーゲートパターンをマスクとした不純物のイオ
   ン注入とその後の熱処理とでＭＯＳトランジスタのソー
   ス・ドレイン領域となる拡散層を形成する工程と、 前記ダミーゲートパターンを被覆する第３の絶縁膜を堆
   積させた後に前記第３の絶縁膜の表面を除去し前記ダミ
   ーゲートパターンの上面を露出させる工程と、 前記ダミーゲートパターンを所定の厚さ分だけ選択的に
   エッチング除去し前記ダミーゲートパターンのエッチン
   グ除去領域に第１の溝部を形成する工程と、 前記第１の溝部側壁の前記第３の絶縁膜をエッチングし
   前記第１の溝部の開口寸法を拡大させる工程と、 前記ダミーゲートパターンの残存部をエッチング除去
   し、前記残存部のエッチング領域と前記第１の溝部とで
   構成された第２の溝部を形成する工程と、 前記第２の溝部に導電体材料を充填し前記ＭＯＳトラン
   ジスタのゲート電極とする工程、とを含むことを特徴と
   する半導体装置の製造方法。
3. 【請求項３】 前記ダミーゲートパターンが積層する上
   層と下層の半導体膜あるいは導電膜で構成され、前記ダ
   ミーゲートパターンのエッチング除去の領域が前記上層
   の半導体膜あるいは導電膜であり前記ダミーゲートパタ
   ーンの残存部が前記下層の半導体膜あるいは導電膜であ
   ることを特徴とする請求項１または請求項２記載の半導
   体装置の製造方法。
4. 【請求項４】 前記ダミーゲートパターンが積層する下
   層の半導体膜あるいは導電膜と上層の第４の絶縁膜とで
   構成され、前記ダミーゲートパターンのエッチング除去
   の領域が前記上層の第４の絶縁膜であり前記ダミーゲー
   トパターンの残存部が前記下層の半導体膜あるいは導電
   膜であることを特徴とする請求項１または請求項２記載
   の半導体装置の製造方法。
5. 【請求項５】 前記第１の絶縁膜をＭＯＳトランジスタ
   のゲート絶縁膜とすることを特徴とする請求項１から請
   求項４のうち１つの請求項に記載の半導体装置の製造方
   法。
6. 【請求項６】 前記第２の溝部を形成後に前記第１の絶
   縁膜を除去し、前記第１の絶縁膜よりも誘電率の高い高
   誘電率絶縁膜を被着させ該前記高誘電率絶縁膜をＭＯＳ
   トランジスタのゲート絶縁膜とすることを特徴とする請
   求項１から請求項４のうち１つの請求項に記載の半導体
   装置の製造方法。
7. 【請求項７】 前記第２の絶縁膜あるいは前記第３の絶
   縁膜がシリコン酸化膜であり、前記半導体膜がシリコン
   膜であることを特徴とする請求項１から請求項６のうち
   １つの請求項に記載の半導体装置の製造方法。
8. 【請求項８】 前記第３の絶縁膜がシリコン酸化膜であ
   り前記第２の絶縁膜あるいは前記第４の絶縁膜がシリコ
   ン窒化膜であり、前記半導体膜がシリコン膜であること
   を特徴とする請求項１から請求項６のうち１つの請求項
   に記載の半導体装置の製造方法。
9. 【請求項９】 ＭＯＳトランジスタの製造において、半
   導体基板の表面にゲート絶縁膜を形成し該ゲート絶縁膜
   上にゲート電極膜、絶縁膜、積層する下層膜および上層
   膜をこの順に堆積させる工程と、 前記ゲート電極膜、絶縁膜、積層する上層／下層膜をＭ
   ＯＳトランジスタのゲートパターンに加工する工程と、 前記ゲートパターンをマスクとした不純物のイオン注入
   とその後の熱処理とでＭＯＳトランジスタのソース・ド
   レイン領域となる拡散層を形成する工程と、 前記ゲートパターンの側壁に第２の絶縁膜を形成し、前
   記ゲートパターンおよび第２の絶縁膜を被覆する第３の
   絶縁膜を堆積させた後に前記第３の絶縁膜の表面を除去
   し前記ゲートパターンの上層膜および第２の絶縁膜の上
   部を露出させる工程と、 前記ゲートパターンのうち前記上層膜をエッチング除去
   し前記下層膜の表面を底面とし前記第２の絶縁膜を側面
   とする第１の溝部を形成する工程と、 前記第１の溝部の側壁の第２の絶縁膜をエッチングし前
   記第１の溝部の開口寸法を拡大させる工程と、 前記ゲートパターンのうち前記下層膜と絶縁膜をエッチ
   ング除去し、前記下層膜と絶縁膜のエッチング領域と前
   記第１の溝部とで構成される第２の溝部を形成する工程
   と、 前記ゲート電極膜に接続する導電体材料を前記第２の溝
   部に充填し前記ＭＯＳトランジスタのゲート電極とする
   工程、とを含むことを特徴とする半導体装置の製造方
   法。
10. 【請求項１０】 ＭＯＳトランジスタの製造において、
    半導体基板の表面にゲート絶縁膜を形成し該ゲート絶縁
    膜上にゲート電極膜、絶縁膜、積層する下層膜および上
    層膜をこの順に堆積させる工程と、 前記ゲート電極膜、絶縁膜、積層する上層／下層膜をＭ
    ＯＳトランジスタのゲートパターンに加工する工程と、 前記ゲートパターンをマスクとした不純物のイオン注入
    とその後の熱処理とでＭＯＳトランジスタのソース・ド
    レイン領域となる拡散層を形成する工程と、 前記ゲートパターンを被覆する第３の絶縁膜を堆積させ
    た後に前記第３の絶縁膜の表面を除去し前記ゲートパタ
    ーンの上層膜を露出させる工程と、 前記ゲートパターンのうち前記上層膜をエッチング除去
    し前記上層膜のエッチング除去領域に第１の溝部を形成
    する工程と、 前記第１の溝部側壁の前記第３の絶縁膜をエッチングし
    前記第１の溝部の開口寸法を拡大させる工程と、 前記ゲートパターンのうち前記下層膜と絶縁膜をエッチ
    ング除去し、前記下層膜と絶縁膜のエッチング領域と前
    記第１の溝部とで構成される第２の溝部を形成する工程
    と、 前記ゲート電極膜に接続する導電体材料を前記第２の溝
    部に充填し前記ＭＯＳトランジスタのゲート電極とする
    工程、とを含むことを特徴とする半導体装置の製造方
    法。