JP2002198373A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板に形成された配線の損傷を低減し
あるいは予防すること可能な半導体装置の製造方法を提
供する。 【解決手段】 半導体装置の製造方法であって，所定回
路が形成された半導体基板１００表面上に配線１０２，
１０８を形成する工程と，前記配線上に，その表面が略
平坦な樹脂層１１２を形成する工程と，前記樹脂層１１
２を形成した後，前記半導体基板１００の裏面を加工す
る工程と，を有する。
あるいは予防すること可能な半導体装置の製造方法を提
供する。 【解決手段】 半導体装置の製造方法であって，所定回
路が形成された半導体基板１００表面上に配線１０２，
１０８を形成する工程と，前記配線上に，その表面が略
平坦な樹脂層１１２を形成する工程と，前記樹脂層１１
２を形成した後，前記半導体基板１００の裏面を加工す
る工程と，を有する。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体装置の製造
方法に関し，さらに詳細には，所定回路が形成された半
導体基板表面上に配線を形成した後，半導体基板裏面を
加工する半導体装置の製造方法に関する。
方法に関し，さらに詳細には，所定回路が形成された半
導体基板表面上に配線を形成した後，半導体基板裏面を
加工する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の多層配線が形成される半導体装置
の製造方法を，図９に基づいて説明する。
の製造方法を，図９に基づいて説明する。
【０００３】まず，図９（ａ）に示すように，所定回路
が形成された半導体基板８００上に，例えば蒸着法ある
いはメッキ方法などにより下層配線８０２を形成する。
次いで，図９（ｂ）に示すように，下層配線８０２上に
絶縁膜８０４を形成した後，例えばホトリソグラフィ法
及びエッチング法により，上層配線とのコンタクト領域
にコンタクトホール８０６を形成する。さらに，図９
（ｃ）に示すように，絶縁膜８０４上及びコンタクトホ
ール８０６内に，例えば蒸着法あるいはメッキ方法など
により上層配線８０８を形成し，下層配線８０２と電気
的に接続させる。
が形成された半導体基板８００上に，例えば蒸着法ある
いはメッキ方法などにより下層配線８０２を形成する。
次いで，図９（ｂ）に示すように，下層配線８０２上に
絶縁膜８０４を形成した後，例えばホトリソグラフィ法
及びエッチング法により，上層配線とのコンタクト領域
にコンタクトホール８０６を形成する。さらに，図９
（ｃ）に示すように，絶縁膜８０４上及びコンタクトホ
ール８０６内に，例えば蒸着法あるいはメッキ方法など
により上層配線８０８を形成し，下層配線８０２と電気
的に接続させる。
【０００４】次いで，図９（ｄ）に示すように，上層配
線８０８上に保護膜８１０を形成する。その後，半導体
基板８００の裏面を研磨又は研削して，所望の組立厚さ
にした後，例えばメタル８１２を蒸着する。
線８０８上に保護膜８１０を形成する。その後，半導体
基板８００の裏面を研磨又は研削して，所望の組立厚さ
にした後，例えばメタル８１２を蒸着する。
【０００５】また，近年においては，図１０に示すよう
に，高周波化に伴う寄生容量を低減するため，いわゆる
エアーブリッジ構造の多層配線を使用する場合もある。
かかるエアーブリッジ構造では，半導体基板９００とし
て，化合物半導体基板を使用する場合には，下層配線９
０２と上層配線９０６の間に絶縁膜を挟まずに空洞９０
４が形成される。
に，高周波化に伴う寄生容量を低減するため，いわゆる
エアーブリッジ構造の多層配線を使用する場合もある。
かかるエアーブリッジ構造では，半導体基板９００とし
て，化合物半導体基板を使用する場合には，下層配線９
０２と上層配線９０６の間に絶縁膜を挟まずに空洞９０
４が形成される。
【０００６】
【発明が解決しようとする課題】しかしながら，従来の
構造では，半導体基板裏面の研磨，研削工程や半導体基
板裏面のメタル蒸着工程などでは半導体基板表面を保持
しなければならないので，外力により上層配線が歪んだ
り，あるいは断線するという問題がある。特に，上記エ
アーブリッジ構造を有する半導体装置の場合には，上層
配線と下層配線との間は空洞化されているので，外力に
対する強度が弱く，半導体装置の製造歩留が低下すると
いう問題があった。
構造では，半導体基板裏面の研磨，研削工程や半導体基
板裏面のメタル蒸着工程などでは半導体基板表面を保持
しなければならないので，外力により上層配線が歪んだ
り，あるいは断線するという問題がある。特に，上記エ
アーブリッジ構造を有する半導体装置の場合には，上層
配線と下層配線との間は空洞化されているので，外力に
対する強度が弱く，半導体装置の製造歩留が低下すると
いう問題があった。
【０００７】したがって，本発明の目的は，半導体基板
に形成された配線の損傷を低減あるいは予防すること可
能な新規かつ改良された半導体装置の製造方法を提供す
ることにある。
に形成された配線の損傷を低減あるいは予防すること可
能な新規かつ改良された半導体装置の製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め，請求項１に記載の発明では，所定回路が形成された
半導体基板表面上に配線を形成する工程と，前記配線上
に，その表面が略平坦な樹脂層を形成する工程と，前記
樹脂層を形成した後，前記半導体基板裏面を加工する工
程と，を有することを特徴とする半導体装置の製造方法
が提供される。
め，請求項１に記載の発明では，所定回路が形成された
半導体基板表面上に配線を形成する工程と，前記配線上
に，その表面が略平坦な樹脂層を形成する工程と，前記
樹脂層を形成した後，前記半導体基板裏面を加工する工
程と，を有することを特徴とする半導体装置の製造方法
が提供される。
【０００９】本項記載の発明では，配線の凹凸を有する
半導体基板表面上には略平坦な樹脂層が形成されている
ので，半導体基板裏面の処理工程で半導体基板表面に加
わる外力を広範囲に分散させることができる。この結
果，例えば（上層）配線の歪みや断線を低減することが
でき，製造歩留が向上する。
半導体基板表面上には略平坦な樹脂層が形成されている
ので，半導体基板裏面の処理工程で半導体基板表面に加
わる外力を広範囲に分散させることができる。この結
果，例えば（上層）配線の歪みや断線を低減することが
でき，製造歩留が向上する。
【００１０】上記課題を解決するため，請求項２に記載
の発明では，所定回路が形成された半導体基板表面上に
配線を形成する工程と，少なくとも前記配線よりも高
く，かつ，略均一高さの樹脂壁を，前記半導体基板表面
の周囲部に形成する工程と，前記樹脂壁を形成した後，
半導体基板裏面を加工する工程と，を有することを特徴
とする半導体装置の製造方法が提供される。
の発明では，所定回路が形成された半導体基板表面上に
配線を形成する工程と，少なくとも前記配線よりも高
く，かつ，略均一高さの樹脂壁を，前記半導体基板表面
の周囲部に形成する工程と，前記樹脂壁を形成した後，
半導体基板裏面を加工する工程と，を有することを特徴
とする半導体装置の製造方法が提供される。
【００１１】本項記載の発明では，半導体基板裏面の処
理工程で半導体基板表面に加わる外力が，半導体基板周
囲に形成された樹脂壁に分散させることができる。この
結果，例えば（上層）配線の歪みや断線を低減すること
ができ，製造歩留が向上する。
理工程で半導体基板表面に加わる外力が，半導体基板周
囲に形成された樹脂壁に分散させることができる。この
結果，例えば（上層）配線の歪みや断線を低減すること
ができ，製造歩留が向上する。
【００１２】上記課題を解決するため，請求項３に記載
の発明のように，前記樹脂壁は，前記半導体基板の切断
線に沿って形成される，如く構成すれば，半導体基板裏
面の処理工程で，（上層）配線に外力が加わらない。
の発明のように，前記樹脂壁は，前記半導体基板の切断
線に沿って形成される，如く構成すれば，半導体基板裏
面の処理工程で，（上層）配線に外力が加わらない。
【００１３】上記課題を解決するため，請求項４に記載
の発明では，所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とを形成する工
程と，前記下層配線と前記上層配線を形成した後，前記
配線の交差により区分けされる各領域の前記各交差部近
傍に，前記交差部の高さよりも高く，かつ，略均一高さ
の樹脂柱を形成する工程と，前記樹脂柱を形成した後，
半導体基板裏面を加工する工程と，を有することを特徴
とする半導体装置の製造方法が提供される。
の発明では，所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とを形成する工
程と，前記下層配線と前記上層配線を形成した後，前記
配線の交差により区分けされる各領域の前記各交差部近
傍に，前記交差部の高さよりも高く，かつ，略均一高さ
の樹脂柱を形成する工程と，前記樹脂柱を形成した後，
半導体基板裏面を加工する工程と，を有することを特徴
とする半導体装置の製造方法が提供される。
【００１４】本項記載の発明では，半導体基板裏面の処
理工程で半導体基板表面に加わる外力は樹脂柱に分散さ
れるので，上層配線に加わる外力を低減することができ
る。この結果，例えば上層配線の歪みや断線を低減する
ことができ，製造歩留が向上する。
理工程で半導体基板表面に加わる外力は樹脂柱に分散さ
れるので，上層配線に加わる外力を低減することができ
る。この結果，例えば上層配線の歪みや断線を低減する
ことができ，製造歩留が向上する。
【００１５】上記課題を解決するため，請求項５に記載
の発明のように，前記樹脂壁は，ポリイミド樹脂であ
る，如く構成するのが好ましい。
の発明のように，前記樹脂壁は，ポリイミド樹脂であ
る，如く構成するのが好ましい。
【００１６】上記課題を解決するため，請求項６に記載
の発明では，所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記配線交差部で区分
けされた各領域の前記各交差部近傍には，前記下層配線
と前記上層配線との交差部の形成工程と同一工程によ
り，前記交差部と同一構造の突起部が形成される，こと
を特徴とする半導体装置の製造方法が提供される。
の発明では，所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記配線交差部で区分
けされた各領域の前記各交差部近傍には，前記下層配線
と前記上層配線との交差部の形成工程と同一工程によ
り，前記交差部と同一構造の突起部が形成される，こと
を特徴とする半導体装置の製造方法が提供される。
【００１７】本項記載の発明では，上層配線と下層配線
の交差部の近傍に，メタル，絶縁膜を積層した柱状のダ
ミーパターンが形成されているので，半導体基板裏面の
処理工程で半導体基板表面に加わる外力をダミーパター
ンに分散させることができる。この結果，実際の回路と
して使用される上層配線の歪みや断線を低減することが
でき，製造歩留が向上する。
の交差部の近傍に，メタル，絶縁膜を積層した柱状のダ
ミーパターンが形成されているので，半導体基板裏面の
処理工程で半導体基板表面に加わる外力をダミーパター
ンに分散させることができる。この結果，実際の回路と
して使用される上層配線の歪みや断線を低減することが
でき，製造歩留が向上する。
【００１８】上記課題を解決するため，請求項７に記載
の発明では，前記半導体装置の製造方法は，さらに，前
記半導体基板を，前記突起部形成領域が他の領域よりも
高い領域となるように予め処理する工程を有しており，
前記突起部は，前記配線交差部よりも高い形状に形成さ
れる，如く構成すれば，上層配線と下層配線の交差部の
近傍に，メタル，絶縁膜を積層した柱状のダミーパター
ンが交差部よりも高くなるように形成されるので，半導
体基板裏面の処理工程で半導体基板表面に加わる外力を
より効果的にダミーパターンに分散させることができ
る。この結果，実際の回路として使用される上層配線の
歪みや断線を低減することができ，さらに製造歩留が向
上する。
の発明では，前記半導体装置の製造方法は，さらに，前
記半導体基板を，前記突起部形成領域が他の領域よりも
高い領域となるように予め処理する工程を有しており，
前記突起部は，前記配線交差部よりも高い形状に形成さ
れる，如く構成すれば，上層配線と下層配線の交差部の
近傍に，メタル，絶縁膜を積層した柱状のダミーパター
ンが交差部よりも高くなるように形成されるので，半導
体基板裏面の処理工程で半導体基板表面に加わる外力を
より効果的にダミーパターンに分散させることができ
る。この結果，実際の回路として使用される上層配線の
歪みや断線を低減することができ，さらに製造歩留が向
上する。
【００１９】上記課題を解決するため，請求項８に記載
の発明では，所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記半導体基板表面の
前記下層配線形成領域に，所定深さの略凹部溝を形成す
る工程と，前記略凹部溝内を含む下層配線形成領域に前
記下層配線を形成する工程と，前記配線交差部で前記下
層配線上を通過するように，略平坦な上層配線を前記半
導体基板表面上に形成する工程と，前記半導体基板裏面
を加工する工程と，を有することを特徴とする半導体装
置の製造方法が提供される。
の発明では，所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記半導体基板表面の
前記下層配線形成領域に，所定深さの略凹部溝を形成す
る工程と，前記略凹部溝内を含む下層配線形成領域に前
記下層配線を形成する工程と，前記配線交差部で前記下
層配線上を通過するように，略平坦な上層配線を前記半
導体基板表面上に形成する工程と，前記半導体基板裏面
を加工する工程と，を有することを特徴とする半導体装
置の製造方法が提供される。
【００２０】本項記載の発明では，上層配線が平坦に形
成されているので，半導体基板裏面の処理工程で半導体
基板表面に加わる外力が上層配線全体に分散させること
ができる。この結果，上層配線の歪みや断線を低減する
ことができ，さらに製造歩留が向上する。
成されているので，半導体基板裏面の処理工程で半導体
基板表面に加わる外力が上層配線全体に分散させること
ができる。この結果，上層配線の歪みや断線を低減する
ことができ，さらに製造歩留が向上する。
【００２１】上記課題を解決するため，請求項９に記載
の発明では，所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記半導体基板表面の
前記下層配線形成領域に，所定深さの略凹部溝を形成す
る工程と，前記略凹部溝内を含む下層配線形成領域に前
記下層配線を形成する工程と，前記配線交差部では前記
略凹部溝内に窪む形状を有するように，略平坦な上層配
線を前記半導体基板表面上に形成する工程と，前記半導
体基板裏面を加工する工程と，を有することを特徴とす
る半導体装置の製造方法が提供される。
の発明では，所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記半導体基板表面の
前記下層配線形成領域に，所定深さの略凹部溝を形成す
る工程と，前記略凹部溝内を含む下層配線形成領域に前
記下層配線を形成する工程と，前記配線交差部では前記
略凹部溝内に窪む形状を有するように，略平坦な上層配
線を前記半導体基板表面上に形成する工程と，前記半導
体基板裏面を加工する工程と，を有することを特徴とす
る半導体装置の製造方法が提供される。
【００２２】本項記載の発明では，上層配線は，下層配
線の交差部で凹状に形成されるので，半導体基板裏面の
処理工程で上層配線と下層配線の交差部に外力が加わる
ことがない。この結果，例えば上層配線の歪みや断線を
低減することができ，製造歩留が向上する。
線の交差部で凹状に形成されるので，半導体基板裏面の
処理工程で上層配線と下層配線の交差部に外力が加わる
ことがない。この結果，例えば上層配線の歪みや断線を
低減することができ，製造歩留が向上する。
【００２３】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
【００２４】（第１の実施の形態）まず，図１を参照し
ながら，第１の実施の形態について説明する。なお，図
１は，本実施形態にかかる半導体装置の製造方法を説明
するための断面工程図である。
ながら，第１の実施の形態について説明する。なお，図
１は，本実施形態にかかる半導体装置の製造方法を説明
するための断面工程図である。
【００２５】まず，図１（ａ）に示すように，所定回路
が形成された半導体基板１００上の所定領域に，例えば
蒸着法あるいはメッキ方法などにより下層配線１０２を
形成する。次いで，図１（ｂ）に示すように，下層配線
１０２上に絶縁膜１０４を形成した後，ホトリソグラフ
ィ法及びエッチング法により，上層配線とのコンタクト
領域にコンタクトホール１０６を形成する。さらに，図
１（ｃ）に示すように，例えば蒸着法あるいはメッキ方
法などにより，絶縁膜１０４上及びコンタクトホール１
０６内に上層配線１０８を形成し，下層配線１０２と電
気的に接続させる。次いで，図１（ｄ）に示すように，
上層配線１０８上に保護膜１１０を形成する。
が形成された半導体基板１００上の所定領域に，例えば
蒸着法あるいはメッキ方法などにより下層配線１０２を
形成する。次いで，図１（ｂ）に示すように，下層配線
１０２上に絶縁膜１０４を形成した後，ホトリソグラフ
ィ法及びエッチング法により，上層配線とのコンタクト
領域にコンタクトホール１０６を形成する。さらに，図
１（ｃ）に示すように，例えば蒸着法あるいはメッキ方
法などにより，絶縁膜１０４上及びコンタクトホール１
０６内に上層配線１０８を形成し，下層配線１０２と電
気的に接続させる。次いで，図１（ｄ）に示すように，
上層配線１０８上に保護膜１１０を形成する。
【００２６】その後，図１（ｅ）に示すように，本実施
形態においては，保護膜１１０を形成した上層配線１０
８上に，さらにポリイミドなどの樹脂層１１２を形成
し，その表面を平坦化させる。
形態においては，保護膜１１０を形成した上層配線１０
８上に，さらにポリイミドなどの樹脂層１１２を形成
し，その表面を平坦化させる。
【００２７】本実施形態においては，従来と異なり，上
層配線上に表面が平坦な樹脂層が形成されるので，半導
体基板裏面の処理工程で半導体基板表面に加わる外力
を，例えば上層配線の凸状部以外の領域に分散させるこ
とができる。
層配線上に表面が平坦な樹脂層が形成されるので，半導
体基板裏面の処理工程で半導体基板表面に加わる外力
を，例えば上層配線の凸状部以外の領域に分散させるこ
とができる。
【００２８】その後，図１（ｅ）に示すように，半導体
基板裏面を研磨又は研削して，所望の組立厚さにした
後，例えばメタル１１４を蒸着する。
基板裏面を研磨又は研削して，所望の組立厚さにした
後，例えばメタル１１４を蒸着する。
【００２９】なお，基板表面に塗布したポリイミドなど
の樹脂層が，その後の工程で不都合がある場合や半導体
装置の特性，信頼性に影響を与える場合には，半導体基
板裏面にメタルを蒸着した後，選択的に，樹脂層を除去
する工程を付加することができる（図示せず）。
の樹脂層が，その後の工程で不都合がある場合や半導体
装置の特性，信頼性に影響を与える場合には，半導体基
板裏面にメタルを蒸着した後，選択的に，樹脂層を除去
する工程を付加することができる（図示せず）。
【００３０】本実施形態においては，表面が平坦な樹脂
層が上層配線上に形成されるので，半導体基板裏面の処
理工程で半導体基板表面に加わる外力を樹脂層を介して
広範囲に分散させることができる。この結果，例えば上
層配線の歪みや断線を低減することができ，製造歩留が
向上する。
層が上層配線上に形成されるので，半導体基板裏面の処
理工程で半導体基板表面に加わる外力を樹脂層を介して
広範囲に分散させることができる。この結果，例えば上
層配線の歪みや断線を低減することができ，製造歩留が
向上する。
【００３１】（第２の実施の形態）上記第１の実施の形
態では半導体基板表面に表面が平坦なポリイミドなどの
樹脂を塗布法などにより形成する構成を採用したが，樹
脂層に加わる外力が上層配線に伝達されることを完全に
排除できないため，上層配線のゆがみ，断線を完全にな
くすことはできない。本実施形態においては，半導体基
板裏面を処理する前に，半導体基板の外周部あるいはダ
イシングラインに例えばポリイミドなどの樹脂壁を形成
する。
態では半導体基板表面に表面が平坦なポリイミドなどの
樹脂を塗布法などにより形成する構成を採用したが，樹
脂層に加わる外力が上層配線に伝達されることを完全に
排除できないため，上層配線のゆがみ，断線を完全にな
くすことはできない。本実施形態においては，半導体基
板裏面を処理する前に，半導体基板の外周部あるいはダ
イシングラインに例えばポリイミドなどの樹脂壁を形成
する。
【００３２】以下，図２及び図３に基づいて，第２の実
施の形態を説明する。なお，図２は，本実施形態にかか
る半導体装置の製造方法を説明するための断面工程図で
ある。なお，図２（ｄ）までの工程は，第１の実施の形
態の図１（ｄ）までの工程と同様なので，その説明は省
略する。
施の形態を説明する。なお，図２は，本実施形態にかか
る半導体装置の製造方法を説明するための断面工程図で
ある。なお，図２（ｄ）までの工程は，第１の実施の形
態の図１（ｄ）までの工程と同様なので，その説明は省
略する。
【００３３】まず，図２（ｅ）に示すように，上層配線
上に保護膜を形成した後，本実施形態においては，半導
体基板の周囲部に（例えばダイシングラインに沿っ
て），例えば，ホトグラフィ法及びエッチング法によ
り，例えばポリイミドなどの樹脂壁２１２を形成する。
上に保護膜を形成した後，本実施形態においては，半導
体基板の周囲部に（例えばダイシングラインに沿っ
て），例えば，ホトグラフィ法及びエッチング法によ
り，例えばポリイミドなどの樹脂壁２１２を形成する。
【００３４】本実施形態においては，図３に示すよう
に，半導体基板の周囲部に（例えばダイシングラインに
沿って），例えばポリイミドなどの樹脂壁２１２が形成
されているので，従来と異なり，半導体基板裏面の処理
工程で半導体基板表面に加わる外力は，半導体基板の周
囲に形成された樹脂壁部に分散させることができる。
に，半導体基板の周囲部に（例えばダイシングラインに
沿って），例えばポリイミドなどの樹脂壁２１２が形成
されているので，従来と異なり，半導体基板裏面の処理
工程で半導体基板表面に加わる外力は，半導体基板の周
囲に形成された樹脂壁部に分散させることができる。
【００３５】その後，図２（ｆ）に示すように，半導体
基板裏面を研磨又は研削して，所望の組立厚さにした
後，例えばメタル２１４を蒸着する。
基板裏面を研磨又は研削して，所望の組立厚さにした
後，例えばメタル２１４を蒸着する。
【００３６】なお，基板表面に塗布したポリイミドなど
の樹脂壁が，その後の工程で不都合がある場合や半導体
装置の特性，信頼性に影響を与える場合には，半導体基
板裏面にメタルを蒸着した後，選択的に，樹脂壁を除去
する工程を付加することができる（図示せず）。
の樹脂壁が，その後の工程で不都合がある場合や半導体
装置の特性，信頼性に影響を与える場合には，半導体基
板裏面にメタルを蒸着した後，選択的に，樹脂壁を除去
する工程を付加することができる（図示せず）。
【００３７】本実施形態においては，半導体基板裏面の
処理工程で半導体基板表面に加わる外力を，半導体基板
の周囲に形成した樹脂壁部に分散させることができる。
この結果，例えば上層配線の歪みや断線を低減すること
ができ，製造歩留が向上する。
処理工程で半導体基板表面に加わる外力を，半導体基板
の周囲に形成した樹脂壁部に分散させることができる。
この結果，例えば上層配線の歪みや断線を低減すること
ができ，製造歩留が向上する。
【００３８】（第３の実施の形態）上記第２の実施の形
態では半導体基板の周囲部あるいはダイシングライン上
に例えばポリイミドからなる樹脂壁を形成した構成を採
用したが，かかる樹脂壁は，最も高く突出している配線
交差部と離れて形成されるため，配線交差部が接触して
外力が加わる可能性がある。このため，本実施形態で
は，上層配線が下層配線との交差部近傍にポリイミドな
どの樹脂柱を複数形成する。
態では半導体基板の周囲部あるいはダイシングライン上
に例えばポリイミドからなる樹脂壁を形成した構成を採
用したが，かかる樹脂壁は，最も高く突出している配線
交差部と離れて形成されるため，配線交差部が接触して
外力が加わる可能性がある。このため，本実施形態で
は，上層配線が下層配線との交差部近傍にポリイミドな
どの樹脂柱を複数形成する。
【００３９】以下，図４に基づいて，第３の実施の形態
を説明する。なお，図４は，本実施形態にかかる半導体
装置の製造方法を説明するための説明図である。なお，
第１の実施の形態の図１（ｄ）までの工程は同様なの
で，その説明は省略する。
を説明する。なお，図４は，本実施形態にかかる半導体
装置の製造方法を説明するための説明図である。なお，
第１の実施の形態の図１（ｄ）までの工程は同様なの
で，その説明は省略する。
【００４０】まず，図４に示すように，上層配線３０８
上に保護膜３１０を形成した後，本実施形態において
は，配線３０２，３０８の交差部で分割される各４つの
領域における公差部の近傍に，例えばホトグラフィ法及
びエッチング法により，例えばポリイミドなどの樹脂柱
３１２を形成する。このとき，突出している配線公差部
の高さよりも高い樹脂柱を形成する。
上に保護膜３１０を形成した後，本実施形態において
は，配線３０２，３０８の交差部で分割される各４つの
領域における公差部の近傍に，例えばホトグラフィ法及
びエッチング法により，例えばポリイミドなどの樹脂柱
３１２を形成する。このとき，突出している配線公差部
の高さよりも高い樹脂柱を形成する。
【００４１】本実施形態においては，半導体基板裏面の
処理工程では，外力が樹脂柱に加わるので，上層配線に
加わる外力を低減することができる。
処理工程では，外力が樹脂柱に加わるので，上層配線に
加わる外力を低減することができる。
【００４２】その後，半導体基板裏面を研磨又は研削し
て，所望の組立厚さにした後，例えばメタル３１４を蒸
着する。
て，所望の組立厚さにした後，例えばメタル３１４を蒸
着する。
【００４３】なお，基板表面に塗布したポリイミドなど
の樹脂柱が，その後の工程で不都合がある場合や半導体
装置の特性，信頼性に影響を与える場合には，半導体基
板裏面にメタルを蒸着した後，選択的に，樹脂柱を除去
する工程を付加することができる（図示せず）。
の樹脂柱が，その後の工程で不都合がある場合や半導体
装置の特性，信頼性に影響を与える場合には，半導体基
板裏面にメタルを蒸着した後，選択的に，樹脂柱を除去
する工程を付加することができる（図示せず）。
【００４４】本実施形態においては，半導体基板裏面の
処理工程で半導体基板表面に加わる外力は樹脂柱に分散
される，上層配線に加わる外力を低減することができ
る。この結果，例えば上層配線の歪みや断線を低減する
ことができ，製造歩留が向上する。
処理工程で半導体基板表面に加わる外力は樹脂柱に分散
される，上層配線に加わる外力を低減することができ
る。この結果，例えば上層配線の歪みや断線を低減する
ことができ，製造歩留が向上する。
【００４５】（第４の実施の形態）上記第３の実施の形
態では上層配線と下層配線の交差部近傍にポリイミドな
どの樹脂柱を形成したが，樹脂柱を形成する工程が新た
に必要となる。本実施形態においては，上層配線と下層
配線との交差部近傍に従来と同一の製造工程で突起部を
形成する。
態では上層配線と下層配線の交差部近傍にポリイミドな
どの樹脂柱を形成したが，樹脂柱を形成する工程が新た
に必要となる。本実施形態においては，上層配線と下層
配線との交差部近傍に従来と同一の製造工程で突起部を
形成する。
【００４６】以下，図５に基づいて，第４の実施の形態
を説明する。なお，図５は，本実施形態にかかる半導体
装置の製造方法を説明するための説明図である。
を説明する。なお，図５は，本実施形態にかかる半導体
装置の製造方法を説明するための説明図である。
【００４７】まず，所定回路が形成された半導体基板４
００上の所定領域に，例えば蒸着法あるいは塗布法など
により下層配線４０２ａを形成する。なお，このとき，
突起部の形成領域にもダミーの下層配線４０２ｂを形成
する。これは，例えば通常の下層配線領域のほか，突起
部形成領域にも下層配線が形成可能なマスキングパター
ンを使用して下層配線４０２を形成することにより，通
常の工程と同一工程で突起部形成領域に下層配線４０２
ｂが形成される
００上の所定領域に，例えば蒸着法あるいは塗布法など
により下層配線４０２ａを形成する。なお，このとき，
突起部の形成領域にもダミーの下層配線４０２ｂを形成
する。これは，例えば通常の下層配線領域のほか，突起
部形成領域にも下層配線が形成可能なマスキングパター
ンを使用して下層配線４０２を形成することにより，通
常の工程と同一工程で突起部形成領域に下層配線４０２
ｂが形成される
【００４８】次いで，下層配線領域及び突起部形成領域
に形成された下層配線４０２上に絶縁膜４０４を形成し
た後，ホトリソグラフィ法及びエッチング法により，下
層配線領域の下層配線４０２ａ上の絶縁膜４０４上であ
って上層配線とのコンタクト領域にコンタクトホールを
形成する。
に形成された下層配線４０２上に絶縁膜４０４を形成し
た後，ホトリソグラフィ法及びエッチング法により，下
層配線領域の下層配線４０２ａ上の絶縁膜４０４上であ
って上層配線とのコンタクト領域にコンタクトホールを
形成する。
【００４９】さらに，例えば蒸着法あるいは塗布法など
により，上層配線形成領域及び突起部形成領域の絶縁膜
４０４上に，コンタクトホール内に上層配線４０８を形
成する。本実施形態においては，従来と異なり，上層配
線領域に上層配線４０２ａを形成すると共に，突起部形
成領域にもダミーの上層配線４０８ｂを形成する。これ
は，例えば通常の上層配線領域のほか，突起部形成領域
にも上層層配線が形成可能なマスキングパターンを使用
して上層配線４０８を形成することにより，通常の工程
と同一工程で突起部形成領域に上層配線４０８が形成さ
れる。なお，コンタクトホール内に上層配線４０８を形
成することにより，上層配線４０８は下層配線４０２と
電気的に接続される。
により，上層配線形成領域及び突起部形成領域の絶縁膜
４０４上に，コンタクトホール内に上層配線４０８を形
成する。本実施形態においては，従来と異なり，上層配
線領域に上層配線４０２ａを形成すると共に，突起部形
成領域にもダミーの上層配線４０８ｂを形成する。これ
は，例えば通常の上層配線領域のほか，突起部形成領域
にも上層層配線が形成可能なマスキングパターンを使用
して上層配線４０８を形成することにより，通常の工程
と同一工程で突起部形成領域に上層配線４０８が形成さ
れる。なお，コンタクトホール内に上層配線４０８を形
成することにより，上層配線４０８は下層配線４０２と
電気的に接続される。
【００５０】次いで，上層配線４０８が形成された半導
体基板の全面に保護膜４１０を形成する。
体基板の全面に保護膜４１０を形成する。
【００５１】このように，本実施形態においては，上層
配線４０８と下層配線４０２の交差部４１２近傍に下層
配線４０２ｂ，絶縁膜４０４，上層配線４０８ｂが積層
された柱状ダミーパターン（突起部）４１４が形成され
る。このことにより，半導体基板裏面の処理の際に加わ
る外力を柱状ダミーパターン（突起部）４１４に分散さ
せることができる。
配線４０８と下層配線４０２の交差部４１２近傍に下層
配線４０２ｂ，絶縁膜４０４，上層配線４０８ｂが積層
された柱状ダミーパターン（突起部）４１４が形成され
る。このことにより，半導体基板裏面の処理の際に加わ
る外力を柱状ダミーパターン（突起部）４１４に分散さ
せることができる。
【００５２】その後，半導体基板裏面を研磨又は研削し
て，所望の組立厚さにした後，例えばメタルを蒸着する
（図示せず）。
て，所望の組立厚さにした後，例えばメタルを蒸着する
（図示せず）。
【００５３】本実施形態では，新たな樹脂形成工程を設
けることなく，上層配線と下層配線の交差部分近傍に下
層配線，絶縁膜，上層配線が積層された柱状ダミーパタ
ーン（突起部）が形成されるので，半導体基板裏面の処
理の際に加わる外力を柱状ダミーパターン（突起部）に
分散させることができる。この結果，実際の回路として
使用される上層配線の歪みや断線を低減することがで
き，製造歩留が向上する。
けることなく，上層配線と下層配線の交差部分近傍に下
層配線，絶縁膜，上層配線が積層された柱状ダミーパタ
ーン（突起部）が形成されるので，半導体基板裏面の処
理の際に加わる外力を柱状ダミーパターン（突起部）に
分散させることができる。この結果，実際の回路として
使用される上層配線の歪みや断線を低減することがで
き，製造歩留が向上する。
【００５４】（第５の実施の形態）上記第４の実施の形
態では上層配線と下層配線との交差部近傍にメタル及び
絶縁膜を積層した柱状ダミーパターン（突起部）を形成
する構成を採用したが，上層配線と下層配線との交差部
と略同一の高さの柱状ダミーパターンしか形成できな
い。このため，交差部にも少なからず外力が加わること
になる。特にエアーブリッジ構造を採用する場合には，
交差部の高さがダミーパターン柱の高さよりも高くなる
という問題がある。本実施形態においては，上層配線と
下層配線との交差部近傍以外の基板部分をあらかじめエ
ッチングにより除去する構成を採用する。
態では上層配線と下層配線との交差部近傍にメタル及び
絶縁膜を積層した柱状ダミーパターン（突起部）を形成
する構成を採用したが，上層配線と下層配線との交差部
と略同一の高さの柱状ダミーパターンしか形成できな
い。このため，交差部にも少なからず外力が加わること
になる。特にエアーブリッジ構造を採用する場合には，
交差部の高さがダミーパターン柱の高さよりも高くなる
という問題がある。本実施形態においては，上層配線と
下層配線との交差部近傍以外の基板部分をあらかじめエ
ッチングにより除去する構成を採用する。
【００５５】以下，図６に基づいて，第５の実施の形態
を説明する。なお，図６は，本実施形態にかかる半導体
装置の製造方法を説明するための断面図である。
を説明する。なお，図６は，本実施形態にかかる半導体
装置の製造方法を説明するための断面図である。
【００５６】半導体基板５００について，上層配線５０
８と下層配線５０２の交差部５１２近傍の突起部形成領
域５１４以外の領域を，例えばフォトリソグラフィ法及
びエッチング法により予め除去する。このことにより，
半導体基板５００の突起部形成領域５１４は，他の領域
よりも高くなるように形成される。次いで，上記第４の
実施の形態と同様の工程で，下層配線５０２，絶縁層５
０４，上層配線５０８，保護膜５１０を順次形成する。
８と下層配線５０２の交差部５１２近傍の突起部形成領
域５１４以外の領域を，例えばフォトリソグラフィ法及
びエッチング法により予め除去する。このことにより，
半導体基板５００の突起部形成領域５１４は，他の領域
よりも高くなるように形成される。次いで，上記第４の
実施の形態と同様の工程で，下層配線５０２，絶縁層５
０４，上層配線５０８，保護膜５１０を順次形成する。
【００５７】その後，半導体基板５００の裏面を研磨又
は研削して，所望の組立厚さにした後，例えばメタルを
蒸着する（図示せず）。
は研削して，所望の組立厚さにした後，例えばメタルを
蒸着する（図示せず）。
【００５８】本実施形態では，新たな樹脂形成工程を設
けることなく，上層配線５０８と下層配線５０２の交差
部５１２近傍に下層配線５０２ｂ，絶縁膜５０４，上層
配線５０８ｂが積層された柱状ダミーパターン（突起
部）５１４が，交差部５１２よりも高くなるように形成
されるので，半導体基板裏面の処理の際に加わる外力を
柱状ダミーパターン（突起部）５１４に分散させること
ができる。この結果，実際の回路として使用される上層
配線の歪みや断線を低減することができ，さらに製造歩
留が向上する。
けることなく，上層配線５０８と下層配線５０２の交差
部５１２近傍に下層配線５０２ｂ，絶縁膜５０４，上層
配線５０８ｂが積層された柱状ダミーパターン（突起
部）５１４が，交差部５１２よりも高くなるように形成
されるので，半導体基板裏面の処理の際に加わる外力を
柱状ダミーパターン（突起部）５１４に分散させること
ができる。この結果，実際の回路として使用される上層
配線の歪みや断線を低減することができ，さらに製造歩
留が向上する。
【００５９】（第６の実施の形態）上記実施形態では上
層配線に加わる外力を上層配線よりも突出したパターン
に分散する構成を採用したが，本実施形態では，下層配
線を半導体基板に形成した溝部に埋め込んで，突出部を
設けずに外力を分散させる構成を採用する。
層配線に加わる外力を上層配線よりも突出したパターン
に分散する構成を採用したが，本実施形態では，下層配
線を半導体基板に形成した溝部に埋め込んで，突出部を
設けずに外力を分散させる構成を採用する。
【００６０】以下，図７に基づいて，第６の実施の形態
を説明する。なお，図７は，本実施形態にかかる半導体
装置の製造方法を説明するための断面工程図である。
を説明する。なお，図７は，本実施形態にかかる半導体
装置の製造方法を説明するための断面工程図である。
【００６１】まず，図７（ａ）に示すように，所定回路
が形成された半導体基板６００上の下層配線形成領域を
例えばフォトリソグラフィ法及びエッチング法により除
去して溝部６０２を形成する。次いで，溝部６０２が形
成された半導体基板６００上に絶縁膜６０４を形成し，
さらに，例えば蒸着法あるいはメッキ方法などにより下
層配線６０６を形成する。このとき，半導体基板６００
の溝部６０２にも，下層配線６０６が形成される。
が形成された半導体基板６００上の下層配線形成領域を
例えばフォトリソグラフィ法及びエッチング法により除
去して溝部６０２を形成する。次いで，溝部６０２が形
成された半導体基板６００上に絶縁膜６０４を形成し，
さらに，例えば蒸着法あるいはメッキ方法などにより下
層配線６０６を形成する。このとき，半導体基板６００
の溝部６０２にも，下層配線６０６が形成される。
【００６２】その後，図７（ｂ）に示すように，例えば
塗布法によりレジスト膜６０８を形成する。さらに，図
７（ｃ）に示すように，例えば蒸着法あるいはメッキ方
法などにより上層配線６１０を形成した後，さらに保護
膜６１２を形成する
塗布法によりレジスト膜６０８を形成する。さらに，図
７（ｃ）に示すように，例えば蒸着法あるいはメッキ方
法などにより上層配線６１０を形成した後，さらに保護
膜６１２を形成する
【００６３】その後，半導体基板裏面を研磨又は研削し
て，所望の組立厚さにした後，例えばメタルを蒸着する
（図示せず）。
て，所望の組立厚さにした後，例えばメタルを蒸着する
（図示せず）。
【００６４】上層配線が平坦に形成されているので，半
導体基板裏面の処理工程で半導体基板表面に加わる外力
が上層配線全体に分散させることができる。この結果，
上層配線の歪みや断線を低減することができ，さらに製
造歩留が向上する。
導体基板裏面の処理工程で半導体基板表面に加わる外力
が上層配線全体に分散させることができる。この結果，
上層配線の歪みや断線を低減することができ，さらに製
造歩留が向上する。
【００６５】（第７の実施の形態）上記第６の実施の形
態では上層配線が平坦となるように構成したが，例えば
エアーブリッジ構造などのように，上層配線と下層配線
との交差部で空隙が形成されている場合には，交差部が
外力により変形しやすいという問題がある。本実施形態
では，交差部のレジストを薄くした後上層配線を形成す
る構成を採用する。
態では上層配線が平坦となるように構成したが，例えば
エアーブリッジ構造などのように，上層配線と下層配線
との交差部で空隙が形成されている場合には，交差部が
外力により変形しやすいという問題がある。本実施形態
では，交差部のレジストを薄くした後上層配線を形成す
る構成を採用する。
【００６６】以下，図８に基づいて，第７の実施の形態
を説明する。なお，図８は，本実施形態にかかる半導体
装置の製造方法を説明するための断面工程図である。
を説明する。なお，図８は，本実施形態にかかる半導体
装置の製造方法を説明するための断面工程図である。
【００６７】まず，図８（ａ）に示すように，所定回路
が形成された半導体基板７００上の下層配線形成領域
を，例えばフォトリソグラフィ法及びエッチング法によ
り除去して溝部７０２を形成する。次いで，溝部７０２
が形成された半導体基板７００上に絶縁膜７０４を形成
し，さらに，例えば蒸着法あるいはメッキ方法などによ
り下層配線７０６を形成する。このとき，半導体基板７
００の溝部７０２にも，下層配線７０６が形成される。
が形成された半導体基板７００上の下層配線形成領域
を，例えばフォトリソグラフィ法及びエッチング法によ
り除去して溝部７０２を形成する。次いで，溝部７０２
が形成された半導体基板７００上に絶縁膜７０４を形成
し，さらに，例えば蒸着法あるいはメッキ方法などによ
り下層配線７０６を形成する。このとき，半導体基板７
００の溝部７０２にも，下層配線７０６が形成される。
【００６８】その後，図８（ｂ）に示すように，例えば
塗布法によりレジスト膜７０８を形成する。さらに，図
８（ｃ）に示すように，第６の実施の形態と異なり，例
えばアッシング法などによりレジスト膜７０８の表面を
除去して薄くなるように形成する。
塗布法によりレジスト膜７０８を形成する。さらに，図
８（ｃ）に示すように，第６の実施の形態と異なり，例
えばアッシング法などによりレジスト膜７０８の表面を
除去して薄くなるように形成する。
【００６９】次いで，図８（ｄ）に示すように，例えば
蒸着法あるいはメッキ方法などにより上層配線７１０を
形成する。このとき，レジスト膜７０８は薄く形成され
ているので，上層配線７１０は，交差部（溝部）７０２
で窪むように形成される。その後，図８（ｅ）に示すよ
うに，保護膜７１２を形成する。
蒸着法あるいはメッキ方法などにより上層配線７１０を
形成する。このとき，レジスト膜７０８は薄く形成され
ているので，上層配線７１０は，交差部（溝部）７０２
で窪むように形成される。その後，図８（ｅ）に示すよ
うに，保護膜７１２を形成する。
【００７０】その後，半導体基板裏面を研磨又は研削し
て，所望の組立厚さにした後，例えばメタルを蒸着する
（図示せず）。
て，所望の組立厚さにした後，例えばメタルを蒸着する
（図示せず）。
【００７１】本実施形態では，下層配線との交差部で，
上層配線が凹状に形成されるので，半導体基板裏面の処
理工程で上層配線と下層配線の交差部に外力が加わるこ
とがない。この結果，例えば上層配線の歪みや断線を低
減することができ，製造歩留が向上する。
上層配線が凹状に形成されるので，半導体基板裏面の処
理工程で上層配線と下層配線の交差部に外力が加わるこ
とがない。この結果，例えば上層配線の歪みや断線を低
減することができ，製造歩留が向上する。
【００７２】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
【００７３】例えば，上記第１及び第２の実施形態にお
いては，多層配線を採用した構成を例を挙げて説明した
が，単層配線であっても実施することができる。
いては，多層配線を採用した構成を例を挙げて説明した
が，単層配線であっても実施することができる。
【００７４】また，上記実施形態においては，２層から
なる多層配線を採用した構成を例を挙げて説明したが，
３層以上の配線であっても実施することができる。
なる多層配線を採用した構成を例を挙げて説明したが，
３層以上の配線であっても実施することができる。
【００７５】
【発明の効果】半導体基板裏面の処理工程で半導体基板
表面に加わる外力を，上層配線以外のの領域に分散させ
ることができるので，例えば上層配線の歪みや断線を低
減することができ，製造歩留が向上する。
表面に加わる外力を，上層配線以外のの領域に分散させ
ることができるので，例えば上層配線の歪みや断線を低
減することができ，製造歩留が向上する。
【図１】第１の実施の形態にかかる半導体装置の製造方
法を説明するための断面工程図である。
法を説明するための断面工程図である。
【図２】第２の実施の形態にかかる半導体装置の製造方
法を説明するための断面工程図である。
法を説明するための断面工程図である。
【図３】第２の実施の形態にかかる半導体装置の製造方
法を説明するための上面図である。
法を説明するための上面図である。
【図４】第３の実施の形態にかかる半導体装置の製造方
法を説明するための説明図である。
法を説明するための説明図である。
【図５】第４の実施の形態にかかる半導体装置の製造方
法を説明するための説明図である。
法を説明するための説明図である。
【図６】第５の実施の形態にかかる半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図７】第６の実施の形態にかかる半導体装置の製造方
法を説明するための断面工程図である。
法を説明するための断面工程図である。
【図８】第７の実施の形態にかかる半導体装置の製造方
法を説明するための断面工程図である。
法を説明するための断面工程図である。
【図９】従来における半導体装置の製造方法を説明する
ための断面工程図である。
ための断面工程図である。
【図１０】従来における半導体装置のエアブリッジ構造
を説明するための断面図である。
を説明するための断面図である。
１００ 半導体基板 １０２ 下層配線 １０４ 絶縁膜 １０６ コンタクトホール １０８ 上層配線 １１０ 保護膜 １１２ 樹脂層（ポリイミド層） １１４ メタル ２１２ 樹脂壁 ３１２ 樹脂柱（ポリイミド柱）
Claims (9)
- 【請求項１】 所定回路が形成された半導体基板表面上
に配線を形成する工程と，前記配線上に，その表面が略
平坦な樹脂層を形成する工程と，前記樹脂層を形成した
後，前記半導体基板裏面を加工する工程と，を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 所定回路が形成された半導体基板表面上
に配線を形成する工程と，少なくとも前記配線よりも高
く，かつ，略均一高さの樹脂壁を，前記半導体基板表面
の周囲部に形成する工程と，前記樹脂壁を形成した後，
半導体基板裏面を加工する工程と，を有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 前記樹脂壁は，前記半導体基板の切断線
に沿って形成される，ことを特徴とする請求項２に記載
の半導体装置の製造方法。 - 【請求項４】 所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とを形成する工
程と，前記下層配線と前記上層配線を形成した後，前記
配線の交差により区分けされる各領域の前記各交差部近
傍に，前記交差部の高さよりも高く，かつ，略均一高さ
の樹脂柱を形成する工程と，前記樹脂柱を形成した後，
半導体基板裏面を加工する工程と，を有することを特徴
とする半導体装置の製造方法。 - 【請求項５】 前記樹脂は，ポリイミド樹脂である，こ
とを特徴とする請求項１，２，３あるいは４項のうちい
ずれか１項に記載の半導体装置の製造方法。 - 【請求項６】 所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記配線交差部で区分
けされた各領域の前記各交差部近傍には，前記下層配線
と前記上層配線との交差部の形成工程と同一工程によ
り，前記交差部と同一構造の突起部が形成される，こと
を特徴とする半導体装置の製造方法。 - 【請求項７】 前記半導体装置の製造方法は，さらに，
前記半導体基板を，前記突起部形成領域が他の領域より
も高い領域となるように予め処理する工程を有してお
り，前記突起部は，前記配線交差部よりも高い形状に形
成される，ことを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項８】 所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記半導体基板表面の
前記下層配線形成領域に，所定深さの略凹部溝を形成す
る工程と，前記略凹部溝内を含む下層配線形成領域に前
記下層配線を形成する工程と，前記配線交差部で前記下
層配線上を通過するように，略平坦な上層配線を前記半
導体基板表面上に形成する工程と，前記半導体基板裏面
を加工する工程と，を有することを特徴とする半導体装
置の製造方法。 - 【請求項９】 所定回路が形成された半導体基板表面上
に，相互に交差する下層配線と上層配線とが形成される
半導体装置の製造方法であって，前記半導体基板表面の
前記下層配線形成領域に，所定深さの略凹部溝を形成す
る工程と，前記略凹部溝内を含む下層配線形成領域に前
記下層配線を形成する工程と，前記配線交差部では前記
略凹部溝内に窪む形状を有するように，略平坦な上層配
線を前記半導体基板表面上に形成する工程と，前記半導
体基板裏面を加工する工程と，を有することを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000397815A JP2002198373A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置の製造方法 |
| US09/866,815 US6524933B2 (en) | 2000-12-27 | 2001-05-30 | Methods of manufacturing semiconductor devices that protect interconnect wirings during processing of back substrate surface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000397815A JP2002198373A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198373A true JP2002198373A (ja) | 2002-07-12 |
Family
ID=18862891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000397815A Pending JP2002198373A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6524933B2 (ja) |
| JP (1) | JP2002198373A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998653B2 (en) * | 2002-05-29 | 2006-02-14 | Renesas Technology Corp. | Semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232625A (ja) * | 1985-04-09 | 1986-10-16 | Nec Corp | 半導体装置の製造方法 |
| DE19543540C1 (de) * | 1995-11-22 | 1996-11-21 | Siemens Ag | Vertikal integriertes Halbleiterbauelement mit zwei miteinander verbundenen Substraten und Herstellungsverfahren dafür |
| US6057224A (en) * | 1996-03-29 | 2000-05-02 | Vlsi Technology, Inc. | Methods for making semiconductor devices having air dielectric interconnect structures |
| US5656552A (en) * | 1996-06-24 | 1997-08-12 | Hudak; John James | Method of making a thin conformal high-yielding multi-chip module |
| EP0886306A1 (en) * | 1997-06-16 | 1998-12-23 | IMEC vzw | Low temperature adhesion bonding method for composite substrates |
| US6025226A (en) * | 1998-01-15 | 2000-02-15 | International Business Machines Corporation | Method of forming a capacitor and a capacitor formed using the method |
| US6017822A (en) * | 1998-09-16 | 2000-01-25 | The United States Of America As Represented By The National Security Agency | Method of thinning semiconductor wafer of smaller diameter than thinning equipment was designed for |
| US6319818B1 (en) * | 1999-01-04 | 2001-11-20 | International Business Machines Corporation | Pattern factor checkerboard for planarization |
| US6263566B1 (en) * | 1999-05-03 | 2001-07-24 | Micron Technology, Inc. | Flexible semiconductor interconnect fabricated by backslide thinning |
| US6180527B1 (en) * | 1999-08-09 | 2001-01-30 | Micron Technology, Inc. | Method and apparatus for thinning article, and article |
-
2000
- 2000-12-27 JP JP2000397815A patent/JP2002198373A/ja active Pending
-
2001
- 2001-05-30 US US09/866,815 patent/US6524933B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6524933B2 (en) | 2003-02-25 |
| US20020081831A1 (en) | 2002-06-27 |
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