JP2002184972A - ＧａＮ系高移動度トランジスタ - Google Patents
ＧａＮ系高移動度トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】
【課題】 ２次元電子ガス層が形成されるｉ型ＧａＮ層
が高い電気抵抗率を有し、ゲートバイアス電圧が０Ｖの
ときでもピンチオフ状態を実現することができるＧａＮ
系高移動度トランジスタを提供する。 【解決手段】 半絶縁性基板１の上に形成されたＧａＮ
バッファ層２の上に、電気抵抗率が１×１０6Ω／cm2以
上であるｉ型ＧａＮ層３と、ｉ型ＧａＮ層３との間にア
ンダーカット部４ａが形成された状態で当該ｉ型ＧａＮ
層とヘテロ接合して配置されているｉ型ＡｌＧａＮ層４
と、ｉ型ＡｌＧａＮ層４の側部およびアンダーカット部
４ａを埋設して配置されているｎ型ＧａＮ層５とから成
る層構造が形成され、ｉ型ＡｌＧａＮ層４の上にはゲー
ト電極Ｇ、ｎ型ＧａＮ層５，５の上にはソース電極Ｓと
ドレイン電極Ｄがそれぞれ形成されているＧａＮ系高移
動度トランジスタ。
が高い電気抵抗率を有し、ゲートバイアス電圧が０Ｖの
ときでもピンチオフ状態を実現することができるＧａＮ
系高移動度トランジスタを提供する。 【解決手段】 半絶縁性基板１の上に形成されたＧａＮ
バッファ層２の上に、電気抵抗率が１×１０6Ω／cm2以
上であるｉ型ＧａＮ層３と、ｉ型ＧａＮ層３との間にア
ンダーカット部４ａが形成された状態で当該ｉ型ＧａＮ
層とヘテロ接合して配置されているｉ型ＡｌＧａＮ層４
と、ｉ型ＡｌＧａＮ層４の側部およびアンダーカット部
４ａを埋設して配置されているｎ型ＧａＮ層５とから成
る層構造が形成され、ｉ型ＡｌＧａＮ層４の上にはゲー
ト電極Ｇ、ｎ型ＧａＮ層５，５の上にはソース電極Ｓと
ドレイン電極Ｄがそれぞれ形成されているＧａＮ系高移
動度トランジスタ。
Description
【０００１】
【発明の属する技術分野】本発明はＧａＮ系化合物半導
体で製作された高移動度トランジスタに関し、更に詳し
くは、チャネルが形成されるｉ型ＧａＮ層を高純度化し
て高電気抵抗率にすることにより、ゲートバイアス電圧
を０Ｖにしたときにピンチオフ状態を実現することがで
きるＧａＮ系高移動度トランジスタに関する。
体で製作された高移動度トランジスタに関し、更に詳し
くは、チャネルが形成されるｉ型ＧａＮ層を高純度化し
て高電気抵抗率にすることにより、ゲートバイアス電圧
を０Ｖにしたときにピンチオフ状態を実現することがで
きるＧａＮ系高移動度トランジスタに関する。
【０００２】
【従来の技術】高移動度トランジスタ（ＨＥＭＴ）は例
えば高出力マイクロ波素子として期待されていて、現在
では主としてＧａＡｓ系化合物半導体を用いて製造され
ている。しかしながら、ＧａＡｓ系化合物半導体のＨＥ
ＭＴは、ヘテロ接合界面の絶縁破壊電界値がそれほど高
くないので、ゲート電極に高電圧を印加して高速動作を
実現させるという点では難がある。
えば高出力マイクロ波素子として期待されていて、現在
では主としてＧａＡｓ系化合物半導体を用いて製造され
ている。しかしながら、ＧａＡｓ系化合物半導体のＨＥ
ＭＴは、ヘテロ接合界面の絶縁破壊電界値がそれほど高
くないので、ゲート電極に高電圧を印加して高速動作を
実現させるという点では難がある。
【０００３】このようなことから、最近では、ＧａＡｓ
系化合物半導体に比べてヘテロ接合界面におけるヘテロ
障壁が高く（約２.６倍ほど高い）、絶縁破壊電界値も
大きく（約１桁大きい）、また耐熱性にも優れているＧ
ａＮ系化合物半導体を用いたＨＥＭＴが注目され、その
試作研究が進められている。例えば、次のようなＧａＮ
系ＨＥＭＴがＭＯＣＶＤ法で製作されている。
系化合物半導体に比べてヘテロ接合界面におけるヘテロ
障壁が高く（約２.６倍ほど高い）、絶縁破壊電界値も
大きく（約１桁大きい）、また耐熱性にも優れているＧ
ａＮ系化合物半導体を用いたＨＥＭＴが注目され、その
試作研究が進められている。例えば、次のようなＧａＮ
系ＨＥＭＴがＭＯＣＶＤ法で製作されている。
【０００４】すなわちまず、半絶縁性のサファイア基板
の上に、ＧａＮバッファ層が成膜される。ついで、Ｇａ
源としてトリメチルガリウム、Ｎ源としてアンモニアを
用いて前記ＧａＮバッファ層の上にノンドープ（ｉ型）
ＧａＮ層が成膜され、更にトリメチルアルミニウムをＡ
ｌ源、Ｓｉをｎ型不純物として用いることにより前記ｉ
型ＧａＮ層の上にｎ型ＡｌＧａＮ層が成膜される。そし
て、このｎ型ＡｌＧａＮ層の上にＳｉＯ2をプラズマＣ
ＶＤ法で堆積させたのち、常法のフォトリソグラフィー
とエッチングを行い、更に所定材料を蒸着して所定の箇
所にゲート電極、ソース電極、およびドレイン電極が形
成される。
の上に、ＧａＮバッファ層が成膜される。ついで、Ｇａ
源としてトリメチルガリウム、Ｎ源としてアンモニアを
用いて前記ＧａＮバッファ層の上にノンドープ（ｉ型）
ＧａＮ層が成膜され、更にトリメチルアルミニウムをＡ
ｌ源、Ｓｉをｎ型不純物として用いることにより前記ｉ
型ＧａＮ層の上にｎ型ＡｌＧａＮ層が成膜される。そし
て、このｎ型ＡｌＧａＮ層の上にＳｉＯ2をプラズマＣ
ＶＤ法で堆積させたのち、常法のフォトリソグラフィー
とエッチングを行い、更に所定材料を蒸着して所定の箇
所にゲート電極、ソース電極、およびドレイン電極が形
成される。
【０００５】上記した層構造において、ゲート電極が形
成されているｎ型ＡｌＧａＮ層の箇所はその下に配置さ
れているｉ型ＧａＮ層への電子の供給源として機能す
る。そして、供給された電子により、ｉ型ＧａＮ層とｎ
型ＡｌＧａＮ層のヘテロ接合界面、具体的にはｉ型Ｇａ
Ｎ層の最上層部には２次元電子ガス層が形成され、ここ
を電子が高速移動してＨＥＭＴ動作が実現される。この
とき、電子の高速移動を実現するためには、このｉ型Ｇ
ａＮ層には極力不純物や格子欠陥の存在していないこと
が必要とされる。
成されているｎ型ＡｌＧａＮ層の箇所はその下に配置さ
れているｉ型ＧａＮ層への電子の供給源として機能す
る。そして、供給された電子により、ｉ型ＧａＮ層とｎ
型ＡｌＧａＮ層のヘテロ接合界面、具体的にはｉ型Ｇａ
Ｎ層の最上層部には２次元電子ガス層が形成され、ここ
を電子が高速移動してＨＥＭＴ動作が実現される。この
とき、電子の高速移動を実現するためには、このｉ型Ｇ
ａＮ層には極力不純物や格子欠陥の存在していないこと
が必要とされる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た層構造のＨＥＭＴの場合、例えばＭＯＣＶＤ法で成膜
したｉ型ＧａＮ層には、通常、多量の格子欠陥、とりわ
け窒素原子の未結合に基づく多量の格子欠陥が存在して
いる。そして、この格子欠陥はｎ型不純物として残存
し、これがドナー不純物（以下、残留ｎ型不純物とい
う）として作用するので、成膜されたＧａＮ層は高抵抗
にならず、ｎ型半導体層としての性質を示すことにな
る。具体的には、濃度が１×１０16cm-3程度のｎ型不純
物がドーピングされた状態と同じような状態になり、電
気抵抗率は５００Ω／cm2程度になってしまう。
た層構造のＨＥＭＴの場合、例えばＭＯＣＶＤ法で成膜
したｉ型ＧａＮ層には、通常、多量の格子欠陥、とりわ
け窒素原子の未結合に基づく多量の格子欠陥が存在して
いる。そして、この格子欠陥はｎ型不純物として残存
し、これがドナー不純物（以下、残留ｎ型不純物とい
う）として作用するので、成膜されたＧａＮ層は高抵抗
にならず、ｎ型半導体層としての性質を示すことにな
る。具体的には、濃度が１×１０16cm-3程度のｎ型不純
物がドーピングされた状態と同じような状態になり、電
気抵抗率は５００Ω／cm2程度になってしまう。
【０００７】このような状態は、ｉ型ＧａＮ層の電気抵
抗率を低下せしめることになるため、ゲートバイアス電
圧を０Ｖにしてもピンチオフ状態を実現できないという
結果を招く。このように、従来のＧａＮ系ＨＥＭＴにお
いては、成膜時の上記した問題に基づきｉ型ＧａＮ層に
はｎ型不純物がドープされた状態になるため、当該ｉ型
ＧａＮ層を高抵抗化することができず、そのため電子の
高速移動度は充分に大きいとはいえず、またゲートバイ
アス電圧を０Ｖにしてもピンチオフ状態を実現できない
という問題があった。
抗率を低下せしめることになるため、ゲートバイアス電
圧を０Ｖにしてもピンチオフ状態を実現できないという
結果を招く。このように、従来のＧａＮ系ＨＥＭＴにお
いては、成膜時の上記した問題に基づきｉ型ＧａＮ層に
はｎ型不純物がドープされた状態になるため、当該ｉ型
ＧａＮ層を高抵抗化することができず、そのため電子の
高速移動度は充分に大きいとはいえず、またゲートバイ
アス電圧を０Ｖにしてもピンチオフ状態を実現できない
という問題があった。
【０００８】本発明はＧａＮ系ＨＥＭＴにおける上記し
た問題を解決し、上記した残存ｎ型不純物の影響を消去
することにより、ｉ型ＧａＮ層の電気抵抗率を極めて大
きくして電子の高速移動を可能にすると同時に、ゲート
バイアス電圧を０Ｖにしてもピンチオフ状態を実現する
ことができる新規なＧａＮ系高移動度トランジスタの提
供を目的とする。
た問題を解決し、上記した残存ｎ型不純物の影響を消去
することにより、ｉ型ＧａＮ層の電気抵抗率を極めて大
きくして電子の高速移動を可能にすると同時に、ゲート
バイアス電圧を０Ｖにしてもピンチオフ状態を実現する
ことができる新規なＧａＮ系高移動度トランジスタの提
供を目的とする。
【０００９】
【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、半絶縁性基板の上に形成さ
れたバッファ層の上に、電気抵抗率が１×１０6Ω／cm2
以上であるｉ型ＧａＮ層と、前記ｉ型ＧａＮ層との間に
アンダーカット部が形成された状態で当該ｉ型ＧａＮ層
とヘテロ接合して配置されているｉ型ＡｌＧａＮ層と、
前記ｉ型ＡｌＧａＮ層の側部および前記アンダーカット
部を埋設して配置されているｎ型ＧａＮ層とから成る層
構造が形成され、前記ｉ型ＡｌＧａＮ層の上にはゲート
電極、前記ｎ型ＧａＮ層の上にはソース電極とドレイン
電極がそれぞれ形成されていることを特徴とするＧａＮ
系高移動度トランジスタが提供される。その場合、前記
ｉ型ＧａＮ層は、その成膜時にｐ型不純物をドーピング
して、前記した残留ｎ型不純物を補償して成膜すること
が好ましい。。
ために、本発明においては、半絶縁性基板の上に形成さ
れたバッファ層の上に、電気抵抗率が１×１０6Ω／cm2
以上であるｉ型ＧａＮ層と、前記ｉ型ＧａＮ層との間に
アンダーカット部が形成された状態で当該ｉ型ＧａＮ層
とヘテロ接合して配置されているｉ型ＡｌＧａＮ層と、
前記ｉ型ＡｌＧａＮ層の側部および前記アンダーカット
部を埋設して配置されているｎ型ＧａＮ層とから成る層
構造が形成され、前記ｉ型ＡｌＧａＮ層の上にはゲート
電極、前記ｎ型ＧａＮ層の上にはソース電極とドレイン
電極がそれぞれ形成されていることを特徴とするＧａＮ
系高移動度トランジスタが提供される。その場合、前記
ｉ型ＧａＮ層は、その成膜時にｐ型不純物をドーピング
して、前記した残留ｎ型不純物を補償して成膜すること
が好ましい。。
【００１０】
【発明の実施の形態】以下、本発明のＨＥＭＴにつき、
その基本構造を図１に基づいて説明する。本発明のＨＥ
ＭＴの１例を図１に示す。このＨＥＭＴの層構造は、Ｍ
ＯＣＶＤ法やＭＢＥ法などのエピタキシャル結晶成長法
とフォトリソグラフィーとを組み合わせて形成される
が、まず、半絶縁性基板１の上にバッファ層２が成膜さ
れ、そして、このバッファ層２の上に、後述するｉ型Ｇ
ａＮ層３が成膜される。
その基本構造を図１に基づいて説明する。本発明のＨＥ
ＭＴの１例を図１に示す。このＨＥＭＴの層構造は、Ｍ
ＯＣＶＤ法やＭＢＥ法などのエピタキシャル結晶成長法
とフォトリソグラフィーとを組み合わせて形成される
が、まず、半絶縁性基板１の上にバッファ層２が成膜さ
れ、そして、このバッファ層２の上に、後述するｉ型Ｇ
ａＮ層３が成膜される。
【００１１】このｉ型ＧａＮ層３の上にはｉ型ＡｌＧａ
Ｎ層４がヘテロ接合して配置されている。その場合、ｉ
型ＡｌＧａＮ層４の両側の下面とｉ型ＧａＮ層３の間に
はアンダーカット部４ａが形成されている。更に、ｉ型
ＧａＮ層３の上には、前記ｉ型ＡｌＧａＮ層４の両側部
とアンダーカット部４ａを埋設した状態でｎ型ＧａＮ層
５，５が形成されている。
Ｎ層４がヘテロ接合して配置されている。その場合、ｉ
型ＡｌＧａＮ層４の両側の下面とｉ型ＧａＮ層３の間に
はアンダーカット部４ａが形成されている。更に、ｉ型
ＧａＮ層３の上には、前記ｉ型ＡｌＧａＮ層４の両側部
とアンダーカット部４ａを埋設した状態でｎ型ＧａＮ層
５，５が形成されている。
【００１２】そして、ｉ型ＡｌＧａＮ層４の上には、例
えばＡｕから成るゲート電極Ｇが形成され、ｉ型ＡｌＧ
ａＮ層４の両側に位置するｎ型ＧａＮ層５，５の上に
は、例えばＡｌから成るソース電極Ｓとドレイン電極Ｄ
がそれぞれ形成されている。ここで、半絶縁性基板１と
しては、本来は、この上に順次成膜していく各半導体材
料との間で格子整合している材料であることが好ましい
のであるが、ＧａＮ系材料に関してはそのような材料は
存在しないので、例えば、サファイやＳｉ単結晶などの
半絶縁性材料から成る基板であればよい。また、バッフ
ァ層２の材料としては、通常、ＧａＮが選択される。
えばＡｕから成るゲート電極Ｇが形成され、ｉ型ＡｌＧ
ａＮ層４の両側に位置するｎ型ＧａＮ層５，５の上に
は、例えばＡｌから成るソース電極Ｓとドレイン電極Ｄ
がそれぞれ形成されている。ここで、半絶縁性基板１と
しては、本来は、この上に順次成膜していく各半導体材
料との間で格子整合している材料であることが好ましい
のであるが、ＧａＮ系材料に関してはそのような材料は
存在しないので、例えば、サファイやＳｉ単結晶などの
半絶縁性材料から成る基板であればよい。また、バッフ
ァ層２の材料としては、通常、ＧａＮが選択される。
【００１３】この層構造のＨＥＭＴの場合、その作動時
にｉ型ＧａＮ層３の最上層部に２次元電子ガス層が形成
されて電子の高速移動が発現する。そして、本発明のＨ
ＥＭＴにおいては、このｉ型ＧａＮ層３の電気抵抗率が
１×１０6Ω／cm2以上の値となっていて、ゲートバイア
ス電圧を０Ｖにしたときにピンチオフ状態を実現するこ
とができる。
にｉ型ＧａＮ層３の最上層部に２次元電子ガス層が形成
されて電子の高速移動が発現する。そして、本発明のＨ
ＥＭＴにおいては、このｉ型ＧａＮ層３の電気抵抗率が
１×１０6Ω／cm2以上の値となっていて、ゲートバイア
ス電圧を０Ｖにしたときにピンチオフ状態を実現するこ
とができる。
【００１４】上記したような高抵抗のｉ型ＧａＮ層３
は、次のような方法で形成することができる。すなわ
ち、ｉ型ＧａＮの成膜時に、例えばＣ，Ｍｇなどのｐ型
不純物を同時にドーピングすることにより、ｉ型ＧａＮ
の成膜時に生成する前記残留ｎ型不純物（格子欠陥）を
補償して当該ｉ型ＧａＮ層における実効的なキャリア濃
度を低減する。ｉ型ＧａＮ層における残留ｎ型不純物の
濃度は、採用する結晶成長法やその成長条件などによっ
ても異なるが、通常、５×１０16〜５×１０15cm-3であ
るので、上記ｐ型不純物のドープ量は２×１０17〜５×
１０16cm-3程度にすれば、得られるｉ型ＧａＮ層の電気
抵抗率を１×１０6Ω／cm2以上にすることができる。
は、次のような方法で形成することができる。すなわ
ち、ｉ型ＧａＮの成膜時に、例えばＣ，Ｍｇなどのｐ型
不純物を同時にドーピングすることにより、ｉ型ＧａＮ
の成膜時に生成する前記残留ｎ型不純物（格子欠陥）を
補償して当該ｉ型ＧａＮ層における実効的なキャリア濃
度を低減する。ｉ型ＧａＮ層における残留ｎ型不純物の
濃度は、採用する結晶成長法やその成長条件などによっ
ても異なるが、通常、５×１０16〜５×１０15cm-3であ
るので、上記ｐ型不純物のドープ量は２×１０17〜５×
１０16cm-3程度にすれば、得られるｉ型ＧａＮ層の電気
抵抗率を１×１０6Ω／cm2以上にすることができる。
【００１５】このｐ型不純物のｉ型ＧａＮ層３へのドー
ピングに関しては、ｉ型ＡｌＧａＮ層４との接合界面に
近接した最上層部に、残留ｎ型不純物の濃度よりも１桁
以上高い濃度となるようにドーピングすると、ｉ型Ａｌ
ＧａＮ層４から確実に電子が流れなくなるのでピンチオ
フ状態の実現にとって有効である。このＨＥＭＴは次の
ようにして製造することができる。
ピングに関しては、ｉ型ＡｌＧａＮ層４との接合界面に
近接した最上層部に、残留ｎ型不純物の濃度よりも１桁
以上高い濃度となるようにドーピングすると、ｉ型Ａｌ
ＧａＮ層４から確実に電子が流れなくなるのでピンチオ
フ状態の実現にとって有効である。このＨＥＭＴは次の
ようにして製造することができる。
【００１６】まず、図２で示したように、基板１の上
に、バッファ層２，ｉ型ＧａＮ層３、およびｉ型ＡｌＧ
ａＮ層４を順次成膜してスラブ層構造を形成する。ｉ型
ＧａＮ層３の成膜時には、例えばＣをドーピングして残
留ｎ型不純物の補償を行う。ついで、ｉ型ＡｌＧａＮ層
４の全面に例えばＳｉＯ2膜を成膜したのち、ゲート電
極を形成すべき箇所の部分６を除いて他のＳｉＯ2の膜
を除去し、ｉ型ＡｌＧａＮ層４を表出させる（図３）。
に、バッファ層２，ｉ型ＧａＮ層３、およびｉ型ＡｌＧ
ａＮ層４を順次成膜してスラブ層構造を形成する。ｉ型
ＧａＮ層３の成膜時には、例えばＣをドーピングして残
留ｎ型不純物の補償を行う。ついで、ｉ型ＡｌＧａＮ層
４の全面に例えばＳｉＯ2膜を成膜したのち、ゲート電
極を形成すべき箇所の部分６を除いて他のＳｉＯ2の膜
を除去し、ｉ型ＡｌＧａＮ層４を表出させる（図３）。
【００１７】そして、ＳｉＯ2膜６をマスクにしてプラ
ズマエッチングのようなドライエッチングを行い、表出
しているｉ型ＡｌＧａＮ層４とその下に位置するｉ型Ｇ
ａＮ層３の一部を除去する（図４）。このとき、エッチ
ング条件を調整することにより、ｉ型ＧａＮ層３とｉ型
ＡｌＧａＮ層４の間には、アンダーカット部４ａを形成
する。
ズマエッチングのようなドライエッチングを行い、表出
しているｉ型ＡｌＧａＮ層４とその下に位置するｉ型Ｇ
ａＮ層３の一部を除去する（図４）。このとき、エッチ
ング条件を調整することにより、ｉ型ＧａＮ層３とｉ型
ＡｌＧａＮ層４の間には、アンダーカット部４ａを形成
する。
【００１８】ついで、例えば選択成長法で、表出してい
るｉ型ＧａＮ層３の上に、例えばＳｉをｎ型不純物にし
てｎ型ＧａＮ層を形成すると同時に、上記したアンダー
カット部４ａをｎ型ＧａＮで埋設する（図５）。ここ
で、上記したアンダーカット部４ａは、ｉ型ＧａＮ層３
とｉ型ＡｌＧａＮ層４の接合界面に発生する２次元電子
ガス層とｎ型ＧａＮ層５との電気的な導通を良好にする
ために設けられている。
るｉ型ＧａＮ層３の上に、例えばＳｉをｎ型不純物にし
てｎ型ＧａＮ層を形成すると同時に、上記したアンダー
カット部４ａをｎ型ＧａＮで埋設する（図５）。ここ
で、上記したアンダーカット部４ａは、ｉ型ＧａＮ層３
とｉ型ＡｌＧａＮ層４の接合界面に発生する２次元電子
ガス層とｎ型ＧａＮ層５との電気的な導通を良好にする
ために設けられている。
【００１９】そして、ｉ型ＡｌＧａＮ層４の上のＳｉＯ
2膜６を除去し、全面に再びＳｉＯ2膜を形成したのち、
電極の形成を行う。すなわち、まず、フォトリソグラフ
ィーとエッチングを組み合わせて、ソース電極とドレイ
ン電極を形成すべき箇所のＳｉＯ2膜を除去し、表出し
た開口部に例えばＡｌを蒸着してソース電極Ｓとドレイ
ン電極Ｄを形成する。ついで、ＳｉＯ2膜を除去し、全
面に再びＳｉＯ2膜を形成し、そこにフォトリソグラフ
ィーとエッチングを組み合わせてゲート電極を形成すべ
き箇所のＳｉＯ2膜を除去し、表出した開口部に例えば
Ａｕを蒸着してゲート電極Ｇを形成して、図１で示した
ＨＥＭＴを得る。
2膜６を除去し、全面に再びＳｉＯ2膜を形成したのち、
電極の形成を行う。すなわち、まず、フォトリソグラフ
ィーとエッチングを組み合わせて、ソース電極とドレイ
ン電極を形成すべき箇所のＳｉＯ2膜を除去し、表出し
た開口部に例えばＡｌを蒸着してソース電極Ｓとドレイ
ン電極Ｄを形成する。ついで、ＳｉＯ2膜を除去し、全
面に再びＳｉＯ2膜を形成し、そこにフォトリソグラフ
ィーとエッチングを組み合わせてゲート電極を形成すべ
き箇所のＳｉＯ2膜を除去し、表出した開口部に例えば
Ａｕを蒸着してゲート電極Ｇを形成して、図１で示した
ＨＥＭＴを得る。
【００２０】
【実施例】成長室とパターニング室を有する超真空装置
を用いて、まず、Ｓｉ単結晶基板１の上に、Ｇａ源とし
て金属Ｇａ（５×１０-7Torr）、Ｎ源としてジメチルヒ
ドラジン（５×１０-5Torr）を用い、成長温度６４０℃
でガスソースＭＢＥを行い、厚み５０nmのＧａＮバッフ
ァ層２を成膜した。
を用いて、まず、Ｓｉ単結晶基板１の上に、Ｇａ源とし
て金属Ｇａ（５×１０-7Torr）、Ｎ源としてジメチルヒ
ドラジン（５×１０-5Torr）を用い、成長温度６４０℃
でガスソースＭＢＥを行い、厚み５０nmのＧａＮバッフ
ァ層２を成膜した。
【００２１】ついで、Ｎ源をアンモニア（５×１０-5To
rr）に切換え、成長温度７８０℃でガスソースＭＢＥを
行い、厚み２０００nmのｉ型ＧａＮ層３を形成した。そ
してこのとき、ｐ型不純物としてＭｇ（１×１０-8Tor
r）をドープして、ｉ型ＧａＮ層３のキャリア濃度を１
×１０15cm-3に調整した。なお、別試験として、同じ条
件で同じｉ型ＧａＮ層を成膜し、その電気抵抗率を、非
接触タイプの接触抵抗測定装置で測定したところ、１０
０ＭΩ／cm2になっていた。
rr）に切換え、成長温度７８０℃でガスソースＭＢＥを
行い、厚み２０００nmのｉ型ＧａＮ層３を形成した。そ
してこのとき、ｐ型不純物としてＭｇ（１×１０-8Tor
r）をドープして、ｉ型ＧａＮ層３のキャリア濃度を１
×１０15cm-3に調整した。なお、別試験として、同じ条
件で同じｉ型ＧａＮ層を成膜し、その電気抵抗率を、非
接触タイプの接触抵抗測定装置で測定したところ、１０
０ＭΩ／cm2になっていた。
【００２２】ついで、金属Ａｌ（１×１０-7Torr）を供
給し、成長温度８５０℃でガスソースＭＢＥを行い、厚
み３０nmのｉ型Ａｌ0.2Ｇａ0.8Ｎ層４を成膜し、図２で
示した層構造を形成した。この層構造のｉ型Ａｌ0.2Ｇ
ａ0.8Ｎ層４の全面に、プラズマＣＶＤ装置でＳｉＯ2膜
を成膜し、ついでパターニングを行い、ゲート電極を形
成すべき箇所以外のＳｉＯ2膜を除去したのち、プラズ
マを用いたドライエッチングを行い、図４で示した層構
造を形成した。なお、このとき、ｉ型ＧａＮ層３はその
接合界面から深さ４０nmまでの部分をエッチング除去
し、同時に、ｉ型ＡｌＧａＮ層４の両側から２０nm程度
食い込んでいるアンダーカット部４ａも形成した。
給し、成長温度８５０℃でガスソースＭＢＥを行い、厚
み３０nmのｉ型Ａｌ0.2Ｇａ0.8Ｎ層４を成膜し、図２で
示した層構造を形成した。この層構造のｉ型Ａｌ0.2Ｇ
ａ0.8Ｎ層４の全面に、プラズマＣＶＤ装置でＳｉＯ2膜
を成膜し、ついでパターニングを行い、ゲート電極を形
成すべき箇所以外のＳｉＯ2膜を除去したのち、プラズ
マを用いたドライエッチングを行い、図４で示した層構
造を形成した。なお、このとき、ｉ型ＧａＮ層３はその
接合界面から深さ４０nmまでの部分をエッチング除去
し、同時に、ｉ型ＡｌＧａＮ層４の両側から２０nm程度
食い込んでいるアンダーカット部４ａも形成した。
【００２３】その後、表出しているｉ型ＧａＮ層３の上
に、金属Ｇａ（５×１０-7Torr）をＧａ源、アンモニア
（５×１０-6Torr）をＮ源、またＳｉ（５×１０-8Tor
r）をｎ型不純物として選択成長を行い、アンダーカッ
ト部４ａを埋設し、また厚み４０nmのｎ型ＧａＮ層５を
形成した（図５）。このｎ型ＧａＮ層におけるＳｉ濃度
は２×１０19cm-3になっている。
に、金属Ｇａ（５×１０-7Torr）をＧａ源、アンモニア
（５×１０-6Torr）をＮ源、またＳｉ（５×１０-8Tor
r）をｎ型不純物として選択成長を行い、アンダーカッ
ト部４ａを埋設し、また厚み４０nmのｎ型ＧａＮ層５を
形成した（図５）。このｎ型ＧａＮ層におけるＳｉ濃度
は２×１０19cm-3になっている。
【００２４】ついで、ｉ型ＡｌＧａＮ層４の上のＳｉＯ
2膜をフッ酸でエッチング除去したのち、再び全体の表
面にプラズマＣＶＤ法でＳｉＯ2膜を形成した。そして
まず、パターニングを行って、ゲート電極を形成すべき
箇所のＳｉＯ2膜をマスクにして、ソース電極とドレイ
ン電極を形成すべき箇所を開口してｎ型ＧａＮ層５の表
面を表出させ、そこに、Ａｌを蒸着してソース電極Ｓと
ドレイン電極Ｄを形成した。なお、このとき、ゲート電
極を形成すべき箇所のＳｉＯ2膜は１００μｍ、長さは
１μｍであった。
2膜をフッ酸でエッチング除去したのち、再び全体の表
面にプラズマＣＶＤ法でＳｉＯ2膜を形成した。そして
まず、パターニングを行って、ゲート電極を形成すべき
箇所のＳｉＯ2膜をマスクにして、ソース電極とドレイ
ン電極を形成すべき箇所を開口してｎ型ＧａＮ層５の表
面を表出させ、そこに、Ａｌを蒸着してソース電極Ｓと
ドレイン電極Ｄを形成した。なお、このとき、ゲート電
極を形成すべき箇所のＳｉＯ2膜は１００μｍ、長さは
１μｍであった。
【００２５】ついで、ＳｉＯ2膜をフッ酸でエッチング
除去したのち再び全面にＳｉＯ2膜を形成し、ゲート電
極を形成すべき箇所に開口を形成してｉ型ＡｌＧａＮ層
４の表面を表出せしめ、ここにＡｕを蒸着してゲート電
極Ｇを形成し、図１で示したＨＥＭＴを製作した。この
ＨＥＭＴは、ゲートバイアス電圧を０Ｖにして、Ｖdsを
変化させてもＩdsは０（mA／mm）のままであった。そし
て、Ｖgsを＋３Ｖにしたとき、Ｉdsは５００mA／mmの値
を示した。
除去したのち再び全面にＳｉＯ2膜を形成し、ゲート電
極を形成すべき箇所に開口を形成してｉ型ＡｌＧａＮ層
４の表面を表出せしめ、ここにＡｕを蒸着してゲート電
極Ｇを形成し、図１で示したＨＥＭＴを製作した。この
ＨＥＭＴは、ゲートバイアス電圧を０Ｖにして、Ｖdsを
変化させてもＩdsは０（mA／mm）のままであった。そし
て、Ｖgsを＋３Ｖにしたとき、Ｉdsは５００mA／mmの値
を示した。
【００２６】なお、上記した実施例はガスソースＭＢＥ
で層構造を形成した例であるが、ＭＯＣＶＤ法を適用し
てもよい。また、ｎ型ＧａＮ層５の成膜は選択成長法で
行っているが、ｉ型ＧａＮ層を形成したのちここに例え
ばＳｉをイオン注入してｎ型とし、低抵抗化してもよ
い。ｉ型ＧａＮ層にｐ型不純物としてＭｇを用いたが、
カーボン（Ｃ）、Ｚｎを用いてもよいし、更には、これ
らの不純物を組み合わせて用いてもよい。
で層構造を形成した例であるが、ＭＯＣＶＤ法を適用し
てもよい。また、ｎ型ＧａＮ層５の成膜は選択成長法で
行っているが、ｉ型ＧａＮ層を形成したのちここに例え
ばＳｉをイオン注入してｎ型とし、低抵抗化してもよ
い。ｉ型ＧａＮ層にｐ型不純物としてＭｇを用いたが、
カーボン（Ｃ）、Ｚｎを用いてもよいし、更には、これ
らの不純物を組み合わせて用いてもよい。
【００２７】ｐ型不純物のＡｌＧａＮ層への拡散が生ず
る場合は、ＧａＮ層の成膜終了前にｐ型不純物の供給を
絶ち、最上部の５〜１０nmの部分をアンドープのＧａＮ
層にし、その上にＡｌＧａＮ層を成膜してもよい。更
に、ｉ型ＡｌＧａＮ層４としては、組成がＡｌ0.2Ｇａ
0.8Ｎのものを用いたが、一般に、組成は、ＡｌxＧ1-x
Ｎ（０≦ｘ≦１.０）であればよい。また、ゲート電極
Ｇとｉ型ＡｌＧａＮ層４とコンタクトを良好にするため
に、当該ｉ型ＡｌＧａＮ層４の上に、例えばＩｎＧａＮ
やＧａＮを薄く成膜したのちその上にゲート電極Ｇを形
成してもよい。
る場合は、ＧａＮ層の成膜終了前にｐ型不純物の供給を
絶ち、最上部の５〜１０nmの部分をアンドープのＧａＮ
層にし、その上にＡｌＧａＮ層を成膜してもよい。更
に、ｉ型ＡｌＧａＮ層４としては、組成がＡｌ0.2Ｇａ
0.8Ｎのものを用いたが、一般に、組成は、ＡｌxＧ1-x
Ｎ（０≦ｘ≦１.０）であればよい。また、ゲート電極
Ｇとｉ型ＡｌＧａＮ層４とコンタクトを良好にするため
に、当該ｉ型ＡｌＧａＮ層４の上に、例えばＩｎＧａＮ
やＧａＮを薄く成膜したのちその上にゲート電極Ｇを形
成してもよい。
【００２８】
【発明の効果】以上の説明で明らかなように、本発明の
ＧａＮ系ＨＥＭＴは、ゲートバイアス電圧が０Ｖのとき
でもピンチオフ状態を実現することができる。これは、
２次元電子ガス層が形成されるｉ型ＧａＮ層の成膜時に
多数発生する格子欠陥である残留ｎ型不純物が当該成膜
時にドープされるｐ型不純物で補償されるので、成膜さ
れたｉ型ＧａＮ層は、その電気抵抗率が１×１０6Ω／c
m2以上になっているからである。
ＧａＮ系ＨＥＭＴは、ゲートバイアス電圧が０Ｖのとき
でもピンチオフ状態を実現することができる。これは、
２次元電子ガス層が形成されるｉ型ＧａＮ層の成膜時に
多数発生する格子欠陥である残留ｎ型不純物が当該成膜
時にドープされるｐ型不純物で補償されるので、成膜さ
れたｉ型ＧａＮ層は、その電気抵抗率が１×１０6Ω／c
m2以上になっているからである。
【図１】本発明のＨＥＭＴの１例を示す断面図である。
【図２】本発明のＨＥＭＴを製造するための層構造を示
す断面図である。
す断面図である。
【図３】図２の層構造にＳｉＯ2膜のマスクを形成した
状態を示す断面図である。
状態を示す断面図である。
【図４】図３の層構造にドライエッチングを行ったとき
の状態を示す断面図である。
の状態を示す断面図である。
【図５】ｎ型ＧａＮ層を形成した状態を示す断面図であ
る。
る。
１ 半絶縁性基板 ２ バッファ層 ３ ｉ型ＧａＮ層 ４ ｉ型ＡｌＧａＮ層 ５ ｎ型ＧａＮ層 ６ ＳｉＯ2膜
Claims (2)
- 【請求項１】 半絶縁性基板の上に形成されたバッファ
層の上に、電気抵抗率が１×１０6Ω／cm2以上であるｉ
型ＧａＮ層と、前記ｉ型ＧａＮ層との間にアンダーカッ
ト部が形成された状態で当該ｉ型ＧａＮ層とヘテロ接合
して配置されているｉ型ＡｌＧａＮ層と、前記ｉ型Ａｌ
ＧａＮ層の側部および前記アンダーカット部を埋設して
配置されているｎ型ＧａＮ層とから成る層構造が形成さ
れ、前記ｉ型ＡｌＧａＮ層の上にはゲート電極、前記ｎ
型ＧａＮ層の上にはソース電極とドレイン電極がそれぞ
れ形成されていることを特徴とするＧａＮ系高移動度ト
ランジスタ。 - 【請求項２】 前記ｉ型ＧａＮ層には、残留ｎ型不純物
を補償するためのｐ型不純物がドーピングされている請
求項１のＧａＮ系高移動度トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000385219A JP3428962B2 (ja) | 2000-12-19 | 2000-12-19 | ＧａＮ系高移動度トランジスタ |
| US10/017,593 US6534801B2 (en) | 2000-12-19 | 2001-12-18 | GaN-based high electron mobility transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000385219A JP3428962B2 (ja) | 2000-12-19 | 2000-12-19 | ＧａＮ系高移動度トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184972A true JP2002184972A (ja) | 2002-06-28 |
| JP3428962B2 JP3428962B2 (ja) | 2003-07-22 |
Family
ID=18852525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000385219A Expired - Lifetime JP3428962B2 (ja) | 2000-12-19 | 2000-12-19 | ＧａＮ系高移動度トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6534801B2 (ja) |
| JP (1) | JP3428962B2 (ja) |
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| US7834380B2 (en) | 2004-12-09 | 2010-11-16 | Panasonic Corporation | Field effect transistor and method for fabricating the same |
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| US8766276B2 (en) | 2011-11-22 | 2014-07-01 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
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| CN100466178C (zh) * | 2003-12-26 | 2009-03-04 | 松下电器产业株式会社 | Iii族氮化物晶体的制造方法以及由此得到的iii族氮化物晶体与应用该晶体的iii族氮化物晶体基板 |
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