JP2002032264A - キャッシュメモリ装置及びそれを用いた中央演算処理装置 - Google Patents
キャッシュメモリ装置及びそれを用いた中央演算処理装置Info
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Abstract
(57)【要約】
【課題】キャッシュメモリ装置及び、それを用いたデー
タ処理装置において、従来はオペレーティングシステム
等のシステム全体の性能に影響が命令群及びデータ群
と、アプリケーションのようにシステムによって異なる
命令群及びデータ群が、同一のキャッシュメモリ装置に
記憶されるために、前記オペレーティングシステム等に
係る命令群及びデータ群がキャッシュメモリ装置から削
除されることも発生し、システム性能が一定していなか
った。 【解決手段】本発明では、システム性能に係る命令群及
びデータ群を記憶するキャッシュメモリ装置２０と、該
キャッシュメモリ装置に記憶するメモリ領域を管理する
メモリ管理テーブル４０と、キャッシュメモリ装置を選
択する選択回路１００を設けることで、前記課題を解決
するものである。システム制御に係る命令群及びデータ
群を記憶するキャッシュメモリ装置を設けたことによ
り、システム性能が一定にかつ高速になる。
タ処理装置において、従来はオペレーティングシステム
等のシステム全体の性能に影響が命令群及びデータ群
と、アプリケーションのようにシステムによって異なる
命令群及びデータ群が、同一のキャッシュメモリ装置に
記憶されるために、前記オペレーティングシステム等に
係る命令群及びデータ群がキャッシュメモリ装置から削
除されることも発生し、システム性能が一定していなか
った。 【解決手段】本発明では、システム性能に係る命令群及
びデータ群を記憶するキャッシュメモリ装置２０と、該
キャッシュメモリ装置に記憶するメモリ領域を管理する
メモリ管理テーブル４０と、キャッシュメモリ装置を選
択する選択回路１００を設けることで、前記課題を解決
するものである。システム制御に係る命令群及びデータ
群を記憶するキャッシュメモリ装置を設けたことによ
り、システム性能が一定にかつ高速になる。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
装置及びそれを用いた中央演算処理装置を有するデータ
処理装置に係り、特にシステム制御情報を格納するキャ
ッシュメモリ装置を有するデータ処理装置に関する。
装置及びそれを用いた中央演算処理装置を有するデータ
処理装置に係り、特にシステム制御情報を格納するキャ
ッシュメモリ装置を有するデータ処理装置に関する。
【０００２】
【従来の技術】従来のマイクロプロセッサ等のデータ処
理装置は、命令とデータの両情報を記憶する単一のキャ
ッシュメモリを有するアーキテクチャを採用していた。
従来のデータ処理装置は、単一のキャッシュメモリのた
めに、データ処理装置が実行するアプリケーションプロ
グラムの命令アクセスの順序やデータの容量により、キ
ャッシュ内容の更新が頻繁に発生するためにキャッシュ
のヒット率が低く、速度の遅い外部記憶装置にアクセス
する頻度が増えるために、システムの性能が低かった。
理装置は、命令とデータの両情報を記憶する単一のキャ
ッシュメモリを有するアーキテクチャを採用していた。
従来のデータ処理装置は、単一のキャッシュメモリのた
めに、データ処理装置が実行するアプリケーションプロ
グラムの命令アクセスの順序やデータの容量により、キ
ャッシュ内容の更新が頻繁に発生するためにキャッシュ
のヒット率が低く、速度の遅い外部記憶装置にアクセス
する頻度が増えるために、システムの性能が低かった。
【０００３】近年のマイクロプロセッサ等のデータ処理
装置は、キャッシュのヒット率の向上を狙って、命令用
キャッシュメモリとデータ用キャッシュメモリを独立に
有するものが増えてきた。また、キャッシュを階層化す
ることで、ヒット率の向上を狙うものもある。
装置は、キャッシュのヒット率の向上を狙って、命令用
キャッシュメモリとデータ用キャッシュメモリを独立に
有するものが増えてきた。また、キャッシュを階層化す
ることで、ヒット率の向上を狙うものもある。
【０００４】従来の技術として、例えば、特開平６−２
４２９５１号公報及び、特開平８−１６３９０号公報及
び、米国特許第５３７５２１６号に記載があるように、
キャッシュメモリ装置を命令用とデータ用との２つ分け
てそれぞれ設けているものが知られている。
４２９５１号公報及び、特開平８−１６３９０号公報及
び、米国特許第５３７５２１６号に記載があるように、
キャッシュメモリ装置を命令用とデータ用との２つ分け
てそれぞれ設けているものが知られている。
【０００５】また、キャッシュメモリ装置を高速化する
ために、特開平５−３２４３１７号公報に記載されてい
るように、メモリの逐次先読み手段を設けたり、特開平
６−１１０６８１号公報に記載されているように、該命
令用のメモリ装置と該データ用のメモリ装置それぞれに
独立した情報伝達経路を設けているものが知られてい
る。
ために、特開平５−３２４３１７号公報に記載されてい
るように、メモリの逐次先読み手段を設けたり、特開平
６−１１０６８１号公報に記載されているように、該命
令用のメモリ装置と該データ用のメモリ装置それぞれに
独立した情報伝達経路を設けているものが知られてい
る。
【０００６】さらに「パターソン＆ヘネシー コンピュ
ータの構成と設計 ハードウェアとソフトウェアのイン
タフェース（ＩＳＢＮ４−８２２２−８０５７−８）」
第４９８頁から第５７６頁に記載されているように、キ
ャッシュ検索の高速化のために、いくつかのマッピング
方式がある。
ータの構成と設計 ハードウェアとソフトウェアのイン
タフェース（ＩＳＢＮ４−８２２２−８０５７−８）」
第４９８頁から第５７６頁に記載されているように、キ
ャッシュ検索の高速化のために、いくつかのマッピング
方式がある。
【０００７】また、キャッシュメモリ装置ではないが、
ＣＰＵのシステムにおいて、通常命令とシーケンス命令
を分けて実行するものが、特開平３−２２３９３１号公
報に記載されている。また、パイプラインの実装方法と
して、プリロードする命令データのアドレスごとに処理
を分けるものが特開昭６２−２３１３４０号公報に記載
されている。
ＣＰＵのシステムにおいて、通常命令とシーケンス命令
を分けて実行するものが、特開平３−２２３９３１号公
報に記載されている。また、パイプラインの実装方法と
して、プリロードする命令データのアドレスごとに処理
を分けるものが特開昭６２−２３１３４０号公報に記載
されている。
【０００８】
【発明が解決しようとする課題】上記キャッシュメモリ
装置に関する従来技術は、キャッシュメモリのヒット率
を上げるために、命令用とデータ用に分けているが、ア
プリケーションプログラムの命令アクセスの順序や、該
アプリケーションプログラムが操作するデータの容量に
よるキャッシュメモリ内容の変化を考慮していないた
め、該アプリケーションプログラムの実行を管理する命
令群及び、データ群のヒット率が低くなり、システム全
体の性能が低下するという問題がある。
装置に関する従来技術は、キャッシュメモリのヒット率
を上げるために、命令用とデータ用に分けているが、ア
プリケーションプログラムの命令アクセスの順序や、該
アプリケーションプログラムが操作するデータの容量に
よるキャッシュメモリ内容の変化を考慮していないた
め、該アプリケーションプログラムの実行を管理する命
令群及び、データ群のヒット率が低くなり、システム全
体の性能が低下するという問題がある。
【０００９】このようなシステム性能に影響を及ぼす、
前記アプリケーションプログラムの実行を管理する命令
群及び、データ群の一例として、システム制御情報があ
る。該システム制御情報の一例として、該アプリケーシ
ョンプログラムの基盤となるオペレーティングシステム
に係る命令群及び、データ群がある。
前記アプリケーションプログラムの実行を管理する命令
群及び、データ群の一例として、システム制御情報があ
る。該システム制御情報の一例として、該アプリケーシ
ョンプログラムの基盤となるオペレーティングシステム
に係る命令群及び、データ群がある。
【００１０】特開平５−３２４３１７号公報等の前記従
来技術では、該オペレーティングシステムにおける命令
群及び、データ群例えばＴＣＢ（タスクコントロールブ
ロック）は、前記アプリケーションプログラムの命令群
及び、データ群と同様に扱われるので、該アプリケーシ
ョンの実行状況によってキャッシュ内容が変化すると、
該オペレーティングシステムの命令群及び、データ群に
も影響がおよび、最悪キャッシュから削除されるため、
キャッシュヒット率が変動し、システム全体の挙動の予
測が困難である。
来技術では、該オペレーティングシステムにおける命令
群及び、データ群例えばＴＣＢ（タスクコントロールブ
ロック）は、前記アプリケーションプログラムの命令群
及び、データ群と同様に扱われるので、該アプリケーシ
ョンの実行状況によってキャッシュ内容が変化すると、
該オペレーティングシステムの命令群及び、データ群に
も影響がおよび、最悪キャッシュから削除されるため、
キャッシュヒット率が変動し、システム全体の挙動の予
測が困難である。
【００１１】そのため、厳密なタイミング制御を要求さ
れる組込み制御システムでは、前記オペレーティングシ
ステムとしてリアルタイム・オペレーティングシステム
を導入し、この命令群及び、データ群は、キャッシュ対
象外で利用されることが多い。リアルタイム・オペレー
ティングシステムがキャッシュ対象外で利用されるた
め、キャッシュメモリに比べて、アクセス速度が非常に
遅い外部メモリにアクセスしなければならず、システム
全体の性能が劣化する。
れる組込み制御システムでは、前記オペレーティングシ
ステムとしてリアルタイム・オペレーティングシステム
を導入し、この命令群及び、データ群は、キャッシュ対
象外で利用されることが多い。リアルタイム・オペレー
ティングシステムがキャッシュ対象外で利用されるた
め、キャッシュメモリに比べて、アクセス速度が非常に
遅い外部メモリにアクセスしなければならず、システム
全体の性能が劣化する。
【００１２】本発明の第１の目的は、アプリケーション
プログラムの挙動に影響されずにシステム制御データを
キャッシュしシステム全体の性能を上げることができる
メモリ装置を提供することである。
プログラムの挙動に影響されずにシステム制御データを
キャッシュしシステム全体の性能を上げることができる
メモリ装置を提供することである。
【００１３】本発明の第２の目的は、キャッシュメモリ
装置における、システム制御情報へのアクセスの高速化
及び、キャッシュヒット率の向上を図ることにある。
装置における、システム制御情報へのアクセスの高速化
及び、キャッシュヒット率の向上を図ることにある。
【００１４】また、本発明の第３の目的は、システム制
御情報群を操作するための命令群を有する中央演算処理
装置におけるキャッシュ制御のアクセス性を改善するこ
とである。
御情報群を操作するための命令群を有する中央演算処理
装置におけるキャッシュ制御のアクセス性を改善するこ
とである。
【００１５】
【課題を解決するための手段】本発明の第１の目的は、
メモリに記憶されている情報の一部もしくは全部を記憶
するキャッシュメモリ装置において、システム制御に係
る命令群又はデータ群の情報の少なくとも一方を記憶す
るキャッシュメモリと、該情報が記憶されている前記メ
モリ上のアドレスと範囲を管理するアドレス管理テーブ
ルと、該アドレス管理テーブルへのアクセスにより前記
キャッシュメモリを選択する選択回路とを設けたことで
達成される。すなわち、上記目的を達成するために、本
発明は、システム制御に係る命令群及び、データ群の情
報を記憶するキャッシュメモリ装置を設けたものであ
る。また、該キャッシュメモリ装置を選択するために、
該情報が記憶されているメモリ上のアドレスと範囲を管
理する、アドレス管理テーブルを設けたものである。そ
して、このアドレス管理テーブルを元に、前記キャッシ
ュメモリ装置を選択するための選択回路を設けたもので
ある。これにより、従来キャッシュ装置へ該情報を登録
をする必要がなくなり、該システム制御情報へのアクセ
スの高速化及び、キャッシュヒット率の向上の効果があ
る。
メモリに記憶されている情報の一部もしくは全部を記憶
するキャッシュメモリ装置において、システム制御に係
る命令群又はデータ群の情報の少なくとも一方を記憶す
るキャッシュメモリと、該情報が記憶されている前記メ
モリ上のアドレスと範囲を管理するアドレス管理テーブ
ルと、該アドレス管理テーブルへのアクセスにより前記
キャッシュメモリを選択する選択回路とを設けたことで
達成される。すなわち、上記目的を達成するために、本
発明は、システム制御に係る命令群及び、データ群の情
報を記憶するキャッシュメモリ装置を設けたものであ
る。また、該キャッシュメモリ装置を選択するために、
該情報が記憶されているメモリ上のアドレスと範囲を管
理する、アドレス管理テーブルを設けたものである。そ
して、このアドレス管理テーブルを元に、前記キャッシ
ュメモリ装置を選択するための選択回路を設けたもので
ある。これにより、従来キャッシュ装置へ該情報を登録
をする必要がなくなり、該システム制御情報へのアクセ
スの高速化及び、キャッシュヒット率の向上の効果があ
る。
【００１６】本発明の第２の目的は、前記キャッシュメ
モリ装置において、システム制御情報を構成する項目が
記憶されるオフセット値を管理するオフセット管理テー
ブルと、該オフセット値を操作する命令をデコードする
命令制御装置を設けることで達成される。すなわち、上
記目的を達成するために、本発明は、前記システム制御
に係る命令群及び、データ群の情報を効率良くアクセス
するために、該情報を構成する項目毎の、記憶位置とな
るオフセット値を管理するオフセット管理テーブルと、
該オフセット値を操作する命令をデコードする命令制御
装置を設けたものである。これにより、キャッシュメモ
リ装置における、システム制御情報へのアクセスの高速
化及び、キャッシュヒット率の向上を図ることができ
る。
モリ装置において、システム制御情報を構成する項目が
記憶されるオフセット値を管理するオフセット管理テー
ブルと、該オフセット値を操作する命令をデコードする
命令制御装置を設けることで達成される。すなわち、上
記目的を達成するために、本発明は、前記システム制御
に係る命令群及び、データ群の情報を効率良くアクセス
するために、該情報を構成する項目毎の、記憶位置とな
るオフセット値を管理するオフセット管理テーブルと、
該オフセット値を操作する命令をデコードする命令制御
装置を設けたものである。これにより、キャッシュメモ
リ装置における、システム制御情報へのアクセスの高速
化及び、キャッシュヒット率の向上を図ることができ
る。
【００１７】本発明の第３の目的は、キャッシュメモリ
装置を備えた中央演算処理装置において、前記オフセッ
ト管理テーブルのエントリを指定することで、該エント
リのオフセット値に存在する情報を解釈して、実行アド
レスを出力する手段を設け、該実行アドレスをプログラ
ムカウンタに設定することで達成される。これにより、
中央演算処理装置におけるキャッシュ制御のアクセス性
が改善される。
装置を備えた中央演算処理装置において、前記オフセッ
ト管理テーブルのエントリを指定することで、該エント
リのオフセット値に存在する情報を解釈して、実行アド
レスを出力する手段を設け、該実行アドレスをプログラ
ムカウンタに設定することで達成される。これにより、
中央演算処理装置におけるキャッシュ制御のアクセス性
が改善される。
【００１８】
【発明の実施の形態】以下、本発明の実施例を図により
説明する。図１は、本発明の一実施例になるキャッシュ
メモリ装置の全体構成を示すブロック図である。図１に
おいて、１はキャッシュメモリ装置であり、アドレス１
０、キャッシュメモリ２０、比較器３０、アドレス管理
テーブル４０、及び選択回路１００を備えている。キャ
ッシュメモリ２０は、例えばＳＲＡＭ、ＣＰＵの内蔵Ｒ
ＡＭなどで実装される。
説明する。図１は、本発明の一実施例になるキャッシュ
メモリ装置の全体構成を示すブロック図である。図１に
おいて、１はキャッシュメモリ装置であり、アドレス１
０、キャッシュメモリ２０、比較器３０、アドレス管理
テーブル４０、及び選択回路１００を備えている。キャ
ッシュメモリ２０は、例えばＳＲＡＭ、ＣＰＵの内蔵Ｒ
ＡＭなどで実装される。
【００１９】図の実施例では、ＣＰＵやＣＰＵコアと組
み合わせられるキャッシュメモリを例にとって説明す
る。但し、キャッシュメモリに代えて、バッファメモリ
とし、ＡＳＩＣとして内蔵する場合もある。以下、バッ
ファメモリ等の他のメモリも含めて、キャッシュメモリ
として説明する。
み合わせられるキャッシュメモリを例にとって説明す
る。但し、キャッシュメモリに代えて、バッファメモリ
とし、ＡＳＩＣとして内蔵する場合もある。以下、バッ
ファメモリ等の他のメモリも含めて、キャッシュメモリ
として説明する。
【００２０】キャッシュメモリ装置１のアドレス１０
は、少なくとも、タグ・ビット群１２と、インデックス
・ビット群１４からなるビット列である。キャッシュメ
モリ２０は、タグ情報２２とデータ２５を記録するキャ
ッシュブロック２１を複数有するメモリ装置である。比
較器３０は、アドレス１０のタグ・ビット群１２と、選
択されたキャッシュブロックのタグ情報２２を比較する
装置である。アドレス管理テーブル４０は、システム制
御情報にかかわる命令群及び、データ群が記憶されてい
るアドレス４２と、その範囲４５を管理するテーブルで
ある。選択回路１００はアドレス１０と、アドレス管理
テーブル４０のアドレス４２及び、範囲４５とを比較
し、キャッシュメモリ２０を選択する回路である。
は、少なくとも、タグ・ビット群１２と、インデックス
・ビット群１４からなるビット列である。キャッシュメ
モリ２０は、タグ情報２２とデータ２５を記録するキャ
ッシュブロック２１を複数有するメモリ装置である。比
較器３０は、アドレス１０のタグ・ビット群１２と、選
択されたキャッシュブロックのタグ情報２２を比較する
装置である。アドレス管理テーブル４０は、システム制
御情報にかかわる命令群及び、データ群が記憶されてい
るアドレス４２と、その範囲４５を管理するテーブルで
ある。選択回路１００はアドレス１０と、アドレス管理
テーブル４０のアドレス４２及び、範囲４５とを比較
し、キャッシュメモリ２０を選択する回路である。
【００２１】次に、本発明の一実施例におけるアドレス
１０とキャッシュ２０の読み込みの対応付けの手順につ
いて、図２により説明する。アドレス１０は、上位部分
のタグ・ビット群１２と下位部分のインデックス・ビッ
ト群１４に分割される。選択回路１００は、テーブル４
０に格納されているアドレス４２、範囲４５と、タグ・
ビット群１２、インデックス・ビット群１４を比較し、
該キャッシュブロック２１のデータ２５が、設定された
テーブル４０に格納されているアドレス範囲に入ってい
るかどうかを判定する（ステップ１０）。
１０とキャッシュ２０の読み込みの対応付けの手順につ
いて、図２により説明する。アドレス１０は、上位部分
のタグ・ビット群１２と下位部分のインデックス・ビッ
ト群１４に分割される。選択回路１００は、テーブル４
０に格納されているアドレス４２、範囲４５と、タグ・
ビット群１２、インデックス・ビット群１４を比較し、
該キャッシュブロック２１のデータ２５が、設定された
テーブル４０に格納されているアドレス範囲に入ってい
るかどうかを判定する（ステップ１０）。
【００２２】判定結果よりキャッシュセットが選択され
る（ステップ１２）。さらに、アドレス１０のインデッ
クス・ビット群１４に基づいて、対応するキャッシュブ
ロック２１が選択される（ステップ１４）。そして、ア
ドレス１０のタグ・ビット群１２と、選択されたキャッ
シュブロックのタグ情報２２が比較器３０で比較され、
該キャッシュブロック２１のデータ２５が要求されたア
ドレス１０のものかどうかが判定される（ステップ１
６）。
る（ステップ１２）。さらに、アドレス１０のインデッ
クス・ビット群１４に基づいて、対応するキャッシュブ
ロック２１が選択される（ステップ１４）。そして、ア
ドレス１０のタグ・ビット群１２と、選択されたキャッ
シュブロックのタグ情報２２が比較器３０で比較され、
該キャッシュブロック２１のデータ２５が要求されたア
ドレス１０のものかどうかが判定される（ステップ１
６）。
【００２３】なお、キャッシュブロック２１のデータの
有効無効を示すための有効ビットをキャッシュブロック
２１が有し、上記２つの判定結果に加えて、該有効ビッ
トの真偽情報により、データ２５の有効無効を決定する
場合もある。
有効無効を示すための有効ビットをキャッシュブロック
２１が有し、上記２つの判定結果に加えて、該有効ビッ
トの真偽情報により、データ２５の有効無効を決定する
場合もある。
【００２４】本実施例によれば、キャッシュメモリ２０
と、システム制御情報にかかわる命令群及び、データ群
が記憶されているアドレス４２及び、範囲４５を管理す
るテーブル４０と、選択回路１００とを独立して設けて
いるため、キャッシュメモリ装置の選択が高速化され、
システム制御情報へのアクセス速度の高速化及び、キャ
ッシュヒット率の向上が図れるという効果がある。
と、システム制御情報にかかわる命令群及び、データ群
が記憶されているアドレス４２及び、範囲４５を管理す
るテーブル４０と、選択回路１００とを独立して設けて
いるため、キャッシュメモリ装置の選択が高速化され、
システム制御情報へのアクセス速度の高速化及び、キャ
ッシュヒット率の向上が図れるという効果がある。
【００２５】次に、図３において、本発明の一実施例に
おけるアドレス１０とキャッシュメモリ２０の書き込み
の対応付けの手順について説明する。アドレス１０は、
選択回路１００に読み込まれる（ステップ２０）。該選
択回路はアドレス管理テーブル４０を参照し、前記アド
レスが、該テーブルに管理されているアドレス４２と範
囲４５の領域の、内外かを判定し（ステップ２２）、キ
ャッシュメモリ２０を選択する（ステップ２４）。
おけるアドレス１０とキャッシュメモリ２０の書き込み
の対応付けの手順について説明する。アドレス１０は、
選択回路１００に読み込まれる（ステップ２０）。該選
択回路はアドレス管理テーブル４０を参照し、前記アド
レスが、該テーブルに管理されているアドレス４２と範
囲４５の領域の、内外かを判定し（ステップ２２）、キ
ャッシュメモリ２０を選択する（ステップ２４）。
【００２６】本実施例によれば、キャッシュメモリ２０
と、システム制御情報にかかわる命令群及び、データ群
が記憶されているアドレス４２及び、範囲４５を管理す
るテーブル４０を設けているため、システム制御情報へ
のアクセス速度の高速化及び、キャッシュヒット率の向
上の効果がある。
と、システム制御情報にかかわる命令群及び、データ群
が記憶されているアドレス４２及び、範囲４５を管理す
るテーブル４０を設けているため、システム制御情報へ
のアクセス速度の高速化及び、キャッシュヒット率の向
上の効果がある。
【００２７】次に、図４により、本発明の一実施例にお
ける、キャッシュブロック上のシステム制御情報の例、
すなわち、キャッシュブロック２１のデータ２５の構成
例を説明する。図４はタスク、プロセス、スレッド等の
システム動作を管理するための前記システム制御情報
を、（図１の）キャッシュメモリ２０のキャッシュブロ
ック２１に記憶した例であり、該システム制御情報は少
なくとも、システム動作の優先度２００、システム動作
の状態情報２１０、システム動作の実行エントリ２２
０、システム制御情報の関連情報を記憶するための前ブ
ロック２３０と後ブロック２４０の情報を記憶するもの
である。
ける、キャッシュブロック上のシステム制御情報の例、
すなわち、キャッシュブロック２１のデータ２５の構成
例を説明する。図４はタスク、プロセス、スレッド等の
システム動作を管理するための前記システム制御情報
を、（図１の）キャッシュメモリ２０のキャッシュブロ
ック２１に記憶した例であり、該システム制御情報は少
なくとも、システム動作の優先度２００、システム動作
の状態情報２１０、システム動作の実行エントリ２２
０、システム制御情報の関連情報を記憶するための前ブ
ロック２３０と後ブロック２４０の情報を記憶するもの
である。
【００２８】このように、システム制御情報をキャッシ
ュメモリ２０に記憶することで、該システム制御情報へ
のアクセス速度を高めることができる。本実施例では、
システム制御情報としてタスク、プロセス、スレッド等
と管理するタスクコントロールブロックを例としてあげ
ているが、本例のように項目のまとまりをシステム制御
情報として実装されている、各種のヘッダ情報もシステ
ム情報として本発明では利用可能である。
ュメモリ２０に記憶することで、該システム制御情報へ
のアクセス速度を高めることができる。本実施例では、
システム制御情報としてタスク、プロセス、スレッド等
と管理するタスクコントロールブロックを例としてあげ
ているが、本例のように項目のまとまりをシステム制御
情報として実装されている、各種のヘッダ情報もシステ
ム情報として本発明では利用可能である。
【００２９】次に、本発明の一実施例におけるオフセッ
ト管理テーブル５０の例を図５に示す。オフセット管理
テーブル５０は、キャッシュメモリ４０のキャッシュブ
ロック２１のデータ２５内部の、システム動作の優先度
２００に対応する優先度オフセット３００とその値３１
０、システム動作の状態情報２１０に対応する優先度オ
フセット３２０とその値３３０、システム動作の実行エ
ントリ２２０に対応する実行エントリオフセット３４０
とその値３５０、システム制御情報の関連情報を記憶す
るための前ブロック２３０に対応する前ブロックオフセ
ット３６０とその値３７０、後ブロック２４０に対応す
る後ブロックオフセット３８０とその値３９０を管理す
るものである。
ト管理テーブル５０の例を図５に示す。オフセット管理
テーブル５０は、キャッシュメモリ４０のキャッシュブ
ロック２１のデータ２５内部の、システム動作の優先度
２００に対応する優先度オフセット３００とその値３１
０、システム動作の状態情報２１０に対応する優先度オ
フセット３２０とその値３３０、システム動作の実行エ
ントリ２２０に対応する実行エントリオフセット３４０
とその値３５０、システム制御情報の関連情報を記憶す
るための前ブロック２３０に対応する前ブロックオフセ
ット３６０とその値３７０、後ブロック２４０に対応す
る後ブロックオフセット３８０とその値３９０を管理す
るものである。
【００３０】このようにオフセット値を管理するオフセ
ット管理テーブル５０を設けることにより、キャッシュ
メモリ４０内のデータの位置関係が明確になるので、デ
ータ２５内部へのアクセス位置を自由に設定することが
できるようになり、アクセス性がよくなる。
ット管理テーブル５０を設けることにより、キャッシュ
メモリ４０内のデータの位置関係が明確になるので、デ
ータ２５内部へのアクセス位置を自由に設定することが
できるようになり、アクセス性がよくなる。
【００３１】次に、本発明の一実施例におけるオフセッ
トによるデータアクセスの構成例を図６に示す。図６に
おいて、命令制御ユニット６０は、命令セットをデコー
ドし、該命令に係るデータ２５の中の項目に対応する、
オフセットテーブル５０のインデックスを生成するユニ
ットである。マルチプレクサ７０は、データ２５と、前
記命令制御ユニット６０から出力される該インデックス
を基に、オフセットテーブル６０から該インデックスの
オフセット値を読み込み、該インデックスのオフセット
値に基づいて該データ２５の一部分を出力する。
トによるデータアクセスの構成例を図６に示す。図６に
おいて、命令制御ユニット６０は、命令セットをデコー
ドし、該命令に係るデータ２５の中の項目に対応する、
オフセットテーブル５０のインデックスを生成するユニ
ットである。マルチプレクサ７０は、データ２５と、前
記命令制御ユニット６０から出力される該インデックス
を基に、オフセットテーブル６０から該インデックスの
オフセット値を読み込み、該インデックスのオフセット
値に基づいて該データ２５の一部分を出力する。
【００３２】このようにすることで、バイトアライメン
トによらずデータへアクセスすることができ、高速化が
図れる。
トによらずデータへアクセスすることができ、高速化が
図れる。
【００３３】次に、本発明の一実施例におけるキャッシ
ュから命令実行するプログラムカウンタ設定の例を図７
に示す。命令制御ユニット６０に、システム制御情報に
基づく実行命令セットがフェッチされると、該ユニット
は、該命令セットに対応するオフセット管理テーブル５
０のエントリ番号を、情報解釈ユニット７０に発行す
る。前記情報解釈ユニット７０は、データ２５から該エ
ントリ番号に相当するオフセット位置に記憶されている
実行エントリ２２０を読み込み、該実行エントリの情報
を解釈する。実行エントリの情報はオペレーティングシ
ステムによって異なるが、単純なオペレーティングシス
テムでは、該実行エントリが物理アドレスになり、複雑
なオペレーティングシステムでは、実行エントリの情報
は、実行ファイルに係る情報へのエントリとなる。前記
複雑なオペレーティングシステムでは、タスク及び、プ
ロセス等の処理実行単位は、ファイルシステム上のファ
イルとして管理されている。このため、該ファイルを実
行するためには、このファイルをメモリ上に展開して実
行する必要がある。実行ファイルエントリは、メモリ上
に展開されたファイルのメモリイメージの情報となる。
メモリイメージには、実行ファイルとしての識別情報及
び、実行環境設定のためのヘッダ情報がついている。こ
の場合、情報解釈ユニット７０は、該ヘッダ情報を解釈
し、実行環境つまり実行アドレスを生成することにな
る。実行アドレスが生成されると情報解釈ユニットはプ
ログラムカウンタ８０を設定し、あらたな処理単位の実
行を開始する。
ュから命令実行するプログラムカウンタ設定の例を図７
に示す。命令制御ユニット６０に、システム制御情報に
基づく実行命令セットがフェッチされると、該ユニット
は、該命令セットに対応するオフセット管理テーブル５
０のエントリ番号を、情報解釈ユニット７０に発行す
る。前記情報解釈ユニット７０は、データ２５から該エ
ントリ番号に相当するオフセット位置に記憶されている
実行エントリ２２０を読み込み、該実行エントリの情報
を解釈する。実行エントリの情報はオペレーティングシ
ステムによって異なるが、単純なオペレーティングシス
テムでは、該実行エントリが物理アドレスになり、複雑
なオペレーティングシステムでは、実行エントリの情報
は、実行ファイルに係る情報へのエントリとなる。前記
複雑なオペレーティングシステムでは、タスク及び、プ
ロセス等の処理実行単位は、ファイルシステム上のファ
イルとして管理されている。このため、該ファイルを実
行するためには、このファイルをメモリ上に展開して実
行する必要がある。実行ファイルエントリは、メモリ上
に展開されたファイルのメモリイメージの情報となる。
メモリイメージには、実行ファイルとしての識別情報及
び、実行環境設定のためのヘッダ情報がついている。こ
の場合、情報解釈ユニット７０は、該ヘッダ情報を解釈
し、実行環境つまり実行アドレスを生成することにな
る。実行アドレスが生成されると情報解釈ユニットはプ
ログラムカウンタ８０を設定し、あらたな処理単位の実
行を開始する。
【００３４】このように、オフセット管理テーブル５０
と情報解釈ユニット７０を設けることにより、処理起動
を高速化することができる。
と情報解釈ユニット７０を設けることにより、処理起動
を高速化することができる。
【００３５】次に、本発明の一実施例におけるキャッシ
ュメモリのプリロードの例を図８に示し、その処理ステ
ップを図９に示す。命令制御ユニット６０は、キャッシ
ュメモリのプリロード命令をフェッチすると、アドレス
管理テーブル４０を参照し（ステップ３０）、該テーブ
ルのエントリからアドレス４２と範囲４５を読み出し、
アドレス１０を生成する（ステップ３２）。選択回路１
００において、生成されたアドレス１０は、アドレス管
理テーブル４０のエントリのアドレス４２と範囲４５と
比較されて（ステップ３４）、判定結果によりキャッシ
ュメモリ２０が選択される（ステップ３６）。選択され
たキャッシュメモリ２０に、アドレス４２から範囲４５
までのデータが、前記判定結果により選択されたキャッ
シュメモリ２０に記憶される（ステップ３８）。この動
作が、命令制御ユニット５０がアドレス管理テーブル４
０の全てのエントリを読み出すまで続けられる（ステッ
プ４０）。
ュメモリのプリロードの例を図８に示し、その処理ステ
ップを図９に示す。命令制御ユニット６０は、キャッシ
ュメモリのプリロード命令をフェッチすると、アドレス
管理テーブル４０を参照し（ステップ３０）、該テーブ
ルのエントリからアドレス４２と範囲４５を読み出し、
アドレス１０を生成する（ステップ３２）。選択回路１
００において、生成されたアドレス１０は、アドレス管
理テーブル４０のエントリのアドレス４２と範囲４５と
比較されて（ステップ３４）、判定結果によりキャッシ
ュメモリ２０が選択される（ステップ３６）。選択され
たキャッシュメモリ２０に、アドレス４２から範囲４５
までのデータが、前記判定結果により選択されたキャッ
シュメモリ２０に記憶される（ステップ３８）。この動
作が、命令制御ユニット５０がアドレス管理テーブル４
０の全てのエントリを読み出すまで続けられる（ステッ
プ４０）。
【００３６】このように、メモリ管理テーブル４０に基
づいて任意のアドレス領域に記憶されているデータをキ
ャッシュメモリ２０に記憶することができるので、該デ
ータのキャッシュミスを防ぐことができる。
づいて任意のアドレス領域に記憶されているデータをキ
ャッシュメモリ２０に記憶することができるので、該デ
ータのキャッシュミスを防ぐことができる。
【００３７】次に、図１０に、本発明の一実施例におけ
るキャッシュメモリブロックをクリアする時に該ブロッ
クに係る関連情報を更新するキャッシュブロック関連更
新の構成例を示す。命令制御ユニット６０は、命令をデ
コードし、キャッシュメモリブロック２１の、キャッシ
ュブロック間の関連付け情報が記憶されている項目を示
す選択エントリ３３０を生成し、クリアするキャッシュ
メモリブロックを関連更新回路４００に指示するユニッ
トである。関連更新回路４００は、命令制御ユニット６
０に指示されたクリアするキャッシュメモリブロック及
び、該選択エントリ３３０を読み込み、関連の更新を実
行する回路である。
るキャッシュメモリブロックをクリアする時に該ブロッ
クに係る関連情報を更新するキャッシュブロック関連更
新の構成例を示す。命令制御ユニット６０は、命令をデ
コードし、キャッシュメモリブロック２１の、キャッシ
ュブロック間の関連付け情報が記憶されている項目を示
す選択エントリ３３０を生成し、クリアするキャッシュ
メモリブロックを関連更新回路４００に指示するユニッ
トである。関連更新回路４００は、命令制御ユニット６
０に指示されたクリアするキャッシュメモリブロック及
び、該選択エントリ３３０を読み込み、関連の更新を実
行する回路である。
【００３８】図１１に、上記関連更新回路４００の動作
について説明する。関連更新回路４００は、命令制御ユ
ニット６０に指示されたクリアするキャッシュメモリブ
ロック及び、該選択エントリ３３０を読み込み（ステッ
プ５０）、クリアするキャッシュメモリブロックにおけ
る該選択エントリ３３０に記憶されている情報、前ブロ
ック２３０及び、次ブロック２４０に記憶されている情
報を読み込む（ステップ５２、ステップ５３）。
について説明する。関連更新回路４００は、命令制御ユ
ニット６０に指示されたクリアするキャッシュメモリブ
ロック及び、該選択エントリ３３０を読み込み（ステッ
プ５０）、クリアするキャッシュメモリブロックにおけ
る該選択エントリ３３０に記憶されている情報、前ブロ
ック２３０及び、次ブロック２４０に記憶されている情
報を読み込む（ステップ５２、ステップ５３）。
【００３９】前ブロック２３０に記憶されているキャッ
シュブロックの、次ブロックの情報を読み出し（ステッ
プ５４）、前記次ブロック２４０に記憶されているキャ
ッシュブロックの、前ブロックに書込む（ステップ５
６）。次ブロック２４０に記憶されているキャッシュブ
ロックの、前ブロックの情報を読み出し（ステップ５
５）、前記前ブロック２３０に記憶されているキャッシ
ュブロックの、次ブロックに書込む（ステップ５７）。
シュブロックの、次ブロックの情報を読み出し（ステッ
プ５４）、前記次ブロック２４０に記憶されているキャ
ッシュブロックの、前ブロックに書込む（ステップ５
６）。次ブロック２４０に記憶されているキャッシュブ
ロックの、前ブロックの情報を読み出し（ステップ５
５）、前記前ブロック２３０に記憶されているキャッシ
ュブロックの、次ブロックに書込む（ステップ５７）。
【００４０】図１２は、本発明のキャッシュ命令装置を
用いた中央演算処理装置の一実施例である。本実施例の
中央演算処理装置では、命令キャッシュ９００、データ
キャッシュ９５０、システム制御情報を格納するキャッ
シュメモリ装置２０を有する。該命令キャッシュ９００
及び、該データキャッシュ９５０は、記憶しているメモ
リの内容が有効であるか無効であるかを示す有効ビット
２７を持つ。なお、該命令キャッシュ９００及び、デー
タキャッシュ９５０は、従来のキャッシュメモリ装置と
同等であり、従来の中央演算処理装置が有するキャッシ
ュメモリ装置としては、前記命令とデータでキャッシュ
メモリ装置を分離するハーバードアーキテクチャと、命
令とデータを統合してキャッシングするユニファイドア
ーキテクチャがある。本発明は、従来のキャッシュシス
テム構成には依存せず、いずれのアーキテクチャでもよ
い。
用いた中央演算処理装置の一実施例である。本実施例の
中央演算処理装置では、命令キャッシュ９００、データ
キャッシュ９５０、システム制御情報を格納するキャッ
シュメモリ装置２０を有する。該命令キャッシュ９００
及び、該データキャッシュ９５０は、記憶しているメモ
リの内容が有効であるか無効であるかを示す有効ビット
２７を持つ。なお、該命令キャッシュ９００及び、デー
タキャッシュ９５０は、従来のキャッシュメモリ装置と
同等であり、従来の中央演算処理装置が有するキャッシ
ュメモリ装置としては、前記命令とデータでキャッシュ
メモリ装置を分離するハーバードアーキテクチャと、命
令とデータを統合してキャッシングするユニファイドア
ーキテクチャがある。本発明は、従来のキャッシュシス
テム構成には依存せず、いずれのアーキテクチャでもよ
い。
【００４１】次に、図１２の実施例の動作として、図１
３により、アドレス１０と、システム制御情報を記憶す
るキャッシュ２０と命令キャッシュ９００とデータキャ
ッシュ９５０の、読み込みの対応付けの手順について説
明する。アドレス１０は、上位部分のタグ・ビット群１
２と下位部分のインデックス・ビット群１４に分割され
る。
３により、アドレス１０と、システム制御情報を記憶す
るキャッシュ２０と命令キャッシュ９００とデータキャ
ッシュ９５０の、読み込みの対応付けの手順について説
明する。アドレス１０は、上位部分のタグ・ビット群１
２と下位部分のインデックス・ビット群１４に分割され
る。
【００４２】アドレス１０は、選択回路１００に読み込
まれ、選択回路１００はアドレス管理テーブル４０に管
理されているアドレス４２と範囲４５の領域に、該アド
レス１０が収まっているかどうかを判断し（ステップ１
００）、収まっている場合にはシステム制御情報キャッ
シュ２０を（ステップ１１０）、収まっていない場合に
は従来の中央演算処理装置と同等に命令かデータを判断
し（ステップ１２０）、命令キャッシュ９００（ステッ
プ１３０）もしくはデータキャッシュ９５０（ステップ
１４０）を選択することを比較器３０に指示する。この
ようにキャッシュセットを複数持つ場合、従来はすべて
のキャッシュセットのタグの比較を実施していた。本発
明のように、アドレス管理テーブル４０と選択回路１０
０を設けることによりアクセスが速くなり、キャッシュ
セットの選択が、タグを引く前に実施できるために実行
時間の短縮を図れる。
まれ、選択回路１００はアドレス管理テーブル４０に管
理されているアドレス４２と範囲４５の領域に、該アド
レス１０が収まっているかどうかを判断し（ステップ１
００）、収まっている場合にはシステム制御情報キャッ
シュ２０を（ステップ１１０）、収まっていない場合に
は従来の中央演算処理装置と同等に命令かデータを判断
し（ステップ１２０）、命令キャッシュ９００（ステッ
プ１３０）もしくはデータキャッシュ９５０（ステップ
１４０）を選択することを比較器３０に指示する。この
ようにキャッシュセットを複数持つ場合、従来はすべて
のキャッシュセットのタグの比較を実施していた。本発
明のように、アドレス管理テーブル４０と選択回路１０
０を設けることによりアクセスが速くなり、キャッシュ
セットの選択が、タグを引く前に実施できるために実行
時間の短縮を図れる。
【００４３】次に、図１４において、図１２の実施例に
おけるアドレス１０と、システム制御情報を記憶するキ
ャッシュ２０と命令キャッシュ９００とデータキャッシ
ュ９５０の、書き込みの対応付けの手順について説明す
る。アドレス１０は、選択回路１００に読み込まれ、選
択回路１００はアドレス管理テーブル４０に管理されて
いるアドレス４２と範囲４５の領域に、該アドレス１０
が収まっているかどうかを判断し（ステップ２００）、
収まっている場合にはシステム制御情報キャッシュ２０
を選択し（ステップ２１０）、タグ１２とタグ２２の一
致するキャッシュブロック２１にデータを書き込む(ス
テップ２２０)。収まっていない場合には従来の中央演
算処理装置と同等に命令かデータを判断し（ステップ２
３０）、命令キャッシュ９００（ステップ２４０）もし
くはデータキャッシュ９５０（ステップ２５０）を選択
し、選択されたキャッシュの書き込み位置を算出し（ス
テップ２６０）、データと書き込む（ステップ２７
０）。なお、前記書き込み位置の算出には、公知の技術
としてＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔ Ｕｓｅｄ）
アルゴリズムがある。
おけるアドレス１０と、システム制御情報を記憶するキ
ャッシュ２０と命令キャッシュ９００とデータキャッシ
ュ９５０の、書き込みの対応付けの手順について説明す
る。アドレス１０は、選択回路１００に読み込まれ、選
択回路１００はアドレス管理テーブル４０に管理されて
いるアドレス４２と範囲４５の領域に、該アドレス１０
が収まっているかどうかを判断し（ステップ２００）、
収まっている場合にはシステム制御情報キャッシュ２０
を選択し（ステップ２１０）、タグ１２とタグ２２の一
致するキャッシュブロック２１にデータを書き込む(ス
テップ２２０)。収まっていない場合には従来の中央演
算処理装置と同等に命令かデータを判断し（ステップ２
３０）、命令キャッシュ９００（ステップ２４０）もし
くはデータキャッシュ９５０（ステップ２５０）を選択
し、選択されたキャッシュの書き込み位置を算出し（ス
テップ２６０）、データと書き込む（ステップ２７
０）。なお、前記書き込み位置の算出には、公知の技術
としてＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔ Ｕｓｅｄ）
アルゴリズムがある。
【００４４】本実施例によれば、キャッシュメモリ装置
２０と、システム制御情報にかかわる命令群及び、デー
タ群が記憶されているアドレス４２及び、範囲４５を管
理するテーブル４０を設けることにより、システム制御
情報へのアクセス速度の高速化及び、キャッシュヒット
率の向上の効果がある。
２０と、システム制御情報にかかわる命令群及び、デー
タ群が記憶されているアドレス４２及び、範囲４５を管
理するテーブル４０を設けることにより、システム制御
情報へのアクセス速度の高速化及び、キャッシュヒット
率の向上の効果がある。
【００４５】図１５は、図１２に示した中央演算処理装
置の命令セットの一実施例である。
置の命令セットの一実施例である。
【００４６】アドレス管理テーブル設定命令９００は、
アドレス管理テーブル４０の内容を設定する命令であ
る。領域選択キャッシュプリロード命令９１０は、キャ
ッシュ４０のプリロードを実施する命令である。領域選
択キャッシュクリア命令９２０は、アドレス管理テーブ
ル４０の領域を指定してキャッシュをクリアする命令で
ある。
アドレス管理テーブル４０の内容を設定する命令であ
る。領域選択キャッシュプリロード命令９１０は、キャ
ッシュ４０のプリロードを実施する命令である。領域選
択キャッシュクリア命令９２０は、アドレス管理テーブ
ル４０の領域を指定してキャッシュをクリアする命令で
ある。
【００４７】システム制御情報による処理実行命令９３
０は、アドレス管理テーブル４０の領域と、オフセット
エントリを指定して、処理の起動をする命令である。キ
ャッシュラインクリア命令９４０は、キャッシュ４０の
ライン及び、エントリを指定して、キャッシュブロック
２１のクリア及び、該キャッシュブロックの関連を更新
する命令である。
０は、アドレス管理テーブル４０の領域と、オフセット
エントリを指定して、処理の起動をする命令である。キ
ャッシュラインクリア命令９４０は、キャッシュ４０の
ライン及び、エントリを指定して、キャッシュブロック
２１のクリア及び、該キャッシュブロックの関連を更新
する命令である。
【００４８】図１６に、本発明のキャッシュメモリ装置
を用いたシステム設計方式の一実施例について説明す
る。関数型言語等のプログラム記述言語によって記述さ
れたアプリケーションソースコード１０００は、コンパ
イラ等の機械語翻訳手段１０１０により、実行形式１０
２０に変換される。該機械語翻訳手段１０１０は、アプ
リケーションソースコード１０００内の処理単位、本実
施例の関数形言語によるソースコードでは関数、と該処
理単位が機械語に翻訳されたアドレスおよび範囲の対応
を示す処理単位アロケーションマップ１０３０を生成す
る。また、該機械語翻訳手段１０１０は、リアルタイム
オペレーティングシステムを使用しているシステムで
は、システム制御情報として、タスクコントロールブロ
ックについての構造及びメモリサイズの情報を示すメモ
リマップ情報１０４０も生成する。
を用いたシステム設計方式の一実施例について説明す
る。関数型言語等のプログラム記述言語によって記述さ
れたアプリケーションソースコード１０００は、コンパ
イラ等の機械語翻訳手段１０１０により、実行形式１０
２０に変換される。該機械語翻訳手段１０１０は、アプ
リケーションソースコード１０００内の処理単位、本実
施例の関数形言語によるソースコードでは関数、と該処
理単位が機械語に翻訳されたアドレスおよび範囲の対応
を示す処理単位アロケーションマップ１０３０を生成す
る。また、該機械語翻訳手段１０１０は、リアルタイム
オペレーティングシステムを使用しているシステムで
は、システム制御情報として、タスクコントロールブロ
ックについての構造及びメモリサイズの情報を示すメモ
リマップ情報１０４０も生成する。
【００４９】実行形式１０２０をリアルタイムオペレー
ティングシステム下で実行すると、前記処理単位アロケ
ーションマップ１０３０に記憶さている処理単位、本実
施例では関数の呼び出し頻度についてのプロファイル情
報１０５０が生成される。
ティングシステム下で実行すると、前記処理単位アロケ
ーションマップ１０３０に記憶さている処理単位、本実
施例では関数の呼び出し頻度についてのプロファイル情
報１０５０が生成される。
【００５０】前記処理単位アロケーションマップ１０３
０と、メモリマップ情報１０４０と、プロファイル情報
１０４０より、システム制御情報を記憶するキャッシュ
メモリ装置２０の、キャッシュブロック２１の容量およ
び個数、アドレス管理テーブル４０のエントリ数を決定
することができる。キャッシュブロック２１の容量およ
び個数、アドレス管理テーブル４０のエントリ数と、本
発明のシステム制御情報を記憶するキャッシュメモリ装
置のソフトウェアＩＰ１０６０を、論理合成ツール１０
７０で処理することにより、ゲート情報１０８０が生成
され、該ゲート情報１０８０をレイアウトツール１０９
０で処理することにより、マスクパターン１１００が生
成される。このマスクパターンを利用することで半導体
としてのシステム制御情報を記憶するキャッシュメモリ
装置を製造できる。
０と、メモリマップ情報１０４０と、プロファイル情報
１０４０より、システム制御情報を記憶するキャッシュ
メモリ装置２０の、キャッシュブロック２１の容量およ
び個数、アドレス管理テーブル４０のエントリ数を決定
することができる。キャッシュブロック２１の容量およ
び個数、アドレス管理テーブル４０のエントリ数と、本
発明のシステム制御情報を記憶するキャッシュメモリ装
置のソフトウェアＩＰ１０６０を、論理合成ツール１０
７０で処理することにより、ゲート情報１０８０が生成
され、該ゲート情報１０８０をレイアウトツール１０９
０で処理することにより、マスクパターン１１００が生
成される。このマスクパターンを利用することで半導体
としてのシステム制御情報を記憶するキャッシュメモリ
装置を製造できる。
【００５１】図１７は、本発明のシステム制御情報を記
憶するキャッシュメモリ装置を搭載する、通信手段を有
する携帯端末システムの一実施例を示すものである。携
帯端末システム２０００は、アプリケーション等の情報
を送受信するための通信手段２０１０と、該アプリケー
ションを実行する実行手段２０２０と、該アプリケーシ
ョンを記憶するメモリ２０３０と、システム制御情報を
記憶するキャッシュメモリ装置１及び入出力手段（図示
略）から構成される。なお、アプリケーション２０４０
は、通信負荷を軽減するために、圧縮されている場合が
多い。またアプリケーション２０４０は、処理の単位と
してのインスタンス２０５０から構成される。インスタ
ンス２０５０は、キャッシュメモリ装置１に記憶すべき
か否かの優先度情報２０６０を有する。この実施例によ
れば、携帯端末システム２０００は、通信手段によりア
プリケーションを受信し、該アプリケーションを実行す
ることによりシステムのアプリケーションの起動性能が
改善される。
憶するキャッシュメモリ装置を搭載する、通信手段を有
する携帯端末システムの一実施例を示すものである。携
帯端末システム２０００は、アプリケーション等の情報
を送受信するための通信手段２０１０と、該アプリケー
ションを実行する実行手段２０２０と、該アプリケーシ
ョンを記憶するメモリ２０３０と、システム制御情報を
記憶するキャッシュメモリ装置１及び入出力手段（図示
略）から構成される。なお、アプリケーション２０４０
は、通信負荷を軽減するために、圧縮されている場合が
多い。またアプリケーション２０４０は、処理の単位と
してのインスタンス２０５０から構成される。インスタ
ンス２０５０は、キャッシュメモリ装置１に記憶すべき
か否かの優先度情報２０６０を有する。この実施例によ
れば、携帯端末システム２０００は、通信手段によりア
プリケーションを受信し、該アプリケーションを実行す
ることによりシステムのアプリケーションの起動性能が
改善される。
【００５２】図１８により、１７の実施例におけるキャ
ッシュに係るフローを説明する。まず、通信手段２０１
０は、アプリケーション２０５０を受信し（ステップ２
０００）、メモリ２０３０に書き込む（ステップ２０１
０）。通信手段２０１０は該アプリケーション２０５０
を書き込んだアドレスと範囲２０３１を、キャッシュメ
モリ装置１にキャッシュプリロード命令９１０により通
知し、該アプリケーション２０５０をキャッシュメモリ
装置１にプリロードする（ステップ２０２０）。次に通
信手段２０１０は、書き込んだ該アプリケーション２０
５０のアドレスを実行手段２０２０に通知する（ステッ
プ２０３０）。通知を受けた実行手段２０２０は、該ア
ドレスを参照し、該アプリケーション２０４０を、イン
スタンス２０５０に展開した実行形式２０７０に変換し
てメモリ２０３０に書き込む（ステップ２０４０）。実
行手段２０２０は、該インスタンス２０５０の優先度情
報２０６０を読み込み（ステップ２０５０）、優先度が
設定されているインスタンス２０５０のアドレスと範囲
を、キャッシュメモリ装置１にキャッシュプリロード命
令９１０により通知する（ステップ２０６０）。
ッシュに係るフローを説明する。まず、通信手段２０１
０は、アプリケーション２０５０を受信し（ステップ２
０００）、メモリ２０３０に書き込む（ステップ２０１
０）。通信手段２０１０は該アプリケーション２０５０
を書き込んだアドレスと範囲２０３１を、キャッシュメ
モリ装置１にキャッシュプリロード命令９１０により通
知し、該アプリケーション２０５０をキャッシュメモリ
装置１にプリロードする（ステップ２０２０）。次に通
信手段２０１０は、書き込んだ該アプリケーション２０
５０のアドレスを実行手段２０２０に通知する（ステッ
プ２０３０）。通知を受けた実行手段２０２０は、該ア
ドレスを参照し、該アプリケーション２０４０を、イン
スタンス２０５０に展開した実行形式２０７０に変換し
てメモリ２０３０に書き込む（ステップ２０４０）。実
行手段２０２０は、該インスタンス２０５０の優先度情
報２０６０を読み込み（ステップ２０５０）、優先度が
設定されているインスタンス２０５０のアドレスと範囲
を、キャッシュメモリ装置１にキャッシュプリロード命
令９１０により通知する（ステップ２０６０）。
【００５３】このような方式にすることで、通信手段を
有し、該通信手段によりアプリケーションを受信し、該
アプリケーションを実行するシステムにおいて、アプリ
ケーションを受信した時の起動性能を向上させることが
できる。また、通信手段を設けることにより、アドレス
管理テーブル４０の内容を、他局へ送信受信することが
可能になるため、該アドレス管理テーブル内容の他局へ
の送信によりシステム状態の報告が可能になり、他局か
らの該アドレス管理テーブル内容を他局からの受信しキ
ャッシュプリロード命令によりキャッシュ内容の変更を
することが可能になり、システム性能を外部からの調整
ができるようになる。
有し、該通信手段によりアプリケーションを受信し、該
アプリケーションを実行するシステムにおいて、アプリ
ケーションを受信した時の起動性能を向上させることが
できる。また、通信手段を設けることにより、アドレス
管理テーブル４０の内容を、他局へ送信受信することが
可能になるため、該アドレス管理テーブル内容の他局へ
の送信によりシステム状態の報告が可能になり、他局か
らの該アドレス管理テーブル内容を他局からの受信しキ
ャッシュプリロード命令によりキャッシュ内容の変更を
することが可能になり、システム性能を外部からの調整
ができるようになる。
【００５４】なお、通信手段としては、インターネット
を利用した有線通信を用いても良い。
を利用した有線通信を用いても良い。
【００５５】また、本発明のキャッシュメモリ装置と、
演算処理や周辺機器を備えた演算処理システムを構成す
ることにより、同様に、アクセスの高速化やキャッシュ
ヒット率の向上を図れるという効果がある。
演算処理や周辺機器を備えた演算処理システムを構成す
ることにより、同様に、アクセスの高速化やキャッシュ
ヒット率の向上を図れるという効果がある。
【００５６】
【発明の効果】本発明によれば、システム制御情報に係
る命令群及び、データ群を記憶するキャッシュメモリ装
置を設けることにより、従来キャッシュ装置へ該情報を
登録をする必要がなくなり、該システム制御情報へのア
クセスの高速化及び、キャッシュヒット率の向上の効果
がある。また、リアルタイムオペレーティングシステム
におけるシステム制御情報の命令群としてのスケジュー
リングコード及び、データ群としてのタスクコントロー
ルブロックの局所性及び普遍性により、キャッシュヒッ
ト率が１００％のため、システムの性能が事前に予測可
能になる、という効果がある。従って、システム制御情
報として、システム性能を左右するアプリケーションの
命令群及び、データ群を、システム制御情報として、キ
ャッシュメモリ装置に記憶できるので、システム全体の
性能を上げることができる。
る命令群及び、データ群を記憶するキャッシュメモリ装
置を設けることにより、従来キャッシュ装置へ該情報を
登録をする必要がなくなり、該システム制御情報へのア
クセスの高速化及び、キャッシュヒット率の向上の効果
がある。また、リアルタイムオペレーティングシステム
におけるシステム制御情報の命令群としてのスケジュー
リングコード及び、データ群としてのタスクコントロー
ルブロックの局所性及び普遍性により、キャッシュヒッ
ト率が１００％のため、システムの性能が事前に予測可
能になる、という効果がある。従って、システム制御情
報として、システム性能を左右するアプリケーションの
命令群及び、データ群を、システム制御情報として、キ
ャッシュメモリ装置に記憶できるので、システム全体の
性能を上げることができる。
【００５７】また、システム制御情報として、上記アプ
リケーション以外のシステム性能のボトルネックとなる
ユーザモードドライバの命令群及びデータ群を、キャッ
シュメモリ装置に記憶できるので、システム全体の性能
を上げることができる。
リケーション以外のシステム性能のボトルネックとなる
ユーザモードドライバの命令群及びデータ群を、キャッ
シュメモリ装置に記憶できるので、システム全体の性能
を上げることができる。
【図１】本発明の一実施例になるキャッシュメモリ装置
の基本構成図。
の基本構成図。
【図２】図１のキャッシュメモリ装置における読込み時
のフロー。
のフロー。
【図３】図１のキャッシュメモリ装置における書込み時
のフロー。
のフロー。
【図４】図１のキャッシュブロック上のシステム制御情
報の一実施例を示す図。
報の一実施例を示す図。
【図５】オフセット管理テーブルの構成図。
【図６】オフセットによるデータアクセスの構成図。
【図７】キャッシュから命令実行する構成図。
【図８】キャッシュロードの構成図。
【図９】キャッシュロードのフロー。
【図１０】キャッシュブロックの関連更新の構成図。
【図１１】キャッシュブロックの関連更新のフロー。
【図１２】本発明のキャッシュ命令装置を用いた中央演
算処理装置の実施例を示す図。
算処理装置の実施例を示す図。
【図１３】読込み時のキャッシュ選択のフロー。
【図１４】書込み時のキャッシュ選択のフロー。
【図１５】本発明のキャッシュ制御命令セットの一実施
例の構成図。
例の構成図。
【図１６】本発明によるシステム・オン・チップの開発
方法の一例を示す図。
方法の一例を示す図。
【図１７】本発明を携帯端末に応用した一実施例の構成
図。
図。
【図１８】図１７の実施例におけるキャッシュに係るフ
ロー。
ロー。
１…キャッシュメモリ装置、１０…アドレス、２０…キ
ャッシュメモリ、１２…タグ・ビット群、２２…タグ情
報、２３…キャッシュブロック、３０…比較器、４０…
アドレス管理テーブル、１００…選択回路。
ャッシュメモリ、１２…タグ・ビット群、２２…タグ情
報、２３…キャッシュブロック、３０…比較器、４０…
アドレス管理テーブル、１００…選択回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/34 ３５０ Ｇ０６Ｆ 9/34 ３５０Ｂ 9/46 ３４０Ｂ 9/46 ３４０ 9/36 ３１０ (72)発明者 川木 浩司 茨城県ひたちなか市大字市毛882番地 株 式会社日立製作所計測器グループ内 (72)発明者 菅谷 祐二 茨城県ひたちなか市大字市毛882番地 株 式会社日立製作所計測器グループ内 (72)発明者 守田 雄一朗 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 高橋 宜孝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5B005 JJ13 LL01 MM01 NN42 5B033 AA04 DA03 DA17 DB06 DB12 5B098 AA03 GA04 GA05 GB02
Claims (13)
- 【請求項１】メモリに記憶されている情報の一部もしく
は全部を記憶するキャッシュメモリ装置において、シス
テム制御に係る命令群又はデータ群の情報の少なくとも
一方を記憶するキャッシュメモリと、該情報が記憶され
ている前記メモリ上のアドレスと範囲を管理するアドレ
ス管理テーブルと、該アドレス管理テーブルへのアクセ
スにより前記キャッシュメモリを選択する選択回路とを
設けたことを特徴とするキャッシュメモリ装置。 - 【請求項２】請求項１のキャッシュメモリ装置におい
て、前記キャッシュメモリに、システムの動作単位とな
るタスク、プロセス、スレッド等を管理するためシステ
ム制御情報を記憶することを特徴とするキャッシュメモ
リ装置。 - 【請求項３】請求項１のキャッシュメモリ装置におい
て、前記キャッシュメモリに、システムの動作単位とな
るタスク、プロセス、スレッド等を管理するためのシス
テム制御情報を操作するスケジューリング命令群を記憶
することを特徴とするキャッシュメモリ装置。 - 【請求項４】請求項２のキャッシュメモリ装置におい
て、前記キャッシュメモリに記憶されるシステム制御情
報を構成する情報の、項目毎のオフセット値を、管理す
るオフセット管理テーブルを有することを特徴とするキ
ャッシュメモリ装置。 - 【請求項５】請求項４のキャッシュメモリ装置におい
て、前記オフセット管理テーブルのエントリ番号を指定
することで、該エントリのオフセット値に記憶されてい
るデータを入出力することを特徴とするキャッシュメモ
リ装置。 - 【請求項６】請求項１のキャッシュメモリ装置におい
て、前記アドレス管理テーブルに基づいて、該アドレス
管理テーブルに登録されているアドレス及び範囲に記憶
されているデータを、該キャッシュメモリにロードする
ことを特徴とするキャッシュメモリ装置。 - 【請求項７】請求項６のキャッシュメモリ装置を備えた
中央演算処理装置において、前記情報を該キャッシュメ
モリ装置に事前にロードするための、プリロード命令を
有することを特徴とする中央演算処理装置。 - 【請求項８】請求項４のキャッシュメモリ装置を備えた
中央演算処理装置において、前記オフセット管理テーブ
ルのエントリを指定することで、該エントリのオフセッ
ト値に存在する情報を解釈して、実行アドレスを出力す
る手段を設け、該実行アドレスをプログラムカウンタに
設定することを特徴とする中央演算処理装置。 - 【請求項９】請求項４のキャッシュメモリ装置を備えた
中央演算処理装置において、前記オフセット管理テーブ
ル内から、比較のためのエントリと、選択のためのエン
トリの、２つのエントリを指定することで、該比較のた
めのエントリのオフセット値が示すデータについて、全
キャッシュブロックの該当エントリの値の、比較を行う
比較ユニットを設け、比較結果により決定されたキャッ
シュブロックの、該選択のためのエントリのオフセット
値が示すデータを、入出力することを特徴とする中央演
算処理装置。 - 【請求項１０】請求項４のキャッシュメモリ装置を備え
た中央演算処理装置において、システム制御情報にかか
わる命令群及びデータ群の該メモリ上のアドレスを管理
するテーブルと、アドレスを比較し、該メモリ装置と他
メモリ装置の選択をする選択装置を有することを特徴と
する中央演算処理装置。 - 【請求項１１】請求項４のキャッシュメモリ装置を備え
た中央演算処理装置において、キャッシュメモリブロッ
クをクリアする時に、該ブロックに格納されているシス
テム制御情報に係るシステム制御情報間の関係づけを、
更新するための関連更新手段を設けたことを特徴とする
中央演算処理装置。 - 【請求項１２】請求項１〜６のいずれかに記載のキャッ
シュメモリ装置と、通信手段とを備えたことを特徴とす
る携帯端末装置。 - 【請求項１３】請求項１〜６のいずれかに記載のキャッ
シュメモリ装置と演算処理及び周辺機器とを備えたこと
を特徴とする演算処理システム。
Priority Applications (2)
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|---|---|---|---|
| JP2000219685A JP3973129B2 (ja) | 2000-07-19 | 2000-07-19 | キャッシュメモリ装置及びそれを用いた中央演算処理装置 |
| US09/791,855 US6718426B2 (en) | 2000-07-19 | 2001-02-26 | Cache memory apparatus and central processor, hand-held device and arithmetic processor using the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219685A JP3973129B2 (ja) | 2000-07-19 | 2000-07-19 | キャッシュメモリ装置及びそれを用いた中央演算処理装置 |
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|---|---|
| JP2002032264A true JP2002032264A (ja) | 2002-01-31 |
| JP3973129B2 JP3973129B2 (ja) | 2007-09-12 |
Family
ID=18714426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000219685A Expired - Fee Related JP3973129B2 (ja) | 2000-07-19 | 2000-07-19 | キャッシュメモリ装置及びそれを用いた中央演算処理装置 |
Country Status (2)
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| JP (1) | JP3973129B2 (ja) |
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| KR100486259B1 (ko) * | 2002-09-09 | 2005-05-03 | 삼성전자주식회사 | 컴퓨터 시스템의 동작 속도를 향상시키는 캐쉬 구조를 가지는 프로세서 및 캐쉬 관리 방법 |
| JP2008530656A (ja) * | 2005-02-07 | 2008-08-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | データ転送中にキャッシュへのアクセスを制限するシステムおよびその方法 |
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| JPH0769826B2 (ja) * | 1989-12-11 | 1995-07-31 | 三菱電機株式会社 | データ処理装置 |
| DE69030648T2 (de) * | 1990-01-02 | 1997-11-13 | Motorola Inc | Verfahren zum sequentiellen Vorabruf von 1-Wort-, 2-Wort oder 3-Wort-Befehlen |
| US5375216A (en) * | 1992-02-28 | 1994-12-20 | Motorola, Inc. | Apparatus and method for optimizing performance of a cache memory in a data processing system |
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2000
- 2000-07-19 JP JP2000219685A patent/JP3973129B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-26 US US09/791,855 patent/US6718426B2/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| JP3973129B2 (ja) | 2007-09-12 |
| US6718426B2 (en) | 2004-04-06 |
| US20020013877A1 (en) | 2002-01-31 |
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