JP2002090779A - 液晶表示装置 - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 126
- 239000010408 film Substances 0.000 claims abstract description 407
- 239000010409 thin film Substances 0.000 claims abstract description 108
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 239000010410 layer Substances 0.000 claims description 338
- 229920002120 photoresistant polymer Polymers 0.000 claims description 102
- 238000000034 method Methods 0.000 claims description 96
- 239000004065 semiconductor Substances 0.000 claims description 85
- 230000001681 protective effect Effects 0.000 claims description 79
- 238000004519 manufacturing process Methods 0.000 claims description 54
- 238000005530 etching Methods 0.000 claims description 53
- 230000015572 biosynthetic process Effects 0.000 claims description 42
- 239000000463 material Substances 0.000 claims description 24
- 230000005684 electric field Effects 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims 2
- 229910045601 alloy Inorganic materials 0.000 claims 2
- 208000009989 Posterior Leukoencephalopathy Syndrome Diseases 0.000 description 64
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 41
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 41
- 229910004444 SUB1 Inorganic materials 0.000 description 41
- 230000008569 process Effects 0.000 description 34
- 238000010586 diagram Methods 0.000 description 19
- 238000000059 patterning Methods 0.000 description 15
- 239000011159 matrix material Substances 0.000 description 10
- 238000005260 corrosion Methods 0.000 description 8
- 230000007797 corrosion Effects 0.000 description 8
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 7
- 229910017604 nitric acid Inorganic materials 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910004438 SUB2 Inorganic materials 0.000 description 6
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 6
- HSJPMRKMPBAUAU-UHFFFAOYSA-N cerium(3+);trinitrate Chemical compound [Ce+3].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O HSJPMRKMPBAUAU-UHFFFAOYSA-N 0.000 description 6
- 101150018444 sub2 gene Proteins 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 5
- 229910016006 MoSi Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 208000037265 diseases, disorders, signs and symptoms Diseases 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/13629—Multilayer wirings
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Abstract
(57)【要約】
【課題】 信号線の配線比抵抗の低減。
【解決手段】 液晶を介して対向配置される各基板のう
ち一方の基板の液晶側の画素領域に、ゲート信号線から
の走査信号の供給によって駆動される薄膜トランジスタ
と、この薄膜トランジスタを介してドレイン信号線から
の映像信号が供給される画素電極とを備え、前記ゲート
信号線は少なくとも前記基板面に形成されるＩＴＯ膜と
このＩＴＯ膜の上層に形成されるＭｏ層の多層構造から
なる。
ち一方の基板の液晶側の画素領域に、ゲート信号線から
の走査信号の供給によって駆動される薄膜トランジスタ
と、この薄膜トランジスタを介してドレイン信号線から
の映像信号が供給される画素電極とを備え、前記ゲート
信号線は少なくとも前記基板面に形成されるＩＴＯ膜と
このＩＴＯ膜の上層に形成されるＭｏ層の多層構造から
なる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に係
り、特に、アクティブ・マトリクス方式の液晶表示装置
に関する。
り、特に、アクティブ・マトリクス方式の液晶表示装置
に関する。
【０００２】
【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、液晶を介して対向配置される基板のうち一方の
基板の液晶側の面に、ｘ方向に延在しｙ方向に並設され
るゲート信号線とｙ方向に延在しｘ方向に並設されるド
レイン信号線とで囲まれる領域を画素領域としている。
装置は、液晶を介して対向配置される基板のうち一方の
基板の液晶側の面に、ｘ方向に延在しｙ方向に並設され
るゲート信号線とｙ方向に延在しｘ方向に並設されるド
レイン信号線とで囲まれる領域を画素領域としている。
【０００３】そして、各画素領域には、一方のゲート信
号線からの走査信号の供給によって駆動されるスイッチ
ング素子と、このスイッチング素子を介して一方のドレ
イン信号線からの映像信号が供給される画素電極とが備
えられている。
号線からの走査信号の供給によって駆動されるスイッチ
ング素子と、このスイッチング素子を介して一方のドレ
イン信号線からの映像信号が供給される画素電極とが備
えられている。
【０００４】また、このような液晶表示装置としては、
他方の基板の液晶側の面に各画素領域に共通な対向電極
が形成され、前記画素電極との間に該基板とほぼ垂直な
方向に電界を発生せしめ、この電界によって液晶の光透
過率を制御させるいわゆる縦電界方式のものと、画素電
極が形成された基板側に各画素領域毎に画素電極と隣接
させて対向電極が形成され、これら電極の間に該基板と
ほぼ平行な方向に電界を発生せしめ、この電界によって
液晶の光透過率を制御させるいわゆる横電界方式のもの
が知られている。
他方の基板の液晶側の面に各画素領域に共通な対向電極
が形成され、前記画素電極との間に該基板とほぼ垂直な
方向に電界を発生せしめ、この電界によって液晶の光透
過率を制御させるいわゆる縦電界方式のものと、画素電
極が形成された基板側に各画素領域毎に画素電極と隣接
させて対向電極が形成され、これら電極の間に該基板と
ほぼ平行な方向に電界を発生せしめ、この電界によって
液晶の光透過率を制御させるいわゆる横電界方式のもの
が知られている。
【０００５】
【発明が解決しようとする課題】しかし、このような液
晶表示装置は、近年のパネルの大型化にともない、ゲー
ト信号線あるいはドレイン信号線の配線比抵抗を小さく
することが要求されてきている。
晶表示装置は、近年のパネルの大型化にともない、ゲー
ト信号線あるいはドレイン信号線の配線比抵抗を小さく
することが要求されてきている。
【０００６】すなわち、これらの信号線の配線比抵抗を
小さくすることにより、信号の遅延を抑制することがで
き、パネルの大型化を達成することができるようにな
る。
小さくすることにより、信号の遅延を抑制することがで
き、パネルの大型化を達成することができるようにな
る。
【０００７】また、信号線の配線比抵抗を小さくできた
としても、製造のプロセスが増大することは避けなけれ
ばならない。歩留まりが低下するからである。
としても、製造のプロセスが増大することは避けなけれ
ばならない。歩留まりが低下するからである。
【０００８】また、この歩留まりの向上を考慮した場
合、基板の液晶側の面にて導電層、半導体層および絶縁
層を所定のパターンで積層させていく場合、それらの急
俊な段差を極力滑らかにすることが要求される。該段差
の部分で皮膜の乗り越え障害が発生するからである。
合、基板の液晶側の面にて導電層、半導体層および絶縁
層を所定のパターンで積層させていく場合、それらの急
俊な段差を極力滑らかにすることが要求される。該段差
の部分で皮膜の乗り越え障害が発生するからである。
【０００９】本発明は、このような事情に基づいてなさ
れたものであり、その目的は信号線の配線比抵抗の小さ
い液晶表示装置を提供することにある。
れたものであり、その目的は信号線の配線比抵抗の小さ
い液晶表示装置を提供することにある。
【００１０】また、本発明の他の目的は、基板の液晶側
の面にて急俊な段差の少ない液晶表示装置を提供するこ
とにある。
の面にて急俊な段差の少ない液晶表示装置を提供するこ
とにある。
【００１１】また、本発明の他の目的は、製造工程の低
減を図った液晶表示装置の製造方法を提供することにあ
る。
減を図った液晶表示装置の製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】本発明による液晶表示装置は、たとえば、
液晶を介して対向配置される各基板のうち一方の基板の
液晶側の画素領域に、ゲート信号線からの走査信号の供
給によって駆動される薄膜トランジスタと、この薄膜ト
ランジスタを介してドレイン信号線からの映像信号が供
給される画素電極とを備え、前記ゲート信号線は前記基
板面に形成されるたとえばＩＴＯ膜とこのＩＴＯ膜の上
層に形成されるたとえばＭｏ層の多層構造からなること
を特徴とするものである。
液晶を介して対向配置される各基板のうち一方の基板の
液晶側の画素領域に、ゲート信号線からの走査信号の供
給によって駆動される薄膜トランジスタと、この薄膜ト
ランジスタを介してドレイン信号線からの映像信号が供
給される画素電極とを備え、前記ゲート信号線は前記基
板面に形成されるたとえばＩＴＯ膜とこのＩＴＯ膜の上
層に形成されるたとえばＭｏ層の多層構造からなること
を特徴とするものである。
【００１４】このように構成された液晶表示装置は、比
抵抗の小さいＭｏ等を用いることによって、ゲート信号
線の配線比抵抗を小さくしたものである。
抵抗の小さいＭｏ等を用いることによって、ゲート信号
線の配線比抵抗を小さくしたものである。
【００１５】この場合、Ｍｏ等の単層として形成する場
合、基板との密着性が良好でないことから、たとえばＩ
ＴＯ膜等をその間に介在させている。
合、基板との密着性が良好でないことから、たとえばＩ
ＴＯ膜等をその間に介在させている。
【００１６】また、このような多層構造からなるゲート
信号線は、それを選択エッチングで形成した場合に、そ
の側壁が基板側に末広がりとなるなだらかなテーパ面が
形成されるようになり、急俊な段差を減少させることが
できる。
信号線は、それを選択エッチングで形成した場合に、そ
の側壁が基板側に末広がりとなるなだらかなテーパ面が
形成されるようになり、急俊な段差を減少させることが
できる。
【００１７】また、本発明による液晶表示装置の製造方
法は、たとえば、基板上に、透明導電膜と金属層との順
次積層体からなるゲート信号線を形成する工程と、前記
ゲート信号線をも被って絶縁膜を形成する工程と、前記
絶縁膜上に半導体層、高濃度層、導電層の順次積層体を
形成する工程と、レジストリフロー方式を用いて、前記
導電層および高濃度層を選択エッチングして薄膜トラン
ジスタのドレイン電極およびソース電極、ドレイン信号
線を形成するとともに、前記半導体層を選択エッチング
する工程と、前記薄膜トランジスタのソース電極と一部
が直接に重畳された透明導電膜からなる画素電極を形成
する工程と、保護膜を形成し、この保護膜に画素電極を
露出させるための孔開けをする工程と、からなることを
特徴とするものである。
法は、たとえば、基板上に、透明導電膜と金属層との順
次積層体からなるゲート信号線を形成する工程と、前記
ゲート信号線をも被って絶縁膜を形成する工程と、前記
絶縁膜上に半導体層、高濃度層、導電層の順次積層体を
形成する工程と、レジストリフロー方式を用いて、前記
導電層および高濃度層を選択エッチングして薄膜トラン
ジスタのドレイン電極およびソース電極、ドレイン信号
線を形成するとともに、前記半導体層を選択エッチング
する工程と、前記薄膜トランジスタのソース電極と一部
が直接に重畳された透明導電膜からなる画素電極を形成
する工程と、保護膜を形成し、この保護膜に画素電極を
露出させるための孔開けをする工程と、からなることを
特徴とするものである。
【００１８】このように構成された液晶表示装置の製造
方法は、半導体層の形成とドレイン電極およびソース電
極の形成とをそれぞれのホト工程で行っていたが、レジ
ストリフロー方式を用いることによって、１回のホト工
程で済ますことができ、全体との製造プロセスを低減さ
せることができる。
方法は、半導体層の形成とドレイン電極およびソース電
極の形成とをそれぞれのホト工程で行っていたが、レジ
ストリフロー方式を用いることによって、１回のホト工
程で済ますことができ、全体との製造プロセスを低減さ
せることができる。
【００１９】また、保護膜の孔開けの際にゲート端子部
およびドレイン端子部の孔開けを同時に行うことにより
製造プロセスの低減を図ることができる。
およびドレイン端子部の孔開けを同時に行うことにより
製造プロセスの低減を図ることができる。
【００２０】
【発明の実施の形態】以下、本発明による液晶表示装置
の実施例を図面を用いて説明をする。
の実施例を図面を用いて説明をする。
【００２１】実施例１． 《等価回路》図５４は本発明による液晶表示装置の一実
施例を示す等価回路図である。同図は回路図であるが、
実際の幾何学的配置に対応して描かれている。
施例を示す等価回路図である。同図は回路図であるが、
実際の幾何学的配置に対応して描かれている。
【００２２】同図において、透明基板ＳＵＢ１があり、
この透明基板ＳＵＢ１は液晶を介して他の透明基板ＳＵ
Ｂ２と対向して配置されている。
この透明基板ＳＵＢ１は液晶を介して他の透明基板ＳＵ
Ｂ２と対向して配置されている。
【００２３】前記透明基板ＳＵＢ１の液晶側の面には、
図中ｘ方向に延在しｙ方向に並設されるゲート信号線Ｇ
Ｌと、このゲート信号線ＧＬと絶縁されてｙ方向に延在
しｘ方向に並設されるドレイン信号線ＤＬとが形成さ
れ、これら各信号線で囲まれる矩形状の領域が画素領域
となり、これら各画素領域の集合によって表示部ＡＲを
構成するようになっている。
図中ｘ方向に延在しｙ方向に並設されるゲート信号線Ｇ
Ｌと、このゲート信号線ＧＬと絶縁されてｙ方向に延在
しｘ方向に並設されるドレイン信号線ＤＬとが形成さ
れ、これら各信号線で囲まれる矩形状の領域が画素領域
となり、これら各画素領域の集合によって表示部ＡＲを
構成するようになっている。
【００２４】各画素領域には、一方のゲート信号線ＧＬ
からの走査信号（電圧）の供給によって駆動される薄膜
トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを
介して一方のドレイン信号線ＤＬからの映像信号（電
圧）が供給される画素電極ＰＸが形成されている。
からの走査信号（電圧）の供給によって駆動される薄膜
トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを
介して一方のドレイン信号線ＤＬからの映像信号（電
圧）が供給される画素電極ＰＸが形成されている。
【００２５】また、画素電極ＰＸと前記一方のゲート信
号線ＧＬと隣接する他方のゲート信号線ＧＬとの間には
容量素子Ｃａｄｄが形成され、この容量素子Ｃａｄｄに
よって、前記薄膜トランジスタＴＦＴがオフした際に、
画素電極ＰＸに供給された映像信号を長く蓄積させるよ
うになっている。
号線ＧＬと隣接する他方のゲート信号線ＧＬとの間には
容量素子Ｃａｄｄが形成され、この容量素子Ｃａｄｄに
よって、前記薄膜トランジスタＴＦＴがオフした際に、
画素電極ＰＸに供給された映像信号を長く蓄積させるよ
うになっている。
【００２６】各画素領域における画素電極ＰＸは、液晶
を介して対向配置される他方の透明基板ＳＵＢ２の液晶
側の面にて各画素領域に共通に形成された対向電極ＣＴ
（図示せず）との間に電界を発生せしめるようになって
おり、これにより各電極の間の液晶の光透過率を制御す
るようになっている。
を介して対向配置される他方の透明基板ＳＵＢ２の液晶
側の面にて各画素領域に共通に形成された対向電極ＣＴ
（図示せず）との間に電界を発生せしめるようになって
おり、これにより各電極の間の液晶の光透過率を制御す
るようになっている。
【００２７】各ゲート信号線ＧＬの一端は透明基板の一
辺側（図中左側）に表示部ＡＲを超えて延在され、その
延在部（後にゲート端子部ＧＴＭと称す）は該透明基板
ＳＵＢ１に搭載される垂直走査回路（半導体集積回路）
Ｖのバンプと接続されるようになっている。
辺側（図中左側）に表示部ＡＲを超えて延在され、その
延在部（後にゲート端子部ＧＴＭと称す）は該透明基板
ＳＵＢ１に搭載される垂直走査回路（半導体集積回路）
Ｖのバンプと接続されるようになっている。
【００２８】また、各ドレイン信号線ＤＬの一端も透明
基板ＳＵＢ１の一辺側（図中上側）に表示部ＡＲを超え
て延在され、その延在部（後にドレイン端子部ＤＴＭと
称す）は該透明基板ＳＵＢ１に搭載される映像信号駆動
回路（半導体集積回路）Ｈｅのバンプと接続されるよう
になっている。
基板ＳＵＢ１の一辺側（図中上側）に表示部ＡＲを超え
て延在され、その延在部（後にドレイン端子部ＤＴＭと
称す）は該透明基板ＳＵＢ１に搭載される映像信号駆動
回路（半導体集積回路）Ｈｅのバンプと接続されるよう
になっている。
【００２９】前記透明基板ＳＵＢ２は、透明基板ＳＵＢ
１のうち垂直走査回路Ｖおよび映像信号駆動回路Ｈｅが
搭載される部分を回避した領域（表示部ＡＲ）に対向配
置されている。
１のうち垂直走査回路Ｖおよび映像信号駆動回路Ｈｅが
搭載される部分を回避した領域（表示部ＡＲ）に対向配
置されている。
【００３０】透明基板ＳＵＢ１に対する透明基板ＳＵＢ
２の固定は、該透明基板ＳＵＢ２の周辺に形成されたシ
ール材ＳＬによってなされ、このシール材ＳＬは透明基
板ＳＵＢ１，ＳＵＢ２の間の液晶を封止する機能も兼ね
ている。 《画素の構成》図１は透明基板ＳＵＢ１の液晶側の画素
（図５４の点線枠Ａに相当する）の構成、およびこの画
素に走査信号および映像信号を供給するための端子部の
構成を示している。なお、図１の２−２線における断面
図を図２に、３−３線における断面図を図３に、４−４
線における断面図を図４に、５−５線における断面図を
図５に、６−６線における断面図を図６に示している。
２の固定は、該透明基板ＳＵＢ２の周辺に形成されたシ
ール材ＳＬによってなされ、このシール材ＳＬは透明基
板ＳＵＢ１，ＳＵＢ２の間の液晶を封止する機能も兼ね
ている。 《画素の構成》図１は透明基板ＳＵＢ１の液晶側の画素
（図５４の点線枠Ａに相当する）の構成、およびこの画
素に走査信号および映像信号を供給するための端子部の
構成を示している。なお、図１の２−２線における断面
図を図２に、３−３線における断面図を図３に、４−４
線における断面図を図４に、５−５線における断面図を
図５に、６−６線における断面図を図６に示している。
【００３１】透明基板ＳＵＢ１の液晶側の面に、まず、
図中ｘ方向に延在されｙ方向に並設されるゲート信号線
ＧＬが形成されている。このゲート信号線ＧＬは２層構
造からなり、ＩＴＯ（Indim-Tin-Oxide）膜を下層とし
モリブデン（Ｍｏ）膜を上層としている。
図中ｘ方向に延在されｙ方向に並設されるゲート信号線
ＧＬが形成されている。このゲート信号線ＧＬは２層構
造からなり、ＩＴＯ（Indim-Tin-Oxide）膜を下層とし
モリブデン（Ｍｏ）膜を上層としている。
【００３２】また、このゲート信号線ＧＬはその一端
（図中左側）が表示部ＡＲ外にまで延在され、その延在
部において比較的面積が大きく形成されたゲート端子部
ＧＴＭが形成されている。
（図中左側）が表示部ＡＲ外にまで延在され、その延在
部において比較的面積が大きく形成されたゲート端子部
ＧＴＭが形成されている。
【００３３】ゲート信号線ＧＬは後述のドレイン信号線
ＤＬとともに矩形状の領域を囲むようになっており、こ
の領域を画素領域として構成するようになっている。
ＤＬとともに矩形状の領域を囲むようになっており、こ
の領域を画素領域として構成するようになっている。
【００３４】また、ゲート信号線ＧＬはその一部におい
て画素領域側に突出した延在部を有し、この延在部は後
述の薄膜トランジスタＴＦＴのゲート電極としての機能
を有するようになっている。
て画素領域側に突出した延在部を有し、この延在部は後
述の薄膜トランジスタＴＦＴのゲート電極としての機能
を有するようになっている。
【００３５】さらに、ゲート信号線ＧＬは他の部分にお
いて該画素領域と（−）ｙ方向に隣接する他の画素領域
側に突出した延在部を有し、この延在部は後述の容量素
子Ｃａｄｄの一方の電極（他方の電極は画素電極ＰＸ）
としての機能を有するようになっている。
いて該画素領域と（−）ｙ方向に隣接する他の画素領域
側に突出した延在部を有し、この延在部は後述の容量素
子Ｃａｄｄの一方の電極（他方の電極は画素電極ＰＸ）
としての機能を有するようになっている。
【００３６】また、画素領域内には後述のドレイン信号
ＤＬに隣接しかつ並行して走行する遮光膜ＳＫＤが形成
されている。この遮光膜ＳＫＤはゲート信号線ＧＬと並
行して形成されるもので、ＩＴＯ膜を下層としＭｏ膜を
上層とする２層構造となっている。
ＤＬに隣接しかつ並行して走行する遮光膜ＳＫＤが形成
されている。この遮光膜ＳＫＤはゲート信号線ＧＬと並
行して形成されるもので、ＩＴＯ膜を下層としＭｏ膜を
上層とする２層構造となっている。
【００３７】この遮光膜ＳＫＤは後述する透明基板ＳＵ
Ｂ２側のブラックマトリクスＢＭとともに画素電極ＰＸ
の周辺（特に図中ｙ方向に平行な辺）における液晶の配
向の乱れを信頼性よく遮光できるようになっている。
Ｂ２側のブラックマトリクスＢＭとともに画素電極ＰＸ
の周辺（特に図中ｙ方向に平行な辺）における液晶の配
向の乱れを信頼性よく遮光できるようになっている。
【００３８】このようにゲート信号線ＧＬおよび遮光膜
ＳＫＤが形成された透明基板ＳＵＢ１の表面には絶縁膜
ＧＩ（図２ないし図６参照）が形成されている。この絶
縁膜ＧＩは後述のドレイン信号線ＤＬに対してはゲート
信号線ＧＬとの層間絶縁膜としての機能を、後述の薄膜
トランジスタＴＦＴに対してはそのゲート絶縁膜として
の機能を、後述の容量素子Ｃａｄｄに対してはその誘電
体膜としての機能を有する。
ＳＫＤが形成された透明基板ＳＵＢ１の表面には絶縁膜
ＧＩ（図２ないし図６参照）が形成されている。この絶
縁膜ＧＩは後述のドレイン信号線ＤＬに対してはゲート
信号線ＧＬとの層間絶縁膜としての機能を、後述の薄膜
トランジスタＴＦＴに対してはそのゲート絶縁膜として
の機能を、後述の容量素子Ｃａｄｄに対してはその誘電
体膜としての機能を有する。
【００３９】この絶縁膜ＧＩの上面には、前記ゲート信
号線ＧＬの画素領域側への突出部を横切るようにしてた
とえばアモルファスＳｉ（ａ−Ｓｉ）からなる半導体層
ＡＳが形成されている。
号線ＧＬの画素領域側への突出部を横切るようにしてた
とえばアモルファスＳｉ（ａ−Ｓｉ）からなる半導体層
ＡＳが形成されている。
【００４０】この半導体層ＡＳは薄膜トランジスタＴＦ
Ｔの半導体層となるもので、この上面にドレイン電極Ｓ
Ｄ１およびソース電極ＳＤ２を形成することにより、前
記ゲート信号線ＧＬの突出部をゲート電極とする逆スタ
ガ構造のＭＩＳ型トランジスタが構成される。
Ｔの半導体層となるもので、この上面にドレイン電極Ｓ
Ｄ１およびソース電極ＳＤ２を形成することにより、前
記ゲート信号線ＧＬの突出部をゲート電極とする逆スタ
ガ構造のＭＩＳ型トランジスタが構成される。
【００４１】なお、この半導体層ＡＳは該薄膜トランジ
スタＴＦＴの形成領域ばかりではなく後述するドレイン
信号線ＤＬの形成領域にまで及んで一体的に形成されて
いる。ドレイン信号線ＤＬのゲート信号線ＧＬに対する
層間絶縁をより強化する等のためである。
スタＴＦＴの形成領域ばかりではなく後述するドレイン
信号線ＤＬの形成領域にまで及んで一体的に形成されて
いる。ドレイン信号線ＤＬのゲート信号線ＧＬに対する
層間絶縁をより強化する等のためである。
【００４２】半導体層ＡＳ上のドレイン電極ＳＤ１およ
びソース電極ＳＤ２はドレイン信号線ＤＬの形成と同時
に形成されるようになっている。
びソース電極ＳＤ２はドレイン信号線ＤＬの形成と同時
に形成されるようになっている。
【００４３】すなわち、前記絶縁膜ＧＩの上面には図中
ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬ
（その下層には半導体層ＡＳが存在する）が形成され、
その一部が薄膜トランジスタＴＦＴの半導体層ＡＳの上
面にまで延在されてドレイン電極ＳＤ１が形成されてい
る。
ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬ
（その下層には半導体層ＡＳが存在する）が形成され、
その一部が薄膜トランジスタＴＦＴの半導体層ＡＳの上
面にまで延在されてドレイン電極ＳＤ１が形成されてい
る。
【００４４】なお、このドレイン信号線ＤＬはその一端
（図中上側）が表示部ＡＲ外にまで延在され、その延在
部には比較的面積が大きく形成されたドレイン端子部Ｄ
ＴＭが形成されている。
（図中上側）が表示部ＡＲ外にまで延在され、その延在
部には比較的面積が大きく形成されたドレイン端子部Ｄ
ＴＭが形成されている。
【００４５】また、このドレイン電極ＳＤ１に対して薄
膜トランジスタＴＦＴのチャネル長に相当する間隔だけ
離間されてソース電極ＳＤ２が形成されている。
膜トランジスタＴＦＴのチャネル長に相当する間隔だけ
離間されてソース電極ＳＤ２が形成されている。
【００４６】このソース電極ＳＤ２は薄膜トランジスタ
ＴＦＴの半導体層ＡＳ上から画素領域側へ延在して形成
され、この延在部は後述の画素電極ＰＸとの接続部とし
て形成される。
ＴＦＴの半導体層ＡＳ上から画素領域側へ延在して形成
され、この延在部は後述の画素電極ＰＸとの接続部とし
て形成される。
【００４７】ここで、ドレイン信号線ＤＬ、ドレイン電
極ＳＤ１、およびソース電極ＳＤ２はたとえばモリブデ
ン（Ｍｏ）によって構成されている。
極ＳＤ１、およびソース電極ＳＤ２はたとえばモリブデ
ン（Ｍｏ）によって構成されている。
【００４８】なお、前記半導体層ＡＳの表面のうちドレ
イン電極ＳＤ１およびソース電極ＳＤ２が形成された界
面には、不純物がドープされた高濃度層ｄ0が形成され
ている（図２参照）。この場合の高濃度層ｄ0は薄膜ト
ランジタスＴＦＴのコンタクト層としての機能を有す
る。
イン電極ＳＤ１およびソース電極ＳＤ２が形成された界
面には、不純物がドープされた高濃度層ｄ0が形成され
ている（図２参照）。この場合の高濃度層ｄ0は薄膜ト
ランジタスＴＦＴのコンタクト層としての機能を有す
る。
【００４９】これにともない、ドレイン信号線ＤＬの下
層に形成される半導体層ＡＳの界面においても高濃度層
ｄ0が形成されている（図４参照）。
層に形成される半導体層ＡＳの界面においても高濃度層
ｄ0が形成されている（図４参照）。
【００５０】そして、画素領域内の絶縁膜ＧＩ上にはそ
の僅かな周辺を除く中央部にたとえばＩＴＯ（Indium-T
in-Oxide）膜からなる画素電極ＰＸが形成されている。
の僅かな周辺を除く中央部にたとえばＩＴＯ（Indium-T
in-Oxide）膜からなる画素電極ＰＸが形成されている。
【００５１】この画素電極ＰＸは、その薄膜トランジス
タＴＦＴ側の辺において、該薄膜トランジスタＴＦＴの
形成領域を回避してソース電極ＳＤ２の延在部に接続さ
れるように重ねられて形成されている。
タＴＦＴ側の辺において、該薄膜トランジスタＴＦＴの
形成領域を回避してソース電極ＳＤ２の延在部に接続さ
れるように重ねられて形成されている。
【００５２】また、この画素電極ＰＸは、ドレイン信号
線ＤＬに近接する側の辺において、該辺の輪郭が前記遮
光膜ＳＫＤの中心軸（ほぼ中心軸）に重ねられて形成さ
れている。
線ＤＬに近接する側の辺において、該辺の輪郭が前記遮
光膜ＳＫＤの中心軸（ほぼ中心軸）に重ねられて形成さ
れている。
【００５３】この遮光膜ＳＫＤは、主として、ドレイン
信号線ＤＬと画素電極ＰＸとの間に生じる電界による光
漏れ、および画素電極ＰＸの周辺の該ドレイン信号線Ｄ
Ｌからの電界による液晶の配向乱れを遮光するようにな
っている。
信号線ＤＬと画素電極ＰＸとの間に生じる電界による光
漏れ、および画素電極ＰＸの周辺の該ドレイン信号線Ｄ
Ｌからの電界による液晶の配向乱れを遮光するようにな
っている。
【００５４】さらに、この画素電極ＰＸは、前記薄膜ト
ランジスタＴＦＴを駆動させるゲート信号線ＧＬと該画
素電極ＰＸを間にして隣接する他のゲート信号線ＧＬ
（図中上側のゲート信号線ＧＬ）に若干重ねられて形成
されている。
ランジスタＴＦＴを駆動させるゲート信号線ＧＬと該画
素電極ＰＸを間にして隣接する他のゲート信号線ＧＬ
（図中上側のゲート信号線ＧＬ）に若干重ねられて形成
されている。
【００５５】前記他のゲート信号線ＧＬは上述のように
画素領域側に突出する延在部が形成されており、画素電
極ＰＸは前記絶縁膜ＧＩを介してこの他のゲート信号線
ＧＬと比較的大きな面積を有して重畳されることにな
る。
画素領域側に突出する延在部が形成されており、画素電
極ＰＸは前記絶縁膜ＧＩを介してこの他のゲート信号線
ＧＬと比較的大きな面積を有して重畳されることにな
る。
【００５６】画素電極ＰＸと他のゲート信号線ＧＬとの
重畳部は前記絶縁膜ＧＩを誘電体膜とする容量素子Ｃａ
ｄｄが形成され、この容量素子Ｃａｄｄによって、たと
えば薄膜トランジスタＴＦＴがオフした場合でも画素電
極ＰＸに供給された映像信号は比較的長い時間蓄積され
る等の効果を奏する。
重畳部は前記絶縁膜ＧＩを誘電体膜とする容量素子Ｃａ
ｄｄが形成され、この容量素子Ｃａｄｄによって、たと
えば薄膜トランジスタＴＦＴがオフした場合でも画素電
極ＰＸに供給された映像信号は比較的長い時間蓄積され
る等の効果を奏する。
【００５７】このように形成された透明基板ＳＵＢ１の
表面にはたとえばＳｉＮからなる保護膜ＰＳＶが形成さ
れている。
表面にはたとえばＳｉＮからなる保護膜ＰＳＶが形成さ
れている。
【００５８】この保護膜ＰＳＶは薄膜トランジスタＴＦ
Ｔの液晶との直接の接触を回避させるため等に設けら
れ、前記画素電極ＰＸの形成領域に開孔が形成されてい
る。
Ｔの液晶との直接の接触を回避させるため等に設けら
れ、前記画素電極ＰＸの形成領域に開孔が形成されてい
る。
【００５９】換言すれば、保護膜ＰＳＶは前記画素電極
ＰＸの少なくとも周辺を除く中央部を露出させて形成さ
れている（図２参照）。これにより画素領域中光が透過
する部分において該保護膜ＰＳＶが存在していないこと
から、光の該保護膜ＰＳＶによる吸収を回避することが
できる。
ＰＸの少なくとも周辺を除く中央部を露出させて形成さ
れている（図２参照）。これにより画素領域中光が透過
する部分において該保護膜ＰＳＶが存在していないこと
から、光の該保護膜ＰＳＶによる吸収を回避することが
できる。
【００６０】このように形成された透明基板ＳＵＢ１の
表面にはその表示部ＡＲの全域を被って配向膜ＯＲＩが
形成され（図４）、この配向膜ＯＲＩに直接に接触する
液晶ＬＣの初期配向方向を決定するようになっている。
表面にはその表示部ＡＲの全域を被って配向膜ＯＲＩが
形成され（図４）、この配向膜ＯＲＩに直接に接触する
液晶ＬＣの初期配向方向を決定するようになっている。
【００６１】透明基板ＳＵＢ２の液晶ＬＣ側の面は、図
４に示すように、各画素領域を隣接する他の画素領域と
画するようにしてブラックマトリクスＢＭが形成され、
このブラックマトリクスＢＭの各画素領域に形成され．
開口部には各画素に対応した色のカラーフィルタＦＩＬ
が形成されている。
４に示すように、各画素領域を隣接する他の画素領域と
画するようにしてブラックマトリクスＢＭが形成され、
このブラックマトリクスＢＭの各画素領域に形成され．
開口部には各画素に対応した色のカラーフィルタＦＩＬ
が形成されている。
【００６２】そして、このように形成された透明基板Ｓ
ＵＢ２の表面にはその表示部ＡＲの全域を被って配向膜
ＯＲＩが形成され、この配向膜ＯＲＩに直接に接触する
液晶ＬＣの初期配向方向を決定するようになっている。 《ゲート信号線ＧＬ》ゲート信号線ＧＬは、たとえば図
２あるいは図３に示すように、２層構造からなり、その
下層はＩＴＯ（Indium-Tin-Oxide）膜ｇ１で構成され上
層はＭｏ層ｇ２で構成されている。
ＵＢ２の表面にはその表示部ＡＲの全域を被って配向膜
ＯＲＩが形成され、この配向膜ＯＲＩに直接に接触する
液晶ＬＣの初期配向方向を決定するようになっている。 《ゲート信号線ＧＬ》ゲート信号線ＧＬは、たとえば図
２あるいは図３に示すように、２層構造からなり、その
下層はＩＴＯ（Indium-Tin-Oxide）膜ｇ１で構成され上
層はＭｏ層ｇ２で構成されている。
【００６３】ゲート信号線ＧＬは、近年における液晶表
示パネルの大型化の傾向から、その比抵抗を小さくする
ことが望まれ、その主要材料としてＭｏ層ｇ２が選定さ
れている。しかし、それを単層で用いることは下地基板
である透明基板ＳＵＢ１との密着性が良好でないために
ＩＴＯ膜ｇ１を介在層として用いている。
示パネルの大型化の傾向から、その比抵抗を小さくする
ことが望まれ、その主要材料としてＭｏ層ｇ２が選定さ
れている。しかし、それを単層で用いることは下地基板
である透明基板ＳＵＢ１との密着性が良好でないために
ＩＴＯ膜ｇ１を介在層として用いている。
【００６４】２層構造からなるゲート信号線ＧＬは、各
層のエッチングレートを考慮した選択エッチング（後述
する）を行うことにより、その側壁に透明基板ＳＵＢ１
側に末広がり状となるテーパ面を形成でき、ドレイン信
号線ＤＬのゲート信号線ＧＬのいわゆる乗り越え断線を
回避でき、また、保護膜ＰＳＶのいわゆる乗り越え障害
を回避できる。
層のエッチングレートを考慮した選択エッチング（後述
する）を行うことにより、その側壁に透明基板ＳＵＢ１
側に末広がり状となるテーパ面を形成でき、ドレイン信
号線ＤＬのゲート信号線ＧＬのいわゆる乗り越え断線を
回避でき、また、保護膜ＰＳＶのいわゆる乗り越え障害
を回避できる。
【００６５】また、ゲート信号線ＧＬのゲート端子部Ｇ
ＴＭの形成の際に、保護膜ＰＳＶおよび絶縁膜ＧＩをド
ライエッチングしてコンタクトホールを形成する場合
に、前記Ｍｏ層ｇ２との選択性がとれない不都合がある
が、前記ＩＴＯ膜ｇ１がいわゆるストッパーとして残存
しゲート端子部ＧＴＭを信頼性よく形成できる。
ＴＭの形成の際に、保護膜ＰＳＶおよび絶縁膜ＧＩをド
ライエッチングしてコンタクトホールを形成する場合
に、前記Ｍｏ層ｇ２との選択性がとれない不都合がある
が、前記ＩＴＯ膜ｇ１がいわゆるストッパーとして残存
しゲート端子部ＧＴＭを信頼性よく形成できる。
【００６６】図７（ａ）ないし（ｃ）は、前記ゲート信
号線ＧＬの形成方法の一実施例を示す工程図である。
号線ＧＬの形成方法の一実施例を示す工程図である。
【００６７】まず、図７（ａ）に示すように、透明基板
ＳＵＢ１の主表面にＩＴＯ膜ｇ１を形成し、さらに、そ
の上面にＭｏ層ｇ２を形成する。そして、Ｍｏ層ｇ２の
表面にホトレジスト膜ＰＲＥＳを形成し、このホトレジ
スト膜ＰＲＥＳに図示しないホトマスクを用いて選択露
光をする。その後、ホトレジスト膜ＰＲＥＳを現像する
ことにより、ゲート信号線ＧＬの形成領域に該ホトレジ
スト膜ＰＲＥＳを残存させる。
ＳＵＢ１の主表面にＩＴＯ膜ｇ１を形成し、さらに、そ
の上面にＭｏ層ｇ２を形成する。そして、Ｍｏ層ｇ２の
表面にホトレジスト膜ＰＲＥＳを形成し、このホトレジ
スト膜ＰＲＥＳに図示しないホトマスクを用いて選択露
光をする。その後、ホトレジスト膜ＰＲＥＳを現像する
ことにより、ゲート信号線ＧＬの形成領域に該ホトレジ
スト膜ＰＲＥＳを残存させる。
【００６８】次に、ホトレジスト膜ＰＲＥＳをマスクと
して、このマスクから露出したＭｏ層ｇ２を選択エッチ
ングする。この際のエッチング液としては、たとえば燐
酸と硝酸を含む混酸、または硝酸セリウムと硝酸の混合
液が選定される。このようにした場合、残存するＭｏ層
ｇ２の側面には透明基板ＳＵＢ１側に末広がりになるな
だらかなテーパ面が形成される。
して、このマスクから露出したＭｏ層ｇ２を選択エッチ
ングする。この際のエッチング液としては、たとえば燐
酸と硝酸を含む混酸、または硝酸セリウムと硝酸の混合
液が選定される。このようにした場合、残存するＭｏ層
ｇ２の側面には透明基板ＳＵＢ１側に末広がりになるな
だらかなテーパ面が形成される。
【００６９】さらに、前記ホトレジスト膜ＰＲＥＳをそ
のままマスクとして、このマスクから露出したＩＴＯ膜
ｇ１を選択エッチングする。この際のエッチング液とし
ては、たとえば王水（塩酸と硝酸との混合液）が選定さ
れる。このようにした場合、残存するＩＴＯ層ｇ１の側
面にも透明基板ＳＵＢ１側に末広がりになるなだらかな
テーパ面が形成される。
のままマスクとして、このマスクから露出したＩＴＯ膜
ｇ１を選択エッチングする。この際のエッチング液とし
ては、たとえば王水（塩酸と硝酸との混合液）が選定さ
れる。このようにした場合、残存するＩＴＯ層ｇ１の側
面にも透明基板ＳＵＢ１側に末広がりになるなだらかな
テーパ面が形成される。
【００７０】その後は、前記ホトレジスト膜ＰＲＥＳを
除去することにより、透明基板ＳＵＢ１上にゲート信号
線ＧＬが形成される。このゲート信号線ＧＬはその側壁
が透明基板ＳＵＢ１側に末広がりになるなだらかなテー
パ面を有するものとなり、その後の工程における積層体
に対して段切れ等の障害を充分に回避できるようにな
る。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
４にて明瞭に示されている。このドレイン信号線ＤＬは
後述するレジストリフロー方式によって形成される薄膜
トランジスタＴＦＴと並行して形成され、ａ−Ｓｉから
なる半導体層ＡＳ、その表面に形成された高濃度層
ｄ0、Ｍｏ層ｄ1の順次積層体から構成されている。
除去することにより、透明基板ＳＵＢ１上にゲート信号
線ＧＬが形成される。このゲート信号線ＧＬはその側壁
が透明基板ＳＵＢ１側に末広がりになるなだらかなテー
パ面を有するものとなり、その後の工程における積層体
に対して段切れ等の障害を充分に回避できるようにな
る。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
４にて明瞭に示されている。このドレイン信号線ＤＬは
後述するレジストリフロー方式によって形成される薄膜
トランジスタＴＦＴと並行して形成され、ａ−Ｓｉから
なる半導体層ＡＳ、その表面に形成された高濃度層
ｄ0、Ｍｏ層ｄ1の順次積層体から構成されている。
【００７１】このため、同図に示すように、ドレイン信
号線ＤＬの側壁において透明基板ＳＵＢ１側に末広がり
状となるテーパが形成されるようになるが、このテーパ
面の途中において、詳しくは高濃度層ｄ0の下層の半導
体層ＡＳの部分において段差が形成されるようになる。
号線ＤＬの側壁において透明基板ＳＵＢ１側に末広がり
状となるテーパが形成されるようになるが、このテーパ
面の途中において、詳しくは高濃度層ｄ0の下層の半導
体層ＡＳの部分において段差が形成されるようになる。
【００７２】したがって、保護膜ＰＳＶおよび配向膜Ｏ
ＲＩ等に対するドレイン信号線ＤＬのいわゆる乗り越え
障害を信頼性よく回避することができる。
ＲＩ等に対するドレイン信号線ＤＬのいわゆる乗り越え
障害を信頼性よく回避することができる。
【００７３】この場合の乗り越え障害としては、ドレイ
ン信号線ＤＬの側壁の近傍において保護膜ＰＳＶに亀裂
等が発生し、この亀裂を通して該ドレイン信号線ＤＬの
材料がイオン化されて液晶に溶出し液晶の比抵抗を変化
させてしまう等の不都合を生じさせる。 《薄膜トランジスタＴＦＴ》図２は薄膜トランジスタＴ
ＦＴの断面を示す図である。この薄膜トランジスタＴＦ
Ｔは後に詳述するいわゆるレジストリフロー方式を用い
て形成したものである。
ン信号線ＤＬの側壁の近傍において保護膜ＰＳＶに亀裂
等が発生し、この亀裂を通して該ドレイン信号線ＤＬの
材料がイオン化されて液晶に溶出し液晶の比抵抗を変化
させてしまう等の不都合を生じさせる。 《薄膜トランジスタＴＦＴ》図２は薄膜トランジスタＴ
ＦＴの断面を示す図である。この薄膜トランジスタＴＦ
Ｔは後に詳述するいわゆるレジストリフロー方式を用い
て形成したものである。
【００７４】薄膜トランジスタＴＦＴのゲート電極の一
部となるゲート信号線ＧＬはその側壁が透明基板ＳＵＢ
１側に末広がり状となるテーパ状となっているため、そ
の部分に積層される絶縁膜ＧＩ、ドレイン電極ＳＤ１、
およびソース電極ＳＤ２に段差による障害を回避できる
ようになっている。
部となるゲート信号線ＧＬはその側壁が透明基板ＳＵＢ
１側に末広がり状となるテーパ状となっているため、そ
の部分に積層される絶縁膜ＧＩ、ドレイン電極ＳＤ１、
およびソース電極ＳＤ２に段差による障害を回避できる
ようになっている。
【００７５】薄膜トランジスタＴＦＴのソース電極ＳＤ
２に電気的に接続される画素電極ＰＸは該ソース電極Ｐ
Ｘに直接積層されて形成されている。このため、薄膜ト
ランジスタＴＦＴの液晶ＬＣに対する直接の接触を防止
する保護膜ＰＳＶは該画素電極ＰＸの上層に形成された
構成となっている。
２に電気的に接続される画素電極ＰＸは該ソース電極Ｐ
Ｘに直接積層されて形成されている。このため、薄膜ト
ランジスタＴＦＴの液晶ＬＣに対する直接の接触を防止
する保護膜ＰＳＶは該画素電極ＰＸの上層に形成された
構成となっている。
【００７６】すなわち、画素電極ＰＸは保護膜ＰＳＶの
下層として位置づけられ、これにより薄膜トランジスタ
ＴＦＴのソース電極ＳＤ２と画素電極ＰＸとの電気的接
続に対して保護膜ＰＳＶへのコンタクトホールの形成を
回避させている。
下層として位置づけられ、これにより薄膜トランジスタ
ＴＦＴのソース電極ＳＤ２と画素電極ＰＸとの電気的接
続に対して保護膜ＰＳＶへのコンタクトホールの形成を
回避させている。
【００７７】また、レジストリフロー方式からなる薄膜
トランジスタＴＦＴは、その半導体層ＡＳ、高濃度層ｄ
0、ドレイン電極ＳＤ１あるいはソース電極ＳＤ２の順
次積層体の側壁において、透明基板ＳＵＢ１側に末広が
り状となるテーパが形成されるようになるが、このテー
パ面の途中において、詳しくは高濃度層ｄ0の下層の半
導体層ＡＳの部分において段差が形成されるようにな
る。
トランジスタＴＦＴは、その半導体層ＡＳ、高濃度層ｄ
0、ドレイン電極ＳＤ１あるいはソース電極ＳＤ２の順
次積層体の側壁において、透明基板ＳＵＢ１側に末広が
り状となるテーパが形成されるようになるが、このテー
パ面の途中において、詳しくは高濃度層ｄ0の下層の半
導体層ＡＳの部分において段差が形成されるようにな
る。
【００７８】このため、保護膜ＰＳＶおよび配向膜ＯＲ
Ｉ等に対するドレイン信号線ＤＬのいわゆる乗り越え障
害を信頼性よく回避することができる。
Ｉ等に対するドレイン信号線ＤＬのいわゆる乗り越え障
害を信頼性よく回避することができる。
【００７９】特に、画素電極ＰＸは、段差乗り越えに比
較的障害を起こしやすい材料で構成され、しかも、前記
積層体を乗り越えその上層のソース電極ＳＤ２に重ね合
わされて形成しなければならない構成となっているのに
対し、該積層体の側壁のテーパ面に段差が形成されてい
ることは画素電極の段差乗り越え障害を充分に回避でき
る構成となる。
較的障害を起こしやすい材料で構成され、しかも、前記
積層体を乗り越えその上層のソース電極ＳＤ２に重ね合
わされて形成しなければならない構成となっているのに
対し、該積層体の側壁のテーパ面に段差が形成されてい
ることは画素電極の段差乗り越え障害を充分に回避でき
る構成となる。
【００８０】図８（ａ）ないし（ｆ）は前記薄膜トラン
ジスタＴＦＴの形成方法の一実施例を示した工程図であ
る。
ジスタＴＦＴの形成方法の一実施例を示した工程図であ
る。
【００８１】まず、図８（ａ）に示すように、ゲート信
号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶
縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの表
面に高濃度層ｄ0を形成し、さらにＭｏ層ｄ0を形成す
る。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ0
は同一のチャンバーで連続して成膜する。
号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶
縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの表
面に高濃度層ｄ0を形成し、さらにＭｏ層ｄ0を形成す
る。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ0
は同一のチャンバーで連続して成膜する。
【００８２】図８（ｂ）に示すように、Ｍｏ層ｄ0の表
面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用
いた選択露光を経て、ドレイン信号線ＤＬ、ドレイン電
極ＳＤ１、およびソース電極の形成領域に相当する部分
の前記ホトレジスト膜ＰＲＥＳを残存させる。
面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用
いた選択露光を経て、ドレイン信号線ＤＬ、ドレイン電
極ＳＤ１、およびソース電極の形成領域に相当する部分
の前記ホトレジスト膜ＰＲＥＳを残存させる。
【００８３】図８（ｃ）に示すように、ホトレジスト膜
ＰＲＥＳをマスクとして、このマスクから露出されたＭ
ｏ層ｄ1を選択エッチングし（たとえば燐酸と硝酸とを
含む混酸、または硝酸セリウムと硝酸の混合液が選定さ
れる）、さらに高濃度層ｄ0をドライエッチングする。
この場合、半導体層ＡＳの表面が若干削れるようにな
る。
ＰＲＥＳをマスクとして、このマスクから露出されたＭ
ｏ層ｄ1を選択エッチングし（たとえば燐酸と硝酸とを
含む混酸、または硝酸セリウムと硝酸の混合液が選定さ
れる）、さらに高濃度層ｄ0をドライエッチングする。
この場合、半導体層ＡＳの表面が若干削れるようにな
る。
【００８４】なお、高濃度層ｄ0のエッチングはこのよ
うな方法に限定されることはなく、たとえばＭｏ層ｄ1
の選択エッチング後に、このＭｏ層ｄ1をマスクとして
エッチングするようにしてもよい。
うな方法に限定されることはなく、たとえばＭｏ層ｄ1
の選択エッチング後に、このＭｏ層ｄ1をマスクとして
エッチングするようにしてもよい。
【００８５】図８（ｄ）に示すように、ホトレジスト膜
ＰＲＥＳをリフローさせる。これによりホトレジスト膜
ＰＲＥＳはその周辺がだれ、そのだれた部分もマスクと
して機能するようになる。ホトレジスト膜ＰＲＥＳのリ
フローとしては、たとえばベーキング、有機溶剤雰囲気
中での溶解、あるいは水に浸漬等の方法がある。
ＰＲＥＳをリフローさせる。これによりホトレジスト膜
ＰＲＥＳはその周辺がだれ、そのだれた部分もマスクと
して機能するようになる。ホトレジスト膜ＰＲＥＳのリ
フローとしては、たとえばベーキング、有機溶剤雰囲気
中での溶解、あるいは水に浸漬等の方法がある。
【００８６】ここで、ホトレジスト膜ＰＲＥＳのだれは
ドレイン電極ＳＤ１とソース電極ＳＤ２との間（チャネ
ル領域）が完全に被われることが必要となる。このた
め、図８（ｂ）においては、この部分のホトレジスト膜
ＰＲＥＳのパターン幅はできるだけ狭くするようにして
おくことが必要となる。
ドレイン電極ＳＤ１とソース電極ＳＤ２との間（チャネ
ル領域）が完全に被われることが必要となる。このた
め、図８（ｂ）においては、この部分のホトレジスト膜
ＰＲＥＳのパターン幅はできるだけ狭くするようにして
おくことが必要となる。
【００８７】さらに、このホトレジスト膜ＰＲＥＳをマ
スクとしてこのマスクから露出された半導体層ＡＳを選
択エッチングする。
スクとしてこのマスクから露出された半導体層ＡＳを選
択エッチングする。
【００８８】そして、該ホトレジスト膜ＰＲＥＳを除去
する。このホトレジスト膜ＰＲＥＳは、そのリフローの
際にベーキングを行った場合剥がれ難くなることから、
アッシングを行った後にいわゆるＭＥＡ剥離を行うとよ
い。
する。このホトレジスト膜ＰＲＥＳは、そのリフローの
際にベーキングを行った場合剥がれ難くなることから、
アッシングを行った後にいわゆるＭＥＡ剥離を行うとよ
い。
【００８９】図８（ｅ）に示すように、ＩＴＯ膜ＩＴＯ
１を形成し、画素電極ＰＸの形成領域（およびドレイン
端子部ＤＹＭ）に相当する部分にホトレジスト膜ＰＲＥ
Ｓを形成する。このホトレジスト膜ＰＲＥＳをマスクと
し、このマスクから露出されたＩＴＯ膜ＩＴＯ１を除去
する。その後、該ホトレジスト膜ＰＲＥＳを除去する。
１を形成し、画素電極ＰＸの形成領域（およびドレイン
端子部ＤＹＭ）に相当する部分にホトレジスト膜ＰＲＥ
Ｓを形成する。このホトレジスト膜ＰＲＥＳをマスクと
し、このマスクから露出されたＩＴＯ膜ＩＴＯ１を除去
する。その後、該ホトレジスト膜ＰＲＥＳを除去する。
【００９０】図８（ｆ）に示すように、保護膜ＰＳＶを
形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの
形成領域を含む）を除く中央部に開口がなされたホトレ
ジスト膜ＰＲＥＳを形成する。
形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの
形成領域を含む）を除く中央部に開口がなされたホトレ
ジスト膜ＰＲＥＳを形成する。
【００９１】このホトレジスト膜ＰＲＥＳをマスクと
し、このマスクから露出された保護膜ＰＳＶを除去す
る。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端
子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開け
も同時に行う。その後、該ホトレジスト膜ＰＲＥＳを除
去する。 《容量素子Ｃａｄｄ》容量素子Ｃａｄｄの断面は図３に
示されている。ゲート信号線ＧＬの一部の上層に絶縁膜
ＧＩを介して画素電極ＰＸの一部が重畳されて形成さ
れ、その誘電体膜は前記絶縁膜ＧＩとなっている。
し、このマスクから露出された保護膜ＰＳＶを除去す
る。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端
子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開け
も同時に行う。その後、該ホトレジスト膜ＰＲＥＳを除
去する。 《容量素子Ｃａｄｄ》容量素子Ｃａｄｄの断面は図３に
示されている。ゲート信号線ＧＬの一部の上層に絶縁膜
ＧＩを介して画素電極ＰＸの一部が重畳されて形成さ
れ、その誘電体膜は前記絶縁膜ＧＩとなっている。
【００９２】上述したように、画素電極ＰＸは保護膜Ｐ
ＳＶの下層に位置づけて形成しているため、容量素子Ｃ
ａｄｄの誘電体膜は該保護膜ＰＳＶと絶縁膜ＧＩの２層
構造とはならず該絶縁膜ＧＩのみとなる。
ＳＶの下層に位置づけて形成しているため、容量素子Ｃ
ａｄｄの誘電体膜は該保護膜ＰＳＶと絶縁膜ＧＩの２層
構造とはならず該絶縁膜ＧＩのみとなる。
【００９３】このため容量素子Ｃａｄｄの容量値は絶縁
膜ＧＩの膜厚とゲート信号線ＧＬと画素電極との重畳面
積によって設定でき、その設定が容易にできるようにな
る。
膜ＧＩの膜厚とゲート信号線ＧＬと画素電極との重畳面
積によって設定でき、その設定が容易にできるようにな
る。
【００９４】誘電体膜が絶縁膜ＧＩのみであることによ
って、その表面にはゲート信号線ＧＬの段差が顕在され
易いが、ゲート信号線ＧＬはその下層がＩＴＯ膜ｇ１で
上層がＭｏ層ｇ２の２層構造で、その側壁においてなだ
らかなテーパが形成されていることから、該ゲート信号
線ＧＬに画素電極ＰＸの一部を重畳させる場合において
該画素電極ＰＸの段差乗り越えによる障害を充分に回避
させることができる。 《ブラックマトリクスＢＭ》ブラックマトリクスＢＭの
断面は図４に示されている。この図では、ブラックマト
リクスＢＭはドレイン信号線ＤＬを被うようにして形成
されていることしか示されていないが、ゲート信号線Ｇ
Ｌおよび薄膜トランジスタＴＦＴをも被うようにして形
成されている。
って、その表面にはゲート信号線ＧＬの段差が顕在され
易いが、ゲート信号線ＧＬはその下層がＩＴＯ膜ｇ１で
上層がＭｏ層ｇ２の２層構造で、その側壁においてなだ
らかなテーパが形成されていることから、該ゲート信号
線ＧＬに画素電極ＰＸの一部を重畳させる場合において
該画素電極ＰＸの段差乗り越えによる障害を充分に回避
させることができる。 《ブラックマトリクスＢＭ》ブラックマトリクスＢＭの
断面は図４に示されている。この図では、ブラックマト
リクスＢＭはドレイン信号線ＤＬを被うようにして形成
されていることしか示されていないが、ゲート信号線Ｇ
Ｌおよび薄膜トランジスタＴＦＴをも被うようにして形
成されている。
【００９５】これにより、コントラストの向上、および
薄膜トランジスタＴＦＴの外来光の照射による特性変化
の回避を図っている。
薄膜トランジスタＴＦＴの外来光の照射による特性変化
の回避を図っている。
【００９６】ドレイン信号線ＤＬの両脇にはゲート信号
線ＧＬと同時に形成される遮光膜ＳＫＤが形成されてお
り、該ドレイン信号線ＤＬを被うブラックマトリクスＢ
Ｍはその幅方向の両端がそれぞれ前記遮光膜ＳＫＤ上に
位置づけられるようにして形成されている。 《ゲート端子部ＧＴＭ》ゲート端子部ＧＴＭの断面は図
５に示されている。ゲート端子部ＧＴＭはゲート信号線
ＧＬの延在端を保護膜ＰＳＶおよび絶縁膜ＧＩの順次孔
開け（ドライエッチングによる選択エッチング）によっ
て露出させることによって形成される。この孔開けは、
画素領域における保護膜ＰＳＶの孔開けと同時に行われ
る。
線ＧＬと同時に形成される遮光膜ＳＫＤが形成されてお
り、該ドレイン信号線ＤＬを被うブラックマトリクスＢ
Ｍはその幅方向の両端がそれぞれ前記遮光膜ＳＫＤ上に
位置づけられるようにして形成されている。 《ゲート端子部ＧＴＭ》ゲート端子部ＧＴＭの断面は図
５に示されている。ゲート端子部ＧＴＭはゲート信号線
ＧＬの延在端を保護膜ＰＳＶおよび絶縁膜ＧＩの順次孔
開け（ドライエッチングによる選択エッチング）によっ
て露出させることによって形成される。この孔開けは、
画素領域における保護膜ＰＳＶの孔開けと同時に行われ
る。
【００９７】同図から明らかなように、下層をＩＴＯ膜
ｇ１、上層をＭｏ層ｇ２として形成されるゲート信号線
ＧＬはそのゲート端子部ＧＴＭにおいて上層のＭｏ層ｇ
２が除去された状態で形成されている。保護膜ＰＳＶお
よび絶縁膜ＧＩのドライエッチングによる孔開けの際
に、選択比のとれないＭｏ層ｇ２がエッチングされてし
まうからである。
ｇ１、上層をＭｏ層ｇ２として形成されるゲート信号線
ＧＬはそのゲート端子部ＧＴＭにおいて上層のＭｏ層ｇ
２が除去された状態で形成されている。保護膜ＰＳＶお
よび絶縁膜ＧＩのドライエッチングによる孔開けの際
に、選択比のとれないＭｏ層ｇ２がエッチングされてし
まうからである。
【００９８】しかし、下層のＩＴＯ膜ｇ１は該エッチン
グのストッパーとしての機能を有して残存し、このＩＴ
Ｏ膜ｇ１によって充分にゲート端子部ＧＴＭとしての機
能を有するようになる。しかも、このＩＴＯ膜ｇ１は酸
化され難い材料からなるので、たとえば電食に対して信
頼性のあるゲート端子部ＧＴＭを形成することができ
る。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図６に示している。ドレイン端子部ＤＴＭはドレイン
信号線ＤＬの延在端を保護膜ＰＳＶの孔開け（選択エッ
チング）によって露出させることによって形成される。
この孔開けは、画素領域における保護膜ＰＳＶの孔開け
と同時に行われる。
グのストッパーとしての機能を有して残存し、このＩＴ
Ｏ膜ｇ１によって充分にゲート端子部ＧＴＭとしての機
能を有するようになる。しかも、このＩＴＯ膜ｇ１は酸
化され難い材料からなるので、たとえば電食に対して信
頼性のあるゲート端子部ＧＴＭを形成することができ
る。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図６に示している。ドレイン端子部ＤＴＭはドレイン
信号線ＤＬの延在端を保護膜ＰＳＶの孔開け（選択エッ
チング）によって露出させることによって形成される。
この孔開けは、画素領域における保護膜ＰＳＶの孔開け
と同時に行われる。
【００９９】ここで、ドレイン端子部ＤＴＭにおけるド
レイン信号線ＤＬ上にはＩＴＯ膜ＩＴＯ１が被覆されて
形成されている。このＩＴＯ膜ＩＴＯ１は画素電極ＰＸ
を形成する際に同時に形成されるもので、ドレイン端子
部ＤＴＭにて電食が生じるのを回避するために形成され
る。
レイン信号線ＤＬ上にはＩＴＯ膜ＩＴＯ１が被覆されて
形成されている。このＩＴＯ膜ＩＴＯ１は画素電極ＰＸ
を形成する際に同時に形成されるもので、ドレイン端子
部ＤＴＭにて電食が生じるのを回避するために形成され
る。
【０１００】上述したように、ドレイン信号線ＤＬはレ
ジストリフロー方式で形成される薄膜トランジスタＴＦ
Ｔと並行して形成されることから、半導体層ＡＳ、高濃
度層ｄ0、Ｍｏ層ｄ1の順次積層体で形成され、その側壁
はなだらかなテーパ形状となっている。
ジストリフロー方式で形成される薄膜トランジスタＴＦ
Ｔと並行して形成されることから、半導体層ＡＳ、高濃
度層ｄ0、Ｍｏ層ｄ1の順次積層体で形成され、その側壁
はなだらかなテーパ形状となっている。
【０１０１】このため、ドレイン端子部ＤＴＭにおいて
該ドレイン信号線ＤＬ上にてＩＴＯ膜ＩＴＯ１を被覆さ
せる場合、このＩＴＯ膜ＩＴＯ１の段切れ等の不都合を
解消できるようになる。 《製造方法》図９（ａ）ないし（ｈ）は、上述した液晶
表示装置の製造方法の一実施例を示す工程図である。
該ドレイン信号線ＤＬ上にてＩＴＯ膜ＩＴＯ１を被覆さ
せる場合、このＩＴＯ膜ＩＴＯ１の段切れ等の不都合を
解消できるようになる。 《製造方法》図９（ａ）ないし（ｈ）は、上述した液晶
表示装置の製造方法の一実施例を示す工程図である。
【０１０２】同図は、図８の工程図に、さらにゲート端
子部ＧＴＮの部分の工程図をも併せ描いた図となってい
る。
子部ＧＴＮの部分の工程図をも併せ描いた図となってい
る。
【０１０３】図９（ａ）は図８（ａ）に対応し、図９
（ｂ）は図８（ｄ）に対応し、図９（ｅ）は図８（ｅ）
に対応し、図９（ｇ）は図８（ｆ）に対応している。
（ｂ）は図８（ｄ）に対応し、図９（ｅ）は図８（ｅ）
に対応し、図９（ｇ）は図８（ｆ）に対応している。
【０１０４】一連の工程は図１０の表に示すようになっ
ており、この表から判るように、ホト工程は、ゲート信
号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイ
ン電極、ソース電極）のパターニング、画素電極ＰＸの
パターニング、保護膜ＰＳＶのパターニングの４回で済
むようになる。
ており、この表から判るように、ホト工程は、ゲート信
号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイ
ン電極、ソース電極）のパターニング、画素電極ＰＸの
パターニング、保護膜ＰＳＶのパターニングの４回で済
むようになる。
【０１０５】実施例２．上述した実施例１は薄膜トラン
ジスタＴＦＴをレジストリフロー方式を用いて形成した
液晶表示装置を示したものである。しかし、いわゆるハ
ーフ露光方式を用いて薄膜トランジスタＴＦＴを形成す
る液晶表示装置にも適用できる。
ジスタＴＦＴをレジストリフロー方式を用いて形成した
液晶表示装置を示したものである。しかし、いわゆるハ
ーフ露光方式を用いて薄膜トランジスタＴＦＴを形成す
る液晶表示装置にも適用できる。
【０１０６】以下に示す構成以外は実施例１の場合と同
様である。 《薄膜トランジスタＴＦＴ》図１１はいわゆるハーフ露
光方式を用いて形成された薄膜トランジスタＴＦＴの断
面を示す図である。
様である。 《薄膜トランジスタＴＦＴ》図１１はいわゆるハーフ露
光方式を用いて形成された薄膜トランジスタＴＦＴの断
面を示す図である。
【０１０７】この薄膜トランジスタＴＦＴは、半導体層
ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体における側
壁が透明基板ＳＵＢ１側へ末広がり状となるなだらかな
テーパ面が形成されるようになる。
ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体における側
壁が透明基板ＳＵＢ１側へ末広がり状となるなだらかな
テーパ面が形成されるようになる。
【０１０８】図１５（ａ）ないし（ｅ）は前記薄膜トラ
ンジスタＴＦＴの形成方法の一実施例を示した工程図で
ある。
ンジスタＴＦＴの形成方法の一実施例を示した工程図で
ある。
【０１０９】まず、図８（ａ）に示すように、ゲート信
号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶
縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの表
面に高濃度層ｄ0を形成し、さらにＭｏ層ｄ1を形成す
る。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1
は同一のチャンバーで連続して成膜する。
号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶
縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの表
面に高濃度層ｄ0を形成し、さらにＭｏ層ｄ1を形成す
る。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1
は同一のチャンバーで連続して成膜する。
【０１１０】図８（ｂ）に示すように、Ｍｏ層ｄ0の表
面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用
いた選択露光を行う。この場合のホトマスクとしては、
格子構造のマスク、あるいはＭｏＳｉのような半透過型
膜の膜厚を制御して製作されたマスクを用い、ドレイン
信号線ＤＬ、ドレイン電極ＳＤ１、ソース電極の形成領
域、およびドレイン電極ＳＤ１とソース電極の間の領域
（チャネル部）に相当する部分の前記ホトレジスト膜Ｐ
ＲＥＳを残存させるようにする。この場合、チャネル部
上のホトレジスト膜ＰＲＥＳの膜厚はそれ以外の領域上
のホトレジスト膜ＰＲＥＳの膜厚よりも小さくなるよう
にする。
面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用
いた選択露光を行う。この場合のホトマスクとしては、
格子構造のマスク、あるいはＭｏＳｉのような半透過型
膜の膜厚を制御して製作されたマスクを用い、ドレイン
信号線ＤＬ、ドレイン電極ＳＤ１、ソース電極の形成領
域、およびドレイン電極ＳＤ１とソース電極の間の領域
（チャネル部）に相当する部分の前記ホトレジスト膜Ｐ
ＲＥＳを残存させるようにする。この場合、チャネル部
上のホトレジスト膜ＰＲＥＳの膜厚はそれ以外の領域上
のホトレジスト膜ＰＲＥＳの膜厚よりも小さくなるよう
にする。
【０１１１】すなわち、チャネル部において、ホトレジ
スト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間
が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチン
グ終了時間と同一（ほぼ同一）になるようにレジスト条
件を制御する。
スト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間
が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチン
グ終了時間と同一（ほぼ同一）になるようにレジスト条
件を制御する。
【０１１２】図８（ｃ）に示すように、ホトレジスト膜
ＰＲＥＳをマスクとして、このマスクから露出されたＭ
ｏ層ｄ1を選択エッチングし（たとえば燐酸と硝酸とを
含む混酸、または硝酸セリウムと硝酸の混合液が選定さ
れる）、さらに高濃度層ｄ0、半導体層ＡＳをドライエ
ッングする。この際、チャネル部はＭｏ層ｄ1、高濃度
層ｄ0、さらには半導体層ＡＳにもエッチングがなされ
るがその表面が若干削るまでに止まる。
ＰＲＥＳをマスクとして、このマスクから露出されたＭ
ｏ層ｄ1を選択エッチングし（たとえば燐酸と硝酸とを
含む混酸、または硝酸セリウムと硝酸の混合液が選定さ
れる）、さらに高濃度層ｄ0、半導体層ＡＳをドライエ
ッングする。この際、チャネル部はＭｏ層ｄ1、高濃度
層ｄ0、さらには半導体層ＡＳにもエッチングがなされ
るがその表面が若干削るまでに止まる。
【０１１３】なお、高濃度層ｄ0のエッチングはこのよ
うな方法に限定されることはなく、たとえばＭｏ層ｄ1
の選択エッチング後に、このＭｏ層ｄ1をマスクとして
エッチングするようにしてもよい。
うな方法に限定されることはなく、たとえばＭｏ層ｄ1
の選択エッチング後に、このＭｏ層ｄ1をマスクとして
エッチングするようにしてもよい。
【０１１４】その後、前記ホトレジスト膜ＰＲＥＳを除
去する。
去する。
【０１１５】図８（ｄ）に示すように、ＩＴＯ膜ＩＴＯ
１を形成し、画素電極ＰＸの形成領域（およびドレイン
端子部ＤＹＭ）に相当する部分にホトレジスト膜ＰＲＥ
Ｓを形成する。このホトレジスト膜ＰＲＥＳをマスクと
し、このマスクから露出されたＩＴＯ膜ＩＴＯ１を除去
する。その後、該ホトレジスト膜ＰＲＥＳを除去する。
１を形成し、画素電極ＰＸの形成領域（およびドレイン
端子部ＤＹＭ）に相当する部分にホトレジスト膜ＰＲＥ
Ｓを形成する。このホトレジスト膜ＰＲＥＳをマスクと
し、このマスクから露出されたＩＴＯ膜ＩＴＯ１を除去
する。その後、該ホトレジスト膜ＰＲＥＳを除去する。
【０１１６】図８（ｅ）に示すように、保護膜ＰＳＶを
形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの
形成領域を含む）を除く中央部に開口がなされたホトレ
ジスト膜ＰＲＥＳを形成する。
形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの
形成領域を含む）を除く中央部に開口がなされたホトレ
ジスト膜ＰＲＥＳを形成する。
【０１１７】このホトレジスト膜ＰＲＥＳをマスクと
し、このマスクから露出された保護膜ＰＳＶを除去す
る。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端
子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開け
も同時に行う。その後、該ホトレジスト膜ＰＲＥＳを除
去する。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
１２に示している。ドレイン信号線ＤＬは半導体層Ａ
Ｓ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成さ
れ、ハーフ露光方式で形成する前記薄膜トランジスタＴ
ＦＴの形成と並行して形成することから、その側壁は透
明基板ＳＵＢ１側へ末広がり状となるなだらかなテーパ
面が形成されるようになる。 《ゲート端子部ＧＴＭ》ゲート端子部ＧＴＭの断面は図
１３に示している。このゲート端子部ＧＴＭは実施例１
と同様に構成される。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図１４に示している。ドレイン信号線ＤＬは半導体層
ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成さ
れ、その側壁は透明基板ＳＵＢ１側へ末広がり状となる
なだらかなテーパ面が形成されるようになる。
し、このマスクから露出された保護膜ＰＳＶを除去す
る。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端
子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開け
も同時に行う。その後、該ホトレジスト膜ＰＲＥＳを除
去する。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
１２に示している。ドレイン信号線ＤＬは半導体層Ａ
Ｓ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成さ
れ、ハーフ露光方式で形成する前記薄膜トランジスタＴ
ＦＴの形成と並行して形成することから、その側壁は透
明基板ＳＵＢ１側へ末広がり状となるなだらかなテーパ
面が形成されるようになる。 《ゲート端子部ＧＴＭ》ゲート端子部ＧＴＭの断面は図
１３に示している。このゲート端子部ＧＴＭは実施例１
と同様に構成される。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図１４に示している。ドレイン信号線ＤＬは半導体層
ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成さ
れ、その側壁は透明基板ＳＵＢ１側へ末広がり状となる
なだらかなテーパ面が形成されるようになる。
【０１１８】そして、ドレイン信号線ＤＬは、そのドレ
イン端子部ＤＴＭにおいてＩＴＯ膜ＩＴＯ１がその側壁
にまで及んで形成されている。このＩＴＯ膜ＩＴＯ１は
画素電極ＰＸの形成の際に同時に形成される。電食を防
止するためである。
イン端子部ＤＴＭにおいてＩＴＯ膜ＩＴＯ１がその側壁
にまで及んで形成されている。このＩＴＯ膜ＩＴＯ１は
画素電極ＰＸの形成の際に同時に形成される。電食を防
止するためである。
【０１１９】ドレイン端子部ＤＴＭは保護膜ＰＳＶを孔
開けし、前記ＩＴＯ膜ＩＴＯ１を露出させることによっ
て形成できる。 《製造方法》図１６（ａ）ないし（ｇ）は、上述した液
晶表示装置の製造方法の一実施例を示す工程図である。
開けし、前記ＩＴＯ膜ＩＴＯ１を露出させることによっ
て形成できる。 《製造方法》図１６（ａ）ないし（ｇ）は、上述した液
晶表示装置の製造方法の一実施例を示す工程図である。
【０１２０】同図は、図１５の工程図に、さらにゲート
端子部ＧＴＮの部分の工程図をも併せ描いた図となって
いる。
端子部ＧＴＮの部分の工程図をも併せ描いた図となって
いる。
【０１２１】図１６（ａ）は図１５（ｂ）に対応し、図
１６（ｃ）は図１５（ｃ）に対応し、図１６（ｄ）は図
１５（ｄ）に対応し、図９（ｆ）は図１５（ｅ）に対応
している。
１６（ｃ）は図１５（ｃ）に対応し、図１６（ｄ）は図
１５（ｄ）に対応し、図９（ｆ）は図１５（ｅ）に対応
している。
【０１２２】一連の工程は図１７の表に示すようになっ
ており、この表から判るように、ホト工程は、ゲート信
号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイ
ン電極、ソース電極）のパターニング、画素電極ＰＸの
パターニング、保護膜ＰＳＶのパターニングの４回で済
むようになる。
ており、この表から判るように、ホト工程は、ゲート信
号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイ
ン電極、ソース電極）のパターニング、画素電極ＰＸの
パターニング、保護膜ＰＳＶのパターニングの４回で済
むようになる。
【０１２３】実施例３．また、本発明による液晶表示装
置は、その薄膜トランジスタＴＦＴをいわゆるＩＴＯマ
スク方式を用いて形成した場合にも適用できる。
置は、その薄膜トランジスタＴＦＴをいわゆるＩＴＯマ
スク方式を用いて形成した場合にも適用できる。
【０１２４】以下に示す構成以外は実施例１の場合と同
様である。 《薄膜トランジスタＴＦＴ》図１８はＩＴＯマスク方式
を用いて形成した薄膜トランジスタＴＦＴの断面を示す
図である。
様である。 《薄膜トランジスタＴＦＴ》図１８はＩＴＯマスク方式
を用いて形成した薄膜トランジスタＴＦＴの断面を示す
図である。
【０１２５】この薄膜トランジスタＴＦＴは、そのソー
ス電極ＳＤ２の表面の全域にわたって画素電極ＰＸのＩ
ＴＯ膜ＩＴＯ１が直接に重畳されているばかりでなく、
ドレイン信号線ＤＬ（およびドレイン電極ＳＤ１）の表
面にもＩＴＯ膜ＩＴＯ１が直接に重畳されている。
ス電極ＳＤ２の表面の全域にわたって画素電極ＰＸのＩ
ＴＯ膜ＩＴＯ１が直接に重畳されているばかりでなく、
ドレイン信号線ＤＬ（およびドレイン電極ＳＤ１）の表
面にもＩＴＯ膜ＩＴＯ１が直接に重畳されている。
【０１２６】また、他の実施例と同様、半導体層ＡＳ、
高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体の側壁は透明基板
ＳＵＢ１側へ末広がりとなるなだらかなテーパ面が形成
されている。
高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体の側壁は透明基板
ＳＵＢ１側へ末広がりとなるなだらかなテーパ面が形成
されている。
【０１２７】図２２（ａ）ないし（ｇ）は前記薄膜トラ
ンジスタＴＦＴの形成方法の一実施例を示した工程図で
ある。
ンジスタＴＦＴの形成方法の一実施例を示した工程図で
ある。
【０１２８】まず、図２２（ａ）に示すように、ゲート
信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート
絶縁膜ＧＩの表面に半導体層ＡＳ、高濃度層ｄ0を形成
し、さらにＭｏ層ｄ1を形成する。この場合、半導体層
ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ 1は同一のチャンバーで連
続して成膜する。
信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート
絶縁膜ＧＩの表面に半導体層ＡＳ、高濃度層ｄ0を形成
し、さらにＭｏ層ｄ1を形成する。この場合、半導体層
ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ 1は同一のチャンバーで連
続して成膜する。
【０１２９】図２２（ｂ）に示すように、Ｍｏ層ｄ1の
表面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを
用いた選択露光を経て、ドレイン信号線ＤＬ、ドレイン
電極ＳＤ１、ソース電極ＳＤ２の形成領域、およびこれ
ら各電極の間の領域（チャネル部）に相当する部分の前
記ホトレジスト膜ＰＲＥＳを残存させる。
表面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを
用いた選択露光を経て、ドレイン信号線ＤＬ、ドレイン
電極ＳＤ１、ソース電極ＳＤ２の形成領域、およびこれ
ら各電極の間の領域（チャネル部）に相当する部分の前
記ホトレジスト膜ＰＲＥＳを残存させる。
【０１３０】そして、このホトレジスト膜ＰＲＥＳをマ
スクとして、このマスクから露出されたＭｏ層ｄ1、高
濃度層ｄ0、半導体層ＡＳを順次選択エッチングする。
その後、該ホトレジスト膜ＰＲＥＳを除去する。
スクとして、このマスクから露出されたＭｏ層ｄ1、高
濃度層ｄ0、半導体層ＡＳを順次選択エッチングする。
その後、該ホトレジスト膜ＰＲＥＳを除去する。
【０１３１】図２２（ｃ）に示すように、ＩＴＯ膜ＩＴ
Ｏを形成し、このＩＴＯ膜ＩＴＯの上面にホトレジスト
膜ＰＲＥＳを形成し、ドレイン信号線ＤＬ、ドレイン電
極ＳＤ１、画素電極ＰＸの形成領域に相当する部分の前
記ホトレジスト膜ＰＲＥＳを残存させる。
Ｏを形成し、このＩＴＯ膜ＩＴＯの上面にホトレジスト
膜ＰＲＥＳを形成し、ドレイン信号線ＤＬ、ドレイン電
極ＳＤ１、画素電極ＰＸの形成領域に相当する部分の前
記ホトレジスト膜ＰＲＥＳを残存させる。
【０１３２】図８（ｄ）に示すように、前記ホトレジス
ト膜ＰＲＥＳをマスクとし、このマスクから露出された
ＩＴＯ膜を選択エッチングする。その後、ホトレジスト
膜ＰＲＥＳを除去する。
ト膜ＰＲＥＳをマスクとし、このマスクから露出された
ＩＴＯ膜を選択エッチングする。その後、ホトレジスト
膜ＰＲＥＳを除去する。
【０１３３】図８（ｅ）に示すように、前記ＩＴＯ膜Ｉ
ＴＯをマスクとし、このマスクから露出されたＭｏ層ｄ
1を選択エッチングし、さらに高濃度層ｄ0をも選択エッ
チングし、半導体層ＡＳの表面を露出させる。
ＴＯをマスクとし、このマスクから露出されたＭｏ層ｄ
1を選択エッチングし、さらに高濃度層ｄ0をも選択エッ
チングし、半導体層ＡＳの表面を露出させる。
【０１３４】図８（ｆ）に示すように、保護膜ＰＳＶを
形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの
形成領域を含む）を除く中央部に開口がなされたホトレ
ジスト膜ＰＲＥＳを形成する。
形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの
形成領域を含む）を除く中央部に開口がなされたホトレ
ジスト膜ＰＲＥＳを形成する。
【０１３５】このホトレジスト膜ＰＲＥＳをマスクと
し、このマスクから露出された保護膜ＰＳＶを除去す
る。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端
子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開け
も同時に行う。その後、図８（ｇ）に示すように、該ホ
トレジスト膜ＰＲＥＳを除去する。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
１９に示されている。このドレイン信号線ＤＬは半導体
層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の
順次積層体から構成されている。 《ゲート端子部》ゲート端子部ＧＴＭの断面は図２０に
示されている。このゲート端子部ＧＴＭは実施例１およ
び２におけるゲート端子部ＧＴＭと同様の構成となって
いる。 《ドレイン端子部》ドレイン端子部ＤＴＭの断面は図２
１に示されている。このドレイン端子部ＤＴＭは、ドレ
イン信号線ＤＬが上述した積層体から構成されているた
め、保護膜ＰＳＶの開口の表面においてＩＴＯ膜ＩＴＯ
１が露出され、電食に対して信頼性ある構成となる。 《製造方法》図２３（ａ）ないし（ｇ）は、上述した液
晶表示装置の製造方法の一実施例を示す工程図である。
し、このマスクから露出された保護膜ＰＳＶを除去す
る。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端
子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開け
も同時に行う。その後、図８（ｇ）に示すように、該ホ
トレジスト膜ＰＲＥＳを除去する。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
１９に示されている。このドレイン信号線ＤＬは半導体
層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の
順次積層体から構成されている。 《ゲート端子部》ゲート端子部ＧＴＭの断面は図２０に
示されている。このゲート端子部ＧＴＭは実施例１およ
び２におけるゲート端子部ＧＴＭと同様の構成となって
いる。 《ドレイン端子部》ドレイン端子部ＤＴＭの断面は図２
１に示されている。このドレイン端子部ＤＴＭは、ドレ
イン信号線ＤＬが上述した積層体から構成されているた
め、保護膜ＰＳＶの開口の表面においてＩＴＯ膜ＩＴＯ
１が露出され、電食に対して信頼性ある構成となる。 《製造方法》図２３（ａ）ないし（ｇ）は、上述した液
晶表示装置の製造方法の一実施例を示す工程図である。
【０１３６】同図は、図２２の工程図に、さらにゲート
端子部ＧＴＮの部分の工程図をも併せ描いた図となって
いる。
端子部ＧＴＮの部分の工程図をも併せ描いた図となって
いる。
【０１３７】図２３（ａ）は図２２（ｂ）に対応し、図
２３（ｃ）は図２２（ｃ）に対応し、図２３（ｄ）は図
２２（ｄ）に対応し、図２３（ｅ）は図２２（ｅ）に対
応し、図２３（ｆ）は図２２（ｆ）に対応し、図２３
（ｇ）は図２２（ｇ）に対応している。
２３（ｃ）は図２２（ｃ）に対応し、図２３（ｄ）は図
２２（ｄ）に対応し、図２３（ｅ）は図２２（ｅ）に対
応し、図２３（ｆ）は図２２（ｆ）に対応し、図２３
（ｇ）は図２２（ｇ）に対応している。
【０１３８】一連の工程は図２４の表に示すようになっ
ており、この表から判るように、ホト工程は、ゲート信
号線ＧＬのパターニング、画素電極ＰＸ（ドレイン信号
線ＤＬ）のパターニング、ドレイン電極およびソース電
極のパターニング、保護膜ＰＳＶのパターニングの４回
で済むようになる。
ており、この表から判るように、ホト工程は、ゲート信
号線ＧＬのパターニング、画素電極ＰＸ（ドレイン信号
線ＤＬ）のパターニング、ドレイン電極およびソース電
極のパターニング、保護膜ＰＳＶのパターニングの４回
で済むようになる。
【０１３９】実施例４．上述した各実施例は、透明基板
ＳＵＢ１側の各画素領域にそれぞれ画素電極が形成され
透明基板ＳＵＢ２側の各画素領域に共通の対向電極が形
成され、これら各電極の間に発生する該各基板に対して
ほぼ垂直の電界によって液晶の光透過率を制御させるい
わゆる縦電界方式の液晶表示装置について説明したもの
である。
ＳＵＢ１側の各画素領域にそれぞれ画素電極が形成され
透明基板ＳＵＢ２側の各画素領域に共通の対向電極が形
成され、これら各電極の間に発生する該各基板に対して
ほぼ垂直の電界によって液晶の光透過率を制御させるい
わゆる縦電界方式の液晶表示装置について説明したもの
である。
【０１４０】しかし、このような横電界方式の液晶表示
装置に限定されることはなく、透明基板ＳＵＢ１の各画
素領域に画素電極と対向電極とが形成され、これら各電
極の間に発生する該透明基板ＳＵＢ１とほぼ平行な電界
成分によって液晶の光透過率を制御させるいわゆる横電
界方式の液晶表示装置についても適用することができ
る。
装置に限定されることはなく、透明基板ＳＵＢ１の各画
素領域に画素電極と対向電極とが形成され、これら各電
極の間に発生する該透明基板ＳＵＢ１とほぼ平行な電界
成分によって液晶の光透過率を制御させるいわゆる横電
界方式の液晶表示装置についても適用することができ
る。
【０１４１】図２５はこのような横電界方式の液晶表示
装置の画素の構成を示す平面図で、図１と対応した図と
なっている。なお、図２５において２６−２６線におけ
る断面を図２６に、２７−２７線における断面を図２７
に示している。
装置の画素の構成を示す平面図で、図１と対応した図と
なっている。なお、図２５において２６−２６線におけ
る断面を図２６に、２７−２７線における断面を図２７
に示している。
【０１４２】図１の構成と比較して異なる構成は次のと
おりである。
おりである。
【０１４３】図２５において、まず、画素電極ＰＸおよ
び対向電極ＣＴがそれぞれドレイン信号線ＤＬと平行に
延在されたストライプ形状をなす複数本からなり、それ
らが交互に配置されて形成されている。
び対向電極ＣＴがそれぞれドレイン信号線ＤＬと平行に
延在されたストライプ形状をなす複数本からなり、それ
らが交互に配置されて形成されている。
【０１４４】この実施例では、画素電極ＰＸが２本、対
向電極ＣＴが３本からなり、それらが交互に配置される
結果、各対向電極ＣＴのうち２本が両脇に、換言すれば
ドレイン信号線ＤＬに隣接されて形成されるようになっ
ている。
向電極ＣＴが３本からなり、それらが交互に配置される
結果、各対向電極ＣＴのうち２本が両脇に、換言すれば
ドレイン信号線ＤＬに隣接されて形成されるようになっ
ている。
【０１４５】この両脇に配置される対向電極ＣＴはドレ
イン信号線ＤＬからの電界が画素電極ＰＸに影響させな
いようにシールド機能をもたせており、他の電極よりも
幅が広く形成されている。
イン信号線ＤＬからの電界が画素電極ＰＸに影響させな
いようにシールド機能をもたせており、他の電極よりも
幅が広く形成されている。
【０１４６】また、対向電極ＣＴはゲート信号線ＧＬと
同時に形成され、該ゲート信号線ＧＬと同材料で形成さ
れている。したがって、２層構造からなり、その下層は
ＩＴＯ膜で上層はＭｏ層で形成されている。
同時に形成され、該ゲート信号線ＧＬと同材料で形成さ
れている。したがって、２層構造からなり、その下層は
ＩＴＯ膜で上層はＭｏ層で形成されている。
【０１４７】３本の各対向電極ＣＴは、画素領域の中央
にゲート信号線ＧＬと平行に形成される対向電圧信号線
ＣＴと一体的に形成されることによって共通接続され、
この対向電圧信号線ＣＬを介して対向電圧信号が供給さ
れる。したがって、この対向電圧信号線ＣＬも２層構造
からなり、その下層はＩＴＯ膜で上層はＭｏ層で形成さ
れている。
にゲート信号線ＧＬと平行に形成される対向電圧信号線
ＣＴと一体的に形成されることによって共通接続され、
この対向電圧信号線ＣＬを介して対向電圧信号が供給さ
れる。したがって、この対向電圧信号線ＣＬも２層構造
からなり、その下層はＩＴＯ膜で上層はＭｏ層で形成さ
れている。
【０１４８】この対向電圧信号線ＣＬは図中ｘ方向に並
設される画素群に共通に形成され、図中ｙ方向に配設さ
れる各画素群の他の対向電圧信号線ＣＬと共通接続さ
れ、表示部外にまで延在された共通接続線に形成された
コモン端子部ＣＴＭから対向電圧信号が供給される。
設される画素群に共通に形成され、図中ｙ方向に配設さ
れる各画素群の他の対向電圧信号線ＣＬと共通接続さ
れ、表示部外にまで延在された共通接続線に形成された
コモン端子部ＣＴＭから対向電圧信号が供給される。
【０１４９】画素電極ＰＸは対向電極ＣＴ（対向電圧信
号線ＣＬ）に対して絶縁膜ＧＩを介して異なる層として
形成されている。
号線ＣＬ）に対して絶縁膜ＧＩを介して異なる層として
形成されている。
【０１５０】２本の各画素電極ＰＸは対向電圧信号線Ｃ
Ｌ上にて互いに接続されたパターンとして形成され、こ
の接続部において該対向電圧信号線ＣＬとの間に前記絶
縁膜ＧＩを誘電体とする容量素子Ｃｓｔｇが形成されて
いる。
Ｌ上にて互いに接続されたパターンとして形成され、こ
の接続部において該対向電圧信号線ＣＬとの間に前記絶
縁膜ＧＩを誘電体とする容量素子Ｃｓｔｇが形成されて
いる。
【０１５１】２本の各画素電極のうち薄膜トランジスタ
ＴＦＴに近接する画素電極ＰＸはその端部が該薄膜トラ
ンジスタＴＦＴの半導体層ＡＳの上面にまで延在されて
該薄膜トランジスタＴＦＴのソース電極を構成してい
る。
ＴＦＴに近接する画素電極ＰＸはその端部が該薄膜トラ
ンジスタＴＦＴの半導体層ＡＳの上面にまで延在されて
該薄膜トランジスタＴＦＴのソース電極を構成してい
る。
【０１５２】そして、この薄膜トランジスタＴＦＴはた
とえば実施例１で示したレジストリフロー方式によって
形成されたものとなっている。 《容量素子Ｃｓｔｇ》図２６は容量素子Ｃｓｔｇの断面
を示す図である。対向電圧信号線ＣＬの一部の上層に絶
縁膜ＧＩを介して画素電極ＰＸの一部が重畳されて構成
され、その誘電体膜は前記絶縁膜ＧＩとなっている。
とえば実施例１で示したレジストリフロー方式によって
形成されたものとなっている。 《容量素子Ｃｓｔｇ》図２６は容量素子Ｃｓｔｇの断面
を示す図である。対向電圧信号線ＣＬの一部の上層に絶
縁膜ＧＩを介して画素電極ＰＸの一部が重畳されて構成
され、その誘電体膜は前記絶縁膜ＧＩとなっている。
【０１５３】画素電極ＰＸは保護膜ＰＳＶの下層に位置
づけて形成しているため、容量素子Ｃｓｔｇの誘電体膜
は該保護膜ＰＳＶと絶縁膜ＧＩの２層構造とはならず該
絶縁膜ＧＩのみとなる。
づけて形成しているため、容量素子Ｃｓｔｇの誘電体膜
は該保護膜ＰＳＶと絶縁膜ＧＩの２層構造とはならず該
絶縁膜ＧＩのみとなる。
【０１５４】このため容量素子Ｃｓｔｇの容量値は絶縁
膜ＧＩの膜厚と対向電圧信号線ＣＬと画素電極ＰＸとの
重畳面積によって設定でき、その設定が容易にできるよ
うになる。 《対向電極ＣＴ》対向電極ＣＴの断面は図２７に示され
ている。
膜ＧＩの膜厚と対向電圧信号線ＣＬと画素電極ＰＸとの
重畳面積によって設定でき、その設定が容易にできるよ
うになる。 《対向電極ＣＴ》対向電極ＣＴの断面は図２７に示され
ている。
【０１５５】２層構造からなる対向電極ＣＴは、各層の
エッチングレートを考慮した選択エッチングによって、
その側壁に透明基板ＳＵＢ１側に末広がり状となるテー
パ面を形成できる。これにより、絶縁膜ＧＩの乗り越え
部におけるクラック等の障害を回避でき、画素電極ＰＸ
との間の電界の分布等を安定化できる。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
２７に示されている。
エッチングレートを考慮した選択エッチングによって、
その側壁に透明基板ＳＵＢ１側に末広がり状となるテー
パ面を形成できる。これにより、絶縁膜ＧＩの乗り越え
部におけるクラック等の障害を回避でき、画素電極ＰＸ
との間の電界の分布等を安定化できる。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
２７に示されている。
【０１５６】ドレイン信号線ＤＬはレジストリフロー方
式からなる薄膜トランジスタＴＦＴと並行して形成さ
れ、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層
体から構成され、その側壁において、透明基板ＳＵＢ１
側に末広がり状となるテーパが形成されるようになり、
しかも、このテーパ面の途中において、詳しくは高濃度
層ｄ0の下層の半導体層ＡＳの部分において段差が形成
されるようになる。なお、薄膜トランジスタＴＦＴの形
成にはレジストリフロー方式に代えて上述のハーフ露光
を行ってもよい。
式からなる薄膜トランジスタＴＦＴと並行して形成さ
れ、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層
体から構成され、その側壁において、透明基板ＳＵＢ１
側に末広がり状となるテーパが形成されるようになり、
しかも、このテーパ面の途中において、詳しくは高濃度
層ｄ0の下層の半導体層ＡＳの部分において段差が形成
されるようになる。なお、薄膜トランジスタＴＦＴの形
成にはレジストリフロー方式に代えて上述のハーフ露光
を行ってもよい。
【０１５７】このため、このドレイン信号線ＤＬの上層
に形成される保護膜ＰＳＶおよび配向膜ＯＲＩの乗り越
え障害を充分に回避することができる。 《ゲート端子部ＧＴＭ、コモン端子部ＣＴＭ》実施例１
に示したゲート端子部ＧＴＭ（図５）と同様の構成とな
っている。また、コモン端子部ＣＴＭにおいても、その
対向電圧信号線ＣＬがゲート信号線ＧＬと同層でかつ同
材料からなる２層構造であることから該ゲート端子部Ｇ
ＴＭと同様の構成となっている。 《ドレイン端子部ＤＴＭ》実施例１に示したドレイン端
子部ＤＴＭ（図６）と同様の構成となっている。 《薄膜トランジスタＴＦＴ》実施例１に示した薄膜トラ
ンジスタＴＦＴ（図２）と同様の構成となっている。
に形成される保護膜ＰＳＶおよび配向膜ＯＲＩの乗り越
え障害を充分に回避することができる。 《ゲート端子部ＧＴＭ、コモン端子部ＣＴＭ》実施例１
に示したゲート端子部ＧＴＭ（図５）と同様の構成とな
っている。また、コモン端子部ＣＴＭにおいても、その
対向電圧信号線ＣＬがゲート信号線ＧＬと同層でかつ同
材料からなる２層構造であることから該ゲート端子部Ｇ
ＴＭと同様の構成となっている。 《ドレイン端子部ＤＴＭ》実施例１に示したドレイン端
子部ＤＴＭ（図６）と同様の構成となっている。 《薄膜トランジスタＴＦＴ》実施例１に示した薄膜トラ
ンジスタＴＦＴ（図２）と同様の構成となっている。
【０１５８】実施例５．図２８は横電界方式の液晶表示
装置の画素の他の実施例を示す平面図である。
装置の画素の他の実施例を示す平面図である。
【０１５９】同図は画素電極ＰＸおよび対向電極ＣＴを
ともにたとえばＩＴＯ膜等のような透明導電層で形成す
るとともにたとえば対向電極ＣＴは画素電極ＰＸと重ね
られて画素領域のほぼ全域に形成されている。
ともにたとえばＩＴＯ膜等のような透明導電層で形成す
るとともにたとえば対向電極ＣＴは画素電極ＰＸと重ね
られて画素領域のほぼ全域に形成されている。
【０１６０】すなわち、対向電極ＣＴは透明基板ＳＵＢ
１面にて画素領域の僅かな周辺を除く中央部の全域に形
成されている。
１面にて画素領域の僅かな周辺を除く中央部の全域に形
成されている。
【０１６１】この対向電極ＣＴには、画素領域の中央に
て図中ｘ方向に走行して形成される対向電圧信号線ＣＬ
を介して対向電圧信号が供給されるようになっている。
て図中ｘ方向に走行して形成される対向電圧信号線ＣＬ
を介して対向電圧信号が供給されるようになっている。
【０１６２】この対向電圧信号線ＣＬは対向電極ＣＴ上
に直接形成されるもので、ゲート信号線ＧＬの形成の際
に同時に形成されるようになっている。このため、対向
電圧信号線ＣＬは２層構造となっており、その下層はＩ
ＴＯ膜で上層はＭｏ層で構成されている。
に直接形成されるもので、ゲート信号線ＧＬの形成の際
に同時に形成されるようになっている。このため、対向
電圧信号線ＣＬは２層構造となっており、その下層はＩ
ＴＯ膜で上層はＭｏ層で構成されている。
【０１６３】また、画素電極ＰＸは、対向電極ＣＴ（対
向電圧信号線ＣＬ）を被う絶縁膜ＧＩ上に形成され、た
とえばドレイン信号線ＤＬと平行に延在されたストライ
プ状のパターンをなし、該ドレイン信号線ＤＬと直交す
る方向に並設された複数の電極からなる。
向電圧信号線ＣＬ）を被う絶縁膜ＧＩ上に形成され、た
とえばドレイン信号線ＤＬと平行に延在されたストライ
プ状のパターンをなし、該ドレイン信号線ＤＬと直交す
る方向に並設された複数の電極からなる。
【０１６４】これら各画素電極ＰＸは薄膜トランジスタ
ＴＦＴ側の端部にて共通接続されるとともに、薄膜トラ
ンジスタＴＦＴの半導体層ＡＳ面にまで延在されて該薄
膜トランジスタＴＦＴのソース電極ＳＤ２を構成する。
ＴＦＴ側の端部にて共通接続されるとともに、薄膜トラ
ンジスタＴＦＴの半導体層ＡＳ面にまで延在されて該薄
膜トランジスタＴＦＴのソース電極ＳＤ２を構成する。
【０１６５】この薄膜トランジスタＴＦＴは、実施例１
と同様にレジスタリフロー方式によって形成されてい
る。 《対向電圧信号線ＣＬ》対向電圧信号線ＣＬの断面は図
３０に示されている。
と同様にレジスタリフロー方式によって形成されてい
る。 《対向電圧信号線ＣＬ》対向電圧信号線ＣＬの断面は図
３０に示されている。
【０１６６】２層構造からなる対向電圧信号線ＣＬは、
各層のエッチングレートを考慮した選択エッチングによ
って、その側壁に透明基板ＳＵＢ１側に末広がり状とな
るテーパ面を形成できる。これにより、絶縁膜ＧＩの乗
り越え障害を回避できる。
各層のエッチングレートを考慮した選択エッチングによ
って、その側壁に透明基板ＳＵＢ１側に末広がり状とな
るテーパ面を形成できる。これにより、絶縁膜ＧＩの乗
り越え障害を回避できる。
【０１６７】また、対向電圧信号線ＣＬは、ＩＴＯ膜か
らなる対向電極ＣＴの上面に形成され、その下層はＩＴ
Ｏ膜で構成されていることから、該対向電極ＣＴとの密
着性を確保することができる。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
２９に示されている。ドレイン信号線ＤＬはレジストリ
フロー方式からなる薄膜トランジスタＴＦＴと並行して
形成され、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順
次積層体から構成され、その側壁において、透明基板Ｓ
ＵＢ１側に末広がり状となるテーパが形成されるように
なり、しかも、このテーパ面の途中において、詳しくは
高濃度層ｄ0の下層の半導体層ＡＳの部分において段差
が形成されるようになる。なお、薄膜トランジスタＴＦ
Ｔの形成にはレジストリフロー方式に代えて上述のハー
フ露光を用いてもよい。
らなる対向電極ＣＴの上面に形成され、その下層はＩＴ
Ｏ膜で構成されていることから、該対向電極ＣＴとの密
着性を確保することができる。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
２９に示されている。ドレイン信号線ＤＬはレジストリ
フロー方式からなる薄膜トランジスタＴＦＴと並行して
形成され、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順
次積層体から構成され、その側壁において、透明基板Ｓ
ＵＢ１側に末広がり状となるテーパが形成されるように
なり、しかも、このテーパ面の途中において、詳しくは
高濃度層ｄ0の下層の半導体層ＡＳの部分において段差
が形成されるようになる。なお、薄膜トランジスタＴＦ
Ｔの形成にはレジストリフロー方式に代えて上述のハー
フ露光を用いてもよい。
【０１６８】このため、このドレイン信号線ＤＬの上層
に形成される保護膜ＰＳＶおよび配向膜ＯＲＩの乗り越
え障害を充分に回避することができる。 《ゲート端子部ＧＴＭ、コモン端子部ＣＴＭ》実施例１
に示したゲート端子部ＧＴＭ（図５）と同様の構成とな
っている。 《ドレイン端子部ＤＴＭ》実施例１に示したドレイン端
子部ＤＴＭ（図６）と同様の構成となっている。 《薄膜トランジスタＴＦＴ》実施例１に示した薄膜トラ
ンジスタＴＦＴ（図２）と同様の構成となっている。
に形成される保護膜ＰＳＶおよび配向膜ＯＲＩの乗り越
え障害を充分に回避することができる。 《ゲート端子部ＧＴＭ、コモン端子部ＣＴＭ》実施例１
に示したゲート端子部ＧＴＭ（図５）と同様の構成とな
っている。 《ドレイン端子部ＤＴＭ》実施例１に示したドレイン端
子部ＤＴＭ（図６）と同様の構成となっている。 《薄膜トランジスタＴＦＴ》実施例１に示した薄膜トラ
ンジスタＴＦＴ（図２）と同様の構成となっている。
【０１６９】実施例６．図３１は本発明による液晶表示
装置の画素の他の実施例を示す平面図で、図２５と対応
した図となっている。
装置の画素の他の実施例を示す平面図で、図２５と対応
した図となっている。
【０１７０】図３１は、ハーフ露光方式を経て形成され
た画素の構成を示す。ここで、ゲート信号線ＧＬは上述
した実施例と同様にＩＴＯ膜とＭｏ層との２層構造とな
っているがこの構成は図示されていない。 《容量素子Ｃｓｔｇ》容量素子Ｃｓｔｇの断面は図３２
に示されている。
た画素の構成を示す。ここで、ゲート信号線ＧＬは上述
した実施例と同様にＩＴＯ膜とＭｏ層との２層構造とな
っているがこの構成は図示されていない。 《容量素子Ｃｓｔｇ》容量素子Ｃｓｔｇの断面は図３２
に示されている。
【０１７１】容量素子Ｃｓｔｇは対向電圧信号線ＣＬの
上面に絶縁膜ＧＩを介して画素電極をＰＸを重畳させて
構成されている。
上面に絶縁膜ＧＩを介して画素電極をＰＸを重畳させて
構成されている。
【０１７２】対向電圧信号線ＣＬはゲート信号線ＧＬと
同様に下層がＩＴＯ膜ｇ１で上層がＭｏ層ｇ２の２層構
造からなり、画素電極ＰＸは半導体層ＡＳ、高濃度層ｄ
0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１の順次積層体からなっ
ている。 《画素電極ＰＸ》画素電極ＰＸの断面は図３３において
明確に示されている。
同様に下層がＩＴＯ膜ｇ１で上層がＭｏ層ｇ２の２層構
造からなり、画素電極ＰＸは半導体層ＡＳ、高濃度層ｄ
0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１の順次積層体からなっ
ている。 《画素電極ＰＸ》画素電極ＰＸの断面は図３３において
明確に示されている。
【０１７３】上述したように、画素電極ＰＸは半導体層
ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜の順次積層体
からなっている。
ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜の順次積層体
からなっている。
【０１７４】この場合、画素電極ＰＸによる段差の不都
合が考えられるが、その側壁は透明基板ＳＵＢ１側に末
広がりとなるなだらかなテーパ面が形成されることか
ら、この上面に形成される保護膜ＰＳＶおよび配向膜Ｏ
ＲＩの乗り越え障害を充分緩和させることができる。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
３３に示されている。
合が考えられるが、その側壁は透明基板ＳＵＢ１側に末
広がりとなるなだらかなテーパ面が形成されることか
ら、この上面に形成される保護膜ＰＳＶおよび配向膜Ｏ
ＲＩの乗り越え障害を充分緩和させることができる。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
３３に示されている。
【０１７５】ドレイン信号線ＤＬも、画素電極ＰＸと同
様に、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ
膜の順次積層体からなっている。
様に、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ
膜の順次積層体からなっている。
【０１７６】このため、ドレイン信号線ＤＬによる段差
の不都合が考えられるが、その側壁は透明基板ＳＵＢ１
側に末広がりとなるなだらかなテーパ面が形成されるこ
とから、この上面に形成される保護膜ＰＳＶおよび配向
膜ＯＲＩの乗り越え障害を充分緩和させることができ
る。 《ゲート端子部ＧＴＭ》ゲート端子部ＧＴＭの断面は図
３５に示されている。
の不都合が考えられるが、その側壁は透明基板ＳＵＢ１
側に末広がりとなるなだらかなテーパ面が形成されるこ
とから、この上面に形成される保護膜ＰＳＶおよび配向
膜ＯＲＩの乗り越え障害を充分緩和させることができ
る。 《ゲート端子部ＧＴＭ》ゲート端子部ＧＴＭの断面は図
３５に示されている。
【０１７７】ゲート端子部ＧＴＭはゲート信号線ＧＬの
延在端を保護膜ＰＳＶおよび絶縁膜ＧＩの順次孔開け
（ドライエッチングによる選択エッチング）によって露
出させることによって形成される。
延在端を保護膜ＰＳＶおよび絶縁膜ＧＩの順次孔開け
（ドライエッチングによる選択エッチング）によって露
出させることによって形成される。
【０１７８】同図から明らかなように、下層をＩＴＯ膜
ｇ１、上層をＭｏ層ｇ２として形成されるゲート信号線
ＧＬはそのゲート端子部ＧＴＭにおいて上層のＭｏ層が
除去された状態で形成されている。保護膜ＰＳＶおよび
絶縁膜ＧＩのドライエッチングによる孔開けの際に、選
択比のとれないＭｏ層がエッチングされてしまうからで
ある。
ｇ１、上層をＭｏ層ｇ２として形成されるゲート信号線
ＧＬはそのゲート端子部ＧＴＭにおいて上層のＭｏ層が
除去された状態で形成されている。保護膜ＰＳＶおよび
絶縁膜ＧＩのドライエッチングによる孔開けの際に、選
択比のとれないＭｏ層がエッチングされてしまうからで
ある。
【０１７９】しかし、下層のＩＴＯ膜ｇ１は該エッチン
グのストッパーとしての機能を有して残存し、このＩＴ
Ｏ膜ｇ１によって充分にゲート端子部ＧＴＭとしての機
能を有するようになる。しかも、このＩＴＯ膜ｇ１は酸
化され難い材料からなるので、たとえば電食に対して信
頼性のあるゲート端子部を構成することができる。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図３６に示されている。
グのストッパーとしての機能を有して残存し、このＩＴ
Ｏ膜ｇ１によって充分にゲート端子部ＧＴＭとしての機
能を有するようになる。しかも、このＩＴＯ膜ｇ１は酸
化され難い材料からなるので、たとえば電食に対して信
頼性のあるゲート端子部を構成することができる。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図３６に示されている。
【０１８０】ドレイン信号線ＤＬは半導体層ＡＳ、高濃
度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１の順次積層体か
ら構成されているため、保護膜ＰＳＶに孔開けを行うこ
とによりドレイン端子部ＤＴＭが形成される。
度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１の順次積層体か
ら構成されているため、保護膜ＰＳＶに孔開けを行うこ
とによりドレイン端子部ＤＴＭが形成される。
【０１８１】保護膜ＰＳＶの孔開けによってドレイン信
号線ＤＬの表面のＩＴＯ膜が露出されるので、電食防止
のためのＩＴＯ膜形成を特に行う必要はなくなる。 《薄膜トランジスタＴＦＴ》この実施例では、薄膜トラ
ンジスタＴＦＴはハーフ露光方式で形成されたものとな
っている。
号線ＤＬの表面のＩＴＯ膜が露出されるので、電食防止
のためのＩＴＯ膜形成を特に行う必要はなくなる。 《薄膜トランジスタＴＦＴ》この実施例では、薄膜トラ
ンジスタＴＦＴはハーフ露光方式で形成されたものとな
っている。
【０１８２】図３７（ａ）ないし（ｆ）は前記薄膜トラ
ンジスタＴＦＴの形成方法の一実施例を示した工程図で
ある。
ンジスタＴＦＴの形成方法の一実施例を示した工程図で
ある。
【０１８３】まず、図３７（ａ）に示すように、ゲート
信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート
絶縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの
表面に高濃度層ｄ0、Ｍｏ層ｄ1を形成し、さらにＩＴＯ
膜ＩＴＯ１を形成する。この場合、半導体層ＡＳ、高濃
度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１は同一のチャン
バーで連続して成膜する。
信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート
絶縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの
表面に高濃度層ｄ0、Ｍｏ層ｄ1を形成し、さらにＩＴＯ
膜ＩＴＯ１を形成する。この場合、半導体層ＡＳ、高濃
度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１は同一のチャン
バーで連続して成膜する。
【０１８４】図３７（ｂ）に示すように、ＩＴＯ膜の表
面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用
いた選択露光を行う。この場合のホトマスクとしては、
格子構造のマスク、あるいはＭｏＳｉのような半透過型
膜の膜厚を制御して製作されたマスクを用い、ドレイン
信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極の
形成領域、これら各電極の間の領域（チャネル部）に相
当する部分の前記ホトレジスト膜ＰＲＥＳを残存させる
ようにする。この場合、チャネル部上のホトレジスト膜
ＰＲＥＳの膜厚はそれ以外の領域上のホトレジスト膜Ｐ
ＲＥＳの膜厚よりも小さくなるようにする。
面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用
いた選択露光を行う。この場合のホトマスクとしては、
格子構造のマスク、あるいはＭｏＳｉのような半透過型
膜の膜厚を制御して製作されたマスクを用い、ドレイン
信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極の
形成領域、これら各電極の間の領域（チャネル部）に相
当する部分の前記ホトレジスト膜ＰＲＥＳを残存させる
ようにする。この場合、チャネル部上のホトレジスト膜
ＰＲＥＳの膜厚はそれ以外の領域上のホトレジスト膜Ｐ
ＲＥＳの膜厚よりも小さくなるようにする。
【０１８５】すなわち、チャネル部において、ホトレジ
スト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間
が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチン
グ終了時間と同一（ほぼ同一）になるようにレジスト条
件を制御する。
スト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間
が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチン
グ終了時間と同一（ほぼ同一）になるようにレジスト条
件を制御する。
【０１８６】図３７（ｃ）に示すように、ホトレジスト
膜ＰＲＥＳをマスクとして、このマスクから露出された
ＩＴＯ層、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳを選
択エッチングする（たとえば半導体層ＡＳ及び高濃度層
ｄ0の選択エッチング用ガスとしてＳＦ6、ＣＦ4等のフ
ッ素系ガスが選定される）。
膜ＰＲＥＳをマスクとして、このマスクから露出された
ＩＴＯ層、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳを選
択エッチングする（たとえば半導体層ＡＳ及び高濃度層
ｄ0の選択エッチング用ガスとしてＳＦ6、ＣＦ4等のフ
ッ素系ガスが選定される）。
【０１８７】これにより、薄膜トランジスタＴＦＴを構
成する半導体層ＡＳは島状にエッチングされることにな
るが、そのチャネル部は少なくとも高濃度層ｄ0をエッ
チングするに止まる。その後前記ホトレジスト膜ＰＲＥ
Ｓを除去する。
成する半導体層ＡＳは島状にエッチングされることにな
るが、そのチャネル部は少なくとも高濃度層ｄ0をエッ
チングするに止まる。その後前記ホトレジスト膜ＰＲＥ
Ｓを除去する。
【０１８８】図３７（ｄ）に示すように、保護膜ＰＳＶ
を形成する。
を形成する。
【０１８９】図３７（ｅ）に示すように、保護膜ＰＳＶ
の表面に画素領域の周辺部（薄膜トランジスタＴＦＴの
形成領域を含む）を除く中央部に開口がなされたホトレ
ジスト膜ＰＲＥＳを形成する。
の表面に画素領域の周辺部（薄膜トランジスタＴＦＴの
形成領域を含む）を除く中央部に開口がなされたホトレ
ジスト膜ＰＲＥＳを形成する。
【０１９０】図３７（ｆ）に示すように、このホトレジ
スト膜ＰＲＥＳをマスクとし、このマスクから露出され
た保護膜ＰＳＶを除去する。なお、この保護膜ＰＳＶの
孔開けの際は、ゲート端子部ＧＴＭおよびドレイン端子
部ＤＴＭにおける孔開けも同時に行う。その後、該ホト
レジスト膜ＰＲＥＳを除去する。 《製造方法》図３８（ａ）ないし（ｅ）は、上述した液
晶表示装置の製造方法の一実施例を示す工程図である。
スト膜ＰＲＥＳをマスクとし、このマスクから露出され
た保護膜ＰＳＶを除去する。なお、この保護膜ＰＳＶの
孔開けの際は、ゲート端子部ＧＴＭおよびドレイン端子
部ＤＴＭにおける孔開けも同時に行う。その後、該ホト
レジスト膜ＰＲＥＳを除去する。 《製造方法》図３８（ａ）ないし（ｅ）は、上述した液
晶表示装置の製造方法の一実施例を示す工程図である。
【０１９１】同図は、図３７の工程図に、さらにゲート
端子部ＧＴＮの部分の工程図をも併せ描いた図となって
いる。
端子部ＧＴＮの部分の工程図をも併せ描いた図となって
いる。
【０１９２】図３８（ａ）は図３７（ｂ）に対応し、図
３８（ｃ）は図３７（ｃ）に対応し、図３８（ｄ）は図
３７（ｅ）に対応し、図３８（ｅ）は図３７（ｆ）に対
応している。
３８（ｃ）は図３７（ｃ）に対応し、図３８（ｄ）は図
３７（ｅ）に対応し、図３８（ｅ）は図３７（ｆ）に対
応している。
【０１９３】一連の工程は図３９の表に示すようになっ
ており、この表から判るように、ホト工程は、ゲート信
号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイ
ン電極、ソース電極）のパターニング、保護膜ＰＳＶの
パターニングの３回で済むようになる。
ており、この表から判るように、ホト工程は、ゲート信
号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイ
ン電極、ソース電極）のパターニング、保護膜ＰＳＶの
パターニングの３回で済むようになる。
【０１９４】実施例７．図４０は本発明による液晶表示
装置の画素の他の実施例を示す平面図で、図２８と対応
した図となっている。すなわち、たとえばＩＴＯ膜から
なる対向電極ＣＴが画素領域の大部分に形成され、たと
えばＩＴＯ膜からなるストライプ状の画素電極ＰＸが複
数並設されている。この実施例の場合、対向電極ＣＴと
画素電極ＰＸとの間に介在される絶縁膜は絶縁膜ＧＩと
保護膜ＰＳＶの２層構造となっている。そして、薄膜ト
ランジスタＴＦＴはレジストリフロー方式によって形成
されている。
装置の画素の他の実施例を示す平面図で、図２８と対応
した図となっている。すなわち、たとえばＩＴＯ膜から
なる対向電極ＣＴが画素領域の大部分に形成され、たと
えばＩＴＯ膜からなるストライプ状の画素電極ＰＸが複
数並設されている。この実施例の場合、対向電極ＣＴと
画素電極ＰＸとの間に介在される絶縁膜は絶縁膜ＧＩと
保護膜ＰＳＶの２層構造となっている。そして、薄膜ト
ランジスタＴＦＴはレジストリフロー方式によって形成
されている。
【０１９５】なお、図４０の４１−４１線の断面図を図
４１に、４２−４２線の断面図を図４２に、４４−４４
線の断面図を図４４に、４５−４５線の断面図を図４５
に示している。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬは図４１に
示されている。ドレイン信号線ＤＬは絶縁膜ＧＩ上に形
成され、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次
積層体で構成されている。
４１に、４２−４２線の断面図を図４２に、４４−４４
線の断面図を図４４に、４５−４５線の断面図を図４５
に示している。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬは図４１に
示されている。ドレイン信号線ＤＬは絶縁膜ＧＩ上に形
成され、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次
積層体で構成されている。
【０１９６】そして、レジストリフロー方式で形成され
る薄膜トランジスタＴＦＴと並行して形成されるため、
ドレイン信号線ＤＬの側壁はその半導体層ＡＳ面に段差
を有するなだらかなテーパ面（透明基板ＳＵＢ１側へ末
広がる）が形成されている。 《ゲート信号線ＧＬ》ゲート信号線ＧＬの断面は図４２
に示されている。ゲート信号線ＧＬは透明基板ＳＵＢ１
上に形成され、ＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜
から構成されている。その側壁は透明基板ＳＵＢ１側へ
末広がりとなるなだらかなテーパ面が形成されている。 《対向電圧信号線ＣＬ》対向電圧信号線ＣＬの断面は図
４２に示されている。対向電圧信号線ＣＬはゲート信号
線ＧＬと同様にＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜
から構成されているが、このうちＩＴＯ膜ｇ１はＭｏ膜
ｇ２に対して幅広に形成され対向電極ＣＴの機能をもた
せるようにしている。
る薄膜トランジスタＴＦＴと並行して形成されるため、
ドレイン信号線ＤＬの側壁はその半導体層ＡＳ面に段差
を有するなだらかなテーパ面（透明基板ＳＵＢ１側へ末
広がる）が形成されている。 《ゲート信号線ＧＬ》ゲート信号線ＧＬの断面は図４２
に示されている。ゲート信号線ＧＬは透明基板ＳＵＢ１
上に形成され、ＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜
から構成されている。その側壁は透明基板ＳＵＢ１側へ
末広がりとなるなだらかなテーパ面が形成されている。 《対向電圧信号線ＣＬ》対向電圧信号線ＣＬの断面は図
４２に示されている。対向電圧信号線ＣＬはゲート信号
線ＧＬと同様にＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜
から構成されているが、このうちＩＴＯ膜ｇ１はＭｏ膜
ｇ２に対して幅広に形成され対向電極ＣＴの機能をもた
せるようにしている。
【０１９７】このように、対向電極ＣＴは１層構造とな
っているにも拘らず、対向電圧信号線ＣＬは該対向電極
ＣＴを構成する層の上にさらに別の材料の層が形成され
た２層構造となっているが、この対向電圧信号線ＣＬと
対向電極ＣＴとの形成はハーフ露光方式の採用によって
１回のホト工程で形成することができる。
っているにも拘らず、対向電圧信号線ＣＬは該対向電極
ＣＴを構成する層の上にさらに別の材料の層が形成され
た２層構造となっているが、この対向電圧信号線ＣＬと
対向電極ＣＴとの形成はハーフ露光方式の採用によって
１回のホト工程で形成することができる。
【０１９８】図４３（ａ）ないし（ｄ）は、このような
場合の工程を示す図である。
場合の工程を示す図である。
【０１９９】まず、図４３（ａ）に示すように、透明基
板ＳＵＢ１の表面にたとえばＩＴＯ膜ｇ１とＭｏ層ｇ２
の順次積層体が形成されている。
板ＳＵＢ１の表面にたとえばＩＴＯ膜ｇ１とＭｏ層ｇ２
の順次積層体が形成されている。
【０２００】そして、この積層体の表面に選択的にホト
レジスト膜ＰＲＥＳが形成されているが、図４３（ｂ）
に示すように、これらは異なる領域においてそれぞれ厚
さが異なっている。このように厚さの異なるホトレジス
ト膜の形成は格子構造のホトマスク、あるいはＭｏＳｉ
等のような半透過型膜の膜厚を制御して製作されたホト
マスクを用い、いわゆるハーフ露光をすることによって
達成できる。
レジスト膜ＰＲＥＳが形成されているが、図４３（ｂ）
に示すように、これらは異なる領域においてそれぞれ厚
さが異なっている。このように厚さの異なるホトレジス
ト膜の形成は格子構造のホトマスク、あるいはＭｏＳｉ
等のような半透過型膜の膜厚を制御して製作されたホト
マスクを用い、いわゆるハーフ露光をすることによって
達成できる。
【０２０１】その後、図４３（ｃ）に示すように、該ホ
トレジスト膜ＰＲＥＳをマスクとしてエッチングするこ
とにより、上層のＭｏ膜ｇ２を選択エッチングできる。
この場合、膜厚の大きなホトレジスト膜はその膜厚を小
さくなって残存するが、膜厚の小さなホトレジスト膜は
消失するようになる。
トレジスト膜ＰＲＥＳをマスクとしてエッチングするこ
とにより、上層のＭｏ膜ｇ２を選択エッチングできる。
この場合、膜厚の大きなホトレジスト膜はその膜厚を小
さくなって残存するが、膜厚の小さなホトレジスト膜は
消失するようになる。
【０２０２】そして、図４３（ｄ）に示すように、残存
されたホトレジスト膜ＰＲＥＳをマスクとしてエッチン
グすることにより、下層のＩＴＯ膜ｇ１を選択エッチン
グできる。この場合、ホトレジスト膜が消失された側の
Ｍｏ層ｇ２はこの際にエッチングされることになる。 《ゲート端子部ＧＴＭ》ゲート端子部ＧＴＭの断面は図
４４に示されている。ゲート信号線ＧＬを被う絶縁膜Ｇ
Ｉ、保護膜ＰＳＶに孔開けをするとによってゲート端子
部ＧＴＭが形成される。
されたホトレジスト膜ＰＲＥＳをマスクとしてエッチン
グすることにより、下層のＩＴＯ膜ｇ１を選択エッチン
グできる。この場合、ホトレジスト膜が消失された側の
Ｍｏ層ｇ２はこの際にエッチングされることになる。 《ゲート端子部ＧＴＭ》ゲート端子部ＧＴＭの断面は図
４４に示されている。ゲート信号線ＧＬを被う絶縁膜Ｇ
Ｉ、保護膜ＰＳＶに孔開けをするとによってゲート端子
部ＧＴＭが形成される。
【０２０３】この場合、該孔開けによってゲート信号線
ＧＬの上層のＭｏ膜ｇ２が除去され、さらに該孔および
その周辺に形成されたＩＴＯ膜によってゲート端子部Ｇ
ＴＭの電食回避をさらに効果的ならしめている。
ＧＬの上層のＭｏ膜ｇ２が除去され、さらに該孔および
その周辺に形成されたＩＴＯ膜によってゲート端子部Ｇ
ＴＭの電食回避をさらに効果的ならしめている。
【０２０４】なお、前記ＩＴＯ膜は画素電極ＰＸの形成
と同時に形成されるようになっている。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図４５に示されている。ドレイン信号線ＤＬを被う保
護膜ＰＳＶに孔開けをすることによってドレイン端子部
ＧＴＭが形成される。
と同時に形成されるようになっている。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図４５に示されている。ドレイン信号線ＤＬを被う保
護膜ＰＳＶに孔開けをすることによってドレイン端子部
ＧＴＭが形成される。
【０２０５】この場合、該孔およびその周辺に形成され
たＩＴＯ膜によってゲート端子部ＧＴＭの電食回避をは
かっている。
たＩＴＯ膜によってゲート端子部ＧＴＭの電食回避をは
かっている。
【０２０６】このＩＴＯ膜も画素電極ＰＸの形成と同時
に形成されるようになっている。 《製造方法》図４６（ａ）ないし（ｄ）、図４７（ｅ）
ないし（ｈ）、図４８（ｉ）は前記液晶表示装置の製造
方法の一実施例を示す工程図で、薄膜トランジスタＴＦ
Ｔと対向電極ＣＴの部分を示している。
に形成されるようになっている。 《製造方法》図４６（ａ）ないし（ｄ）、図４７（ｅ）
ないし（ｈ）、図４８（ｉ）は前記液晶表示装置の製造
方法の一実施例を示す工程図で、薄膜トランジスタＴＦ
Ｔと対向電極ＣＴの部分を示している。
【０２０７】まず、図４６（ａ）に示すように、ゲート
信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート
絶縁膜ＧＩの表面に半導体層ＡＳ、高濃度層ｄ0、Ｍｏ
層ｄ1を形成しする。この場合、半導体層ＡＳ、高濃度
層ｄ0、Ｍｏ層ｄ0は同一のチャンバーで連続して成膜す
る。
信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート
絶縁膜ＧＩの表面に半導体層ＡＳ、高濃度層ｄ0、Ｍｏ
層ｄ1を形成しする。この場合、半導体層ＡＳ、高濃度
層ｄ0、Ｍｏ層ｄ0は同一のチャンバーで連続して成膜す
る。
【０２０８】図４６（ｂ）に示すように、ＩＴＯ膜の表
面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用
いた選択露光を行う。この場合のホトマスクとしては、
格子構造のマスク、あるいはＭｏＳｉのような半透過型
膜の膜厚を制御して製作されたマスクを用い、ドレイン
信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極の
形成領域、これら各電極の間の領域（チャネル部）に相
当する部分の前記ホトレジスト膜ＰＲＥＳを残存させる
ようにする。この場合、前記チャネル部上のホトレジス
ト膜ＰＲＥＳの膜厚はそれ以外の領域上のホトレジスト
膜ＰＲＥＳの膜厚よりも小さくなるようにする。
面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用
いた選択露光を行う。この場合のホトマスクとしては、
格子構造のマスク、あるいはＭｏＳｉのような半透過型
膜の膜厚を制御して製作されたマスクを用い、ドレイン
信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極の
形成領域、これら各電極の間の領域（チャネル部）に相
当する部分の前記ホトレジスト膜ＰＲＥＳを残存させる
ようにする。この場合、前記チャネル部上のホトレジス
ト膜ＰＲＥＳの膜厚はそれ以外の領域上のホトレジスト
膜ＰＲＥＳの膜厚よりも小さくなるようにする。
【０２０９】すなわち、チャネル部において、ホトレジ
スト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間
が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチン
グ終了時間と同一（ほぼ同一）になるようにレジスト条
件を制御する。
スト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間
が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチン
グ終了時間と同一（ほぼ同一）になるようにレジスト条
件を制御する。
【０２１０】図４６（ｃ）に示すように、ホトレジスト
膜ＰＲＥＳをマスクとして、このマスクから露出された
Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳを選択エッチン
グする（たとえば半導体層ＡＳ及び高濃度層ｄ0の選択
エッチング用ガスとしてＳＦ6、ＣＦ4等のフッ素系ガス
が選定される）。
膜ＰＲＥＳをマスクとして、このマスクから露出された
Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳを選択エッチン
グする（たとえば半導体層ＡＳ及び高濃度層ｄ0の選択
エッチング用ガスとしてＳＦ6、ＣＦ4等のフッ素系ガス
が選定される）。
【０２１１】これにより、薄膜トランジスタＴＦＴを構
成する領域以外の領域において半導体層ＡＳが露出さ
れ、ホトレジスト膜ＰＲＥＳはその全域にわたって膜厚
が小さくなる。そして、チャネル部においては該ホトレ
ジスト膜ＰＲＥＳからＭｏ層ｄ 1が露出するようにな
る。
成する領域以外の領域において半導体層ＡＳが露出さ
れ、ホトレジスト膜ＰＲＥＳはその全域にわたって膜厚
が小さくなる。そして、チャネル部においては該ホトレ
ジスト膜ＰＲＥＳからＭｏ層ｄ 1が露出するようにな
る。
【０２１２】図４６（ｄ）に示すように、残存されたホ
トレジスト膜ＰＲＥＳをマスクとしてエッチングする。
トレジスト膜ＰＲＥＳをマスクとしてエッチングする。
【０２１３】これにより、薄膜トランジスタＴＦＴを構
成する領域以外の領域において半導体層ＡＳがエッチン
グされ絶縁膜ＧＩが露出するようになる。
成する領域以外の領域において半導体層ＡＳがエッチン
グされ絶縁膜ＧＩが露出するようになる。
【０２１４】また、チャネル部においてＭｏ層ｄ1、高
濃度層ｄ0がエッチングされ半導体層ＡＳが露出するよ
うになる。
濃度層ｄ0がエッチングされ半導体層ＡＳが露出するよ
うになる。
【０２１５】図４７（ｅ）に示すように、保護膜ＰＳＶ
を形成する。
を形成する。
【０２１６】図４７（ｆ）に示すように、保護膜ＰＳＶ
の上面に薄膜トランジスタＴＦＴのソース電極ＳＤ２の
コンタクトホール形成部分に孔開けがされたホトレジス
ト膜ＰＲＥＳを形成する。そして、このホトレジスト膜
ＰＲＥＳをマスクとして保護膜ＰＳＶをエッチングす
る。なお、この保護膜ＰＳＶの孔開けの際に、ゲート端
子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開け
も同時に行う。その後該ホトレジスト膜ＰＲＥＳを除去
する。
の上面に薄膜トランジスタＴＦＴのソース電極ＳＤ２の
コンタクトホール形成部分に孔開けがされたホトレジス
ト膜ＰＲＥＳを形成する。そして、このホトレジスト膜
ＰＲＥＳをマスクとして保護膜ＰＳＶをエッチングす
る。なお、この保護膜ＰＳＶの孔開けの際に、ゲート端
子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開け
も同時に行う。その後該ホトレジスト膜ＰＲＥＳを除去
する。
【０２１７】図４７（ｇ）に示すように、保護膜ＰＳＶ
にコンタクトホールが形成され、このコンタクトホール
からは薄膜トランジスタＴＦＴのソース電極ＳＤ２の一
部が露出される。
にコンタクトホールが形成され、このコンタクトホール
からは薄膜トランジスタＴＦＴのソース電極ＳＤ２の一
部が露出される。
【０２１８】図４７（ｈ）に示すように、保護膜ＰＳＶ
上にＩＴＯ膜を形成し、このＩＴＯ膜上に画素電極ＰＸ
および薄膜トランジスタＴＦＴのソース電極ＳＤ２と接
続される画素電極ＰＸの延在部を形成する領域上にホト
レジスト膜ＰＲＥＳを形成する。
上にＩＴＯ膜を形成し、このＩＴＯ膜上に画素電極ＰＸ
および薄膜トランジスタＴＦＴのソース電極ＳＤ２と接
続される画素電極ＰＸの延在部を形成する領域上にホト
レジスト膜ＰＲＥＳを形成する。
【０２１９】図４８（ｉ）に示すように、前記ホトレジ
スト膜ＰＲＥＳをマスクとしてＩＴＯ膜をエッチング
し、その後、該ホトレジスト膜ＰＲＥＳを除去する。
スト膜ＰＲＥＳをマスクとしてＩＴＯ膜をエッチング
し、その後、該ホトレジスト膜ＰＲＥＳを除去する。
【０２２０】実施例８．図４９は本発明による液晶表示
装置の画素の他の実施例を示す平面図で、図４０と対応
した図となっている。
装置の画素の他の実施例を示す平面図で、図４０と対応
した図となっている。
【０２２１】図４０の場合と異なる部分はレジストリフ
ロー方式を採用しているともに、保護膜ＰＳＶにコンタ
クト孔が形成されていない構造となっている。
ロー方式を採用しているともに、保護膜ＰＳＶにコンタ
クト孔が形成されていない構造となっている。
【０２２２】なお、図４９の５０−５０の断面を図５０
に、５１−５１の断面を図５１に示している。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
５０に示されている。このドレイン信号線ＤＬは半導体
層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の
順次積層体から構成されている。ここで、ＩＴＯ層ＩＴ
Ｏ１は積層体の側壁にまで及んで形成され、換言すれ
ば、ドレイン信号線ＤＬ全体を覆うようにして形成され
ている。 《ゲート信号線ＧＬ》ゲート信号線ＧＬの断面は図５１
に示されている。ゲート信号線ＧＬは透明基板ＳＵＢ１
上に形成され、ＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜
から構成されている。その側壁は透明基板ＳＵＢ１側へ
末広がりとなるなだらかなテーパ面が形成されている。 《対向電圧信号線ＣＬ》対向電圧信号線ＣＬの断面は図
５１に示されている。対向電圧信号線ＣＬはゲート信号
線ＧＬと同様にＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜
から構成されているが、このうちＩＴＯ膜ｇ１はＭｏ膜
ｇ２に対して幅広に形成され対向電極ＣＴの機能をもた
せるようにしている。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図５２に示されている。ドレイン信号線ＤＬは半導体
層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の
順次積層体からなり、該ＩＴＯ膜ＩＴＯ１は積層体の側
壁にまで及んで形成されている。
に、５１−５１の断面を図５１に示している。 《ドレイン信号線ＤＬ》ドレイン信号線ＤＬの断面は図
５０に示されている。このドレイン信号線ＤＬは半導体
層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の
順次積層体から構成されている。ここで、ＩＴＯ層ＩＴ
Ｏ１は積層体の側壁にまで及んで形成され、換言すれ
ば、ドレイン信号線ＤＬ全体を覆うようにして形成され
ている。 《ゲート信号線ＧＬ》ゲート信号線ＧＬの断面は図５１
に示されている。ゲート信号線ＧＬは透明基板ＳＵＢ１
上に形成され、ＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜
から構成されている。その側壁は透明基板ＳＵＢ１側へ
末広がりとなるなだらかなテーパ面が形成されている。 《対向電圧信号線ＣＬ》対向電圧信号線ＣＬの断面は図
５１に示されている。対向電圧信号線ＣＬはゲート信号
線ＧＬと同様にＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜
から構成されているが、このうちＩＴＯ膜ｇ１はＭｏ膜
ｇ２に対して幅広に形成され対向電極ＣＴの機能をもた
せるようにしている。 《ドレイン端子部ＤＴＭ》ドレイン端子部ＤＴＭの断面
は図５２に示されている。ドレイン信号線ＤＬは半導体
層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の
順次積層体からなり、該ＩＴＯ膜ＩＴＯ１は積層体の側
壁にまで及んで形成されている。
【０２２３】このドレイン信号線ＤＬを被う保護膜ＰＳ
Ｖに孔開けをし、前記ＩＴＯ膜の表面を露出させること
によってドレイン端子部ＤＴＭが形成されている。 《製造方法》図５３（ａ）ないし（ｄ）は前記液晶表示
装置の製造方法の一実施例を示す工程図で、薄膜トラン
ジスタＴＦＴと対向電極ＣＴの部分を示している。
Ｖに孔開けをし、前記ＩＴＯ膜の表面を露出させること
によってドレイン端子部ＤＴＭが形成されている。 《製造方法》図５３（ａ）ないし（ｄ）は前記液晶表示
装置の製造方法の一実施例を示す工程図で、薄膜トラン
ジスタＴＦＴと対向電極ＣＴの部分を示している。
【０２２４】まず、図５３（ａ）に示すように、透明基
板ＳＵＢ１の表面に、ゲート信号線ＧＬ、対向電極Ｃ
Ｔ、対向電圧信号線ＣＬを形成した後、これらを被って
ゲート絶縁膜ＧＩを形成する。
板ＳＵＢ１の表面に、ゲート信号線ＧＬ、対向電極Ｃ
Ｔ、対向電圧信号線ＣＬを形成した後、これらを被って
ゲート絶縁膜ＧＩを形成する。
【０２２５】絶縁膜ＧＩの上面に半導体層ＡＳ、高濃度
層ｄ0、Ｍｏ層ｄ1の順次積層させ、上述したレジストリ
フロー方式により薄膜トラジスタＴＦＴおよびドレイン
信号線ＤＬを形成する。
層ｄ0、Ｍｏ層ｄ1の順次積層させ、上述したレジストリ
フロー方式により薄膜トラジスタＴＦＴおよびドレイン
信号線ＤＬを形成する。
【０２２６】このように形成された透明基板ＳＵＢ１の
表面の全域にＩＴＯ膜ＩＴＯ１を形成し、その表面に画
素電極ＰＸの形成領域に相当する部分にホトレジスト膜
ＰＲＥＳを形成する。
表面の全域にＩＴＯ膜ＩＴＯ１を形成し、その表面に画
素電極ＰＸの形成領域に相当する部分にホトレジスト膜
ＰＲＥＳを形成する。
【０２２７】次に、このホトレジスト膜ＰＲＥＳをマス
クとしてＩＴＯ膜ＩＴＯ１をエッチングし、図５３
（ｂ）に示すように画素電極ＰＸを形成する。
クとしてＩＴＯ膜ＩＴＯ１をエッチングし、図５３
（ｂ）に示すように画素電極ＰＸを形成する。
【０２２８】図５３（ｃ）に示すように、保護膜ＰＳＶ
を形成する。
を形成する。
【０２２９】そして、図５３（ｄ）に示すように、図示
しないホト工程を経ることによって保護膜ＰＳＶに孔開
けを行い、画素領域の周辺を除く中央部に保護膜ＰＳＶ
が形成されていない構成とする。
しないホト工程を経ることによって保護膜ＰＳＶに孔開
けを行い、画素領域の周辺を除く中央部に保護膜ＰＳＶ
が形成されていない構成とする。
【０２３０】なお、この保護膜ＰＳＶの孔開けの際は、
ゲート端子部ＧＴＭおよびドレイン端子部ＤＴＭの部分
の孔開けを同時に行う。
ゲート端子部ＧＴＭおよびドレイン端子部ＤＴＭの部分
の孔開けを同時に行う。
【０２３１】なお、上述の実施例では、ドレイン信号線
ＤＬ、ドレイン電極ＳＤ１、ソース電極ＳＤ２を構成す
る導電層ｄ1をモリブデン（Ｍｏ）で形成したが、この
材料に代えて他の高融点金属、たとえばタングステン
（Ｗ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル
（Ｔａ）であっても同様の効果を奏する。
ＤＬ、ドレイン電極ＳＤ１、ソース電極ＳＤ２を構成す
る導電層ｄ1をモリブデン（Ｍｏ）で形成したが、この
材料に代えて他の高融点金属、たとえばタングステン
（Ｗ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル
（Ｔａ）であっても同様の効果を奏する。
【０２３２】また、上述した各ＩＴＯ膜に代えてたとえ
ばＩＺＯ（Indium-Zinc-Oxide）膜を用いてもよい。
ばＩＺＯ（Indium-Zinc-Oxide）膜を用いてもよい。
【０２３３】
【発明の効果】以上説明したことから明らかなように、
本発明による液晶表示装置によれば、信号線の配線比抵
抗の小さいものが得られる。
本発明による液晶表示装置によれば、信号線の配線比抵
抗の小さいものが得られる。
【０２３４】また、本発明による液晶表示装置によれ
ば、基板の液晶側の面にて急俊な段差の少ないものが得
られる。
ば、基板の液晶側の面にて急俊な段差の少ないものが得
られる。
【０２３５】また、本発明による液晶表示装置の製造方
法によれば、その工程の低減を図ることができる。
法によれば、その工程の低減を図ることができる。
【図１】本発明による液晶表示装置の画素の一実施例を
示す平面図である。
示す平面図である。
【図２】図１の２−２線における断面図である。
【図３】図１の３−３線における断面図である。
【図４】図１の４−４線における断面図である。
【図５】図１の５−５線における断面図である。
【図６】図１の６−６線における断面図である。
【図７】図１に示すゲート信号線の製造方法の一実施例
を示す工程図である。
を示す工程図である。
【図８】図１に示す薄膜トランジスタの製造方法の一実
施例を示す工程図である。
施例を示す工程図である。
【図９】図１に示す液晶表示装置の製造方法の一実施例
を示す工程図である。
を示す工程図である。
【図１０】図１に示す液晶表示装置の製造方法の一実施
例を示す表である。
例を示す表である。
【図１１】本発明による液晶表示装置の他の実施例を示
す図で、その薄膜トランジスタの断面を示す図である。
す図で、その薄膜トランジスタの断面を示す図である。
【図１２】本発明による液晶表示装置の他の実施例を示
す図で、そのドレイン信号線およびその近傍の断面を示
す図である。
す図で、そのドレイン信号線およびその近傍の断面を示
す図である。
【図１３】本発明による液晶表示装置の他の実施例を示
す図で、そのゲート端子部の断面を示す図である。
す図で、そのゲート端子部の断面を示す図である。
【図１４】本発明による液晶表示装置の他の実施例を示
す図で、そのドレイン端子部の断面を示す図である。
す図で、そのドレイン端子部の断面を示す図である。
【図１５】本発明による液晶表示装置の他の実施例を示
す図で、その薄膜トランジスタの製造方法の一実施例を
示す工程図である。
す図で、その薄膜トランジスタの製造方法の一実施例を
示す工程図である。
【図１６】本発明による液晶表示装置の製造方法の一実
施例を示す工程図である。
施例を示す工程図である。
【図１７】本発明による液晶表示装置の製造方法の一実
施例を示す表である。
施例を示す表である。
【図１８】本発明による液晶表示装置の他の実施例を示
す図で、その薄膜トランジスタの断面を示す図である。
す図で、その薄膜トランジスタの断面を示す図である。
【図１９】本発明による液晶表示装置の他の実施例を示
す図で、そのドレイン信号線およびその近傍の断面を示
す図である。
す図で、そのドレイン信号線およびその近傍の断面を示
す図である。
【図２０】本発明による液晶表示装置の他の実施例を示
す図で、そのゲート端子部の断面を示す図である。
す図で、そのゲート端子部の断面を示す図である。
【図２１】本発明による液晶表示装置の他の実施例を示
す図で、そのドレイン端子部の断面を示す図である。
す図で、そのドレイン端子部の断面を示す図である。
【図２２】本発明による液晶表示装置の他の実施例を示
す図で、その薄膜トランジスタの製造方法の一実施例を
示す工程図である。
す図で、その薄膜トランジスタの製造方法の一実施例を
示す工程図である。
【図２３】本発明による液晶表示装置の製造方法の一実
施例を示す工程図である。
施例を示す工程図である。
【図２４】本発明による液晶表示装置の製造方法の一実
施例を示す表である。
施例を示す表である。
【図２５】本発明による液晶表示装置の画素の一実施例
を示す平面図である。
を示す平面図である。
【図２６】図２５の２６−２６線における断面図であ
る。
る。
【図２７】図２５の２７−２７線における断面図であ
る。
る。
【図２８】本発明による液晶表示装置の画素の一実施例
を示す平面図である。
を示す平面図である。
【図２９】図２５の２９−２９線における断面図であ
る。
る。
【図３０】図２５の３０−３０線における断面図であ
る。
る。
【図３１】本発明による液晶表示装置の画素の一実施例
を示す平面図である。
を示す平面図である。
【図３２】図２５の３２−３２線における断面図であ
る。
る。
【図３３】図２５の３３−３３線における断面図であ
る。
る。
【図３４】図２５の３４−３４線における断面図であ
る。
る。
【図３５】図２５に示す液晶表示装置のゲート端子部の
一実施例を示す断面図である。
一実施例を示す断面図である。
【図３６】図２５に示す液晶表示装置のドレイン端子部
の一実施例を示す断面図である。
の一実施例を示す断面図である。
【図３７】図２５に示す液晶表示装置の薄膜トランジス
タの製造方法の一実施例を示す工程図である。
タの製造方法の一実施例を示す工程図である。
【図３８】図２５に示す液晶表示装置の一実施例を示す
工程図である。
工程図である。
【図３９】図２５に示す液晶表示装置の一実施例を示す
表である。
表である。
【図４０】本発明による液晶表示装置の画素の一実施例
を示す平面図である。
を示す平面図である。
【図４１】図４０の４１−４１線における断面図であ
る。
る。
【図４２】図４０の４２−４２線における断面図であ
る。
る。
【図４３】ハーフ露光方式を示す説明図である。
【図４４】図４０の４４−４４線における断面図であ
る。
る。
【図４５】図４０の４５−４５線における断面図であ
る。
る。
【図４６】図４０に示す薄膜トランジスタの製造方法の
一実施例を示す工程図である。
一実施例を示す工程図である。
【図４７】図４０に示す薄膜トランジスタの製造方法の
一実施例を示す工程図で、図４６に続く図である。
一実施例を示す工程図で、図４６に続く図である。
【図４８】図４０に示す薄膜トランジスタの製造方法の
一実施例を示す工程図で、図４７に続く図である。
一実施例を示す工程図で、図４７に続く図である。
【図４９】本発明による液晶表示装置の画素の他の実施
例を示す平面図である。
例を示す平面図である。
【図５０】図４９の５０−５０線における断面図であ
る。
る。
【図５１】図４９の５１−５１線における断面図であ
る。
る。
【図５２】図４９に示すドレイン端子部の断面図であ
る。
る。
【図５３】図４９に示す薄膜トラジスタの製造方法の一
実施例を示す工程図である。
実施例を示す工程図である。
【図５４】本発明による液晶表示装置の等価回路の一実
施例を示す図である。
施例を示す図である。
ＳＵＢ…透明基板、ＧＬ…ゲート信号線、ＤＬ…ドレイ
ン信号線、ＴＦＴ…薄膜トランジスタ、Ｃａｄｄ、Ｃｓ
ｔｇ…容量素子、ＰＸ…画素電極、ＣＴ…対向電極、Ｃ
Ｌ…対向電圧信号線、ＩＴＯ…ＩＴＯ膜、ＡＳ…半導体
層、ｄ0…高濃度層、ｄ0…Ｍｏ層、ＢＭ…ブラックマト
リクス、ＧＩ…絶縁層、ＳＫＤ…遮光膜、ＰＳＶ…保護
膜、ＯＲＩ…配向膜。
ン信号線、ＴＦＴ…薄膜トランジスタ、Ｃａｄｄ、Ｃｓ
ｔｇ…容量素子、ＰＸ…画素電極、ＣＴ…対向電極、Ｃ
Ｌ…対向電圧信号線、ＩＴＯ…ＩＴＯ膜、ＡＳ…半導体
層、ｄ0…高濃度層、ｄ0…Ｍｏ層、ＢＭ…ブラックマト
リクス、ＧＩ…絶縁層、ＳＫＤ…遮光膜、ＰＳＶ…保護
膜、ＯＲＩ…配向膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 記久雄 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB51 JB56 JB63 JB69 KA07 KA16 KA18 KB14 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA22 NA25 NA28 NA29 PA09 5C094 AA21 AA24 AA43 BA03 BA43 CA19 DA13 EA03 EA04 EA05 EA07 FB02 FB12 FB15 5F110 AA16 BB01 CC07 EE04 EE07 EE14 EE23 GG02 GG15 GG22 HK04 HK09 HK16 HK21 NN24 NN45 NN46 NN72 NN73 QQ05 QQ08 QQ09
Claims (24)
- 【請求項１】 液晶を介して対向配置される各基板のう
ち一方の基板の液晶側の画素領域に、ゲート信号線から
の走査信号の供給によって駆動される薄膜トランジスタ
と、この薄膜トランジスタを介してドレイン信号線から
の映像信号が供給される画素電極とを備え、 前記ゲート信号線は少なくとも前記基板面に形成される
ＩＴＯ膜、ＩＺＯ膜のうちいずれかの膜とこのＩＴＯ膜
あるいはＩＺＯ膜の上層に形成されるＭｏ層、Ｗ層、Ｃ
ｒ層、Ｔｉ層、Ｔａ層のうちいずれかの層あるいはそれ
らの合金層の多層構造からなることを特徴とする液晶表
示装置。 - 【請求項２】 液晶を介して対向配置される各基板のう
ち一方の基板の液晶側の画素領域に、ゲート信号線から
の走査信号の供給によって駆動される薄膜トランジスタ
と、この薄膜トランジスタを介してドレイン信号線から
の映像信号が供給される画素電極とを備え、 前記ゲート信号線は少なくとも前記基板面に形成される
ＩＴＯ膜、ＩＺＯ膜のうちいずれかの膜とこのＩＴＯ膜
あるいはＩＺＯ膜の上層に形成されるＭｏ層、Ｗ層、Ｃ
ｒ層、Ｔｉ層、Ｔａ層のうちいずれかの層あるいはそれ
らの合金層の多層構造からなり、 前記画素電極は前記薄膜トラジスタのゲート絶縁膜を一
領域とする絶縁膜上に形成されていることを特徴とする
液晶表示装置。 - 【請求項３】 薄膜トランジスタは、ゲート信号線に接
続されるゲート電極、ゲート絶縁膜、半導体層、この半
導体層の上面に形成される一対の電極との順次積層体か
ら構成され、前記画素電極はその延在端が前記半導体層
の上面に形成されることによって前記電極のうちの一方
を構成していることを特徴とする請求項２に記載の液晶
表示装置。 - 【請求項４】 基板上に、透明導電膜と金属層との順次
積層体からなるゲート信号線を形成する工程と、 前記ゲート信号線をも被って絶縁膜を形成する工程と、 前記絶縁膜上に半導体層、高濃度層、導電層の順次積層
体を形成する工程と、 レジストリフロー方式を用いて、前記導電層および高濃
度層を選択エッチングして薄膜トランジスタのドレイン
電極およびソース電極、ドレイン信号線を形成するとと
もに、前記半導体層を選択エッチングする工程と、 前記薄膜トランジスタのソース電極と一部が直接に重畳
された透明導電膜からなる画素電極を形成する工程と、 保護膜を形成し、この保護膜に画素電極を露出させるた
めの孔開けをする工程と、からなることを特徴とする液
晶表示装置の製造方法。 - 【請求項５】 レジストリフロー方式は、薄膜トランジ
スタのドレイン電極およびソース電極、ドレイン信号線
の形成領域上にホトレジスト膜を形成する工程と、該ホ
トレジスト膜をマスクとしてエッチングをする工程と、
該ホトレジスト膜をだらして少なくともドレイン電極と
ソース電極との間にホトレジスト膜を存在させる工程
と、だらしたホトレジスト膜をマスクとしてエッチング
をする工程からなることを特徴とする請求項４に記載の
液晶表示装置の製造方法。 - 【請求項６】 画素電極を形成する際に、ドレイン信号
線のドレイン端子部の形成領域に透明導電膜を同時に皮
膜することを特徴とする請求項４に記載の液晶表示装置
の製造方法。 - 【請求項７】 保護膜の孔開けの際に、ゲート端子部お
よびドレイン端子部における孔開けを同時に行うことを
特徴とする請求項４に記載の液晶表示装置の製造方法。 - 【請求項８】 基板上に、透明導電膜と金属層との順次
積層体からなるゲート信号線を形成する工程と、 前記ゲート信号線をも被って絶縁膜を形成する工程と、 前記絶縁膜上に半導体層、高濃度層、導電層の順次積層
体を形成する工程と、 ハーフ露光方式を用いて、前記導電層および高濃度層を
選択エッチングして薄膜トランジスタのドレイン電極お
よびソース電極、ドレイン信号線を形成するとともに、
前記半導体層を選択エッチングする工程と、 前記薄膜トランジスタのソース電極と一部が直接に重畳
された透明導電膜からなる画素電極を形成する工程と、 保護膜を形成し、この保護膜に画素電極を露出させるた
めの孔開けをする工程と、からなることを特徴とする液
晶表示装置の製造方法。 - 【請求項９】 ハーフ露光方式は、薄膜トランジスタの
ドレイン電極およびソース電極、ドレイン信号線の形成
領域上に膜厚の厚いホトレジスト膜、および前記ドレイ
ン電極とソース電極の間の領域上に膜厚の薄いホトレジ
スト膜を形成する工程と、該ホトレジスト膜をマスクと
してエッチングをする工程からなることを特徴とする請
求項８に記載の液晶表示装置の製造方法。 - 【請求項１０】 画素電極を形成する際に、ドレイン信
号線のドレイン端子部の形成領域に透明導電膜を同時に
皮膜することを特徴とする請求項８に記載の液晶表示装
置の製造方法。 - 【請求項１１】 保護膜の孔開けの際に、ゲート端子部
およびドレイン端子部における孔開けを同時に行うこと
を特徴とする請求項８に記載の液晶表示装置の製造方
法。 - 【請求項１２】 基板上に、透明導電膜と金属層との順
次積層体からなるゲート信号線を形成する工程と、 前記ゲート信号線をも被って絶縁膜を形成する工程と、 前記絶縁膜上に半導体層、高濃度層、導電層の順次積層
体を形成する工程と、 薄膜トランジスタのドレイン電極の形成領域、ソース電
極の形成領域、これら各電極の間の領域、ドレイン信号
線の形成領域の前記導電層、高濃度層、半導体層を残存
させて選択エッチングする工程と、 画素電極を構成する透明導電膜を形成する工程と、 薄膜トラジスタのドレイン電極の形成領域、ソース電極
の形成領域、ドレイン信号線の形成領域、画素電極の形
成領域の前記透明導電膜を残存させて選択エッチングす
る工程と、 残存された前記透明導電膜をマスクとしてドレイン電極
とソース電極の間の前記導電層、高濃度層を選択エッチ
ングする工程と、 保護膜を形成し、この保護膜に画素電極を露出させるた
めの孔開けをする工程と、からなることを特徴とする液
晶表示装置の製造方法。 - 【請求項１３】 保護膜の孔開けの際に、ゲート端子部
およびドレイン端子部における孔開けを同時に行うこと
を特徴とする請求項１２に記載の液晶表示装置の製造方
法。 - 【請求項１４】 基板上に、透明導電膜とこの透明導電
膜と一部重畳させて導電層を形成し、前記透明導電膜の
単層によって対向電極および前記透明導電膜と導電層と
の積層体でゲート信号線と対向電圧信号線とを形成する
工程と、 前記対向電極、対向電圧信号線、ゲート信号線をも被っ
て絶縁膜を形成する工程と、 前記絶縁膜上に半導体層、高濃度層、導電層の順次積層
体を形成する工程と、 レジストリフロー方式を用いて、前記導電層および高濃
度層を選択エッチングして薄膜トランジスタのドレイン
電極およびソース電極、ドレイン信号線を形成するとと
もに、前記半導体層を選択エッチングする工程と、 前記薄膜トランジスタのソース電極と一部が直接に重畳
された透明導電膜からなる画素電極を形成する工程と、 保護膜を形成し、この保護膜に画素電極を露出させるた
めの孔開けをする工程と、からなることを特徴とする液
晶表示装置の製造方法。 - 【請求項１５】 レジストリフロー方式は、薄膜トラン
ジスタのドレイン電極およびソース電極、ドレイン信号
線の形成領域上にホトレジスト膜を形成する工程と、該
ホトレジスト膜をマスクとしてエッチングをする工程
と、該ホトレジスト膜をだらして少なくともドレイン電
極とソース電極との間にホトレジスト膜を存在させる工
程と、だらしたホトレジスト膜をマスクとしてエッチン
グをする工程からなることを特徴とする請求項１４に記
載の液晶表示装置の製造方法。 - 【請求項１６】 画素電極を形成する際に、ドレイン信
号線のドレイン端子部の形成領域に透明導電膜を同時に
皮膜することを特徴とする請求項１４に記載の液晶表示
装置の製造方法。 - 【請求項１７】 保護膜の孔開けの際に、ゲート端子部
およびドレイン端子部における孔開けを同時に行うこと
を特徴とする請求項１４に記載の液晶表示装置の製造方
法。 - 【請求項１８】 基板上に、透明導電膜とこの透明導電
膜と一部重畳させて導電層を形成し、前記透明導電膜の
単層によって対向電極および前記透明導電膜と導電層と
の積層体でゲート信号線と対向電圧信号線とを形成する
工程と、 前記対向電極、対向電圧信号線、ゲート信号線をも被っ
て絶縁膜を形成する工程と、 前記絶縁膜上に半導体層、高濃度層、導電層の順次積層
体を形成する工程と、 ハーフ露光方式を用いて、前記導電層および高濃度層を
選択エッチングして薄膜トランジスタのドレイン電極お
よびソース電極、ドレイン信号線を形成するとともに、
前記半導体層を選択エッチングする工程と、 前記薄膜トランジスタのソース電極と一部が直接に重畳
された透明導電膜からなる画素電極を形成する工程と、 保護膜を形成し、この保護膜に画素電極を露出させるた
めの孔開けをする工程と、からなることを特徴とする液
晶表示装置の製造方法。 - 【請求項１９】 ハーフ露光方式は、薄膜トランジスタ
のドレイン電極およびソース電極、ドレイン信号線の形
成領域上に膜厚の厚いホトレジスト膜、および前記ドレ
イン電極とソース電極の間の領域上に膜厚の薄いホトレ
ジスト膜を形成する工程と、該ホトレジスト膜をマスク
としてエッチングをする工程からなることを特徴とする
請求項１８に記載の液晶表示装置の製造方法。 - 【請求項２０】 画素電極を形成する際に、ドレイン信
号線のドレイン端子部の形成領域に透明導電膜を同時に
皮膜することを特徴とする請求項１８に記載の液晶表示
装置の製造方法。 - 【請求項２１】 保護膜の孔開けの際に、ゲート端子部
およびドレイン端子部における孔開けを同時に行うこと
を特徴とする請求項１８に記載の液晶表示装置の製造方
法。 - 【請求項２２】 基板上に第１材料層と第２材料層の順
次積層体を形成する工程と、 前記積層体の上面にホトレジスト膜を形成し、ハーフ露
光を用いて第１領域に膜厚の大きなホトレジスト膜を第
２領域に膜厚の小さなホトレジスト膜を形成する工程
と、 前記ホトレジスト膜をマスクとして第２材料層をエッチ
ングするとともに前記膜厚の小さなホトレジスト膜を消
失させる工程と、 前記第２材料層をマスクとして第１材料層をエッチング
する工程とからなり、 前記基板上の第１領域に第１材料層と第２材料層の順次
積層体を形成し第２領域に第１材料層を形成することを
特徴とする液晶表示装置の製造方法。 - 【請求項２３】 液晶を介して対向配置される基板のう
ち一方の基板の液晶側の面であって、ｘ方向に延在しｙ
方向に並設されるゲート信号線とｙ方向に延在しｘ方向
に並設されるドレイン信号線とで囲まれる画素領域に、 一方のゲート信号線からのゲート信号によって駆動され
るスイッチング素子と、このスイッチング素子を介して
ドレイン信号線からの映像信号が供給される画素電極
と、この画素電極との間に電界を生じせしめる対向電極
を備える液晶表示装置であって、 前記一方の基板上に第１材料層と第２材料層の順次積層
体を形成する工程と、 前記積層体の上面にホトレジスト膜を形成し、ハーフ露
光を用いてゲート信号線の形成領域に膜厚の大きなホト
レジスト膜を対向電極の形成領域に膜厚の小さなホトレ
ジスト膜を形成する工程と、 前記ホトレジスト膜をマスクとして第２材料層をエッチ
ングするとともに前記膜厚の小さなホトレジスト膜を消
失させる工程と、 前記第２材料層をマスクとして第１材料層をエッチング
する工程とからなることを特徴とする液晶表示装置の製
造方法。 - 【請求項２４】 第１材料層はＩＴＯ膜、第２材料層は
Ｍｏ層からなることを特徴とする請求項２１あるいは２
３に記載の液晶表示装置の製造方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286046A JP4342711B2 (ja) | 2000-09-20 | 2000-09-20 | 液晶表示装置の製造方法 |
| TW090122362A TW583432B (en) | 2000-09-20 | 2001-09-10 | Liquid crystal display device and manufacturing method thereof |
| US09/951,971 US6933989B2 (en) | 2000-09-20 | 2001-09-14 | Manufacturing method for a liquid crystal display device |
| CNB2006101030014A CN100426108C (zh) | 2000-09-20 | 2001-09-20 | 液晶显示器 |
| KR1020010058204A KR20020022625A (ko) | 2000-09-20 | 2001-09-20 | 액정 표시 장치 |
| CNB011357460A CN1237386C (zh) | 2000-09-20 | 2001-09-20 | 液晶显示装置的制造方法 |
| CNB2005100525941A CN100401174C (zh) | 2000-09-20 | 2001-09-20 | 液晶显示器 |
| US11/166,096 US20050237464A1 (en) | 2000-09-20 | 2005-06-27 | Liquid crystal display |
| KR1020050124343A KR100695362B1 (ko) | 2000-09-20 | 2005-12-16 | 액정 표시 장치 |
| US11/907,789 US7768621B2 (en) | 2000-09-20 | 2007-10-17 | Manufacturing method for a liquid crystal display |
| US11/907,829 US20080057607A1 (en) | 2000-09-20 | 2007-10-17 | Liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286046A JP4342711B2 (ja) | 2000-09-20 | 2000-09-20 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002090779A true JP2002090779A (ja) | 2002-03-27 |
| JP4342711B2 JP4342711B2 (ja) | 2009-10-14 |
Family
ID=18770019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000286046A Expired - Fee Related JP4342711B2 (ja) | 2000-09-20 | 2000-09-20 | 液晶表示装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (4) | US6933989B2 (ja) |
| JP (1) | JP4342711B2 (ja) |
| KR (2) | KR20020022625A (ja) |
| CN (3) | CN100426108C (ja) |
| TW (1) | TW583432B (ja) |
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- 2001-09-14 US US09/951,971 patent/US6933989B2/en not_active Expired - Lifetime
- 2001-09-20 KR KR1020010058204A patent/KR20020022625A/ko not_active Ceased
- 2001-09-20 CN CNB2006101030014A patent/CN100426108C/zh not_active Expired - Fee Related
- 2001-09-20 CN CNB011357460A patent/CN1237386C/zh not_active Expired - Fee Related
- 2001-09-20 CN CNB2005100525941A patent/CN100401174C/zh not_active Expired - Fee Related
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-
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- 2007-10-17 US US11/907,829 patent/US20080057607A1/en not_active Abandoned
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| KR20060001921A (ko) | 2006-01-06 |
| KR100695362B1 (ko) | 2007-03-16 |
| CN100426108C (zh) | 2008-10-15 |
| JP4342711B2 (ja) | 2009-10-14 |
| US6933989B2 (en) | 2005-08-23 |
| US20080057606A1 (en) | 2008-03-06 |
| CN1343900A (zh) | 2002-04-10 |
| CN100401174C (zh) | 2008-07-09 |
| US20050237464A1 (en) | 2005-10-27 |
| US20080057607A1 (en) | 2008-03-06 |
| CN1932623A (zh) | 2007-03-21 |
| KR20020022625A (ko) | 2002-03-27 |
| US7768621B2 (en) | 2010-08-03 |
| CN1655040A (zh) | 2005-08-17 |
| CN1237386C (zh) | 2006-01-18 |
| US20020033907A1 (en) | 2002-03-21 |
| TW583432B (en) | 2004-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060912 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081014 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090707 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090708 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
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