JP2002071757A - 半導体集積回路および内蔵アナログ回路テスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 内蔵のアナログ回路をテストする際に多くの
手間とコストがかかるという課題があった。 【解決手段】 外部から入力されるアドレスをデコード
してアドレス信号を生成するアドレスデコーダ２５と、
外部から入力されるアナログ回路のパラメータ設定のた
めのデータをアドレス信号により指定された場所へ記憶
する記憶部２６と、アナログ回路テスト時にコントロー
ルバス１６上の信号値の代わりに記憶部２６に格納され
たデータを選択するセレクタ２８とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内蔵されたアナ
ログ回路のテスト時に外部からアナログ回路のパラメー
タを設定することができる半導体集積回路および内蔵ア
ナログ回路テスト方法に関するものである。

【０００２】

【従来の技術】アナログ回路およびデジタル回路が１チ
ップ内に統合された半導体集積回路において、アナログ
回路に含まれる増幅器、遅延素子、参照電圧発生回路等
の各種回路のゲイン、遅延時間、参照電圧等のパラメー
タの変動は半導体集積回路の性能に大きな影響をおよぼ
す。

【０００３】例えば、増幅器の場合には、適当なゲイン
が得られることを確実にするためには、その電流源に印
加される参照電圧は所定の値を有している必要がある。
また、遅延素子を含むアナログ回路の場合には、遅延素
子は入力信号に所定の遅延を与えるように調節されてい
なければならない。

【０００４】半導体集積回路の内蔵アナログ回路がいか
なる回路を含んでいても、最適なパラメータの推定を行
い、そして、推定したパラメータが得られるようにアナ
ログ回路の物理的なレイアウトを行うことは可能であ
る。また、製造後にアナログ回路の物理的なレイアウト
の変更をＦＩＢ（Focused Ion Beam）修正またはレーザ
カッティングにより実施することは可能である。例え
ば、参照電圧発生回路のレイアウトをＦＩＢ修正または
レーザカッティングにより変更して、参照電圧の大きさ
を変更するができる。しかしながら、多くの変更が必要
な場合には、このようなレイアウト変更は時間がかかり
費用がかかる方法である。

【０００５】半導体集積回路の内蔵アナログ回路が設計
通りの性能を発揮しているかを評価するためにテストが
実行される。内蔵アナログ回路をテストする際には、従
来、外部から半導体集積回路にアナログ制御信号等を印
加してゲイン、遅延時間、参照電圧等のパラメータを直
接設定する必要があった。

【０００６】図９は内蔵アナログ回路のテストのための
アナログ制御信号が印加されるピンを備えた従来の半導
体集積回路の構成を示すブロック図である。図におい
て、１は半導体集積回路、１１は半導体集積回路１に内
蔵されたアナログ回路、１２は半導体集積回路１に内蔵
されたデジタル回路、１３はチップ外部から印加される
デジタル信号を受信するための半導体集積回路１の入力
端子、１４はチップ外部へデジタル信号を送信するため
の半導体集積回路１の出力端子、１５は制御信号等をチ
ップ外部へ送信若しくはチップ外部から受信するための
外部端子、１６は半導体集積回路１のチップ外部に設け
られるＩ^２Ｃバス等のコントロールバスにコントロール
バス端子１７を介して接続される半導体集積回路１に設
けられたコントロールバス、１８はチップ外部から印加
されるアナログ制御信号を受信するための制御端子であ
る。

【０００７】次に動作について説明する。例えば、アナ
ログ回路１１に含まれる増幅器（図示せず）のテストを
実施する場合、半導体集積回路１の制御端子１８に外部
電源が接続される。そして、増幅器が適当なゲインを有
するように、所定の値を有する参照電圧が制御端子１８
を介して増幅器の電流源に印加され増幅器の電流源が調
節される。アナログ回路１１をテストしている間は、外
部端子１５は使用されない上に、半導体集積回路１の他
の部分すなわちデジタル回路１２は無視され、コントロ
ールバス１６は動作することはない。

【０００８】このように行われたテストの結果アナログ
回路１１が設計通りの性能を発揮していないと判断され
る場合には、アナログ回路１１の物理的なレイアウトの
変更が実行され得る。

【０００９】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、内蔵のアナログ回
路をテストする際に所定の値を有するアナログ制御信号
を半導体集積回路に与えるために、外部電源等の装置を
準備する必要があり、多くの手間とコストがかかるとい
う課題があった。また、テストの結果内蔵アナログ回路
が設計通りの性能を発揮していないと判断される場合に
は、アナログ回路の物理的なレイアウトの変更が必要で
あるが、時間がかかるうえにコストが増大してしまうと
いう課題があった。このような課題を解決するためにコ
ントロールバスを用いてアナログ回路のパラメータを設
定する方法が考えられるが、コントロールバスはチップ
レベルで動作するものでありその設定には手間がかかる
ので、かえってアナログ回路テストを複雑にしてしまう
という新たな課題を生じさせてしまう。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、内蔵アナログ回路のテスト時に、
コントロールバス上の信号値の代わりに外部から入力さ
れたデータを用いてアナログ回路のパラメータを設定す
ることができる半導体集積回路および内蔵アナログ回路
テスト方法を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係る半導体集
積回路は、外部から入力されるパラメータ設定のための
データを記憶する記憶手段と、パラメータを設定するた
めに、アナログ回路のテスト時にコントロールバス上の
信号値の代わりに記憶手段に格納されたデータを選択し
て出力する選択手段とを備えたものである。

【００１２】この発明に係る半導体集積回路は、外部か
ら入力されるアドレスをデコードしてアドレス信号を生
成するアドレスデコード手段を備えており、記憶手段
は、アドレスデコード手段からのアドレス信号により指
定された場所へデータを記憶するものである。

【００１３】この発明に係る半導体集積回路は、コント
ロールバス上の信号値が所定の値である場合、選択手段
は、コントロールバス上の信号値の代わりに記憶手段に
格納されたデータを選択するものである。

【００１４】この発明に係る半導体集積回路は、選択手
段は、外部から入力される選択信号が所定の値を有する
場合、コントロールバス上の信号値の代わりに記憶手段
に格納されたデータを選択するものである。

【００１５】この発明に係る半導体集積回路は、選択手
段により選択された記憶手段に格納されたデータまたは
コントロールバス上の信号値に基づき、デジタル選択信
号を生成する選択信号生成手段と、デジタル選択信号に
応じた値を有する参照電圧を生成する参照電圧生成手段
とを備えたものである。

【００１６】この発明に係る半導体集積回路は、選択手
段により選択された記憶手段に格納されたデータまたは
コントロールバス上の信号値に基づき、デジタル選択信
号を生成する選択信号生成手段と、デジタル選択信号に
応じた値を有する遅延時間を入力信号に付与する遅延手
段とを備えたものである。

【００１７】この発明に係る半導体集積回路は、選択手
段により選択された記憶手段に格納されたデータまたは
コントロールバス上の信号値に基づき、デジタル選択信
号を生成する選択信号生成手段と、デジタル選択信号に
応じた駆動能力を有する駆動手段とを備えたものであ
る。

【００１８】この発明に係る半導体集積回路は、コント
ロールバスはＩ^２Ｃバスであるものである。

【００１９】この発明に係る内蔵アナログ回路テスト方
法は、アナログ回路のテスト時に、コントロールバス上
の信号値の代わりに半導体集積回路の外部から入力され
たデータを用いてパラメータを設定し、それ以外の時
に、コントロールバス上の信号値を用いてパラメータを
設定するものである。

【００２０】この発明に係る内蔵アナログ回路テスト方
法は、コントロールバス上の信号値が所定の値である場
合、コントロールバス上の信号値の代わりに半導体集積
回路の外部から入力されたデータを用いてパラメータを
設定するものである。

【００２１】この発明に係る内蔵アナログ回路テスト方
法は、半導体集積回路の外部から入力される選択信号が
所定の値を有する場合、コントロールバス上の信号値の
代わりに半導体集積回路の外部から入力されたデータを
用いてパラメータを設定するものである。

【００２２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路の構成を示すブロック図である。図におい
て、１は半導体集積回路、１１は半導体集積回路１に内
蔵されたアナログ回路、１２は半導体集積回路１に内蔵
されたデジタル回路、１３は外部から印加されるデジタ
ル信号を受信するための半導体集積回路１の入力端子、
１４は外部へデジタル信号を送信するための半導体集積
回路１の出力端子、１５は制御信号等を外部へ送信若し
くは外部から受信するための外部端子、１６は半導体集
積回路１の外部に設けられるコントロールバスにコント
ロールバス端子１７を介して接続される半導体集積回路
１に設けられたコントロールバス、２０はアナログ回路
１１内に設けられた制御回路である。コントロールバス
１６は、例えば、Ｉ^２Ｃバスであるが、これに限定され
るものではなく、これを介してデジタル回路１２、アナ
ログ回路１１等を制御するための制御信号が外部から印
加され得る。また、外部端子１５は、アナログ回路１１
をテストする際に従来使用されていなかった、半導体集
積回路１のチップに設けられたチップＩ／Ｏピンを含む
複数のピンから構成される。

【００２３】図２は制御回路２０の構成を示すブロック
図であり、図において、２１はコントロールバス１６に
接続されたコントロールバス端子、２２は半導体集積回
路１の外部端子１５に接続されており、Ｘビットデータ
を外部から受信するためのデータ端子、２３は半導体集
積回路１の外部端子１５に接続されており、Ｙビットア
ドレスを外部から受信するためのアドレス端子、２４は
半導体集積回路１の外部端子１５に接続されており、ラ
イトイネーブル信号（ＷＥ信号）を外部から受信するた
めのＷＥ端子、２５はＷＥ端子２４を介して印加される
ＷＥ信号に応答して、アドレス端子２３を介して印加さ
れるＹビットアドレスからデータ端子２２に印加された
Ｘビットデータの記憶場所を指定するアドレス信号を生
成するアドレスデコーダ（アドレスデコード手段）、２
６はアドレスデコーダ２５からのアドレス信号に従って
データ端子２２に印加されたＸビットデータを上記アド
レス信号で指定された場所に記憶するとともに、記憶し
た全Ｘビットデータ（最大で２^Ｙ個のＸビットデータ）
をＭｅｍＩｎとして出力する記憶部（記憶手段）、２７
はコントロールバス端子２１を介して入力されるコント
ロールバス１６上の信号値を記憶するとともに、記憶し
たデータをＢｕｓＩｎとして出力するレジスタ、２８は
レジスタ２７からのＢｕｓＩｎが所定の値である場合に
ＢｕｓＩｎを選択し、それ以外の場合にＭｅｍＩｎを選
択し出力端子３０を介して出力するセレクタ（選択手
段）である。

【００２４】次に動作について説明する。半導体集積回
路１に内蔵されたアナログ回路１１のテストを、コント
ロールバス１６を使用せずに実行することができる。こ
の場合、外部端子１５は制御回路２０へＸビットデー
タ、ＷＥ信号、Ｙビットアドレスを入力するために使用
される。

【００２５】コントロールバス１６が例えばＩ^２Ｃバス
の場合には、例えば、８ビットデータがデータ端子２２
を介して記憶部２６へ入力され、２ビットアドレスがア
ドレス端子２３を介してアドレスデコーダ２５へ入力さ
れ得る。この場合には、記憶部２６は４つの１バイトメ
モリブロックから構成される。記憶部２６の必要な容量
は、半導体集積回路１に内蔵されたアナログ回路１１の
設定されなければならないパラメータの数および各パラ
メータを変化させるステップ数に依存する。上記の場合
には、制御回路２０は例えば６セットの３２レベルの異
なる値を取り得る５ビットデジタル参照信号を出力可能
であり、参照電圧、遅延時間、駆動能力等のアナログ回
路１１の６つの異なるパラメータを同時に設定すること
ができる。また、制御回路２０はパラメータ毎に異なる
レベル数のデジタル参照信号を生成することもできる。
なお、以下では、Ｘが８、Ｙが２と仮定して説明する。

【００２６】アドレスデコーダ２５は、ＷＥ端子２４を
介して印加されたＷＥ信号に応答して、アドレス端子２
３を介して印加された２ビットアドレスをデコードして
４ビットアドレス信号を記憶部２６へ出力する。記憶部
２６は、データ端子２２に印加されている８ビットデー
タを上記アドレス信号により指定されている場所に格納
する。この時、アナログ回路１１の全てのパラメータを
設定するために、４つの８ビットデータが記憶部２６に
格納される。例えば、参照電圧、遅延時間、駆動能力等
の６つの３２レベルの異なる値を取り得るパラメータを
設定する必要がある場合には、アドレスを順次変更して
４つの８ビットデータが記憶部２６に順次格納される。
記憶部２６は、自身に格納されている３２ビットの全デ
ータをＭｅｍＩｎとしてセレクタ２８へ出力する。

【００２７】一方、レジスタ２７はコントロールバス端
子２１を介してコントロールバス１６上の信号値を格納
することができる。コントロールバス１６がＩ^２Ｃバス
の場合には、例えば、シリアルに８ビット×４＝３２ビ
ットのデータがレジスタ２７に入力される。レジスタ２
７は、その３２ビットのデータをＢｕｓＩｎとしてセレ
クタ２８へ出力する。セレクタ２８は、ＢｕｓＩｎが所
定の値を有する時にＭｅｍＩｎを選択し、そうでない場
合にはＢｕｓＩｎを選択し出力端子３０を介して外部へ
出力する。その後、選択された信号は例えばアナログ回
路１１の複数の所定のパラメータを同時に設定するため
に使用される。

【００２８】ＢｕｓＩｎが所定の値を有するときには、
外部端子１５およびデータ端子２２を介して記憶部２６
に格納された全データが、ＢｕｓＩｎが所定の値以外の
値を有するときには、コントロールバス１６を介して入
力されたデータが、アナログ回路１１の複数の所定のパ
ラメータを同時に設定するために使用され得る。図３
は、上記所定の値が０ｘ００００００００である場合の
セレクタ２８の構成を示すブロック図である。図におい
て、２８１は選択端子Ｓに入力される値が「１」の場合
にはＭｅｍＩｎを選択しそれ以外の場合にはＢｕｓＩｎ
を選択するスイッチ部、２８２は複数の入力に排他論理
和演算を行うＮＯＲゲートである。ＮＯＲゲート２８２
は、ＢｕｓＩｎの全ビットがゼロの場合すなわちＩ^２Ｃ
バスが０ｘ００００００００の値を有する場合には
「１」を出力する。その結果、スイッチ部２８１はＭｅ
ｍＩｎを選択して出力する。この場合には、上記したよ
うに、記憶部２６に格納された全データが複数の所定の
パラメータを設定するために使用される。これに対し
て、ＮＯＲゲート２８２は、ＢｕｓＩｎの少なくとも１
つのビットが１である場合すなわちＩ^２Ｃバスが０ｘ０
０００００００以外の値を有する場合には「０」を出力
する。その結果、スイッチ部２８１はＢｕｓＩｎを選択
して出力する。この場合には、上記したように、Ｉ^２Ｃ
バスを介して入力されたデータが複数の所定のパラメー
タを設定するために使用される。

【００２９】図４は図３に示すセレクタ２８の具体的な
例を示すブロック図である。図において、２８３はＮＯ
Ｒゲート２８２の出力ＭｅｍＥｎを反転してＢｕｓＥｎ
として出力するインバータ、２８４および２８５はトラ
ンスファゲートである。なお、インバータ２８３および
トランスファゲート２８４，２８５は図３に示したスイ
ッチ部２８１を構成する。トランスファゲート２８４
は、ＢｕｓＩｎの全ビットがゼロの場合すなわちＭｅｍ
Ｅｎが「１」で且つＢｕｓＥｎが「０」の場合、入力さ
れるＢｕｓＩｎを遮断する。この場合、トランスファゲ
ート２８５は入力されるＭｅｍＩｎを通過させる。これ
に対して、トランスファゲート２８４は、ＢｕｓＩｎの
少なくとも１つのビットが１である場合すなわちＭｅｍ
Ｅｎが「０」で且つＢｕｓＥｎが「１」の場合、入力さ
れるＢｕｓＩｎを通過させる。この場合、トランスファ
ゲート２８５は入力されるＭｅｍＩｎを遮断する。

【００３０】なお、図３に示すＮＯＲゲート２８２を変
更することにより、記憶部２６に格納されたデータの使
用をトリガするＩ^２Ｃバスの値として、０ｘ０００００
０００以外のいかなる値を使用することも可能となる。
勿論、このような変更はいかなる種類のコントロールバ
スを使用した場合においても実施可能であり、記憶部２
６に格納されたデータの使用をトリガするコントロール
バス１６の所定の値はいかなる値であっても構わない。

【００３１】以上のように、この実施の形態１によれ
ば、コントロールバス１６上の信号値が所定の値である
場合には、外部端子を介して入力したデータ（すなわち
ＭｅｍＩｎ）を用いてアナログ回路のパラメータの設定
することができるので、アナログ回路テスト時にパラメ
ータ設定のための追加のピンが不要であるばかりか、外
部電源等の追加の装置も不要であり、アナログ回路のテ
ストに要する時間およびコストを削減できる効果を奏す
る。また、コントロールバス１６を用いて容易にデータ
を使用してアナログ回路テストをトリガできる効果があ
る。

【００３２】実施の形態２．図５はこの発明の実施の形
態２による半導体集積回路に設けられた制御回路の構成
を示すブロック図である。この実施の形態２による半導
体集積回路は図１に示す上記実施の形態１による半導体
集積回路と同一の構成を有している。また、図５におい
て、図２に示したものと同一の符号は上記実施の形態１
による制御回路の構成要素と同一または相当するものを
示しており、以下ではその説明を省略する。さらに、図
５において、３１は半導体集積回路１の外部端子１５に
接続されており、ＢｕｓＩｎ若しくはＭｅｍＩｎを選択
する選択信号を外部から受信するための選択端子であ
る。上記実施の形態１で既に述べたように、外部端子１
５は、アナログ回路１１をテストする際に従来使用され
ていなかった、半導体集積回路１のチップに設けられた
チップＩ／Ｏピンを含む複数のピンから構成される。

【００３３】次に動作について説明する。この実施の形
態２による制御回路２０の動作は基本的には上記実施の
形態１によるものと同一であるので、以下では異なる部
分についてのみ説明する。

【００３４】セレクタ２８は、選択信号が所定の値であ
る場合、例えば「１」の場合ＭｅｍＩｎを選択し、
「０」の場合にはＢｕｓＩｎを選択し出力端子３０を介
して外部へ出力する。すなわち、選択信号が所定の値を
有するときには、外部端子１５およびデータ端子２２を
介して記憶部２６に格納された全データが、選択信号が
所定の値以外の値を有するときには、コントロールバス
１６を介して入力されたデータがアナログ回路１１の複
数の所定のパラメータを同時に設定するために使用され
得る。

【００３５】以上のように、この実施の形態２によれ
ば、外部より印加される選択信号が所定の値である場合
には、外部端子を介して入力したデータ（すなわちＭｅ
ｍＩｎ）を用いてアナログ回路のパラメータの設定する
ことができるので、アナログ回路テスト時にパラメータ
設定のための追加のピンが不要であるばかりか、外部電
源等の追加の装置も不要であり、アナログ回路テストに
要する時間およびコストを削減できる効果を奏する。ま
た、選択信号を外部から印加することにより容易にデー
タを使用してアナログ回路テストをトリガできる効果が
ある。

【００３６】実施の形態３．図６はこの発明の実施の形
態３による半導体集積回路に含まれるアナログ回路の構
成を示すブロック図である。この実施の形態３による半
導体集積回路は図１に示す上記実施の形態１による半導
体集積回路と同一の構成を有している。また、図６にお
いて、図１に示したものと同一の符号は上記実施の形態
１による制御回路の構成要素と同一または相当するもの
を示しており、以下ではその説明を省略する。さらに、
図６において、２９は制御回路２０からのＸビットデー
タについてのデジタル信号をデコードして、そのデジタ
ル信号の値に対応するビットが１である２^Ｘビットのデ
ジタル参照信号を出力するデコーダ（選択信号生成手
段）、３２は参照電圧生成回路（参照電圧生成手段）、
４０−１〜４０−（ｎ＋１）はＶｄｄとグランド間に直
列に接続された一連の抵抗、５０−１〜５０−ｎはそれ
ぞれトランスファゲート、６０−１〜６０−ｎはそれぞ
れ入力が制御回路２０の出力および対応するトランスフ
ァゲートの制御端子に接続され、出力がそのトランスフ
ァゲートの反転制御端子に接続されたインバータであ
る。図６に示すように、抵抗４０−ｉと抵抗４０−（ｉ
＋１）（なお、ｉ＝１〜ｎである）の接続点にはトラン
スファゲート５０−ｉの一端が接続されている。さら
に、全てのトランスファゲート５０−１〜５０−ｎの他
端同士は接続され、これらは抵抗７０を介してバッファ
８０に接続されている。

【００３７】次に動作について説明する。この実施の形
態３による制御回路２０の動作は基本的には上記実施の
形態１によるものと同一であるので、以下ではその説明
については省略する。また、以下では、説明を簡単にす
るために、制御回路２０の出力は５ビットのデジタル信
号であり、したがって、デコーダ２９の出力は３２（＝
２^５）ビットのデジタル参照信号であり、ｎ＝３２，Ｖ
ｄｄ＝３．３Ｖであると仮定する。

【００３８】図６に示すような、上記実施の形態１によ
る制御回路２０を参照電圧生成回路３２に適用した例に
おいては、一連の抵抗４０−１〜４０−３３がそれぞれ
同一の抵抗値を有するならば、参照電圧生成回路３２は
バッファ８０を介して０．１Ｖ刻みで０．１から３．２
Ｖの参照電圧を生成することが可能である。

【００３９】デコーダ２９は制御回路２０から出力され
た５ビットのデジタル信号をデコードして、参照電圧生
成回路３２により生成される参照電圧を所定の値に設定
すべく３２ビットのデジタル参照信号を参照電圧生成回
路３２へ出力する。すなわち、デコーダ２９は、制御回
路２０からの５ビットのデジタル信号をデコードして、
そのデジタル信号の値に対応するビットが１である３２
（＝２^５）ビットのデジタル参照信号を生成する。した
がって、デコーダ２９から印加される３２ビットのデジ
タル参照信号の値に応じて、参照電圧生成回路３２のイ
ンバータ６０−１〜６０−３２のいずれか１つの入力お
よび対応するトランスファゲート５０−ｉ（なお、ｉ＝
１〜３２）の制御端子だけに「１」が入力される。その
結果、このトランスファゲート５０−ｉのみがＯＮとな
り、対応する抵抗４０−ｉ，４０−（ｉ＋１）間の接続
点が上記トランスファゲート５０−ｉおよび抵抗７０を
介してバッファ８０に接続される。このようにして、参
照電圧生成回路３２は、デコーダ２９から印加される３
２ビットのデジタル参照信号に基づき、０．１Ｖ刻みで
０．１から３．２Ｖの参照電圧を生成する。

【００４０】ところで、いかなる外部回路も参照電圧生
成回路３２に影響を与えないように、バッファ８０の出
力をオペアンプに接続することが好ましい。これによ
り、参照電圧生成回路３２から参照電圧を必要とするア
ナログ回路へ電流が流れるのを防止できる。この結果、
主な駆動は個々のオペアンプで達成されるので、参照電
圧生成回路３２により駆動されるアナログ回路の数は無
制限となる。

【００４１】以上のように、この実施の形態３によれ
ば、外部端子を介して入力したデータ（すなわちＭｅｍ
Ｉｎ）を用いて参照電圧生成回路３２が生成する参照電
圧の値を設定することができるので、アナログ回路テス
ト時に参照電圧設定のための追加のピンが不要であるば
かりか、外部電源等の追加の装置も不要であり、アナロ
グ回路テストに要する時間およびコストを削減できる効
果を奏する。

【００４２】実施の形態４．図７はこの発明の実施の形
態４による半導体集積回路に含まれるアナログ回路の構
成を示すブロック図である。この実施の形態４による半
導体集積回路は図１に示す上記実施の形態１による半導
体集積回路と同一の構成を有している。また、図７にお
いて、図１および図６に示したものと同一の符号は上記
実施の形態１による制御回路および上記実施の形態３に
よるアナログ回路の構成要素と同一または相当するもの
を示しており、以下ではその説明を省略する。さらに、
図７において、３３は遅延回路（遅延手段）、９０−１
〜９０−ｎはそれぞれ２つのインバータが直列に接続さ
れたインバータ対である。図７に示すように、複数のイ
ンバータ対９０−１〜９０−ｎは直列に接続されている
とともに、インバータ対９０−ｉとインバータ対９０−
（ｉ＋１）の接続点にはトランスファゲート５０−ｉの
一端が接続されている（なお、ｉ＝１〜ｎである）。さ
らに、全てのトランスファゲート５０−１〜５０−ｎの
他端同士は接続され、これらの接続点を介して遅延され
たクロックが出力される。

【００４３】次に動作について説明する。この実施の形
態４による制御回路２０およびデコーダ２９の動作は基
本的には上記実施の形態１および上記実施の形態３によ
るものと同一であるので、以下ではその説明については
省略する。また、以下では、説明を簡単にするために、
制御回路２０の出力は５ビットのデジタル信号であり、
したがって、デコーダ２９の出力は３２（＝２^５）ビッ
トのデジタル参照信号であり、ｎ＝３２であると仮定す
る。

【００４４】図７に示すような、上記実施の形態１によ
る制御回路２０を遅延回路３３に適用した例において
は、一連のインバータ対９０−１〜９０−３２がそれぞ
れ同一の遅延時間を入力信号に対して付与するならば、
入力クロックは通過したインバータ対の数に上記遅延時
間を乗じただけ遅延されて出力される。

【００４５】すなわち、デコーダ２９から印加される３
２ビットのデジタル参照信号の値に応じて、遅延回路３
３のインバータ６０−１〜６０−３２のいずれか１つの
入力および対応するトランスファゲート５０−ｉ（な
お、ｉ＝１〜３２）の制御端子だけに「１」が入力され
る。その結果、このトランスファゲート５０−ｉのみが
ＯＮとなり、対応するインバータ対９０−ｉ，９０−
（ｉ＋１）間の接続点が上記トランスファゲート５０−
ｉを介して出力に接続される。このようにして、遅延回
路３３は、ＯＮしたトランスファゲート５０−ｉに対応
した数のインバータ対を通過した入力クロックを出力さ
せることにより、デジタル参照信号に応じた遅延時間を
入力クロックに付与する。

【００４６】以上のように、この実施の形態４によれ
ば、外部端子を介して入力したデータ（すなわちＭｅｍ
Ｉｎ）を用いて遅延回路３３が入力信号に付与する遅延
時間を設定することができるので、アナログ回路テスト
時に遅延時間設定のための追加のピンおよび追加の装置
が不要であり、アナログ回路テストに要する時間および
コストを削減できる効果を奏する。

【００４７】実施の形態５．図８はこの発明の実施の形
態５による半導体集積回路に含まれるアナログ回路の構
成を示すブロック図である。この実施の形態５による半
導体集積回路は図１に示す上記実施の形態１による半導
体集積回路と同一の構成を有している。また、図８にお
いて、図１および図６に示したものと同一の符号は上記
実施の形態１による制御回路および上記実施の形態３に
よるアナログ回路の構成要素と同一または相当するもの
を示しており、以下ではその説明を省略する。さらに、
図８において、３４は駆動回路（駆動手段）、１００−
１〜１００−ｎ，１１０−１〜１１０−ｎはそれぞれト
ランスファゲート、１２０−１〜１２０−（ｎ＋１）は
それぞれ２つのインバータが直列に接続されたインバー
タ対である。インバータ対１２０−２〜１２０−（ｎ＋
１）の出力側のインバータは異なった駆動能力を有して
いる。例えば、インバータ対１２０―２〜１２０−（ｎ
＋１）はこの順に大きい駆動能力を有している。

【００４８】図８に示すように、各インバータ６０−ｉ
（ｉ＝１〜ｎ）の入力にはトランスファゲート５０−ｉ
の制御端子およびトランスファゲート１００−ｉの反転
制御端子が接続されており、各インバータ６０−ｉ（ｉ
＝１〜ｎ）の出力にはトランスファゲート５０−ｉの反
転制御端子およびトランスファゲート１００−ｉの制御
端子が接続されている。また、各トランスファゲート５
０−ｉの一端は駆動回路３４の入力に接続されており、
入力信号は各トランスファゲート５０−ｉの上記一端に
印加される。各トランスファゲート５０−ｉの他端は対
応するトランスファゲート１００−ｉの一端に接続され
ているとともに、インバータ対１２０−（ｉ＋１）の入
力に接続されている。各トランスファゲート１００−ｉ
の他端はグランドに接続されている。

【００４９】さらに、インバータ対１２０−（ｉ＋１）
の出力はトランスファゲート１１０−ｉの一端に接続さ
れており、トランスファゲート１１０−ｉの反転制御端
子はインバータ６０−ｉの出力に接続され制御端子はイ
ンバータ６０−ｉの入力に接続されている。全てのトラ
ンスファゲート１１０−１〜１１０−ｎの他端同士は接
続され、この接続点にはインバータ対１２０−１の出力
および駆動回路３４の出力が接続さている。

【００５０】次に動作について説明する。この実施の形
態５による制御回路２０およびデコーダ２９の動作は基
本的には上記実施の形態１および上記実施の形態３によ
るものと同一であるので、以下ではその説明については
省略する。また、以下では、説明を簡単にするために、
制御回路２０の出力は５ビットのデジタル信号であり、
したがって、デコーダ２９の出力は３２（＝２^５）ビッ
トのデジタル参照信号であり、ｎ＝３２であると仮定す
る。

【００５１】図８に示すような、上記実施の形態１によ
る制御回路２０を駆動回路３４に適用した例において
は、駆動回路３４の入力と出力との間には、選択された
インバータ対１２０−（ｉ＋１）（ｉ＝１〜ｎ）と第１
のインバータ対１２０−１とが並列に接続される。

【００５２】すなわち、デコーダ２９から印加される３
２ビットのデジタル参照信号の値に応じて、駆動回路３
４のインバータ６０−１〜６０−３２のいずれか１つの
入力および対応するトランスファゲート５０−ｉ，１１
０−ｉの制御端子だけに「１」が入力される。その結
果、このトランスファゲート５０−ｉ，１１０−ｉのみ
がＯＮとなり、対応するインバータ対１２０−（ｉ＋
１）が駆動回路３４の入力と出力の間に第１のインバー
タ対１２０−１と並列に接続される。このようにして、
駆動回路３４は、並列に接続されたインバータ対１２０
−（ｉ＋１）により出力電流すなわち駆動能力を増大さ
せることができる。

【００５３】以上のように、この実施の形態５によれ
ば、外部端子を介して入力したデータ（すなわちＭｅｍ
Ｉｎ）を用いて駆動回路３４の駆動能力の大きさを設定
することができるので、アナログ回路テスト時に駆動能
力設定のための追加のピンおよび追加の装置が不要であ
り、アナログ回路テストに要する時間およびコストを削
減できる効果を奏する。

【００５４】

【発明の効果】以上のように、この発明によれば、外部
から入力されるパラメータ設定のためのデータを記憶す
る記憶手段と、上記パラメータを設定するために、アナ
ログ回路のテスト時にコントロールバス上の信号値の代
わりに上記記憶手段に格納された上記データを選択して
出力する選択手段とを備えるように構成したので、アナ
ログ回路テスト時にパラメータ設定のための追加のピン
が不要であるばかりか、外部電源等の追加の装置も不要
であり、アナログ回路テストに要する時間およびコスト
を削減できる効果がある。

【００５５】この発明によれば、外部から入力されるア
ドレスをデコードしてアドレス信号を生成するアドレス
デコード手段を備えており、記憶手段は、上記アドレス
デコード手段からの上記アドレス信号により指定された
場所へデータを記憶するように構成したので、アナログ
回路テスト時に複数のパラメータを同時に設定できる効
果がある。

【００５６】この発明によれば、コントロールバス上の
信号値が所定の値である場合、選択手段は、上記コント
ロールバス上の信号値の代わりに記憶手段に格納された
データを選択するように構成したので、コントロールバ
スを用いてアナログ回路テストをトリガできる効果があ
る。

【００５７】この発明によれば、選択手段は、外部から
入力される選択信号が所定の値を有する場合、コントロ
ールバス上の信号値の代わりに記憶手段に格納されたデ
ータを選択するように構成したので、選択信号を外部か
ら印加することにより容易にデータを使用してアナログ
回路テストをトリガできる効果がある。

【００５８】この発明によれば、選択手段により選択さ
れた記憶手段に格納されたデータまたはコントロールバ
ス上の信号値に基づき、デジタル選択信号を生成する選
択信号生成手段と、上記デジタル選択信号に応じた値を
有する参照電圧を生成する参照電圧生成手段とを備える
ように構成したので、アナログ回路テスト時に参照電圧
設定のための追加のピンが不要であるばかりか、外部電
源等の追加の装置も不要であり、アナログ回路テストに
要する時間およびコストを削減できる効果がある。

【００５９】この発明によれば、選択手段により選択さ
れた記憶手段に格納されたデータまたはコントロールバ
ス上の信号値に基づき、デジタル選択信号を生成する選
択信号生成手段と、上記デジタル選択信号に応じた値を
有する遅延時間を入力信号に付与する遅延手段とを備え
るように構成したので、アナログ回路テスト時に遅延時
間設定のための追加のピンおよび追加の装置が不要であ
り、アナログ回路テストに要する時間およびコストを削
減できる効果がある。

【００６０】この発明によれば、選択手段により選択さ
れた記憶手段に格納されたデータまたはコントロールバ
ス上の信号値に基づき、デジタル選択信号を生成する選
択信号生成手段と、上記デジタル選択信号に応じた駆動
能力を有する駆動手段とを備えるように構成したので、
アナログ回路テスト時に駆動能力設定のための追加のピ
ンおよび追加の装置が不要であり、アナログ回路テスト
に要する時間およびコストを削減できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路の構成を示すブロック図である。

【図２】 図１に示すこの発明の実施の形態１による制
御回路の構成を示すブロック図である。

【図３】 図２に示すこの発明の実施の形態１による制
御回路に含まれるセレクタの一例の構成を示すブロック
図である。

【図４】 図３に示すセレクタの具体例の構成を示すブ
ロック図である。

【図５】 この発明の実施の形態２による半導体集積回
路に含まれる制御回路の構成を示すブロック図である。

【図６】 この発明の実施の形態３による半導体集積回
路に含まれるアナログ回路の構成を示すブロック図であ
る。

【図７】 この発明の実施の形態４による半導体集積回
路に含まれるアナログ回路の構成を示すブロック図であ
る。

【図８】 この発明の実施の形態５による半導体集積回
路に含まれるアナログ回路の構成を示すブロック図であ
る。

【図９】 従来の半導体集積回路の構成を示すブロック
図である。

【符号の説明】

１ 半導体集積回路、１１ アナログ回路、１２ デジ
タル回路、１３ 入力端子、１４ 出力端子、１５ 外
部端子、１６ コントロールバス、１７ コントロール
バス端子、２０ 制御回路、２１コントロールバス端
子、２２ データ端子、２３ アドレス端子、２４ Ｗ
Ｅ端子、２５ アドレスデコーダ（アドレスデコード手
段）、２６ 記憶部（記憶手段）、２７ レジスタ、２
８ セレクタ（選択手段）、２９ デコーダ（選択信号
生成手段）、３０ 出力端子、３１選択端子、３２ 参
照電圧生成回路（参照電圧生成手段）、３３ 遅延回路
（遅延手段）、３４ 駆動回路（駆動手段）、４０−
１，４０−２，４０−３，...,４０−（ｎ＋１） 抵
抗、５０−１，５０−２，...,５０−ｎ トランスファ
ゲート、６０−１，６０−２，...,６０−ｎ インバー
タ、７０ 抵抗、８０バッファ、９０−１，９０−２，
９０−３，...,９０−ｎ インバータ対、１００−１，
１００−２，...,１００−ｎ トランスファゲート、１
１０−１，１１０−２，...,１１０−ｎ トランスファ
ゲート、１２０−１，１２０−２，１２０−３，...,１
２０−（ｎ＋１） インバータ対、２８１ スイッチ
部、２８２ＮＯＲゲート、２８３ インバータ、２８
４，２８５ トランスファゲート。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 内蔵アナログ回路のパラメータを設定す
   るために使用されるコントロールバスを備えた半導体集
   積回路において、 外部から入力される上記パラメータ設定のためのデータ
   を記憶する記憶手段と、 上記パラメータを設定するために、上記アナログ回路の
   テスト時に上記コントロールバス上の信号値の代わりに
   上記記憶手段に格納された上記データを選択して出力
   し、それ以外の時に、上記コントロールバス上の上記信
   号値を選択して出力する選択手段とを備えたことを特徴
   とする半導体集積回路。
2. 【請求項２】 外部から入力されるアドレスをデコード
   してアドレス信号を生成するアドレスデコード手段を備
   えており、記憶手段は、上記アドレスデコード手段から
   の上記アドレス信号により指定された場所へデータを記
   憶することを特徴とする請求項１記載の半導体集積回
   路。
3. 【請求項３】 コントロールバス上の信号値が所定の値
   である場合、選択手段は、上記コントロールバス上の信
   号値の代わりに記憶手段に格納されたデータを選択する
   ことを特徴とする請求項１または請求項２記載の半導体
   集積回路。
4. 【請求項４】 選択手段は、外部から入力される選択信
   号が所定の値を有する場合、コントロールバス上の信号
   値の代わりに記憶手段に格納されたデータを選択するこ
   とを特徴とする請求項１または請求項２記載の半導体集
   積回路。
5. 【請求項５】 選択手段により選択された記憶手段に格
   納されたデータまたはコントロールバス上の信号値に基
   づき、デジタル選択信号を生成する選択信号生成手段
   と、上記デジタル選択信号に応じた値を有する参照電圧
   を生成する参照電圧生成手段とを備えたことを特徴とす
   る請求項１から請求項４のうちのいずれか１項記載の半
   導体集積回路。
6. 【請求項６】 選択手段により選択された記憶手段に格
   納されたデータまたはコントロールバス上の信号値に基
   づき、デジタル選択信号を生成する選択信号生成手段
   と、上記デジタル選択信号に応じた値を有する遅延時間
   を入力信号に付与する遅延手段とを備えたことを特徴と
   する請求項１から請求項４のうちのいずれか１項記載の
   半導体集積回路。
7. 【請求項７】 選択手段により選択された記憶手段に格
   納されたデータまたはコントロールバス上の信号値に基
   づき、デジタル選択信号を生成する選択信号生成手段
   と、上記デジタル選択信号に応じた駆動能力を有する駆
   動手段とを備えたことを特徴とする請求項１から請求項
   ４のうちのいずれか１項記載の半導体集積回路。
8. 【請求項８】 コントロールバスはＩ^２Ｃバスであるこ
   とを特徴とする請求項１から請求項７のうちのいずれか
   １項記載の半導体集積回路。
9. 【請求項９】 内蔵アナログ回路のパラメータを設定す
   るために使用されるコントロールバスを備えた半導体集
   積回路のための内蔵アナログ回路テスト方法において、 上記アナログ回路のテスト時に、上記コントロールバス
   上の信号値の代わりに上記半導体集積回路の外部から入
   力されたデータを用いて上記パラメータを設定し、それ
   以外の時に、上記コントロールバス上の信号値を用いて
   上記パラメータを設定することを特徴とする内蔵アナロ
   グ回路テスト方法。
10. 【請求項１０】 コントロールバス上の信号値が所定の
    値である場合、上記コントロールバス上の信号値の代わ
    りに半導体集積回路の外部から入力されたデータを用い
    てパラメータを設定することを特徴とする請求項９記載
    の内蔵アナログ回路テスト方法。
11. 【請求項１１】 半導体集積回路の外部から入力される
    選択信号が所定の値を有する場合、コントロールバス上
    の信号値の代わりに半導体集積回路の外部から入力され
    たデータを用いてパラメータを設定することを特徴とす
    る請求項９記載の内蔵アナログ回路テスト方法。