JP2001320250A - オフセット補正回路、オフセット補正電圧生成回路、および積算回路 - Google Patents
オフセット補正回路、オフセット補正電圧生成回路、および積算回路Info
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- JP2001320250A JP2001320250A JP2000138998A JP2000138998A JP2001320250A JP 2001320250 A JP2001320250 A JP 2001320250A JP 2000138998 A JP2000138998 A JP 2000138998A JP 2000138998 A JP2000138998 A JP 2000138998A JP 2001320250 A JP2001320250 A JP 2001320250A
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Abstract
(57)【要約】
【課題】 集積回路において小型、低コストで高精度で
かつ大きい時定数のオフセット補正回路を実現する。 【解決手段】 差動増幅器１から出力されるオフセット
電圧は、サンプルホールド回路６でサンプルホールドさ
れ比較器７に入力される。比較器７は基準電圧Ｖｒｅｆ
とオフセット電圧を比較して、双方の大小関係によって
スイッチ回路１２，１３を駆動する。スイッチ回路１
２，１３の一方が導通状態となり、ｃ点には電流源１
０，１１に流れる電流ｉと、抵抗素子１４の抵抗値ｒで
決まる電圧変動ΔＶ（ΔＶ=ｉ×ｒ）が生じ、このΔＶ
をインピーダンス素子１６，１７，１８，２０と差動増
幅器１９と基準電圧源８とサンプルホールド回路２１，
２２とで構成される積算回路３００によって積算され
る。積算された結果はオフセット対象となる差動増幅器
１の非反転入力端子に与えられて、オフセットが補正さ
れる。
かつ大きい時定数のオフセット補正回路を実現する。 【解決手段】 差動増幅器１から出力されるオフセット
電圧は、サンプルホールド回路６でサンプルホールドさ
れ比較器７に入力される。比較器７は基準電圧Ｖｒｅｆ
とオフセット電圧を比較して、双方の大小関係によって
スイッチ回路１２，１３を駆動する。スイッチ回路１
２，１３の一方が導通状態となり、ｃ点には電流源１
０，１１に流れる電流ｉと、抵抗素子１４の抵抗値ｒで
決まる電圧変動ΔＶ（ΔＶ=ｉ×ｒ）が生じ、このΔＶ
をインピーダンス素子１６，１７，１８，２０と差動増
幅器１９と基準電圧源８とサンプルホールド回路２１，
２２とで構成される積算回路３００によって積算され
る。積算された結果はオフセット対象となる差動増幅器
１の非反転入力端子に与えられて、オフセットが補正さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理回路に関
し、特に、増幅回路のオフセット補正回路に関する。
し、特に、増幅回路のオフセット補正回路に関する。
【０００２】
【従来の技術】従来のオフセット補正回路は、例えば特
公平０５−０３１９６１号公報に示されるように、増幅
回路などに代表される能動素子で構成された回路のオフ
セットを補正することを目的として用いられている。
公平０５−０３１９６１号公報に示されるように、増幅
回路などに代表される能動素子で構成された回路のオフ
セットを補正することを目的として用いられている。
【０００３】図７は、従来のオフセット補正回路の一例
を示すブロック図である。
を示すブロック図である。
【０００４】図７において、２入力アナログ加算器８１
は、入力信号Ｅｉとオフセット補正電圧Ｅａを加算して
結果を出力するアナログ加算回路である。
は、入力信号Ｅｉとオフセット補正電圧Ｅａを加算して
結果を出力するアナログ加算回路である。
【０００５】コンパレータ８２は、２入力アナログ加算
器８１の出力電位と接地電位を比較するコンパレータで
ある。コンパレータ８２の反転入力端子は接地され、非
反転入力端子は出力電圧Ｅｏが入力されており、コンパ
レータ８２は接地電位よりも出力電圧Ｅｏが大きい場合
は高レベルを、接地電位よりも出力電位Ｅｏが小さい場
合は低レベルを出力する。
器８１の出力電位と接地電位を比較するコンパレータで
ある。コンパレータ８２の反転入力端子は接地され、非
反転入力端子は出力電圧Ｅｏが入力されており、コンパ
レータ８２は接地電位よりも出力電圧Ｅｏが大きい場合
は高レベルを、接地電位よりも出力電位Ｅｏが小さい場
合は低レベルを出力する。
【０００６】インバータ８３はコンパレータ８２の出力
信号を反転させる回路であり、コンパレータ８２の出力
はインバータ８３によって反転されてアンド回路８４に
入力される。
信号を反転させる回路であり、コンパレータ８２の出力
はインバータ８３によって反転されてアンド回路８４に
入力される。
【０００７】アンド回路８４はインバータ８３の出力と
外部から与えられるクロック信号ＣＬＫの積をとって結
果を出力する。アンド回路８５は、コンパレータ８２の
出力と、外部から与えられるクロック信号ＣＬＫの積を
とって結果を出力する。アンド回路８４，８５の出力の
信号Ｅｄ，Ｅｃは、それそれｎ段バイナリカウンタ８
７，８６へ入力される。
外部から与えられるクロック信号ＣＬＫの積をとって結
果を出力する。アンド回路８５は、コンパレータ８２の
出力と、外部から与えられるクロック信号ＣＬＫの積を
とって結果を出力する。アンド回路８４，８５の出力の
信号Ｅｄ，Ｅｃは、それそれｎ段バイナリカウンタ８
７，８６へ入力される。
【０００８】ｎ段バイナリカウンタ８６，８７は、それ
ぞれアンド回路８５，８４から与えられる信号Ｅｃ，Ｅ
ｄをクロック信号としてカウント動作を行う。ｎ段バイ
ナリカウンタ８６，８７のカウント値、すなわちカウン
タ出力の信号Ｅｅ，Ｅｆは、それぞれ微分回路８８，８
９に与えられる。
ぞれアンド回路８５，８４から与えられる信号Ｅｃ，Ｅ
ｄをクロック信号としてカウント動作を行う。ｎ段バイ
ナリカウンタ８６，８７のカウント値、すなわちカウン
タ出力の信号Ｅｅ，Ｅｆは、それぞれ微分回路８８，８
９に与えられる。
【０００９】微分回路８８，８９は、それぞれｎ段バイ
ナリカウンタ８６，８７の出力信号を微分して、微分結
果の信号Ｅｇ，Ｅｈをそれぞれアナログスイッチ９０，
９１に出力する。
ナリカウンタ８６，８７の出力信号を微分して、微分結
果の信号Ｅｇ，Ｅｈをそれぞれアナログスイッチ９０，
９１に出力する。
【００１０】アナログスイッチ９０は微分回路８８によ
ってパルスが与えられるとスイッチを導通状態にして、
積分コンデンサ９４に蓄えられた電荷を抵抗９２を介し
て電圧源−Ｖへ放出する。一方、アナログスイッチ９１
は微分回路８９によってパルスが与えられるとスイッチ
を導通状態にして、電圧源＋Ｖから抵抗９３を介して積
分コンデンサ９４に電荷を充電する。このように、アナ
ログスイッチ９０，９１は、微分回路８８，８９からの
信号Ｅｇ，Ｅｈのパルスによって、電圧源−Ｖと抵抗９
２で構成される電流源と、電圧源＋Ｖと抵抗９３で構成
される電流源の制御をそれぞれ行い、積分コンデンサ９
４に蓄えられる電荷の充放電を行う。
ってパルスが与えられるとスイッチを導通状態にして、
積分コンデンサ９４に蓄えられた電荷を抵抗９２を介し
て電圧源−Ｖへ放出する。一方、アナログスイッチ９１
は微分回路８９によってパルスが与えられるとスイッチ
を導通状態にして、電圧源＋Ｖから抵抗９３を介して積
分コンデンサ９４に電荷を充電する。このように、アナ
ログスイッチ９０，９１は、微分回路８８，８９からの
信号Ｅｇ，Ｅｈのパルスによって、電圧源−Ｖと抵抗９
２で構成される電流源と、電圧源＋Ｖと抵抗９３で構成
される電流源の制御をそれぞれ行い、積分コンデンサ９
４に蓄えられる電荷の充放電を行う。
【００１１】そして、アナログスイッチ９０，９１は、
積分コンデンサ９４に蓄えられる電荷を充放電すること
によって、積分コンデンサ９４に保持される電圧を制御
し、保持された電圧は、オフセット補正電圧Ｅａとして
2入力アナログ加算器８１に与えられる。
積分コンデンサ９４に蓄えられる電荷を充放電すること
によって、積分コンデンサ９４に保持される電圧を制御
し、保持された電圧は、オフセット補正電圧Ｅａとして
2入力アナログ加算器８１に与えられる。
【００１２】次に、従来のオフセット補正回路の動作
を、図面を参照して詳細に説明する。
を、図面を参照して詳細に説明する。
【００１３】図８は、従来のオフセット補正回路の動作
を示すタイミング図である。
を示すタイミング図である。
【００１４】図８において、Ｅｉは入力信号、Ｅａは積
分コンデンサ９４に保持される電圧、すなわちオフセッ
ト補正電圧、Ｅｂはコンパレータ８２の出力信号、ＣＬ
Ｋは外部から与えられるクロック信号、Ｅｃ，Ｅｄはア
ンド回路８４，８５それぞれの出力信号、Ｅｅ，Ｅｆは
n段バイナリカウンタ８６，８７それぞれの出力信号、
Ｅｇ，Ｅｈは微分回路８８，８９それぞれの出力信号で
ある。
分コンデンサ９４に保持される電圧、すなわちオフセッ
ト補正電圧、Ｅｂはコンパレータ８２の出力信号、ＣＬ
Ｋは外部から与えられるクロック信号、Ｅｃ，Ｅｄはア
ンド回路８４，８５それぞれの出力信号、Ｅｅ，Ｅｆは
n段バイナリカウンタ８６，８７それぞれの出力信号、
Ｅｇ，Ｅｈは微分回路８８，８９それぞれの出力信号で
ある。
【００１５】また、Ｅｏは入力信号Ｅｉとオフセット補
正電圧Ｅａとを2入力アナログ加算器８１によって加算
して得られる出力信号である。
正電圧Ｅａとを2入力アナログ加算器８１によって加算
して得られる出力信号である。
【００１６】正の極性のオフセット電圧Ｖｏｆｆをもつ
信号Ｅｉが入力されると、コンパレータ８２は“Ｈ”レ
ベルを出力し、負の極性のオフセット電圧Ｖｏｆｆをも
つ信号Ｅｉが入力されると、コンパレータ８２は“Ｌ”
レベルを出力する。
信号Ｅｉが入力されると、コンパレータ８２は“Ｈ”レ
ベルを出力し、負の極性のオフセット電圧Ｖｏｆｆをも
つ信号Ｅｉが入力されると、コンパレータ８２は“Ｌ”
レベルを出力する。
【００１７】アンド回路８４は、外部から与えられるク
ロック信号ＣＬＫと、コンパレータ８２の出力をインバ
ータ８３によって反転した信号の積をとり、コンパレー
タ８２の出力が“Ｌ”レベルの時にクロック信号を出力
する。一方、アンド回路８５は外部から与えられるクロ
ック信号ＣＬＫとコンパレータ８２の積をとり、コンパ
レータ８２の出力が“Ｈ”レベルの時にクロック信号を
出力する。
ロック信号ＣＬＫと、コンパレータ８２の出力をインバ
ータ８３によって反転した信号の積をとり、コンパレー
タ８２の出力が“Ｌ”レベルの時にクロック信号を出力
する。一方、アンド回路８５は外部から与えられるクロ
ック信号ＣＬＫとコンパレータ８２の積をとり、コンパ
レータ８２の出力が“Ｈ”レベルの時にクロック信号を
出力する。
【００１８】アンド回路８４，８５から出力された信号
Ｅｃ，Ｅｄは、n段バイナリカウンタ８７，８６にそれ
ぞれ入力される。ｎ段バイナリカウンタ８６，８７は、
与えられるクロック信号に同期してカウント動作を行
う。そして、n段バイナリカウンタ８６，８７の出力Ｅ
ｅ，Ｅｆは、クロック信号が4回入力される毎に変化す
る。これらの信号Ｅｅ，Ｅｆはそれぞれ微分回路８８，
８９に入力される。
Ｅｃ，Ｅｄは、n段バイナリカウンタ８７，８６にそれ
ぞれ入力される。ｎ段バイナリカウンタ８６，８７は、
与えられるクロック信号に同期してカウント動作を行
う。そして、n段バイナリカウンタ８６，８７の出力Ｅ
ｅ，Ｅｆは、クロック信号が4回入力される毎に変化す
る。これらの信号Ｅｅ，Ｅｆはそれぞれ微分回路８８，
８９に入力される。
【００１９】微分回路８８，８９は、n段バイナリカウ
ンタ８６，８７の出力Ｅｇ，Ｅｆが“Ｌ”レベルから
“Ｈ”レベルに遷移するときにのみ、外部から与えられ
るクロック信号の周期の半分のパルス幅のパルスを出力
する。
ンタ８６，８７の出力Ｅｇ，Ｅｆが“Ｌ”レベルから
“Ｈ”レベルに遷移するときにのみ、外部から与えられ
るクロック信号の周期の半分のパルス幅のパルスを出力
する。
【００２０】微分回路８８，８９から出力されたパルス
は、アナログスイッチ９０，９１にそれぞれ入力され
る。アナログスイッチ９０，９１は、微分回路８８，８
９から与えられたパルスが“Ｈ”レベルの時に導通状態
となり、“Ｌ”レベルの時は絶縁状態となる。
は、アナログスイッチ９０，９１にそれぞれ入力され
る。アナログスイッチ９０，９１は、微分回路８８，８
９から与えられたパルスが“Ｈ”レベルの時に導通状態
となり、“Ｌ”レベルの時は絶縁状態となる。
【００２１】例えば、微分回路８８，８９から与えられ
るパルスによりアナログスイッチ９０が導通状態でアナ
ログスイッチ９１が絶縁状態のときは、積分コンデンサ
９４に保持されている電荷が抵抗９２を介して電圧源−
Ｖへ放出されるため、オフセット補正電圧Ｅａは降下す
る。
るパルスによりアナログスイッチ９０が導通状態でアナ
ログスイッチ９１が絶縁状態のときは、積分コンデンサ
９４に保持されている電荷が抵抗９２を介して電圧源−
Ｖへ放出されるため、オフセット補正電圧Ｅａは降下す
る。
【００２２】一方、アナログスイッチ９０が絶縁状態で
アナログスイッチ９１が導通状態のときは、積分コンデ
ンサ９４に電圧源＋Ｖから抵抗９３を介して電荷が充電
されるため、オフセット補正電圧Ｅａは上昇する。
アナログスイッチ９１が導通状態のときは、積分コンデ
ンサ９４に電圧源＋Ｖから抵抗９３を介して電荷が充電
されるため、オフセット補正電圧Ｅａは上昇する。
【００２３】アナログスイッチ９０が導通状態のときの
電圧変動量をΔＶ１、アナログスイッチ９１が導通状態
のときの電圧変動量をΔＶ２、微分回路８８，８９から
与えられるパルス幅をΔｔ、抵抗９２，９３の抵抗値を
それぞれＲ１，Ｒ２、積分コンデンサ９４の容量をＣ１
とすると、ΔＶ１、ΔＶ２は、アナログスイッチ９０が
導通状態で、アナログスイッチ９１が絶縁状態のとき、
電圧変動量をΔＶ１、アナログスイッチ９１が導通状態
のときの電圧変動量をΔＶ２、微分回路８８，８９から
与えられるパルス幅をΔｔ、抵抗９２，９３の抵抗値を
それぞれＲ１，Ｒ２、積分コンデンサ９４の容量をＣ１
とすると、ΔＶ１、ΔＶ２は、アナログスイッチ９０が
導通状態で、アナログスイッチ９１が絶縁状態のとき、
【００２４】
【数１】
【００２５】となる。
【００２６】また、アナログスイッチ９０が絶縁状態
で、アナログスイッチ９１が導通状態のとき、
で、アナログスイッチ９１が導通状態のとき、
【００２７】
【数２】
【００２８】となる。
【００２９】２入力アナログ加算器８１は、入力信号Ｅ
ｉと、上述の動作で積分コンデンサ９４に保持されたオ
フセット補正電圧Ｅａを加算して出力するため、入力信
号Ｅｉのオフセット成分をＶｏｆｆとすると、一巡した
後の出力信号Ｅｏのオフセット成分は、Ｖｏｆｆ＋Ｅａ
となる。オフセット補正電圧Ｅａは、オフセット電圧Ｖ
ｏｆｆを打ち消すためにオフセット電圧Ｖｏｆｆとは極
性が反対であり、過渡状態を過ぎると最終的にオフセッ
ト補正電圧ＥａはＥａ＝−Ｖｏｆｆとなり、出力に現れ
るオフセット成分は零となる。
ｉと、上述の動作で積分コンデンサ９４に保持されたオ
フセット補正電圧Ｅａを加算して出力するため、入力信
号Ｅｉのオフセット成分をＶｏｆｆとすると、一巡した
後の出力信号Ｅｏのオフセット成分は、Ｖｏｆｆ＋Ｅａ
となる。オフセット補正電圧Ｅａは、オフセット電圧Ｖ
ｏｆｆを打ち消すためにオフセット電圧Ｖｏｆｆとは極
性が反対であり、過渡状態を過ぎると最終的にオフセッ
ト補正電圧ＥａはＥａ＝−Ｖｏｆｆとなり、出力に現れ
るオフセット成分は零となる。
【００３０】
【発明が解決しようとする課題】従来のオフセット補正
回路は、高いオフセット補正精度を得るためには制御電
圧値の分解能を向上させる必要があり、積分回路を構成
する抵抗とコンデンサの値を大きくする必要がある。大
きな抵抗値の抵抗や大きな容量値のコンデンサをＩＣ内
で形成するには極めて大きな面積が必要であり、極めて
大きな面積を占める回路をＩＣ内に形成することは低コ
スト化、小型化を困難にしてしまうという問題点があ
る。
回路は、高いオフセット補正精度を得るためには制御電
圧値の分解能を向上させる必要があり、積分回路を構成
する抵抗とコンデンサの値を大きくする必要がある。大
きな抵抗値の抵抗や大きな容量値のコンデンサをＩＣ内
で形成するには極めて大きな面積が必要であり、極めて
大きな面積を占める回路をＩＣ内に形成することは低コ
スト化、小型化を困難にしてしまうという問題点があ
る。
【００３１】本発明の目的は、高い精度のオフセット補
正回路を、小型、低コストで提供することである。
正回路を、小型、低コストで提供することである。
【００３２】また、本発明の他の目的は、大きな時定数
を持つオフセット補正回路を、小型、低コストで提供す
ることである。
を持つオフセット補正回路を、小型、低コストで提供す
ることである。
【００３３】
【課題を解決するための手段】上記目的を達成するため
に、本発明のオフセット補正回路は、差動増幅器のオフ
セット電圧を補正するオフセット補正回路であって、差
動増幅器の出力を反転入力に帰還させて、差動増幅器の
オフセット電圧を出力する増幅回路と、オフセット電圧
を基準電圧と比較し、比較結果に対応した電圧のオフセ
ット補正電圧を出力するオフセット補正電圧生成回路
と、オフセット補正電圧を積算した電圧で差動増幅器の
オフセット電圧を補正する積算回路を有している。
に、本発明のオフセット補正回路は、差動増幅器のオフ
セット電圧を補正するオフセット補正回路であって、差
動増幅器の出力を反転入力に帰還させて、差動増幅器の
オフセット電圧を出力する増幅回路と、オフセット電圧
を基準電圧と比較し、比較結果に対応した電圧のオフセ
ット補正電圧を出力するオフセット補正電圧生成回路
と、オフセット補正電圧を積算した電圧で差動増幅器の
オフセット電圧を補正する積算回路を有している。
【００３４】本発明の実施態様によれば、オフセット補
正電圧生成回路は、オフセット電圧を第１のタイミング
でサンプルホールドする第１のサンプルホールド回路
と、第１のサンプルホールド回路の出力が反転入力端子
に入力され、非反転入力端子に基準電圧が与えられた比
較器と、比較器の出力を反転するインバータ回路と、イ
ンバータ回路の出力でオン／オフされる第１のスイッチ
回路と、第１のスイッチ回路の一方の端子に一方の端子
が接続されており、比較器の出力でオン／オフされる第
２のスイッチ回路と、第１のスイッチ回路の他方の端子
とプラス電源との間に接続された第１の定電流源と、第
２のスイッチ回路の他方の端子とマイナス電源との間に
接続された第２の定電流源と、一方の端子が接地され、
他方の端子が第１のスイッチ回路の一方の端子に接続さ
れ、他方の端子からオフセット補正電圧を出力する抵抗
素子からなる。
正電圧生成回路は、オフセット電圧を第１のタイミング
でサンプルホールドする第１のサンプルホールド回路
と、第１のサンプルホールド回路の出力が反転入力端子
に入力され、非反転入力端子に基準電圧が与えられた比
較器と、比較器の出力を反転するインバータ回路と、イ
ンバータ回路の出力でオン／オフされる第１のスイッチ
回路と、第１のスイッチ回路の一方の端子に一方の端子
が接続されており、比較器の出力でオン／オフされる第
２のスイッチ回路と、第１のスイッチ回路の他方の端子
とプラス電源との間に接続された第１の定電流源と、第
２のスイッチ回路の他方の端子とマイナス電源との間に
接続された第２の定電流源と、一方の端子が接地され、
他方の端子が第１のスイッチ回路の一方の端子に接続さ
れ、他方の端子からオフセット補正電圧を出力する抵抗
素子からなる。
【００３５】本発明の実施態様によれば、積算回路は、
一方の端子にオフセット補正電圧が入力された第１のイ
ンピーダンス素子と、第１のインピーダンス素子の他方
の端子に反転入力端子が接続された積算用差動増幅器
と、積算用差動増幅器の出力を入力として第２のタイミ
ングでサンプルホールドし、出力を差動増幅回路に与え
てオフセットを補正する第２のサンプルホールド回路
と、第２のサンプルホールド回路の出力を入力として第
３のタイミングでサンプルホールドする第３のサンプル
ホールド回路と、第３のサンプルホールド回路の出力端
子と積算用差動増幅器の非反転入力端子との間に接続さ
れた第２のインピーダンス素子と、積算用差動増幅器の
非反転入力端子に一方の端子が接続され、他方の端子に
基準電圧が与えられた第３のインピーダンス素子と、積
算用差動増幅器の反転入力端子と出力端子との間に接続
された第４のインピーダンス素子からなる。
一方の端子にオフセット補正電圧が入力された第１のイ
ンピーダンス素子と、第１のインピーダンス素子の他方
の端子に反転入力端子が接続された積算用差動増幅器
と、積算用差動増幅器の出力を入力として第２のタイミ
ングでサンプルホールドし、出力を差動増幅回路に与え
てオフセットを補正する第２のサンプルホールド回路
と、第２のサンプルホールド回路の出力を入力として第
３のタイミングでサンプルホールドする第３のサンプル
ホールド回路と、第３のサンプルホールド回路の出力端
子と積算用差動増幅器の非反転入力端子との間に接続さ
れた第２のインピーダンス素子と、積算用差動増幅器の
非反転入力端子に一方の端子が接続され、他方の端子に
基準電圧が与えられた第３のインピーダンス素子と、積
算用差動増幅器の反転入力端子と出力端子との間に接続
された第４のインピーダンス素子からなる。
【００３６】したがって、本発明のオフセット補正回路
は、抵抗素子と第１および第２の定電流源でオフセット
補正電圧を生成するので、一般にＩＣ化（集積化）にお
いて大きな面積を必要とするコンデンサなしで構成でき
る。
は、抵抗素子と第１および第２の定電流源でオフセット
補正電圧を生成するので、一般にＩＣ化（集積化）にお
いて大きな面積を必要とするコンデンサなしで構成でき
る。
【００３７】また、オフセット補正の精度は第１および
第２の定電流源から流れる電流と抵抗素子の抵抗値によ
って決まり、これらが小さいほどオフセット補正の精度
が向上するので、一般にＩＣ化において容易に形成可能
な小さい値の抵抗により精度を上げることができる。
第２の定電流源から流れる電流と抵抗素子の抵抗値によ
って決まり、これらが小さいほどオフセット補正の精度
が向上するので、一般にＩＣ化において容易に形成可能
な小さい値の抵抗により精度を上げることができる。
【００３８】さらに、オフセット補正の時定数は、抵抗
素子の抵抗値と第１および第２の定電流源の電流値とオ
フセット補正の周期によって決定され、抵抗値が小さい
ほど大きくなるので、一般にＩＣ化において容易に形成
可能な小さい値の抵抗により時定数を大きくすることが
できる。
素子の抵抗値と第１および第２の定電流源の電流値とオ
フセット補正の周期によって決定され、抵抗値が小さい
ほど大きくなるので、一般にＩＣ化において容易に形成
可能な小さい値の抵抗により時定数を大きくすることが
できる。
【００３９】本発明の他のオフセット補正回路は、差動
増幅器のオフセットを補正するオフセット補正回路であ
って、差動増幅器の反転入力端子と出力端子の間に帰還
スイッチ回路が接続されており、帰還スイッチ回路が導
通すると対象差動増幅器のオフセット電圧を出力する増
幅回路と、一方の端子が接地された抵抗値が可変の抵抗
素子の他方の端子と第１の電源との間に、オフセット電
圧が基準電圧よりも大きいときに導通する第１のスイッ
チ回路と電流値が可変の第１の定電流源が直列に接続さ
れ、抵抗素子の他方の端子と第２の電源との間に、オフ
セット電圧が基準電圧よりも小さいときに導通する第２
のスイッチ回路と電流値が可変の第２の定電流源が接続
されており、抵抗素子の他方の端子からオフセット補正
電圧を出力するオフセット補正電圧生成回路と、抵抗素
子の抵抗値と第１および第２の定電流電源の電流値を所
望の値に設定する制御回路と、オフセット補正電圧を積
算した電圧で差動増幅器のオフセットを補正する積算回
路を有している。
増幅器のオフセットを補正するオフセット補正回路であ
って、差動増幅器の反転入力端子と出力端子の間に帰還
スイッチ回路が接続されており、帰還スイッチ回路が導
通すると対象差動増幅器のオフセット電圧を出力する増
幅回路と、一方の端子が接地された抵抗値が可変の抵抗
素子の他方の端子と第１の電源との間に、オフセット電
圧が基準電圧よりも大きいときに導通する第１のスイッ
チ回路と電流値が可変の第１の定電流源が直列に接続さ
れ、抵抗素子の他方の端子と第２の電源との間に、オフ
セット電圧が基準電圧よりも小さいときに導通する第２
のスイッチ回路と電流値が可変の第２の定電流源が接続
されており、抵抗素子の他方の端子からオフセット補正
電圧を出力するオフセット補正電圧生成回路と、抵抗素
子の抵抗値と第１および第２の定電流電源の電流値を所
望の値に設定する制御回路と、オフセット補正電圧を積
算した電圧で差動増幅器のオフセットを補正する積算回
路を有している。
【００４０】したがって、一周期で補正可能なオフセッ
ト補正量は、電流値が可変の定電流源に流れる電流と、
抵抗値が可変の合成抵抗によって決定され、定電流源に
流れる電流値と合成抵抗の抵抗値は制御回路から制御可
能なので、制御回路から一周期で得られるオフセット補
正量を任意に設定することができる。
ト補正量は、電流値が可変の定電流源に流れる電流と、
抵抗値が可変の合成抵抗によって決定され、定電流源に
流れる電流値と合成抵抗の抵抗値は制御回路から制御可
能なので、制御回路から一周期で得られるオフセット補
正量を任意に設定することができる。
【００４１】本発明の実施態様によれば、定電流源は、
一方の端子が共通接続されており、制御回路によりオン
／オフされる複数の内部スイッチ回路と、一方の端子が
内部スイッチ回路の他方の端子にそれぞれ接続され、他
方の端子が共通接続された内部スイッチ回路と同数の内
部定電流源からなる。
一方の端子が共通接続されており、制御回路によりオン
／オフされる複数の内部スイッチ回路と、一方の端子が
内部スイッチ回路の他方の端子にそれぞれ接続され、他
方の端子が共通接続された内部スイッチ回路と同数の内
部定電流源からなる。
【００４２】本発明の実施態様によれば、合成抵抗は、
一方の端子が共通接続されており、制御回路によりオン
／オフされる複数の内部スイッチ回路と、一方の端子が
内部スイッチ回路の他方の端子にそれぞれ接続され、他
方の端子が共通接続された、内部スイッチ回路と同数の
内部抵抗素子からなる。
一方の端子が共通接続されており、制御回路によりオン
／オフされる複数の内部スイッチ回路と、一方の端子が
内部スイッチ回路の他方の端子にそれぞれ接続され、他
方の端子が共通接続された、内部スイッチ回路と同数の
内部抵抗素子からなる。
【００４３】したがって、合成抵抗は、複数の内部抵抗
素子を並列に接続した構成なので、合成抵抗の抵抗値を
各内部抵抗素子を単体で用いた場合よりもさらに小さく
でき、オフセット補正精度を向上させ、時定数を大きく
することができる。
素子を並列に接続した構成なので、合成抵抗の抵抗値を
各内部抵抗素子を単体で用いた場合よりもさらに小さく
でき、オフセット補正精度を向上させ、時定数を大きく
することができる。
【００４４】本発明のオフセット補正電圧生成回路は、
差動増幅器のオフセット電圧に応じて、オフセットを補
正するためのオフセット補正電圧を出力するオフセット
補正電圧生成回路であって、オフセット電圧を第１のタ
イミングでサンプルホールドする第１のサンプルホール
ド回路と、第１のサンプルホールド回路の出力が反転入
力端子に入力され、非反転入力端子に基準電圧が与えら
れた比較器と、比較器の出力を反転するインバータ回路
と、インバータ回路の出力でオン／オフされる第１のス
イッチ回路と、第１のスイッチ回路の一方の端子に一方
の端子が接続されており、比較器の出力でオン／オフさ
れる第２のスイッチ回路と、第１のスイッチ回路の他方
の端子とプラス電源との間に接続された第１の定電流源
と、第２のスイッチ回路の他方の端子とマイナス電源と
の間に接続された第２の定電流源と、一方の端子が接地
され、他方の端子が第１のスイッチ回路の一方の端子に
接続され、他方の端子からオフセット補正電圧を出力す
る抵抗素子を有している。
差動増幅器のオフセット電圧に応じて、オフセットを補
正するためのオフセット補正電圧を出力するオフセット
補正電圧生成回路であって、オフセット電圧を第１のタ
イミングでサンプルホールドする第１のサンプルホール
ド回路と、第１のサンプルホールド回路の出力が反転入
力端子に入力され、非反転入力端子に基準電圧が与えら
れた比較器と、比較器の出力を反転するインバータ回路
と、インバータ回路の出力でオン／オフされる第１のス
イッチ回路と、第１のスイッチ回路の一方の端子に一方
の端子が接続されており、比較器の出力でオン／オフさ
れる第２のスイッチ回路と、第１のスイッチ回路の他方
の端子とプラス電源との間に接続された第１の定電流源
と、第２のスイッチ回路の他方の端子とマイナス電源と
の間に接続された第２の定電流源と、一方の端子が接地
され、他方の端子が第１のスイッチ回路の一方の端子に
接続され、他方の端子からオフセット補正電圧を出力す
る抵抗素子を有している。
【００４５】本発明の積算回路は、差動増幅器のオフセ
ットを補正するためのオフセット補正電圧を積算する積
算回路であって、一方の端子にオフセット補正電圧が印
加された第１のインピーダンス素子と、第１のインピー
ダンス素子の他方の端子に反転入力端子が接続された積
算用差動増幅器と、積算用差動増幅器の出力を入力とし
て第２のタイミングでサンプルホールドし、出力を差動
増幅回路に与えてオフセットを補正する第２のサンプル
ホールド回路と、第２のサンプルホールド回路の出力を
入力として第３のタイミングでサンプルホールドする第
３のサンプルホールド回路と、第３のサンプルホールド
回路の出力端子と積算用差動増幅器の非反転入力端子と
の間に接続された第２のインピーダンス素子と、積算用
差動増幅器の非反転入力端子に一方の端子が接続され、
他方の端子に基準電圧が与えられた第３のインピーダン
ス素子と、積算用差動増幅器の反転入力端子と出力端子
との間に接続された第４のインピーダンス素子を有して
いる。
ットを補正するためのオフセット補正電圧を積算する積
算回路であって、一方の端子にオフセット補正電圧が印
加された第１のインピーダンス素子と、第１のインピー
ダンス素子の他方の端子に反転入力端子が接続された積
算用差動増幅器と、積算用差動増幅器の出力を入力とし
て第２のタイミングでサンプルホールドし、出力を差動
増幅回路に与えてオフセットを補正する第２のサンプル
ホールド回路と、第２のサンプルホールド回路の出力を
入力として第３のタイミングでサンプルホールドする第
３のサンプルホールド回路と、第３のサンプルホールド
回路の出力端子と積算用差動増幅器の非反転入力端子と
の間に接続された第２のインピーダンス素子と、積算用
差動増幅器の非反転入力端子に一方の端子が接続され、
他方の端子に基準電圧が与えられた第３のインピーダン
ス素子と、積算用差動増幅器の反転入力端子と出力端子
との間に接続された第４のインピーダンス素子を有して
いる。
【００４６】
【発明の実施の形態】次に、本発明の実施形態のオフセ
ット補正回路について図面を参照して詳細に説明する。 （第１の実施形態）図１は本発明の第１の実施形態のオ
フセット補正回路の概略回路図である。
ット補正回路について図面を参照して詳細に説明する。 （第１の実施形態）図１は本発明の第１の実施形態のオ
フセット補正回路の概略回路図である。
【００４７】図１を参照すると、第１の実施形態のオフ
セット補正回路は、通常は入力端子ＳＩＮの信号を増幅
して出力し、外部からサンプルホールドパルス信号ＳＨ
Ｐ１が与えられるとオフセット電圧Ｖｏｆｆを出力する
増幅回路１００と、増幅回路１００から出力されるオフ
セット電圧Ｖｏｆｆをサンプルホールドパルス信号ＳＨ
Ｐ１でサンプルホールドして基準電圧Ｖｒｅｆと比較
し、オフセット電圧Ｖｏｆｆを補正するためのオフセッ
ト補正電圧を出力するオフセット補正電圧生成回路２０
０と、オフセット補正電圧をインピーダンス変換するバ
ッファ回路１５と、バッファ回路１５の出力を外部から
与えられるタイミング信号ＳＨＰ２のタイミングで積算
して増幅回路１００に帰還し、オフセットを補正する積
算回路３００を有している。
セット補正回路は、通常は入力端子ＳＩＮの信号を増幅
して出力し、外部からサンプルホールドパルス信号ＳＨ
Ｐ１が与えられるとオフセット電圧Ｖｏｆｆを出力する
増幅回路１００と、増幅回路１００から出力されるオフ
セット電圧Ｖｏｆｆをサンプルホールドパルス信号ＳＨ
Ｐ１でサンプルホールドして基準電圧Ｖｒｅｆと比較
し、オフセット電圧Ｖｏｆｆを補正するためのオフセッ
ト補正電圧を出力するオフセット補正電圧生成回路２０
０と、オフセット補正電圧をインピーダンス変換するバ
ッファ回路１５と、バッファ回路１５の出力を外部から
与えられるタイミング信号ＳＨＰ２のタイミングで積算
して増幅回路１００に帰還し、オフセットを補正する積
算回路３００を有している。
【００４８】増幅回路１００は、補正の対象であるオフ
セット電圧Ｖｏｆｆを持つ差動増幅器１と、抵抗素子な
どで実現できるインピーダンス値がそれぞれＺ１，Ｚ
２，Ｚ３のインピーダンス素子２，３，４と、ＭＯＳト
ランジスタで構成され、外部から与えられるサンプルホ
ールドパルス信号ＳＨＰ１が“Ｈ”レベルの時に導通状
態となり、“Ｌ”レベルの時に開放状態となる2端子の
アナログスイッチであるスイッチ回路５を有している。
セット電圧Ｖｏｆｆを持つ差動増幅器１と、抵抗素子な
どで実現できるインピーダンス値がそれぞれＺ１，Ｚ
２，Ｚ３のインピーダンス素子２，３，４と、ＭＯＳト
ランジスタで構成され、外部から与えられるサンプルホ
ールドパルス信号ＳＨＰ１が“Ｈ”レベルの時に導通状
態となり、“Ｌ”レベルの時に開放状態となる2端子の
アナログスイッチであるスイッチ回路５を有している。
【００４９】インピーダンス素子２は、入力端子ＳＩＮ
と差動増幅器１の反転入力端子との間に接続されてい
る。インピーダンス素子３の一方の端子は、差動増幅器
１の非反転入力端子に接続されており、他方の端子は、
積算回路３００の出力に接続されている。インピーダン
ス素子４とスイッチ回路５は、差動増幅器１の反転入力
端子と出力端子との間に並列に接続されている。差動増
幅器１の出力端子（図中ａ点）は、本実施形態のオフセ
ット補正回路の出力端子ＳＯＵＴに接続されている。
と差動増幅器１の反転入力端子との間に接続されてい
る。インピーダンス素子３の一方の端子は、差動増幅器
１の非反転入力端子に接続されており、他方の端子は、
積算回路３００の出力に接続されている。インピーダン
ス素子４とスイッチ回路５は、差動増幅器１の反転入力
端子と出力端子との間に並列に接続されている。差動増
幅器１の出力端子（図中ａ点）は、本実施形態のオフセ
ット補正回路の出力端子ＳＯＵＴに接続されている。
【００５０】したがって、増幅回路１００は、スイッチ
回路5が導通状態のとき増幅度1倍の増幅器(ボルテージ
フォロアアンプ)として働き、このとき差動増幅器1が持
つオフセット電圧Ｖｏｆｆが出力端子ＳＯＵＴに出力さ
れる。また、スイッチ回路5が開放状態のとき、差動増
幅器1の非反転入力端子の直流電圧を０Ｖとすると、増
幅回路１００は増幅率−（Ｚ３／Ｚ１）の増幅器として
働く。
回路5が導通状態のとき増幅度1倍の増幅器(ボルテージ
フォロアアンプ)として働き、このとき差動増幅器1が持
つオフセット電圧Ｖｏｆｆが出力端子ＳＯＵＴに出力さ
れる。また、スイッチ回路5が開放状態のとき、差動増
幅器1の非反転入力端子の直流電圧を０Ｖとすると、増
幅回路１００は増幅率−（Ｚ３／Ｚ１）の増幅器として
働く。
【００５１】オフセット補正電圧生成回路２００は、外
部から与えられるサンプルホールドパルス信号ＳＨＰ１
が“Ｈ”レベルの時に入力信号をサンプリングし、
“Ｌ”レベルになるとホールドし、サンプルホールドし
た信号をインピーダンス変換して出力するサンプルホー
ルド回路（Ｓ／Ｈ回路）６と、差動増幅器で構成された
比較器７と、基準電圧Ｖｒｅｆを出力する定電圧電源８
と、インバータ回路９と、ＭＯＳトランジスタで構成さ
れ、ゲート信号が“Ｈ”レベルの時に導通状態となり、
“Ｌ”レベルの時に開放状態となる2端子のアナログス
イッチであるスイッチ回路１２，１３と、常に一定の電
流ｉを流す定電流源１０，１１と、抵抗値rをもつ抵抗
素子１４を有している。
部から与えられるサンプルホールドパルス信号ＳＨＰ１
が“Ｈ”レベルの時に入力信号をサンプリングし、
“Ｌ”レベルになるとホールドし、サンプルホールドし
た信号をインピーダンス変換して出力するサンプルホー
ルド回路（Ｓ／Ｈ回路）６と、差動増幅器で構成された
比較器７と、基準電圧Ｖｒｅｆを出力する定電圧電源８
と、インバータ回路９と、ＭＯＳトランジスタで構成さ
れ、ゲート信号が“Ｈ”レベルの時に導通状態となり、
“Ｌ”レベルの時に開放状態となる2端子のアナログス
イッチであるスイッチ回路１２，１３と、常に一定の電
流ｉを流す定電流源１０，１１と、抵抗値rをもつ抵抗
素子１４を有している。
【００５２】サンプルホールド回路６の入力端子は、差
動増幅器１の出力端子に接続されている。比較器７の反
転入力端子はサンプルホールド回路６の出力端子に接続
されており、非反転入力端子は定電圧電源８の基準電圧
出力端子に接続されている。定準電圧電源８の他方の端
子は接地されている。比較器７の出力端子（図中ｂ点）
は、インバータ回路９の入力端子とスイッチ回路１３の
ゲートに接続されている。インバータ回路９の出力端子
は、スイッチ回路１２の制御端子に接続されている。定
電流源１０の一方の端子はプラス電源（＋Ｖ）に接続さ
れ、他方の端子はスイッチ回路１２の一方の端子に接続
されている。スイッチ回路１２の他方の端子（図中ｃ
点）は、スイッチ回路１３の一方の端子、抵抗素子14の
一方の端子、およびバッファ回路１５の入力端子に接続
されている。スイッチ回路１３の他方の端子は、定電流
源１１の一方の端子に接続されている。定電流源１１の
他方の端子は、マイナス電源（−Ｖ）に接続されてい
る。抵抗素子１４の他方の端子は接地されている。
動増幅器１の出力端子に接続されている。比較器７の反
転入力端子はサンプルホールド回路６の出力端子に接続
されており、非反転入力端子は定電圧電源８の基準電圧
出力端子に接続されている。定準電圧電源８の他方の端
子は接地されている。比較器７の出力端子（図中ｂ点）
は、インバータ回路９の入力端子とスイッチ回路１３の
ゲートに接続されている。インバータ回路９の出力端子
は、スイッチ回路１２の制御端子に接続されている。定
電流源１０の一方の端子はプラス電源（＋Ｖ）に接続さ
れ、他方の端子はスイッチ回路１２の一方の端子に接続
されている。スイッチ回路１２の他方の端子（図中ｃ
点）は、スイッチ回路１３の一方の端子、抵抗素子14の
一方の端子、およびバッファ回路１５の入力端子に接続
されている。スイッチ回路１３の他方の端子は、定電流
源１１の一方の端子に接続されている。定電流源１１の
他方の端子は、マイナス電源（−Ｖ）に接続されてい
る。抵抗素子１４の他方の端子は接地されている。
【００５３】基準電圧Ｖｒｅｆとサンプルホールド回路
6の出力電圧とが比較器７で比較され、基準電圧Ｖｒｅ
ｆの方が大きい場合に比較器7の出力は“Ｈ”レベルと
なり、サンプルホールド回路6の出力電圧の方が大きい
場合に比較器7の出力は“Ｌ”レベルとなる。
6の出力電圧とが比較器７で比較され、基準電圧Ｖｒｅ
ｆの方が大きい場合に比較器7の出力は“Ｈ”レベルと
なり、サンプルホールド回路6の出力電圧の方が大きい
場合に比較器7の出力は“Ｌ”レベルとなる。
【００５４】比較器７の出力が“Ｌ”レベルのとき、ス
イッチ回路１２は導通状態となり、スイッチ回路１３は
開放状態になる。それにより、定電流源１０からスイッ
チ回路１２と抵抗素子１４を介してＧＮＤに電流ｉが流
れるので、c点の電圧は定電流源１０に流れる電流値ｉ
と抵抗素子１４の抵抗値ｒの積だけ上昇する。
イッチ回路１２は導通状態となり、スイッチ回路１３は
開放状態になる。それにより、定電流源１０からスイッ
チ回路１２と抵抗素子１４を介してＧＮＤに電流ｉが流
れるので、c点の電圧は定電流源１０に流れる電流値ｉ
と抵抗素子１４の抵抗値ｒの積だけ上昇する。
【００５５】c点の電圧変動量をΔＶとすると、
【００５６】
【数３】
【００５７】となる。
【００５８】一方、比較器7の出力が“Ｈ”レベルのと
き、スイッチ回路１２が開放状態となり、スイッチ回路
１３が導通状態になる。それにより、ＧＮＤから抵抗素
子１４とスイッチ回路１３を介してマイナス電源（−
Ｖ）に電流−ｉが流れるので、c点の電圧は定電流源１
１に流れる電流値ｉと抵抗素子１４の抵抗値ｒの積だけ
降下する。
き、スイッチ回路１２が開放状態となり、スイッチ回路
１３が導通状態になる。それにより、ＧＮＤから抵抗素
子１４とスイッチ回路１３を介してマイナス電源（−
Ｖ）に電流−ｉが流れるので、c点の電圧は定電流源１
１に流れる電流値ｉと抵抗素子１４の抵抗値ｒの積だけ
降下する。
【００５９】c点の電圧変動量をΔＶとすると、
【００６０】
【数４】
【００６１】となる。
【００６２】そして、c点の電圧はバッファ回路１５に
よってインピーダンス変換される。
よってインピーダンス変換される。
【００６３】積算回路３００は、差動増幅器１９と、Ｚ
４＝Ｚ５＝Ｚ７＜＜Ｚ６の関係のインピーダンス値Ｚ
４，Ｚ５，Ｚ６，Ｚ７をそれぞれ有するインピーダンス
素子１６，１７，１８，２０と、外部から与えられるサ
ンプルホールドパルス信号ＳＨＰ１，ＳＨＰ２が“Ｈ”
レベルの時に入力信号をサンプリングし、“Ｌ”レベル
になるとホールドし、サンプルホールドした信号をイン
ピーダンス変換して出力するサンプルホールド回路２
１，２２と、基準電圧Ｖｒｅｆを出力する定電圧電源２
３を有している。なお、定電圧電源２３は定電圧電源８
と共用されてもよい。
４＝Ｚ５＝Ｚ７＜＜Ｚ６の関係のインピーダンス値Ｚ
４，Ｚ５，Ｚ６，Ｚ７をそれぞれ有するインピーダンス
素子１６，１７，１８，２０と、外部から与えられるサ
ンプルホールドパルス信号ＳＨＰ１，ＳＨＰ２が“Ｈ”
レベルの時に入力信号をサンプリングし、“Ｌ”レベル
になるとホールドし、サンプルホールドした信号をイン
ピーダンス変換して出力するサンプルホールド回路２
１，２２と、基準電圧Ｖｒｅｆを出力する定電圧電源２
３を有している。なお、定電圧電源２３は定電圧電源８
と共用されてもよい。
【００６４】インピーダンス素子１６の一方の端子は、
バッファ回路１５の出力端子に接続されており、他方の
端子は、差動増幅器１９の反転入力端子に接続されてい
る。インピーダンス素子２０の一方の端子は、差動増幅
器１９の反転入力端子に接続され、他方の端子（図中ｄ
点）は、差動増幅器１９の出力端子に接続されている。
差動増幅器１９の非反転入力端子は、インピーダンス素
子１７と１８の一方の端子に接続されており、インピー
ダンス素子１８の他方の端子は定電圧電源２３の出力端
子に接続されている。定電圧電源２３の他方の端子は接
地されている。サンプルホールド回路２１の入力端子
は、差動増幅器１９の出力端子に接続されている。サン
プルホールド回路２１の出力端子（図中ｅ点）は、サン
プルホールド回路２２の入力端子に接続されるととも
に、積算回路３００の出力として、増幅回路１００にあ
るインピーダンス素子３の他方の端子に接続されてい
る。サンプルホールド回路２２の出力端子（図中ｆ点）
は、インピーダンス素子１７の他方の端子に接続されて
いる。
バッファ回路１５の出力端子に接続されており、他方の
端子は、差動増幅器１９の反転入力端子に接続されてい
る。インピーダンス素子２０の一方の端子は、差動増幅
器１９の反転入力端子に接続され、他方の端子（図中ｄ
点）は、差動増幅器１９の出力端子に接続されている。
差動増幅器１９の非反転入力端子は、インピーダンス素
子１７と１８の一方の端子に接続されており、インピー
ダンス素子１８の他方の端子は定電圧電源２３の出力端
子に接続されている。定電圧電源２３の他方の端子は接
地されている。サンプルホールド回路２１の入力端子
は、差動増幅器１９の出力端子に接続されている。サン
プルホールド回路２１の出力端子（図中ｅ点）は、サン
プルホールド回路２２の入力端子に接続されるととも
に、積算回路３００の出力として、増幅回路１００にあ
るインピーダンス素子３の他方の端子に接続されてい
る。サンプルホールド回路２２の出力端子（図中ｆ点）
は、インピーダンス素子１７の他方の端子に接続されて
いる。
【００６５】差動増幅器１９とインピーダンス素子１
６，１７，１８，２０と定電圧電源２３で構成される回
路は、インピーダンス素子１６，１７を入力インピーダ
ンスとし、インピーダンス素子２０を帰還インピーダン
スとする差動増幅回路である。したがって、差動増幅器
１９の非反転入力端子の初期電圧をＶｒｅｆとすると、
差動増幅器１９の反転入力端子にはバッファ回路１５か
ら、式（２．１）または（２．２）の電圧ΔＶが与えら
れるため、差動増幅器１９の出力端子に現れる電圧は、
６，１７，１８，２０と定電圧電源２３で構成される回
路は、インピーダンス素子１６，１７を入力インピーダ
ンスとし、インピーダンス素子２０を帰還インピーダン
スとする差動増幅回路である。したがって、差動増幅器
１９の非反転入力端子の初期電圧をＶｒｅｆとすると、
差動増幅器１９の反転入力端子にはバッファ回路１５か
ら、式（２．１）または（２．２）の電圧ΔＶが与えら
れるため、差動増幅器１９の出力端子に現れる電圧は、
【００６６】
【数５】
【００６７】となる。
【００６８】差動増幅器19の出力に現れる電圧はサンプ
ルホールド回路２１によって、外部から与えられるサン
プルホールドパルス信号ＳＨＰ２のタイミングでサンプ
ルホールドされる。サンプルホールド回路２１の出力は
インピーダンス素子３を介して差動増幅器1の非反転入
力端子に与えられて、これによって差動増幅器１の動作
点(直流レベル)は図中ｅ点に保持されている電圧レベル
に設定される。
ルホールド回路２１によって、外部から与えられるサン
プルホールドパルス信号ＳＨＰ２のタイミングでサンプ
ルホールドされる。サンプルホールド回路２１の出力は
インピーダンス素子３を介して差動増幅器1の非反転入
力端子に与えられて、これによって差動増幅器１の動作
点(直流レベル)は図中ｅ点に保持されている電圧レベル
に設定される。
【００６９】また、サンプルホールド回路２１の出力は
サンプルホールド回路２２に対しても与えられており、
サンプルホールド回路２２は外部から与えられるサンプ
ルホールドパルス信号ＳＨＰ３のタイミングでサンプル
ホールドされる。サンプルホールドされた信号は、イン
ピーダンス素子１７を介して差動増幅器１９の非反転入
力端子に与えられる。
サンプルホールド回路２２に対しても与えられており、
サンプルホールド回路２２は外部から与えられるサンプ
ルホールドパルス信号ＳＨＰ３のタイミングでサンプル
ホールドされる。サンプルホールドされた信号は、イン
ピーダンス素子１７を介して差動増幅器１９の非反転入
力端子に与えられる。
【００７０】次に、本発明の第１の実施形態のオフセッ
ト補正回路の動作について図面を参照して説明する。
ト補正回路の動作について図面を参照して説明する。
【００７１】図２は、差動増幅器1がプラス側のオフセ
ット電圧＋Ｖｏｆｆを持つ場合の、第１の実施形態のオ
フセット補正回路の動作を示すタイミング図である。
ット電圧＋Ｖｏｆｆを持つ場合の、第１の実施形態のオ
フセット補正回路の動作を示すタイミング図である。
【００７２】ＳＨＰ１，ＳＨＰ２，ＳＨＰ３は、サンプ
ルホールド回路６，２１，２２のそれぞれに与えられる
サンプルホールドパルス信号である。また、信号Ｖａ，
Ｖｂ，Ｖｃ，Ｖｄ，Ｖｅ，Ｖｆは、図１に於けるａ点，
ｂ点，ｃ点，ｄ点，ｅ点，ｆ点の信号をそれぞれ示して
いる。
ルホールド回路６，２１，２２のそれぞれに与えられる
サンプルホールドパルス信号である。また、信号Ｖａ，
Ｖｂ，Ｖｃ，Ｖｄ，Ｖｅ，Ｖｆは、図１に於けるａ点，
ｂ点，ｃ点，ｄ点，ｅ点，ｆ点の信号をそれぞれ示して
いる。
【００７３】先ず、時刻Ｔ０において、比較器７が持つ
オフセットはないものとし、図中a点、d点、e点、f点の
電圧は、初期電圧が電圧Ｖｒｅｆであるとする。
オフセットはないものとし、図中a点、d点、e点、f点の
電圧は、初期電圧が電圧Ｖｒｅｆであるとする。
【００７４】時刻Ｔ１にスイッチ回路５に入力されるサ
ンプルホールドパルス信号ＳＨＰ１が“Ｈ”レベルにな
ると、差動増幅器１が持つ入力換算オフセット電圧Ｖｏ
ｆｆはa点に出力される。サンプルホールドパルス信号
ＳＨＰ１は、同時にサンプルホールド回路６に入力され
ているため、差動増幅器１から出力されたオフセット電
圧Ｖｏｆｆは、サンプルホールド回路６でサンプリング
されて比較器７に入力される。
ンプルホールドパルス信号ＳＨＰ１が“Ｈ”レベルにな
ると、差動増幅器１が持つ入力換算オフセット電圧Ｖｏ
ｆｆはa点に出力される。サンプルホールドパルス信号
ＳＨＰ１は、同時にサンプルホールド回路６に入力され
ているため、差動増幅器１から出力されたオフセット電
圧Ｖｏｆｆは、サンプルホールド回路６でサンプリング
されて比較器７に入力される。
【００７５】比較器７は、定電圧電源８によって生成さ
れる基準電圧Ｖｒｅｆと、サンプルホールド回路６から
与えられる差動増幅器１のオフセット電圧Ｖｏｆｆとを
比較する。図２の例では、サンプルホールド回路６から
出力される電圧の方が大きいので、比較器７の出力、す
なわち図中のb点は“Ｌ”レベルとなる。
れる基準電圧Ｖｒｅｆと、サンプルホールド回路６から
与えられる差動増幅器１のオフセット電圧Ｖｏｆｆとを
比較する。図２の例では、サンプルホールド回路６から
出力される電圧の方が大きいので、比較器７の出力、す
なわち図中のb点は“Ｌ”レベルとなる。
【００７６】比較器７の出力が“Ｌ”レベルになると、
スイッチ回路１２のゲートに与えられる電圧は“Ｈ”レ
ベルとなり、スイッチ回路１２は導通状態となる。一
方、スイッチ回路１３のゲートに与えられる電圧は
“Ｌ”レベルであるので、スイッチ回路１３は開放状態
となる。
スイッチ回路１２のゲートに与えられる電圧は“Ｈ”レ
ベルとなり、スイッチ回路１２は導通状態となる。一
方、スイッチ回路１３のゲートに与えられる電圧は
“Ｌ”レベルであるので、スイッチ回路１３は開放状態
となる。
【００７７】スイッチ回路１２が導通、スイッチ回路１
３が開放となると、定電流源１０から流れる電流ｉはス
イッチ回路１２と、抵抗値ｒの抵抗素子１４を通してＧ
ＮＤに流れ込む。したがって、このときｃ点の電圧は式
（２．１）に示す電圧だけ上昇するので、ｃ点の電圧は
＋ΔＶとなる。
３が開放となると、定電流源１０から流れる電流ｉはス
イッチ回路１２と、抵抗値ｒの抵抗素子１４を通してＧ
ＮＤに流れ込む。したがって、このときｃ点の電圧は式
（２．１）に示す電圧だけ上昇するので、ｃ点の電圧は
＋ΔＶとなる。
【００７８】ｃ点の電圧は、バッファ回路１５とインピ
ーダンス素子１６を介して差動増幅器１９の反転入力端
子に与えられる。前述のように、差動増幅器１９とイン
ピーダンス素子１６，１７，１８，２０と定電圧電源２
３とで構成される回路は差動増幅回路の構成を採ってい
るので、差動増幅器１９の出力、すなわち図中のd点に
現れる電圧は、（インピーダンス素子１７に与えられる
電圧）−（インピーダンス素子１６に与えられる電圧）
となる。
ーダンス素子１６を介して差動増幅器１９の反転入力端
子に与えられる。前述のように、差動増幅器１９とイン
ピーダンス素子１６，１７，１８，２０と定電圧電源２
３とで構成される回路は差動増幅回路の構成を採ってい
るので、差動増幅器１９の出力、すなわち図中のd点に
現れる電圧は、（インピーダンス素子１７に与えられる
電圧）−（インピーダンス素子１６に与えられる電圧）
となる。
【００７９】時刻Ｔ１においてインピーダンス素子１７
に与えられる電圧は、初期の電圧Ｖｒｅｆであり、イン
ピーダンス素子１６に与えられる電圧は＋ΔＶであるの
で、差動増幅器１９の出力電圧はＶｒｅｆ−ΔＶとなっ
て、サンプルホールド回路２１に入力される。
に与えられる電圧は、初期の電圧Ｖｒｅｆであり、イン
ピーダンス素子１６に与えられる電圧は＋ΔＶであるの
で、差動増幅器１９の出力電圧はＶｒｅｆ−ΔＶとなっ
て、サンプルホールド回路２１に入力される。
【００８０】次に、時刻Ｔ１’になると、サンプルホー
ルドパルス信号ＳＨＰ１が“Ｌ”レベルになるので、図
中ａ，ｂ，ｃ，ｄの各点の電圧は保持（ホールド）され
る。次に、時刻Ｔ２になると、サンプルホールドパルス
信号ＳＨＰ２が“Ｈ”レベルとなり、サンプルホールド
回路２１は差動増幅器１９の出力電圧Ｖｄをサンプリン
グする。したがって、図中のｄ点とｅ点は同電位となっ
て、ｅ点の電圧レベルはＶｒｅｆ−ΔＶとなる。サンプ
ルホールド回路２１の出力は、インピーダンス素子３と
サンプルホールド回路２２の入力に与えられており、差
動増幅器１はインピーダンス素子４によって帰還がかけ
られているので、差動増幅器１の出力ａ点は時刻Ｔ１’
時点の電圧より−ΔＶだけ降下する。
ルドパルス信号ＳＨＰ１が“Ｌ”レベルになるので、図
中ａ，ｂ，ｃ，ｄの各点の電圧は保持（ホールド）され
る。次に、時刻Ｔ２になると、サンプルホールドパルス
信号ＳＨＰ２が“Ｈ”レベルとなり、サンプルホールド
回路２１は差動増幅器１９の出力電圧Ｖｄをサンプリン
グする。したがって、図中のｄ点とｅ点は同電位となっ
て、ｅ点の電圧レベルはＶｒｅｆ−ΔＶとなる。サンプ
ルホールド回路２１の出力は、インピーダンス素子３と
サンプルホールド回路２２の入力に与えられており、差
動増幅器１はインピーダンス素子４によって帰還がかけ
られているので、差動増幅器１の出力ａ点は時刻Ｔ１’
時点の電圧より−ΔＶだけ降下する。
【００８１】次に、時刻Ｔ２’になると、サンプルホー
ルドパルス信号ＳＨＰ２は“Ｌ”レベルとなるので、図
中ａ，ｅの各点の電圧は保持（ホールド）される。次
に、時刻Ｔ３になると、サンプルホールドパルス信号Ｓ
ＨＰ３が“Ｈ”レベルとなって、サンプルホールド回路
２２はサンプルホールド回路２１の出力電圧、すなわち
図中ｅ点の電圧をサンプリングする。したがって、図中
のｅ点とｆ点は同電位となり、ｆ点の電圧ＶｆはＶｒｅ
ｆ−ΔＶとなる。前述のように、差動増幅器１９と、イ
ンピーダンス素子１６，１７，１８，２０と、定電圧電
源２３とで構成される回路は差動増幅回路となっている
ので、時刻Ｔ３でｆ点の電圧ＶｆがＶｒｅｆ−ΔＶとな
ると、差動増幅器１９の出力、すなわち図中ｄ点の電圧
Ｖｄは、（Ｖｒｅｆ−ΔＶ）−ΔＶ＝Ｖｒｅｆ−２ΔＶ
となる。
ルドパルス信号ＳＨＰ２は“Ｌ”レベルとなるので、図
中ａ，ｅの各点の電圧は保持（ホールド）される。次
に、時刻Ｔ３になると、サンプルホールドパルス信号Ｓ
ＨＰ３が“Ｈ”レベルとなって、サンプルホールド回路
２２はサンプルホールド回路２１の出力電圧、すなわち
図中ｅ点の電圧をサンプリングする。したがって、図中
のｅ点とｆ点は同電位となり、ｆ点の電圧ＶｆはＶｒｅ
ｆ−ΔＶとなる。前述のように、差動増幅器１９と、イ
ンピーダンス素子１６，１７，１８，２０と、定電圧電
源２３とで構成される回路は差動増幅回路となっている
ので、時刻Ｔ３でｆ点の電圧ＶｆがＶｒｅｆ−ΔＶとな
ると、差動増幅器１９の出力、すなわち図中ｄ点の電圧
Ｖｄは、（Ｖｒｅｆ−ΔＶ）−ΔＶ＝Ｖｒｅｆ−２ΔＶ
となる。
【００８２】次に、時刻Ｔ３’になると、サンプルホー
ルドパルス信号ＳＨＰ３が“Ｌ”レベルになるので、図
中ｄ，ｆの各点の電圧Ｖｄ，Ｖｆは保持される。
ルドパルス信号ＳＨＰ３が“Ｌ”レベルになるので、図
中ｄ，ｆの各点の電圧Ｖｄ，Ｖｆは保持される。
【００８３】以上に説明したように、時刻Ｔ１〜時刻Ｔ
３’の一連の動作によって、オフセット電圧Ｖｏｆｆを
持った差動増幅器１のオフセット電圧はＶｏｆｆ−ΔＶ
となる。
３’の一連の動作によって、オフセット電圧Ｖｏｆｆを
持った差動増幅器１のオフセット電圧はＶｏｆｆ−ΔＶ
となる。
【００８４】以下、時刻Ｔ１〜時刻Ｔ３’の一連の動作
を繰り返し行う毎に、差動増幅器１の出力、すなわちａ
点の電圧Ｖａは、小さな抵抗値ｒを持つ抵抗素子１４と
定電流源１０とで決定される電圧変動量ΔＶだけ降下す
る。そして、ａ点の電圧Ｖａが定電圧電源８が生成する
基準電圧Ｖｒｅｆとほぼ同じ電圧レベルになるまで繰り
返される。差動増幅器１がプラス側のオフセット電圧＋
Ｖｏｆｆを持っている場合、以上のようにしてオフセッ
ト補正が行われる。
を繰り返し行う毎に、差動増幅器１の出力、すなわちａ
点の電圧Ｖａは、小さな抵抗値ｒを持つ抵抗素子１４と
定電流源１０とで決定される電圧変動量ΔＶだけ降下す
る。そして、ａ点の電圧Ｖａが定電圧電源８が生成する
基準電圧Ｖｒｅｆとほぼ同じ電圧レベルになるまで繰り
返される。差動増幅器１がプラス側のオフセット電圧＋
Ｖｏｆｆを持っている場合、以上のようにしてオフセッ
ト補正が行われる。
【００８５】本発明に於けるオフセット補正の精度は、
定電流源１０，１１の電流値ｉと、抵抗素子１４の抵抗
値ｒを掛けた電圧変動値ΔＶで決定され、精度を向上さ
せるためには電流値ｉ、または抵抗値ｒを小さくすれば
よい。また、オフセット補正の時定数は、電圧変動量Δ
Ｖの大きさと、オフセット補正動作の周期によって決ま
る。オフセット補正周期が長く、また電圧変動量ΔＶが
小さいほど、オフセット補正の時定数は大きくなる。
定電流源１０，１１の電流値ｉと、抵抗素子１４の抵抗
値ｒを掛けた電圧変動値ΔＶで決定され、精度を向上さ
せるためには電流値ｉ、または抵抗値ｒを小さくすれば
よい。また、オフセット補正の時定数は、電圧変動量Δ
Ｖの大きさと、オフセット補正動作の周期によって決ま
る。オフセット補正周期が長く、また電圧変動量ΔＶが
小さいほど、オフセット補正の時定数は大きくなる。
【００８６】図３は、差動増幅器１がマイナス側のオフ
セット電圧−Ｖｏｆｆを持つ場合の、第１の実施形態の
オフセット補正回路の動作を示すタイミング図である。
セット電圧−Ｖｏｆｆを持つ場合の、第１の実施形態の
オフセット補正回路の動作を示すタイミング図である。
【００８７】先ず、時刻Ｔ０において、比較器７が持つ
オフセットはないものとし、図中a点、d点、e点、f点の
電圧は、初期電圧が電圧Ｖｒｅｆであるとする。
オフセットはないものとし、図中a点、d点、e点、f点の
電圧は、初期電圧が電圧Ｖｒｅｆであるとする。
【００８８】時刻Ｔ１にスイッチ回路５に入力されるサ
ンプホールドパルス信号ＳＨＰ１が“Ｈ”レベルになる
と、差動増幅器1が持つ入力換算オフセット電圧−Ｖｏ
ｆｆはａ点に出力される。サンプルホールドパルス信号
ＳＨＰ１は、同時にサンプルホールド回路６に入力され
ているため、差動増幅器１から出力されたオフセット電
圧−Ｖｏｆｆは、サンプルホールド回路６を通して比較
器７に入力される。比較器７は、基準電圧電源８によっ
て生成される基準電圧Ｖｒｅｆと、サンプルホールド回
路６から与えられる差動増幅器１のオフセット電圧−Ｖ
ｏｆｆとを比較する。図３の例では、サンプルホールド
回路６から出力される電圧の方が小さいので、比較器７
の出力、すなわち図中のｂ点は“Ｈ”レベルとなる。
ンプホールドパルス信号ＳＨＰ１が“Ｈ”レベルになる
と、差動増幅器1が持つ入力換算オフセット電圧−Ｖｏ
ｆｆはａ点に出力される。サンプルホールドパルス信号
ＳＨＰ１は、同時にサンプルホールド回路６に入力され
ているため、差動増幅器１から出力されたオフセット電
圧−Ｖｏｆｆは、サンプルホールド回路６を通して比較
器７に入力される。比較器７は、基準電圧電源８によっ
て生成される基準電圧Ｖｒｅｆと、サンプルホールド回
路６から与えられる差動増幅器１のオフセット電圧−Ｖ
ｏｆｆとを比較する。図３の例では、サンプルホールド
回路６から出力される電圧の方が小さいので、比較器７
の出力、すなわち図中のｂ点は“Ｈ”レベルとなる。
【００８９】比較器７の出力が“Ｈ”レベルとなると、
スイッチ回路１２のゲートに与えられる電圧は“Ｌ”レ
ベルとなり、スイッチ回路１２は開放状態となる。一方
スイッチ回路１３のゲートに与えられる電圧は“Ｈ”レ
ベルであるので、スイッチ回路１３は導通状態となる。
スイッチ回路１２のゲートに与えられる電圧は“Ｌ”レ
ベルとなり、スイッチ回路１２は開放状態となる。一方
スイッチ回路１３のゲートに与えられる電圧は“Ｈ”レ
ベルであるので、スイッチ回路１３は導通状態となる。
【００９０】スイッチ回路１２が開放、スイッチ回路１
３が導通となると、定電流源１１は抵抗素子１４に接続
されているＧＮＤ端子から、抵抗素子１４とスイッチ回
路１３を介して電流−ｉを引き込むので、電流−ｉはマ
イナス電源（−Ｖ）に流れ込む。したがって、このとき
ｃ点の電圧は式（２．２）に示す電圧だけ降下するた
め、ｃ点の電圧は−ΔＶとなる。
３が導通となると、定電流源１１は抵抗素子１４に接続
されているＧＮＤ端子から、抵抗素子１４とスイッチ回
路１３を介して電流−ｉを引き込むので、電流−ｉはマ
イナス電源（−Ｖ）に流れ込む。したがって、このとき
ｃ点の電圧は式（２．２）に示す電圧だけ降下するた
め、ｃ点の電圧は−ΔＶとなる。
【００９１】ｃ点の電圧は、バッファ回路１５とインピ
ーダンス素子１６を介して差動増幅器１９の反転入力端
子に与えられる。前述のように、差動増幅器１９とイン
ピーダンス素子１６，１７，１８，２０と定電圧電源２
３とで構成される回路は差動増幅回路の構成を採ってい
るので、差動増幅器１９の出力、すなわち図中のｄ点に
現れる電圧は、（インピーダンス素子１７に与えられる
電圧）−（インピーダンス素子１６に与えられる電圧）
となる。
ーダンス素子１６を介して差動増幅器１９の反転入力端
子に与えられる。前述のように、差動増幅器１９とイン
ピーダンス素子１６，１７，１８，２０と定電圧電源２
３とで構成される回路は差動増幅回路の構成を採ってい
るので、差動増幅器１９の出力、すなわち図中のｄ点に
現れる電圧は、（インピーダンス素子１７に与えられる
電圧）−（インピーダンス素子１６に与えられる電圧）
となる。
【００９２】時刻Ｔ１においてインピーダンス素子１７
に与えられる電圧は、初期の電圧Ｖｒｅｆであり、イン
ピーダンス素子１６に与えられる電圧は−ΔＶであるの
で、差動増幅器１９の出力電圧はＶｒｅｆ−（−ΔＶ）
＝Ｖｒｅｆ＋ΔＶとなって、サンプルホールド回路２１
に与えられる。
に与えられる電圧は、初期の電圧Ｖｒｅｆであり、イン
ピーダンス素子１６に与えられる電圧は−ΔＶであるの
で、差動増幅器１９の出力電圧はＶｒｅｆ−（−ΔＶ）
＝Ｖｒｅｆ＋ΔＶとなって、サンプルホールド回路２１
に与えられる。
【００９３】次に、時刻Ｔ１’になると、サンプルホー
ルドパルス信号ＳＨＰ１が“Ｌ”レベルとなるので、図
中ａ，ｂ，ｃ，ｄの各点の電圧は保持される。次に、時
刻Ｔ２になると、サンプルホールドパルス信号ＳＨＰ２
が“Ｈ”レベルとなり、サンプルホールド回路２１は差
動増幅器１９の出力電圧Ｖｄをサンプリングする。した
がって、図中のｄ点とｅ点は同電位となって、ｅ点の電
圧レベルはＶｒｅｆ＋ΔＶとなる。サンプルホールド回
路２１の出力は、インピーダンス素子３とサンプルホー
ルド回路２２の入力に与えられており、差動増幅器１は
インピーダンス素子４によって帰還がかけられているの
で、差動増幅器１の出力a点は時刻Ｔ１’時点の電圧よ
り＋ΔＶだけ上昇する。
ルドパルス信号ＳＨＰ１が“Ｌ”レベルとなるので、図
中ａ，ｂ，ｃ，ｄの各点の電圧は保持される。次に、時
刻Ｔ２になると、サンプルホールドパルス信号ＳＨＰ２
が“Ｈ”レベルとなり、サンプルホールド回路２１は差
動増幅器１９の出力電圧Ｖｄをサンプリングする。した
がって、図中のｄ点とｅ点は同電位となって、ｅ点の電
圧レベルはＶｒｅｆ＋ΔＶとなる。サンプルホールド回
路２１の出力は、インピーダンス素子３とサンプルホー
ルド回路２２の入力に与えられており、差動増幅器１は
インピーダンス素子４によって帰還がかけられているの
で、差動増幅器１の出力a点は時刻Ｔ１’時点の電圧よ
り＋ΔＶだけ上昇する。
【００９４】次に、時刻Ｔ２’になると、サンプルホー
ルドパルス信号ＳＨＰ２は“Ｌ”レベルとなるので、図
中ａ，ｅの各点の電圧は保持される。次に、時刻Ｔ３に
なると、サンプルホールドパルス信号ＳＨＰ３が“Ｈ”
レベルとなって、サンプルホールド回路２２はサンプル
ホールド回路２１の出力電圧、すなわち図中ｅ点の電圧
をサンプリングする。したがって、図中のｅ点とｆ点は
同電位となって、ｆ点の電圧レベルはＶｒｅｆ＋ΔＶと
なる。前述のように、差動増幅器１９と、インピーダン
ス素子１６，１７，１８，２０と、定電圧電源２３とで
構成される回路は差動増幅回路となっているので、時刻
Ｔ３でｆ点の電圧ＶｆがＶｒｅｆ＋ΔＶとなると、差動
増幅器１９の出力、すなわち図中ｄ点の電圧Ｖｄは、
（Ｖｒｅｆ＋ΔＶ）−（−ΔＶ）＝Ｖｒｅｆ＋２ΔＶと
なる。
ルドパルス信号ＳＨＰ２は“Ｌ”レベルとなるので、図
中ａ，ｅの各点の電圧は保持される。次に、時刻Ｔ３に
なると、サンプルホールドパルス信号ＳＨＰ３が“Ｈ”
レベルとなって、サンプルホールド回路２２はサンプル
ホールド回路２１の出力電圧、すなわち図中ｅ点の電圧
をサンプリングする。したがって、図中のｅ点とｆ点は
同電位となって、ｆ点の電圧レベルはＶｒｅｆ＋ΔＶと
なる。前述のように、差動増幅器１９と、インピーダン
ス素子１６，１７，１８，２０と、定電圧電源２３とで
構成される回路は差動増幅回路となっているので、時刻
Ｔ３でｆ点の電圧ＶｆがＶｒｅｆ＋ΔＶとなると、差動
増幅器１９の出力、すなわち図中ｄ点の電圧Ｖｄは、
（Ｖｒｅｆ＋ΔＶ）−（−ΔＶ）＝Ｖｒｅｆ＋２ΔＶと
なる。
【００９５】次に、時刻Ｔ３’になると、サンプルホー
ルドパルス信号ＳＨＰ３は“Ｌ”レベルとなるので、図
中ｄ，ｆの各点の電圧Ｖｄ，Ｖｆは保持される。
ルドパルス信号ＳＨＰ３は“Ｌ”レベルとなるので、図
中ｄ，ｆの各点の電圧Ｖｄ，Ｖｆは保持される。
【００９６】以上に説明したように、時刻Ｔ１〜時刻Ｔ
３’の一連の動作によって、オフセット電圧−Ｖｏｆｆ
を持つ差動増幅器１のオフセット電圧は、−Ｖｏｆｆ＋
ΔＶとなる。
３’の一連の動作によって、オフセット電圧−Ｖｏｆｆ
を持つ差動増幅器１のオフセット電圧は、−Ｖｏｆｆ＋
ΔＶとなる。
【００９７】以下、時刻Ｔ１〜時刻Ｔ３’の一連の動作
を繰り返し行う毎に、差動増幅器1の出力、すなわちａ
点の電圧レベルは、小さな抵抗値ｒを持つ抵抗素子１４
と定電流源１１とで決定される電圧変動量ΔＶだけ上昇
する。そして、a点の電圧レベルが定電圧電源8が生成す
る基準電圧レベルＶｒｅｆとほぼ同じレベルになるまで
繰り返される。
を繰り返し行う毎に、差動増幅器1の出力、すなわちａ
点の電圧レベルは、小さな抵抗値ｒを持つ抵抗素子１４
と定電流源１１とで決定される電圧変動量ΔＶだけ上昇
する。そして、a点の電圧レベルが定電圧電源8が生成す
る基準電圧レベルＶｒｅｆとほぼ同じレベルになるまで
繰り返される。
【００９８】したがって、第１の実施形態のオフセット
補正回路は、抵抗素子１４と定電流源１０，１１でオフ
セット補正電圧を生成するので、一般にＩＣ化（集積
化）において大きな面積を必要とするコンデンサを用い
ないでオフセットを補正する回路構成なので、IC内部の
面積を縮小でき低コスト化が可能である。
補正回路は、抵抗素子１４と定電流源１０，１１でオフ
セット補正電圧を生成するので、一般にＩＣ化（集積
化）において大きな面積を必要とするコンデンサを用い
ないでオフセットを補正する回路構成なので、IC内部の
面積を縮小でき低コスト化が可能である。
【００９９】また、第１の実施形態のオフセット補正回
路は、オフセット補正の精度は定電流源１０，１１から
流れる電流ｉと抵抗値ｒによって決まり、双方が小さい
ほどオフセット補正の精度が向上するので、一般にＩＣ
化において容易に形成可能な小さな抵抗値の抵抗によっ
て、容易に高精度のオフセット補正回路を提供すること
ができる。
路は、オフセット補正の精度は定電流源１０，１１から
流れる電流ｉと抵抗値ｒによって決まり、双方が小さい
ほどオフセット補正の精度が向上するので、一般にＩＣ
化において容易に形成可能な小さな抵抗値の抵抗によっ
て、容易に高精度のオフセット補正回路を提供すること
ができる。
【０１００】さらに、オフセット補正の時定数は、抵抗
素子１４の値と定電流源１０，１１の電流値によって定
まる一周期の電圧変動量ΔＶとオフセット補正の周期に
よって決定され、時定数はオフセット補正周期が長いほ
ど、また電圧変動量ΔＶが小さいほど大きくなり、ま
た、一周期の電圧変動量ΔＶは、抵抗値ｒを小さくする
とそれに比例して小さくなる。したがって、本実施形態
のオフセット補正回路では、抵抗値ｒを小さくすること
で、オフセット補正の時定数を容易に大きくすることが
できる。 （第２の実施形態）次に、本発明の第２の実施形態のオ
フセット補正回路について図面を参照して詳細に説明す
る。
素子１４の値と定電流源１０，１１の電流値によって定
まる一周期の電圧変動量ΔＶとオフセット補正の周期に
よって決定され、時定数はオフセット補正周期が長いほ
ど、また電圧変動量ΔＶが小さいほど大きくなり、ま
た、一周期の電圧変動量ΔＶは、抵抗値ｒを小さくする
とそれに比例して小さくなる。したがって、本実施形態
のオフセット補正回路では、抵抗値ｒを小さくすること
で、オフセット補正の時定数を容易に大きくすることが
できる。 （第２の実施形態）次に、本発明の第２の実施形態のオ
フセット補正回路について図面を参照して詳細に説明す
る。
【０１０１】図４は本発明の第２の実施形態のオフセッ
ト補正回路の概略回路図である。
ト補正回路の概略回路図である。
【０１０２】図４を参照すると、第２の実施形態のオフ
セット補正回路は、第１の実施形態に於ける定電流源１
０，１１と抵抗素子１４が、それぞれ定電流源２４，２
５と合成抵抗２６に置き換えられ、定電流源２４，２５
と合成抵抗２６を制御する制御回路２７が追加された構
成である。
セット補正回路は、第１の実施形態に於ける定電流源１
０，１１と抵抗素子１４が、それぞれ定電流源２４，２
５と合成抵抗２６に置き換えられ、定電流源２４，２５
と合成抵抗２６を制御する制御回路２７が追加された構
成である。
【０１０３】次に、本発明の第２の実施形態の定電流源
２４，２５について図面を参照して詳細に説明する。
２４，２５について図面を参照して詳細に説明する。
【０１０４】図５は、本発明の第２の実施形態に於け
る、定電流源２４の詳細な構成図である。なお、定電流
源２５は定電流源２４と同じ構成である。
る、定電流源２４の詳細な構成図である。なお、定電流
源２５は定電流源２４と同じ構成である。
【０１０５】図５の左図を参照すると、定電流源２４は
３種類の端子を有しており、第１の端子は定電流源素子
としての一方の端子、第２の端子は定電流源素子として
のもう一方の端子、第３の端子は定電流源を制御するた
めのｎ個の端子を有する制御端子である。
３種類の端子を有しており、第１の端子は定電流源素子
としての一方の端子、第２の端子は定電流源素子として
のもう一方の端子、第３の端子は定電流源を制御するた
めのｎ個の端子を有する制御端子である。
【０１０６】図５の右図を参照すると、定電流源２４
は、スイッチ回路３１1，３１2，…，３１nと、定電流
源３２1，３２2，…，３２nとを有している。
は、スイッチ回路３１1，３１2，…，３１nと、定電流
源３２1，３２2，…，３２nとを有している。
【０１０７】スイッチ回路３１1，３１2，…，３１nの
一方の端子は共通接続されて、定電流源２４の第１の端
子を構成している。スイッチ回路３１1，３１2，…，３
１nの他方の端子は、定電流源３２1，３２2，…，３２n
の一方の端子にそれぞれ接続されている。定電流源３２
1，３２2，…，３２nの他方の端子は共通接続されて、
定電流源２４の第２の端子を構成している。スイッチ回
路３１1，３１2，…，３１nのゲートは、定電流源２４
が有する第３の端子を構成するｎ個の端子である。
一方の端子は共通接続されて、定電流源２４の第１の端
子を構成している。スイッチ回路３１1，３１2，…，３
１nの他方の端子は、定電流源３２1，３２2，…，３２n
の一方の端子にそれぞれ接続されている。定電流源３２
1，３２2，…，３２nの他方の端子は共通接続されて、
定電流源２４の第２の端子を構成している。スイッチ回
路３１1，３１2，…，３１nのゲートは、定電流源２４
が有する第３の端子を構成するｎ個の端子である。
【０１０８】スイッチ回路３１1，３１2，…，３１nの
ゲートは、外部からの制御信号によって“Ｈ”または
“Ｌ”レベルに制御される。したがって、n個あるスイ
ッチ回路３１1，３１2，…，３１nの導通または開放状
態は、外部から個々に制御することができる。
ゲートは、外部からの制御信号によって“Ｈ”または
“Ｌ”レベルに制御される。したがって、n個あるスイ
ッチ回路３１1，３１2，…，３１nの導通または開放状
態は、外部から個々に制御することができる。
【０１０９】次に、本発明の第２の実施形態の合成抵抗
２６について図面を参照して詳細に説明する。図６は、
本発明の第２の実施形態における合成抵抗２６の詳細な
構成図である。
２６について図面を参照して詳細に説明する。図６は、
本発明の第２の実施形態における合成抵抗２６の詳細な
構成図である。
【０１１０】図６の左図を参照すると、合成抵抗２６は
３つの端子を有しており、第１の端子は合成抵抗素子と
しての一方の端子、第２の端子は一つは合成抵抗素子と
してのもう一方の端子、第３の端子は合成抵抗を制御す
るためのｎ個の端子を有する制御端子である。
３つの端子を有しており、第１の端子は合成抵抗素子と
しての一方の端子、第２の端子は一つは合成抵抗素子と
してのもう一方の端子、第３の端子は合成抵抗を制御す
るためのｎ個の端子を有する制御端子である。
【０１１１】図６の右図を参照すると、合成抵抗２６
は、スイッチ回路４１1，４１2，…，４１nと、抵抗素
子４２1，４２2，…，４２nを有している。
は、スイッチ回路４１1，４１2，…，４１nと、抵抗素
子４２1，４２2，…，４２nを有している。
【０１１２】スイッチ回路４１1，４１2，…，４１nの
一方の端子は共通接続されて、合成抵抗２６の第１の端
子を構成している。スイッチ回路４１1，４１2，…，４
１nの他方の端子は、抵抗素子４２1，４２2，…，４２n
の一方の端子にそれぞれ接続されている。抵抗素子４２
1，４２2，…，４２nの他方の端子は共通接続されて、
合成抵抗２６の第２の端子を構成している。スイッチ回
路４１1，４１2，…，４１nのゲートは、合成抵抗２６
が有する第３の端子を構成するｎ個の端子である。
一方の端子は共通接続されて、合成抵抗２６の第１の端
子を構成している。スイッチ回路４１1，４１2，…，４
１nの他方の端子は、抵抗素子４２1，４２2，…，４２n
の一方の端子にそれぞれ接続されている。抵抗素子４２
1，４２2，…，４２nの他方の端子は共通接続されて、
合成抵抗２６の第２の端子を構成している。スイッチ回
路４１1，４１2，…，４１nのゲートは、合成抵抗２６
が有する第３の端子を構成するｎ個の端子である。
【０１１３】スイッチ回路４１1，４１2，…，４１nの
ゲートは、外部からの制御信号によって“Ｈ”または
“Ｌ”レベルに制御される。したがって、n個あるスイ
ッチ回路４１1，４１2，…，４１nの導通または開放状
態は、外部から個々に制御することができる。
ゲートは、外部からの制御信号によって“Ｈ”または
“Ｌ”レベルに制御される。したがって、n個あるスイ
ッチ回路４１1，４１2，…，４１nの導通または開放状
態は、外部から個々に制御することができる。
【０１１４】次に、本発明の第２の実施形態のオフセッ
ト補正回路の動作について説明する。本発明の第２の実
施形態は、第１の実施形態で説明したオフセット電圧Ｖ
ｏｆｆを補正する手順のうち、オフセット補正電圧量Δ
Ｖを可変できることが第１の実施形態とは異なってお
り、それ以外のオフセット補正の手順については第１の
実施形態と同様であるので説明を省略する。
ト補正回路の動作について説明する。本発明の第２の実
施形態は、第１の実施形態で説明したオフセット電圧Ｖ
ｏｆｆを補正する手順のうち、オフセット補正電圧量Δ
Ｖを可変できることが第１の実施形態とは異なってお
り、それ以外のオフセット補正の手順については第１の
実施形態と同様であるので説明を省略する。
【０１１５】図５において、スイッチ回路３１1のみが
導通状態に制御され、それ以外のスイッチ回路３１2，
３１3，…，３１nはすべて開放状態に制御されたとし、
図６において、スイッチ回路４１1，４１2が導通状態に
制御され、それ以外のスイッチ回路４１3，４１4，…，
４１nはすべて開放状態に制御されたとする。
導通状態に制御され、それ以外のスイッチ回路３１2，
３１3，…，３１nはすべて開放状態に制御されたとし、
図６において、スイッチ回路４１1，４１2が導通状態に
制御され、それ以外のスイッチ回路４１3，４１4，…，
４１nはすべて開放状態に制御されたとする。
【０１１６】そして、図５において、定電流源３２1，
３２2，…，３２nの電流値をそれぞれｉ1，ｉ2，…，ｉ
nとし、図6において、抵抗素子４２1，４２2，…，４２
nの抵抗値をそれぞれｒ1，ｒ2，…，ｒnとする。
３２2，…，３２nの電流値をそれぞれｉ1，ｉ2，…，ｉ
nとし、図6において、抵抗素子４２1，４２2，…，４２
nの抵抗値をそれぞれｒ1，ｒ2，…，ｒnとする。
【０１１７】このとき、定電流源２４，２５に流れる電
流Iは、
流Iは、
【０１１８】
【数６】
【０１１９】となり、また、合成抵抗２６の抵抗値R
は、
は、
【０１２０】
【数７】
【０１２１】となる。
【０１２２】したがって、図4においてc点に現れる電圧
変動量の絶対値|ΔV|は、
変動量の絶対値|ΔV|は、
【０１２３】
【数８】
【０１２４】となる。
【０１２５】ここで、ｒ1＝ｒ2＝ｒ，ｉ1＝ｉ2＝ｉとな
るように電流値と抵抗値を選定すると、c点に現れる電
圧変動量の絶対値|ΔV|は、
るように電流値と抵抗値を選定すると、c点に現れる電
圧変動量の絶対値|ΔV|は、
【０１２６】
【数９】
【０１２７】となる。
【０１２８】また、別の例として、定電流源２４，２５
に関して、外部からのn本ある制御線によってスイッチ
回路３１1，３１2のみが導通状態に制御され、それ以外
のスイッチ回路３１3，３１4，…，３１nがすべて開放
状態に制御されたとし、合成抵抗２６に関して、スイッ
チ回路４１1のみが導通状態に制御され、それ以外のス
イッチ回路４１2，４２3，…，４２nがすべて開放状態
に制御されたとする。
に関して、外部からのn本ある制御線によってスイッチ
回路３１1，３１2のみが導通状態に制御され、それ以外
のスイッチ回路３１3，３１4，…，３１nがすべて開放
状態に制御されたとし、合成抵抗２６に関して、スイッ
チ回路４１1のみが導通状態に制御され、それ以外のス
イッチ回路４１2，４２3，…，４２nがすべて開放状態
に制御されたとする。
【０１２９】このとき、定電流源２４，２５に流れる電
流Iと合成抵抗素子２６の抵抗値Rは、
流Iと合成抵抗素子２６の抵抗値Rは、
【０１３０】
【数１０】
【０１３１】となって、ｒ1＝ｒ2＝ｒ，ｉ1＝ｉ2＝ｉと
なるように電流値と抵抗値を選定すると、c点に現れる
電圧変動量の絶対値|ΔV|は、
なるように電流値と抵抗値を選定すると、c点に現れる
電圧変動量の絶対値|ΔV|は、
【０１３２】
【数１１】
【０１３３】となる。
【０１３４】以上のように、本発明の第２の実施形態で
は、定電流源２４，２５に流れる電流値と、合成抵抗２
６の抵抗値を制御回路２７からの制御信号によって可変
する事ができ、一巡のオフセット補正動作で補正される
オフセット補正量ΔVを任意に変えることができる。
は、定電流源２４，２５に流れる電流値と、合成抵抗２
６の抵抗値を制御回路２７からの制御信号によって可変
する事ができ、一巡のオフセット補正動作で補正される
オフセット補正量ΔVを任意に変えることができる。
【０１３５】オフセット補正量が前述の式（３．４）に
なるようにスイッチ回路３１1，３１2，…，３１n、ス
イッチ回路４１1，４１2，…，４１nを制御した場合、
本発明の第１の実施形態と比較してオフセット補正電圧
の電圧変動量ΔVが1/2になり、その結果としてオフセッ
ト補正の精度が2倍に向上するとともに、時定数が２倍
になる。一方、オフセット補正電圧の電圧変動量が前述
の式（３．７）になるようにスイッチ回路３１1，３
１2，…，３１n、スイッチ回路４１1，４１2，…，４１
nを制御した場合、オフセット補正の精度は1/2に劣化
し、時定数は１／２倍になる。
なるようにスイッチ回路３１1，３１2，…，３１n、ス
イッチ回路４１1，４１2，…，４１nを制御した場合、
本発明の第１の実施形態と比較してオフセット補正電圧
の電圧変動量ΔVが1/2になり、その結果としてオフセッ
ト補正の精度が2倍に向上するとともに、時定数が２倍
になる。一方、オフセット補正電圧の電圧変動量が前述
の式（３．７）になるようにスイッチ回路３１1，３
１2，…，３１n、スイッチ回路４１1，４１2，…，４１
nを制御した場合、オフセット補正の精度は1/2に劣化
し、時定数は１／２倍になる。
【０１３６】このように、本発明の第２の実施形態にお
いては、オフセット補正の精度と時定数を任意に設定す
るができ、それにより、オフセット補正対象となる差動
増幅器の特性や、目標とするオフセット補正精度に合わ
せたオフセット補正回路を提供することができる。
いては、オフセット補正の精度と時定数を任意に設定す
るができ、それにより、オフセット補正対象となる差動
増幅器の特性や、目標とするオフセット補正精度に合わ
せたオフセット補正回路を提供することができる。
【０１３７】したがって、第２の実施の形態のオフセッ
ト補正回路では、一周期の電圧変動量ΔＶを、定電流源
３２1，３２2，…，３２nとスイッチ回路３１1，３
１2，…，３２nを組み合わせて構成される回路（定電流
源）２４，２５に流れる電流と、抵抗素子４２1，４
２2，…，４２nとスイッチ回路４１1，４１2，…，４１
nを組み合わせて構成される合成抵抗２６によって決定
しており、定電流源２４，２５に流れる電流値と合成抵
抗２６の抵抗値は制御回路２７から制御することが可能
なので、一周期の電圧変動量ΔＶを任意に設定すること
が可能であり、オフセット補正対象となる差動増幅器１
の特性や目標とするオフセット補正精度に適したオフセ
ット補正回路を提供することができる。
ト補正回路では、一周期の電圧変動量ΔＶを、定電流源
３２1，３２2，…，３２nとスイッチ回路３１1，３
１2，…，３２nを組み合わせて構成される回路（定電流
源）２４，２５に流れる電流と、抵抗素子４２1，４
２2，…，４２nとスイッチ回路４１1，４１2，…，４１
nを組み合わせて構成される合成抵抗２６によって決定
しており、定電流源２４，２５に流れる電流値と合成抵
抗２６の抵抗値は制御回路２７から制御することが可能
なので、一周期の電圧変動量ΔＶを任意に設定すること
が可能であり、オフセット補正対象となる差動増幅器１
の特性や目標とするオフセット補正精度に適したオフセ
ット補正回路を提供することができる。
【０１３８】また、第２の実施形態のオフセット補正回
路の合成抵抗２６は、複数の抵抗素子４２1，４２2，
…，４２nを並列に接続した構成なので、合成抵抗２６
の抵抗値の最小値は、各抵抗素子を並列に接続すること
によって各抵抗素子を単体で用いた場合よりもさらに小
さくできる。したがって、本発明の第１の実施形態のオ
フセット補正回路に比べて、オフセット補正精度を向上
させることができるとともに、時定数を大きくすること
ができる。
路の合成抵抗２６は、複数の抵抗素子４２1，４２2，
…，４２nを並列に接続した構成なので、合成抵抗２６
の抵抗値の最小値は、各抵抗素子を並列に接続すること
によって各抵抗素子を単体で用いた場合よりもさらに小
さくできる。したがって、本発明の第１の実施形態のオ
フセット補正回路に比べて、オフセット補正精度を向上
させることができるとともに、時定数を大きくすること
ができる。
【０１３９】
【発明の効果】本発明のオフセット補正回路では、一般
に集積化において大きな面積を必要とするコンデンサな
しで構成することができるので、IC内部の面積を縮小で
き、小型化、低コスト化が可能である。
に集積化において大きな面積を必要とするコンデンサな
しで構成することができるので、IC内部の面積を縮小で
き、小型化、低コスト化が可能である。
【０１４０】また、本発明のオフセット補正回路の補正
の精度はオフセット補正電圧生成回路の抵抗値が小さい
ほど高くなるので、集積回路プロセスにおいて容易に形
成可能な小さな抵抗値の抵抗によりオフセット補正の精
度を向上させることができる。
の精度はオフセット補正電圧生成回路の抵抗値が小さい
ほど高くなるので、集積回路プロセスにおいて容易に形
成可能な小さな抵抗値の抵抗によりオフセット補正の精
度を向上させることができる。
【０１４１】さらに、本発明のオフセット補正回路の時
定数は抵抗値が小さいほど大きくなるので、集積回路プ
ロセスにおいて容易に形成可能な小さな抵抗値の抵抗に
より時定数を容易に大きくすることができる。時定数が
大きいとオフセット補正回路をより安定化させることが
できる。
定数は抵抗値が小さいほど大きくなるので、集積回路プ
ロセスにおいて容易に形成可能な小さな抵抗値の抵抗に
より時定数を容易に大きくすることができる。時定数が
大きいとオフセット補正回路をより安定化させることが
できる。
【０１４２】そして、本発明のオフセット補正回路にお
いて、一周期で補正可能なオフセット補正量は、内部定
電流源と内部スイッチ回路を組み合わせて構成される定
電流源に流れる電流と、内部抵抗素子と内部スイッチを
組み合わせて構成される合成抵抗によって決定され、定
電流源に流れる電流値と合成抵抗の抵抗値は制御回路か
ら制御可能なので、一周期で得られるオフセット補正量
を任意に設定することが可能であり、オフセット補正対
象となる差動増幅器の特性や目標とするオフセット補正
精度に応じたオフセット補正回路を提供することができ
る。
いて、一周期で補正可能なオフセット補正量は、内部定
電流源と内部スイッチ回路を組み合わせて構成される定
電流源に流れる電流と、内部抵抗素子と内部スイッチを
組み合わせて構成される合成抵抗によって決定され、定
電流源に流れる電流値と合成抵抗の抵抗値は制御回路か
ら制御可能なので、一周期で得られるオフセット補正量
を任意に設定することが可能であり、オフセット補正対
象となる差動増幅器の特性や目標とするオフセット補正
精度に応じたオフセット補正回路を提供することができ
る。
【０１４３】また、本発明のオフセット補正回路は、合
成抵抗が複数の内部抵抗素子を並列に接続した構成なの
で、合成抵抗の抵抗値を各内部抵抗素子を単体で用いた
場合よりもさらに小さくでき、オフセット補正精度を向
上させ、時定数を大きくすることができる。
成抵抗が複数の内部抵抗素子を並列に接続した構成なの
で、合成抵抗の抵抗値を各内部抵抗素子を単体で用いた
場合よりもさらに小さくでき、オフセット補正精度を向
上させ、時定数を大きくすることができる。
【図１】本発明の第１の実施形態のオフセット補整回路
の概略回路図である。
の概略回路図である。
【図２】差動増幅器がプラス側のオフセット電圧を持つ
場合の第１の実施形態のオフセット補整回路の動作を説
明するためのタイミング図である。
場合の第１の実施形態のオフセット補整回路の動作を説
明するためのタイミング図である。
【図３】差動増幅器がマイナス側のオフセット電圧を持
つ場合の第１の実施形態のオフセット補整回路の動作を
説明するためのタイミング図である。
つ場合の第１の実施形態のオフセット補整回路の動作を
説明するためのタイミング図である。
【図４】第２の実施形態のオフセット補整回路の概略回
路図である。
路図である。
【図５】第２の実施形態における定電流源の詳細な構成
図である。
図である。
【図６】第２の実施形態における合成抵抗の詳細な構成
図である。
図である。
【図７】従来のオフセット補正回路の概略回路図であ
る。
る。
【図８】従来のオフセット補正回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
１，１９ 差動増幅器 ２〜４，１６〜１８，２０ インピーダンス素子 ５，１２，１３ スイッチ回路 ６，２１，２２ サンプルホールド回路 ７ 比較器 ８，２３ 定電圧電源 ９ インバータ回路 １０，１１ 定電流源 １４ 抵抗素子 １５ バッファ回路 ２４，２５ 定電流源 ２６ 合成抵抗 ３１1〜３１n スイッチ回路 ３２1〜３２n 定電流源 ４１1〜４１n スイッチ回路 ４２1〜４２n 抵抗素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA13 CA87 CA92 FA20 HA25 HA29 HA39 KA00 KA02 KA03 KA04 KA05 KA17 KA19 KA25 KA26 KA30 KA31 KA33 KA35 MA05 MA11 TA06 5J090 AA01 AA12 CA13 CA87 CA92 DN02 FA20 HA25 HA29 HA39 KA00 KA02 KA03 KA04 KA05 KA17 KA19 KA25 KA26 KA30 KA31 KA33 KA35 MA05 MA11 MN02 MN04 TA06 5J091 AA01 AA12 CA13 CA87 CA92 FA20 HA25 HA29 HA39 KA00 KA02 KA03 KA04 KA05 KA17 KA19 KA25 KA26 KA30 KA31 KA33 KA35 MA05 MA11 TA06
Claims (8)
- 【請求項１】 差動増幅器のオフセット電圧を補正する
オフセット補正回路であって、 前記差動増幅器の出力を反転入力に帰還させて、前記差
動増幅器のオフセット電圧を出力する増幅回路と、 前記オフセット電圧を基準電圧と比較し、比較結果に対
応した電圧のオフセット補正電圧を出力するオフセット
補正電圧生成回路と、 前記オフセット補正電圧を積算した電圧で前記差動増幅
器のオフセット電圧を補正する積算回路を有するオフセ
ット補正回路。 - 【請求項２】 前記オフセット補正電圧生成回路は、前
記オフセット電圧を第１のタイミングでサンプルホール
ドする第１のサンプルホールド回路と、該第１のサンプ
ルホールド回路の出力が反転入力端子に入力され、非反
転入力端子に基準電圧が与えられた比較器と、該比較器
の出力を反転するインバータ回路と、前記インバータ回
路の出力でオン／オフされる第１のスイッチ回路と、該
第１のスイッチ回路の一方の端子に一方の端子が接続さ
れており、前記比較器の出力でオン／オフされる第２の
スイッチ回路と、前記第１のスイッチ回路の他方の端子
とプラス電源との間に接続された第１の定電流源と、前
記第２のスイッチ回路の他方の端子とマイナス電源との
間に接続された第２の定電流源と、一方の端子が接地さ
れ、他方の端子が前記第１のスイッチ回路の一方の端子
に接続され、他方の端子からオフセット補正電圧を出力
する抵抗素子からなる、請求項１記載のオフセット補正
回路。 - 【請求項３】 前記積算回路は、一方の端子に前記オフ
セット補正電圧が入力された第１のインピーダンス素子
と、該第１のインピーダンス素子の他方の端子に反転入
力端子が接続された積算用差動増幅器と、該積算用差動
増幅器の出力を入力として第２のタイミングでサンプル
ホールドし、出力を前記差動増幅回路に与えてオフセッ
トを補正する第２のサンプルホールド回路と、該第２の
サンプルホールド回路の出力を入力として第３のタイミ
ングでサンプルホールドする第３のサンプルホールド回
路と、該第３のサンプルホールド回路の出力端子と前記
積算用差動増幅器の非反転入力端子との間に接続された
第２のインピーダンス素子と、前記積算用差動増幅器の
非反転入力端子に一方の端子が接続され、他方の端子に
基準電圧が与えられた第３のインピーダンス素子と、前
記積算用差動増幅器の反転入力端子と出力端子との間に
接続された第４のインピーダンス素子からなる、請求項
１記載のオフセット補正回路。 - 【請求項４】 差動増幅器のオフセット電圧を補正する
オフセット補正回路であって、 前記差動増幅器の反転入力端子と出力端子の間に帰還ス
イッチ回路が接続されており、該帰還スイッチ回路が導
通すると前記対象差動増幅器のオフセット電圧を出力す
る増幅回路と、 一方の端子が接地された抵抗値が可変の抵抗素子の他方
の端子と第１の電源との間に、前記オフセット電圧が基
準電圧よりも大きいときに導通する第１のスイッチ回路
と電流値が可変の第１の定電流源が直列に接続され、前
記抵抗素子の他方の端子と第２の電源との間に、前記オ
フセット電圧が基準電圧よりも小さいときに導通する第
２のスイッチ回路と電流値が可変の第２の定電流源が接
続されており、前記抵抗素子の他方の端子からオフセッ
ト補正電圧を出力するオフセット補正電圧生成回路と、 前記抵抗素子の抵抗値と前記第１および第２の定電流電
源の電流値を所望の値に設定する制御回路と、 前記オフセット補正電圧を積算した電圧で前記差動増幅
器のオフセットを補正する積算回路を有するオフセット
補正回路。 - 【請求項５】 前記定電流源は、一方の端子が共通接続
されており、前記制御回路によりオン／オフされる複数
の内部スイッチ回路と、一方の端子が前記内部スイッチ
回路の他方の端子にそれぞれ接続され、他方の端子が共
通接続された前記内部スイッチ回路と同数の内部定電流
源からなる、請求項４記載のオフセット補正回路。 - 【請求項６】 前記合成抵抗は、一方の端子が共通接続
されており、前記制御回路によりオン／オフされる複数
の内部スイッチ回路と、一方の端子が前記内部スイッチ
回路の他方の端子にそれぞれ接続され、他方の端子が共
通接続された前記内部スイッチ回路と同数の内部抵抗素
子からなる、請求項４記載のオフセット補正回路。 - 【請求項７】 差動増幅器のオフセット電圧に応じて、
オフセットを補正するためのオフセット補正電圧を出力
するオフセット補正電圧生成回路であって、 前記オフセット電圧を第１のタイミングでサンプルホー
ルドする第１のサンプルホールド回路と、 該第１のサンプルホールド回路の出力が反転入力端子に
入力され、非反転入力端子に基準電圧が与えられた比較
器と、 該比較器の出力を反転するインバータ回路と、 前記インバータ回路の出力でオン／オフされる第１のス
イッチ回路と、 該第１のスイッチ回路の一方の端子に一方の端子が接続
されており、前記比較器の出力でオン／オフされる第２
のスイッチ回路と、 前記第１のスイッチ回路の他方の端子とプラス電源との
間に接続された第１の定電流源と、 前記第２のスイッチ回路の他方の端子とマイナス電源と
の間に接続された第２の定電流源と、 一方の端子が接地され、他方の端子が前記第１のスイッ
チ回路の一方の端子に接続され、他方の端子からオフセ
ット補正電圧を出力する抵抗素子を有するオフセット補
正電圧生成回路。 - 【請求項８】 差動増幅器のオフセット電圧を補正する
ためのオフセット補正電圧を積算する積算回路であっ
て、 一方の端子に前記オフセット補正電圧が印加された第１
のインピーダンス素子と、 該第１のインピーダンス素子の他方の端子に反転入力端
子が接続された積算用差動増幅器と、 該積算用差動増幅器の出力を入力として第２のタイミン
グでサンプルホールドし、出力を前記差動増幅回路に与
えてオフセットを補正する第２のサンプルホールド回路
と、 該第２のサンプルホールド回路の出力を入力として第３
のタイミングでサンプルホールドする第３のサンプルホ
ールド回路と、 該第３のサンプルホールド回路の出力端子と前記積算用
差動増幅器の非反転入力端子との間に接続された第２の
インピーダンス素子と、 前記積算用差動増幅器の非反転入力端子に一方の端子が
接続され、他方の端子に基準電圧が与えられた第３のイ
ンピーダンス素子と、 前記積算用差動増幅器の反転入力端子と出力端子との間
に接続された第４のインピーダンス素子を有する積算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000138998A JP2001320250A (ja) | 2000-05-11 | 2000-05-11 | オフセット補正回路、オフセット補正電圧生成回路、および積算回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2001320250A true JP2001320250A (ja) | 2001-11-16 |
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|---|---|---|---|
| JP2000138998A Pending JP2001320250A (ja) | 2000-05-11 | 2000-05-11 | オフセット補正回路、オフセット補正電圧生成回路、および積算回路 |
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008035480A1 (fr) * | 2006-09-20 | 2008-03-27 | Panasonic Corporation | Amplificateur à faible bruit et système de communication sans fil |
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