JP2001308295A - Method of using semiconductor storage device, semiconductor storage device and its manufacturing method - Google Patents
Method of using semiconductor storage device, semiconductor storage device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電荷蓄積キャパシ
タ部を有する半導体記憶装置の使用方法と半導体記憶装
置およびその製造方法に関するものである。The present invention relates to a method of using a semiconductor memory device having a charge storage capacitor section, a semiconductor memory device, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、半導体装置の微細化あるいは大容
量化に伴って、たとえば、半導体記憶装置であるＤＲＡ
Ｍ（ダイナミックランダムアクセスメモリ）においても
単位メモリセルの占有できるチップ上での表面積は縮小
されてきている。しかし、一方、１セルあたりに要求さ
れる、電荷蓄積量であるメモリセル容量はほとんど縮小
されず、チップ仕様によっては、高い電荷蓄積容量を要
求される場合がある。このため、容量を確保する目的
で、セル構造では、セルの高さを高くする方法を採用し
たり、円筒型やフィン型といった３次元構造化、あるい
は、電極表面をたとえばＨＳＧ（hemi-spherical Grain
ed Siliconn ）といった粗面化を図る方法が用いられて
いる。また、容量絶縁膜についても、従来使用してき
た、ＯＮ膜（シリコン酸化膜とシリコン窒化膜の積層
膜）の薄膜化を進めたり、あるいは、ＯＮ膜より比誘電
率が高い、タンタル酸化膜（Ｔａ2 Ｏ5 膜等）やＢＳＴ
（Ｂａ，Ｓｒ，Ｔｉ，Ｏ）膜などの適用も検討されてき
ている。2. Description of the Related Art In recent years, as semiconductor devices have become finer or larger in capacity, for example, a semiconductor memory device such as a DRA
Also in M (dynamic random access memory), the surface area on a chip that can be occupied by a unit memory cell has been reduced. However, on the other hand, the memory cell capacity, which is the amount of charge storage required per cell, is hardly reduced, and a high charge storage capacity may be required depending on chip specifications. For this reason, in order to secure the capacity, the cell structure employs a method of increasing the height of the cell, a three-dimensional structure such as a cylindrical type or a fin type, or a method in which the electrode surface is made of, for example, HSG (hemi-spherical grain).
ed Siliconn) is used. As for the capacitor insulating film, the ON film (laminated film of a silicon oxide film and a silicon nitride film), which has been conventionally used, is being made thinner or a tantalum oxide film (Ta) having a higher dielectric constant than the ON film is used. 2 O 5 film etc.) and BST
Application of (Ba, Sr, Ti, O) films and the like has been studied.
【０００３】タンタル酸化膜を使用する１つのセル構造
として、下部電極（ストレージノード電極）はシリコン
膜を用いて、上部電極（セルプレート電極）に窒化チタ
ン膜を使う方法が提唱されている。この際、タンタル酸
化膜を堆積した後に施す結晶化あるいは酸素添加目的の
熱処理により、タンタル酸化膜と下部電極のシリコン膜
の界面にシリコン酸化膜が形成され、積層した容量絶縁
膜としての、酸化膜換算膜厚Ｔeff が厚くなってしま
い、十分にタンタル酸化膜の特性を引き出せない。この
対策として、下部電極のシリコン表面をＲＴＮ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）によ
り２ｎｍ以下窒化することにより積層膜化し、シリコン
酸化膜の形成を抑制する方法が提唱されている。以上の
対策により、たとえばタンタル酸化膜についても積層膜
でのＴeff ＜３．０ｎｍを得ることができる。As one cell structure using a tantalum oxide film, there has been proposed a method of using a silicon film for a lower electrode (storage node electrode) and a titanium nitride film for an upper electrode (cell plate electrode). At this time, a silicon oxide film is formed at the interface between the tantalum oxide film and the silicon film of the lower electrode by crystallization or heat treatment for adding oxygen after depositing the tantalum oxide film. The converted film thickness Teff becomes large, and the characteristics of the tantalum oxide film cannot be sufficiently brought out. As a countermeasure for this, the silicon surface of the lower electrode is formed by RTN (Rap
A method of suppressing the formation of a silicon oxide film by nitriding by 2 nm or less by id Thermal Nitridation has been proposed. According to the above-described measures, for example, even for a tantalum oxide film, Teff <3.0 nm in the laminated film can be obtained.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うな方法により、単位セル当たりのセル容量を増加させ
た場合、その上下部電極の形状、あるいは、１層以上の
積層化された容量絶縁膜において、所望の容量値を得て
も、電圧印加時のリーク特性が劣化してしまい、セルと
しての電荷保持時間（ポーズタイム）が所望値を得るこ
とができないといった問題が生じてしまう。たとえば、
従来のリーク電流特性の目安値を１ｆＡ/cell とする
と、正負両極性のバイアス印加時にこの値以下を達成す
ることが要求される。この他にも、一方の極性のバイア
ス印加時のみ絶縁膜を流れるリーク電流が増加してしま
う場合もある。However, when the cell capacity per unit cell is increased by such a method, when the shape of the upper and lower electrodes or the capacitance insulating film having one or more layers is stacked, However, even if a desired capacitance value is obtained, the leak characteristic at the time of applying a voltage is deteriorated, which causes a problem that a desired value cannot be obtained for a charge retention time (pause time) as a cell. For example,
Assuming that the standard value of the conventional leakage current characteristic is 1 fA / cell, it is required that the value be equal to or less than this value when applying a bias of both positive and negative polarities. In addition, the leakage current flowing through the insulating film only when a bias of one polarity is applied may increase.
【０００５】図６を用いて説明する。図６(a) では容量
絶縁膜にバイアスを印加した際のリーク電流特性をあら
わしており、横軸に容量絶縁膜に印加するバイアス電圧
および縦軸にリーク電流Ｉleakを表記しており、Ｉmax
は電荷保持時間確保の為のリーク電流の上限値、＋Ｖcc
は動作電圧の正バイアス（ここでは１．５Ｖ）、−Ｖcc
は負バイアス（ここでは−１．５Ｖ）、Ｖmax は電荷保
持時間確保の為のリーク電流の上限値Ｉmax を満たす最
大バイアス電圧を示す。このリーク電流特性を示す容量
絶縁膜では、負バイアス−Ｖccより負側にバイアスを印
加してもリーク電流は、リーク電流の上限値Ｉmax を越
えない。しかしながら、動作電圧の正バイアス＋Ｖccを
印加した場合、＋ＶccはＶmax を越えたバイアス電圧で
あるため、その電圧でのリーク電流値は電荷保持の為に
必要なリーク電流の上限値Ｉmaxを越えてしまい、結
果、蓄積された電荷はリーク電流により保持されなくな
ってしまう。A description will be given with reference to FIG. FIG. 6A shows the leakage current characteristics when a bias is applied to the capacitance insulating film. The horizontal axis represents the bias voltage applied to the capacitance insulating film, and the vertical axis represents the leakage current Ileak.
Is the upper limit of the leak current for securing the charge retention time, + Vcc
Is the positive bias of the operating voltage (here 1.5 V), -Vcc
Represents a negative bias (here, -1.5 V), and Vmax represents a maximum bias voltage satisfying an upper limit value Imax of a leak current for securing a charge holding time. In the capacitor insulating film exhibiting this leak current characteristic, even if a bias is applied to the negative side from the negative bias −Vcc, the leak current does not exceed the upper limit value Imax of the leak current. However, when a positive bias of + Vcc of the operating voltage is applied, since + Vcc is a bias voltage exceeding Vmax, the leak current value at that voltage exceeds the upper limit value Imax of the leak current necessary for holding the electric charge. As a result, the accumulated charges are not held by the leak current.
【０００６】図６(b) に簡易的に１セル１トランジスタ
構造のＤＲＡＭの単位メモリセルを示す。図６(b) で
は、６０９はトランスファーゲートトランジスタ、６１
０はメモリセルキャパシタであり、ＶG はトランスファ
ーゲートトランジスタ６０９のゲート電極６１１の印加
電圧、ＶBPはビット線６１２の印加電圧、ＶSNは下部電
極（ストレージノード電極）６１３の電圧、ＶCPは上部
電極（セルプレート電極）６１４の印加電圧、ΔＶは容
量絶縁膜６１５に印加される電圧を示し、ΔＶ＝ＶSN−
ＶCPである。この構造において、容量絶縁膜６１５に印
加される電圧ΔＶが図６(a) 中の正バイアス＋Ｖccに対
応する。よって、このΔＶがＶmax 以上のため、本構造
にて蓄積された電荷の保持特性は要求を満足しない。FIG. 6B schematically shows a unit memory cell of a DRAM having a one-cell one-transistor structure. In FIG. 6B, reference numeral 609 denotes a transfer gate transistor;
0 is a memory cell capacitor, V G is the applied voltage of the gate electrode 611 of the transfer gate transistor 609, V BP applied voltage of the bit line 612, V SN voltage of the lower electrode (storage node electrode) 613, V CP is A voltage applied to the upper electrode (cell plate electrode) 614, ΔV indicates a voltage applied to the capacitive insulating film 615, and ΔV = V SN −
V CP . In this structure, the voltage ΔV applied to the capacitance insulating film 615 corresponds to the positive bias + Vcc in FIG. Therefore, since this ΔV is equal to or greater than Vmax, the charge retention characteristics of the present structure do not satisfy the requirement.
【０００７】本特性を示す、セル構造（容量絶縁膜）と
しては、たとえば、シリコン酸化膜に換算した場合の膜
厚（Ｔeff ）が４．５ｎｍ以下といった極薄膜のＯＮ膜
であれば、印加される電圧の極性によってリーク電流は
シリコン酸化膜の導電機構に依存する場合と、シリコン
窒化膜の導電機構に依存する場合とがある。また、上下
部の電極構造によっては、正負バイアスそれぞれでのリ
ーク電流特性で異なる場合がある。また、タンタル酸化
膜を使用する場合も同様に、シリコン酸化膜あるいはシ
リコン窒化膜との積層構造が主な構造であるが、印加さ
れるバイアスの極性により、タンタル酸化膜、あるいは
シリコン窒化膜の特性に支配されたリーク電流特性を示
す。As a cell structure (capacitive insulating film) exhibiting the above characteristics, for example, an extremely thin ON film having a thickness (Teff) of 4.5 nm or less when converted to a silicon oxide film is applied. Depending on the polarity of the voltage, the leakage current depends on the conduction mechanism of the silicon oxide film, and sometimes depends on the conduction mechanism of the silicon nitride film. Also, depending on the upper and lower electrode structures, the leakage current characteristics at positive and negative biases may differ. Similarly, when a tantalum oxide film is used, a laminated structure with a silicon oxide film or a silicon nitride film is the main structure. However, the characteristics of the tantalum oxide film or the silicon nitride film depend on the polarity of the applied bias. Shows the leakage current characteristics dominated by
【０００８】特にこのタンタル酸化膜とシリコン窒化膜
の積層構造の場合、上部電極側に負バイアスを印加した
場合では、リーク電流がほとんど増加せず、たとえば−
２Ｖでも１ｆＡ／ｃｅｌｌを満足するが、正バイアス印
加では、＋１〜＋１．５Ｖ近傍で１０倍以上のリーク電
流値をとってしまう。結果、容量絶縁膜として使用して
も、所望の電荷保持時間を得ることができないという問
題がある。特に、電荷保持時の、容量絶縁膜をはさむ上
下部電極間の電圧の極性が正バイアスである場合、保持
時間が急激に減少してしまう。図７を用いて説明する。In particular, in the case of this laminated structure of a tantalum oxide film and a silicon nitride film, when a negative bias is applied to the upper electrode side, the leak current hardly increases.
Although 2 fV satisfies 1 fA / cell, when a positive bias is applied, a leak current value of 10 times or more is taken in the vicinity of +1 to +1.5 V. As a result, there is a problem that a desired charge retention time cannot be obtained even when used as a capacitor insulating film. In particular, when the polarity of the voltage between the upper and lower electrodes sandwiching the capacitive insulating film during charge retention is a positive bias, the retention time is sharply reduced. This will be described with reference to FIG.
【０００９】図７で、容量絶縁膜にタンタル酸化膜を使
用する場合の従来の半導体記憶装置の製造方法を示す断
面図であり、図７(c) が最終構造の断面図である。図７
(a)では、トランスファーゲートトランジスタ７０１、
コンタクトプラグ７０２、メモリセルの下部電極７０
３、層間膜７０４、図７(b) ではシリコン窒化膜７０
５、タンタル酸化膜７０６、図７(c) では上部電極７０
７を示す。FIG. 7 is a cross-sectional view showing a conventional method of manufacturing a semiconductor memory device when a tantalum oxide film is used as a capacitive insulating film, and FIG. 7C is a cross-sectional view of the final structure. FIG.
In (a), the transfer gate transistor 701,
Contact plug 702, lower electrode 70 of memory cell
3, interlayer film 704, silicon nitride film 70 in FIG.
5. Tantalum oxide film 706, upper electrode 70 in FIG.
7 is shown.
【００１０】ＤＲＡＭ形成においては、図７(a) に示す
ように、まず、半導体基板（図示せず）にトランスファ
ーゲートトランジスタ７０１を形成し、続いて、層間膜
７０４を堆積し、コンタクトホールを形成後、Ｐ（リ
ン）ドープトシリコンを埋め込み、コンタクトプラグ７
０２を形成し、その上に下部電極７０３をシリコン膜で
形成する。本構造では円筒型セル構造を示している。In forming a DRAM, as shown in FIG. 7A, first, a transfer gate transistor 701 is formed on a semiconductor substrate (not shown), and then, an interlayer film 704 is deposited to form a contact hole. Then, P (phosphorus) doped silicon is buried, and the contact plug 7 is formed.
02, and a lower electrode 703 is formed thereon by a silicon film. This structure shows a cylindrical cell structure.
【００１１】次に、図７(b) に示すように、シリコン窒
化膜７０５をたとえばＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍ
ａｌ Ｎｉｔｒｉｄａｔｉｏｎ）により形成した後、タ
ンタル酸化膜７０６をＣＶＤ法により堆積し、酸素雰囲
気中で酸素添加及び、結晶化を目的とした、熱処理を加
える。その後、図７(c) に示すように、上部電極７０７
として、窒化チタン膜を堆積し、パターニングを行う。Next, as shown in FIG. 7B, the silicon nitride film 705 is formed, for example, by RTN (Rapid Therm).
After being formed by AlNitridation, a tantalum oxide film 706 is deposited by a CVD method, and a heat treatment for oxygen addition and crystallization is performed in an oxygen atmosphere. Thereafter, as shown in FIG.
A titanium nitride film is deposited and patterned.
【００１２】本構造におけるメモリセルキャパシタは、
上部電極側から、窒化チタン膜／タンタル酸化膜／シリ
コン窒化膜／シリコン膜の積層膜となっている。結果、
上下部電極に電位差を与え、電極に電荷を蓄積した状態
で、リーク電流特性は図６(a) に示すようなカーブとな
り、正バイアスを印加した場合では、電荷保持時間を満
足することができない。The memory cell capacitor in this structure is
From the upper electrode side, a laminated film of a titanium nitride film / tantalum oxide film / silicon nitride film / silicon film is formed. result,
When a potential difference is applied to the upper and lower electrodes and electric charges are accumulated in the electrodes, the leakage current characteristic has a curve as shown in FIG. 6A, and the charge holding time cannot be satisfied when a positive bias is applied. .
【００１３】また、セル容量を増加するために、たとえ
ば図７のように円筒構造を採用した場合に、所望の容量
値を確保する目的でセルの高さを高くすると、高アスペ
クトのエッチング技術が必要となり、容易には微細化が
はかれないといった問題がある。In order to increase the cell capacity, for example, when a cylindrical structure is employed as shown in FIG. 7, if the height of the cell is increased in order to secure a desired capacity value, a high aspect etching technique is required. However, there is a problem that miniaturization cannot be easily achieved.
【００１４】従って、本発明の目的は、十分な容量値を
得ることができるメモリセル構造において、正負バイア
ス印加時でのリーク電流特性が０Ｖを中心に非対称性を
もつ容量絶縁膜で、かつ、一方の極性のバイアスを印加
した際にリーク電流が目標設定値を越えてしまう場合に
でも、リーク特性を満足させることが可能になる半導体
記憶装置の使用方法と半導体記憶装置およびその製造方
法を提供することにある。Accordingly, an object of the present invention is to provide a memory cell structure capable of obtaining a sufficient capacitance value, a capacitor insulating film having asymmetric leakage current characteristics when a positive / negative bias is applied centering around 0 V, and Provided are a method of using a semiconductor memory device, a semiconductor memory device, and a method of manufacturing the semiconductor memory device, which can satisfy leak characteristics even when a leak current exceeds a target set value when a bias of one polarity is applied. Is to do.
【００１５】さらには、微細でかつ高いメモリセル構造
を容易に形成することができる半導体記憶装置の製造方
法を提供することにある。It is still another object of the present invention to provide a method of manufacturing a semiconductor memory device which can easily form a fine and high memory cell structure.
【００１６】[0016]
【課題を解決するための手段】請求項１記載の半導体記
憶装置の使用方法は、ストレージノード電極とセルプレ
ート電極との間に容量絶縁膜を挟持した電荷蓄積キャパ
シタ部を有する半導体記憶装置の使用方法であって、容
量絶縁膜は、正負それぞれのバイアスを印加した際、膜
中を伝導する電流特性が０Ｖを中心として対称性を持た
ない膜構造であり、容量絶縁膜が所望の電荷保持特性を
満足する上限値（目標設定値）以下にリーク電流を抑制
できるように、セルプレート電極の印加電圧を設定する
ことを特徴とする。なお、バイアスの印加はストレージ
ノード電極を基準電位として、セルプレート電極が正側
の電位をとった場合は正バイアスの印加であり、負側の
電位をとった場合は負バイアスの印加である。According to a first aspect of the present invention, there is provided a method of using a semiconductor memory device having a charge storage capacitor portion having a capacitance insulating film sandwiched between a storage node electrode and a cell plate electrode. The method is such that, when a positive and a negative bias is applied, a current characteristic of conducting through the film has no symmetry about 0 V, and the capacitance insulating film has a desired charge retention characteristic. The voltage applied to the cell plate electrode is set so that the leakage current can be suppressed below the upper limit value (target set value) satisfying the following condition. The bias is applied when the cell plate electrode takes a positive potential with the storage node electrode as a reference potential, and when the cell plate electrode takes a negative potential, a negative bias is applied.
【００１７】請求項２記載の半導体記憶装置の使用方法
は、請求項１記載の半導体記憶装置の使用方法におい
て、容量絶縁膜が２層以上の積層膜からなる半導体記憶
装置を用いることを特徴とする。According to a second aspect of the present invention, there is provided the method of using the semiconductor memory device according to the first aspect, wherein the semiconductor device has a capacitive insulating film formed of a laminated film of two or more layers. I do.
【００１８】請求項３記載の半導体記憶装置の使用方法
は、請求項１記載の半導体記憶装置の使用方法におい
て、容量絶縁膜がタンタル酸化膜とシリコン酸化膜との
積層膜からなる半導体記憶装置を用いることを特徴とす
る。According to a third aspect of the present invention, there is provided the semiconductor memory device according to the first aspect, wherein the capacitive insulating film is formed of a laminated film of a tantalum oxide film and a silicon oxide film. It is characterized by using.
【００１９】請求項４記載の半導体記憶装置の使用方法
は、請求項１記載の半導体記憶装置の使用方法におい
て、容量絶縁膜がタンタル酸化膜とシリコン窒化膜との
積層膜からなる半導体記憶装置を用いることを特徴とす
る。According to a fourth aspect of the present invention, there is provided the semiconductor memory device according to the first aspect, wherein the capacitive insulating film is formed of a laminated film of a tantalum oxide film and a silicon nitride film. It is characterized by using.
【００２０】請求項５記載の半導体記憶装置の使用方法
は、請求項１記載の半導体記憶装置の使用方法におい
て、容量絶縁膜がタンタル酸化膜とシリコン酸化窒化膜
との積層膜からなる半導体記憶装置を用いることを特徴
とする。According to a fifth aspect of the present invention, there is provided the semiconductor memory device according to the first aspect, wherein the capacitance insulating film is formed of a laminated film of a tantalum oxide film and a silicon oxynitride film. Is used.
【００２１】請求項６記載の半導体記憶装置の使用方法
は、請求項１記載の半導体記憶装置の使用方法におい
て、セルプレート電極の設定電位より０．５Ｖ高い電位
を与え、正バイアス印加時のセルプレート電極とストレ
ージノード電極との間の電圧を＋１Ｖ以下とすることを
特徴とする。According to a sixth aspect of the present invention, in the method of using the semiconductor memory device according to the first aspect, a potential higher than the set potential of the cell plate electrode by 0.5 V is applied to the cell when a positive bias is applied. The voltage between the plate electrode and the storage node electrode is set to +1 V or less.
【００２２】上記の請求項１〜６記載の構成によれば、
十分な容量値を得ることができるメモリセル構造におい
て、正負バイアス印加時でのリーク電流特性が０Ｖを中
心に非対称性をもつ容量絶縁膜で、かつ、一方の極性の
バイアスを印加した際にリーク電流が目標設定値を越え
てしまう場合にでも、目標設定値以下にリーク電流を抑
制できるようにセルプレート電極の印加電圧を設定する
ことにより、リーク特性を満足させることが可能とな
る。According to the above construction,
In a memory cell structure in which a sufficient capacitance value can be obtained, a leakage current characteristic when a positive / negative bias is applied is a capacitance insulating film having asymmetry around 0 V, and leakage occurs when a bias of one polarity is applied. Even when the current exceeds the target set value, the leak characteristics can be satisfied by setting the voltage applied to the cell plate electrode so that the leak current can be suppressed below the target set value.
【００２３】請求項７記載の半導体記憶装置は、ストレ
ージノード電極とセルプレート電極との間に容量絶縁膜
を挟持した電荷蓄積キャパシタ部を有する半導体記憶装
置であって、容量絶縁膜は、正負それぞれのバイアスを
印加した際、膜中を伝導する電流特性が０Ｖを中心とし
て対称性を持たない２層以上の積層膜からなり、容量絶
縁膜が電荷保持時に所望の電荷保持特性を満足する上限
値以下にリーク電流を抑制できるように、容量絶縁膜の
積層膜構成を設定したことを特徴とする。According to a seventh aspect of the present invention, there is provided a semiconductor memory device having a charge storage capacitor portion having a capacitor insulating film sandwiched between a storage node electrode and a cell plate electrode, wherein the capacitor insulating film has positive and negative charges, respectively. When a bias of? Is applied, the current characteristic transmitted through the film is composed of a laminated film of two or more layers having no symmetry about 0 V, and the upper limit value at which the capacitance insulating film satisfies the desired charge retention characteristics when retaining charges. In the following, the laminated film configuration of the capacitor insulating film is set so as to suppress the leakage current.
【００２４】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置において、ストレージノード電
極が窒化チタン膜、セルプレート電極がシリコン膜より
なり、容量絶縁膜がストレージノード電極側から順にタ
ンタル酸化膜とシリコン酸化膜とを積層した２層の積層
膜であることを特徴とする。According to an eighth aspect of the present invention, in the semiconductor memory device of the seventh aspect, the storage node electrode is made of a titanium nitride film, the cell plate electrode is made of a silicon film, and the capacitance insulating film is sequentially formed from the storage node electrode side. It is characterized by a two-layer laminated film in which a tantalum oxide film and a silicon oxide film are laminated.
【００２５】請求項９記載の半導体記憶装置は、請求項
７記載の半導体記憶装置において、ストレージノード電
極が窒化チタン膜、セルプレート電極がシリコン膜より
なり、容量絶縁膜がストレージノード電極側から順にタ
ンタル酸化膜とシリコン窒化膜とを積層した２層の積層
膜であることを特徴とする。According to a ninth aspect of the present invention, in the semiconductor memory device of the seventh aspect, the storage node electrode is made of a titanium nitride film, the cell plate electrode is made of a silicon film, and the capacitance insulating film is sequentially formed from the storage node electrode side. It is characterized by a two-layer laminated film in which a tantalum oxide film and a silicon nitride film are laminated.
【００２６】請求項１０記載の半導体記憶装置は、請求
項７記載の半導体記憶装置において、ストレージノード
電極が窒化チタン膜、セルプレート電極がシリコン膜よ
りなり、容量絶縁膜がストレージノード電極側から順に
タンタル酸化膜とシリコン酸化窒化膜とを積層した２層
の積層膜であることを特徴とする。According to a tenth aspect of the present invention, in the semiconductor memory device of the seventh aspect, the storage node electrode is made of a titanium nitride film, the cell plate electrode is made of a silicon film, and the capacitance insulating film is sequentially formed from the storage node electrode side. It is a two-layer film in which a tantalum oxide film and a silicon oxynitride film are stacked.
【００２７】上記の請求項７〜１０記載の構成によれ
ば、十分な容量値を得ることができるメモリセル構造に
おいて、正負バイアス印加時でのリーク電流特性が０Ｖ
を中心に非対称性をもつ容量絶縁膜で、かつ、一方の極
性のバイアスを印加した際にリーク電流が目標設定値を
越えてしまう場合にでも、容量絶縁膜が電荷保持時に所
望の電荷保持特性を満足する上限値（目標設定値）以下
にリーク電流を抑制できるように、容量絶縁膜の積層膜
構成を設定したことにより、リーク特性を満足させるこ
とが可能となる。According to the above-described configuration, in the memory cell structure capable of obtaining a sufficient capacitance value, the leak current characteristic when the positive / negative bias is applied is 0 V.
Even if the leakage current exceeds the target set value when a bias of one polarity is applied, the capacitance insulation film has the desired charge retention characteristics when retaining the charge. By setting the laminated film configuration of the capacitor insulating film so that the leakage current can be suppressed to an upper limit value (target set value) that satisfies the following condition, the leak characteristics can be satisfied.
【００２８】請求項１１記載の半導体記憶装置の製造方
法は、半導体記憶装置の電荷蓄積キャパシタ部の形成に
おいて、絶縁膜上にセルプレート電極用のシリコン膜を
堆積する工程と、シリコン膜の所定の領域を開口しホー
ルを形成する工程と、シリコン膜表面を窒化してシリコ
ン窒化膜を形成する工程と、シリコン窒化膜上にタンタ
ル酸化膜を堆積する工程と、ホールの側壁のシリコン窒
化膜およびタンタル酸化膜を残し、他の部分のシリコン
窒化膜およびタンタル酸化膜を除去する工程と、全面に
窒化チタン膜を堆積した後、シリコン膜上の窒化チタン
膜を除去し、ホール内の窒化チタン膜を残してストレー
ジノード電極を形成する工程とを含むことを特徴とす
る。In the method of manufacturing a semiconductor memory device according to the present invention, in forming the charge storage capacitor portion of the semiconductor memory device, a step of depositing a silicon film for a cell plate electrode on an insulating film; Forming a hole by opening a region, nitriding the silicon film surface to form a silicon nitride film, depositing a tantalum oxide film on the silicon nitride film, and forming a silicon nitride film and a tantalum film on the side wall of the hole. A step of removing the silicon nitride film and the tantalum oxide film in other portions while leaving the oxide film, and after depositing a titanium nitride film on the entire surface, removing the titanium nitride film on the silicon film, and removing the titanium nitride film in the hole. Forming a storage node electrode while leaving it.
【００２９】この請求項１１の製造方法により、十分な
容量値を得ることができるメモリセル構造において、正
負バイアス印加時でのリーク電流特性が０Ｖを中心に非
対称性をもつ容量絶縁膜で、かつ、一方の極性のバイア
スを印加した際にリーク電流が目標設定値を越えてしま
う場合にでも、リーク特性を満足させることが半導体記
憶装置を実現できる。According to the manufacturing method of the eleventh aspect, in the memory cell structure capable of obtaining a sufficient capacitance value, the leakage current characteristic when the positive / negative bias is applied is a capacitive insulating film having asymmetry about 0 V, and Even when the leakage current exceeds the target set value when a bias of one polarity is applied, the semiconductor memory device can satisfy the leakage characteristics.
【００３０】請求項１２記載の半導体記憶装置の製造方
法は、半導体記憶装置の電荷蓄積キャパシタ部の形成に
おいて、絶縁膜上にセルプレート電極用の第１のシリコ
ン膜を堆積する工程と、第１のシリコン膜の所定の領域
を開口しホールを形成する工程と、全面に第２のシリコ
ン膜を堆積した後、第２のシリコン膜をエッチバックす
ることによりホールの側壁に第２のシリコン膜よりなる
サイドウォールシリコン膜を形成する工程と、第１のシ
リコン膜およびサイドウォールシリコン膜の表面を窒化
してシリコン窒化膜を形成する工程と、シリコン窒化膜
上にタンタル酸化膜を堆積する工程と、ホールの側壁に
形成されたサイドウォールシリコン膜上のシリコン窒化
膜およびタンタル酸化膜を残し、他の部分のシリコン窒
化膜およびタンタル酸化膜を除去する工程と、全面に窒
化チタン膜を堆積した後、シリコン膜上の窒化チタン膜
を除去し、ホール内の窒化チタン膜を残してストレージ
ノード電極を形成する工程とを含むことを特徴とする。According to a twelfth aspect of the present invention, in the method of forming a charge storage capacitor portion of a semiconductor memory device, a step of depositing a first silicon film for a cell plate electrode on an insulating film; Forming a hole by opening a predetermined region of the silicon film, and depositing a second silicon film over the entire surface, and then etching back the second silicon film to form a hole on the side wall of the hole from the second silicon film. Forming a sidewall silicon film, forming a silicon nitride film by nitriding surfaces of the first silicon film and the sidewall silicon film, and depositing a tantalum oxide film on the silicon nitride film; The silicon nitride film and the tantalum oxide film on the side wall silicon film formed on the side walls of the holes are left, and the silicon nitride film and the tantalum Removing the oxide film; and depositing a titanium nitride film over the entire surface, removing the titanium nitride film on the silicon film, and forming a storage node electrode while leaving the titanium nitride film in the hole. Features.
【００３１】この請求項１２の製造方法により、請求項
１１による効果に加え、メモリセル容量を確保するため
に、微細でかつ高いセル構造を容易に形成することが可
能となる。According to the manufacturing method of the twelfth aspect, in addition to the effect of the eleventh aspect, a fine and high cell structure can be easily formed in order to secure the memory cell capacity.
【００３２】請求項１３記載の半導体記憶装置の製造方
法は、請求項１１または１２記載の半導体記憶装置の製
造方法において、シリコン窒化膜の代わりに、シリコン
酸化膜またはシリコン酸化窒化膜を形成することを特徴
とする。According to a thirteenth aspect of the present invention, in the method of the eleventh or twelfth aspect, a silicon oxide film or a silicon oxynitride film is formed instead of the silicon nitride film. It is characterized by.
【００３３】[0033]
【発明の実施の形態】〔第１の実施の形態〕以下、請求
項１，２，３，４，５，６に対応する実施の形態につい
て図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment An embodiment corresponding to claims 1, 2, 3, 4, 5, and 6 will be described below with reference to the drawings.
【００３４】図１(a) は、本実施の形態における半導体
記憶装置での容量絶縁膜のリーク電流特性を表示したも
ので、横軸に容量絶縁膜に印加するバイアス電圧、縦軸
にリーク電流Ｉleakを表記している。Ｉmax は電荷保持
時間確保の為のリーク電流の上限値、＋Ｖcc−Ｖoff は
動作電圧の正バイアス（＋Ｖccはここでは１．５Ｖ）、
−Ｖcc−Ｖoff は負バイアス（−Ｖccはここでは−１．
５Ｖ）、Ｖmax は電荷保持時間確保の為のリーク電流の
上限値Ｉmax を満たす最大バイアス電圧を示す。Ｖoff
は、リーク電流の上限値Ｉmax を満足するバイアス電圧
Ｖmax と従来設定されていた動作電圧範囲の上限値＋Ｖ
ccとの差分より大きい値をとることとし、ここでは、Ｖ
off ＞Ｖcc−Ｖmax である（Ｖcc＞Ｖmax ）。FIG. 1A shows the leakage current characteristics of the capacitance insulating film in the semiconductor memory device according to the present embodiment. The horizontal axis indicates the bias voltage applied to the capacitance insulating film, and the vertical axis indicates the leakage current. Ileak is described. Imax is the upper limit value of the leak current for securing the charge holding time, + Vcc-Voff is the positive bias of the operating voltage (+ Vcc is 1.5V here),
-Vcc-Voff is a negative bias (-Vcc is -1.
5V) and Vmax indicate the maximum bias voltage that satisfies the upper limit value Imax of the leak current for securing the charge holding time. Voff
Are the bias voltage Vmax that satisfies the upper limit value Imax of the leakage current and the upper limit value + V of the operating voltage range that has been set conventionally.
The value is larger than the difference from cc. Here, V
off> Vcc-Vmax (Vcc> Vmax).
【００３５】図１(a) では、リーク電流はバイアス電圧
がＶmax の場合に、電荷保持時間確保の為の上限値Ｉma
x を満足する。ここで、本実施の形態では動作電圧範囲
を、従来の＋Ｖccから−Ｖccの範囲に対して、Ｖoff 分
だけ負バイアス側にシフトさせることにより、従来は動
作電圧の正バイアス＋Ｖcc印加時にリーク電流値が上限
値Ｉmax を越え、電荷保持時間が所望値を満たさなかっ
たものが、本実施の形態では動作電圧の正バイアス＋Ｖ
cc−Ｖoff 印加時にリーク電流値は上限値Ｉmax 以下と
なり、充分に所望の電荷保持時間を満足することが可能
となる。一方、負バイアス側については、−Ｖcc−Ｖof
f となっても、リーク電流曲線は立ち上がらず、電荷保
持特性を満足するリーク電流の上限値Ｉmax 以下を満足
する。In FIG. 1A, when the bias voltage is Vmax, the leakage current is the upper limit value Ima for securing the charge holding time.
Satisfies x. Here, in the present embodiment, the operating voltage range is shifted toward the negative bias side by Voff from the conventional range of + Vcc to -Vcc, so that the leakage current value is conventionally increased when the operating voltage is applied with the positive bias + Vcc. Exceeds the upper limit value Imax, and the charge holding time does not satisfy the desired value. However, in this embodiment, the positive bias of the operating voltage + V
When cc-Voff is applied, the leak current value becomes equal to or less than the upper limit value Imax, and it is possible to sufficiently satisfy a desired charge holding time. On the other hand, on the negative bias side, -Vcc-Vof
Even at f, the leakage current curve does not rise and satisfies the upper limit value Imax of the leakage current satisfying the charge retention characteristics.
【００３６】図１(b) では、図１(a) で設定したバイア
ス電圧を印加した場合の１セル１トランジスタ構造の簡
易的な回路図を表示したもので、１１１はトランスファ
ーゲートトランジスタ、１１２はメモリセルキャパシタ
（電荷蓄積キャパシタ部）であり、ＶG はトランスファ
ーゲートトランジスタ１１１のゲート電極１１３の印加
電圧、ＶBPはビット線１１４の印加電圧、ＶSNは下部電
極（ストレージノード電極）１１５の電圧、ＶCP＋Ｖof
f は上部電極（セルプレート電極）１１６の印加電圧、
ΔＶは容量絶縁膜１１７に印加される電圧を示し、ΔＶ
＝ＶSN−ＶCP−Ｖoff である。なお、ＶCPは従来の上部
電極印加電圧であり、また、ＶSN−ＶCPは従来容量絶縁
膜に印加される電圧で＋Ｖccに等しい。したがって、Δ
Ｖ＝Ｖcc−Ｖoff となる。FIG. 1B shows a simplified circuit diagram of a one-cell, one-transistor structure when the bias voltage set in FIG. 1A is applied, where 111 is a transfer gate transistor, and 112 is a transfer gate transistor. a memory cell capacitor (storage capacitor portion), V G is the applied voltage of the gate electrode 113 of the transfer gate transistor 111, V BP applied voltage of the bit line 114, V SN voltage of the lower electrode (storage node electrode) 115 , V CP + Vof
f is the voltage applied to the upper electrode (cell plate electrode) 116,
ΔV indicates a voltage applied to the capacitance insulating film 117, and ΔV
= A V SN -V CP -Voff. V CP is the conventional upper electrode applied voltage, and V SN -V CP is the voltage applied to the conventional capacitive insulating film and is equal to + Vcc. Therefore, Δ
V = Vcc-Voff
【００３７】このように、従来、上部電極に印加する電
圧ＶCPに対して、正バイアス側に＋Ｖoff 加えたＶCP＋
Ｖoff に設定することにより、容量絶縁膜１１７に印加
される電圧ΔＶは従来よりＶoff 分負側に低減され、図
１(a) に表記したように、リーク電流特性において、電
荷保持時間を満足する上限値Ｉmax 以下を得ることがで
きる。As described above, conventionally, with respect to the voltage V CP applied to the upper electrode, V CP +
By setting the voltage to Voff, the voltage ΔV applied to the capacitance insulating film 117 is reduced to the negative side by Voff compared to the conventional case, and as shown in FIG. 1A, the charge holding time is satisfied in the leak current characteristic. It is possible to obtain an upper limit value Imax or less.
【００３８】なお、従来は、上部電極１１６がＶDD／２
（ＶDDは動作電位）に固定され、Ｈｉｇｈ（ハイ）時に
下部電極１１５にＶDD印加、Ｌｏｗ（ロー）時に０Ｖと
なる。つまり、下部電極１１５の電位を基準電位とした
場合、Ｈｉｇｈ時に上部電極１１６は−ＶDD／２、Ｌｏ
ｗ時に＋ＶDD／２となる。本実施の形態の場合、ＶCPが
１．５Ｖ、ＶSNが０〜３Ｖである。また、ＶBPは書き込
み時のＨｉｇｈ時に３．０Ｖ、Ｌｏｗ時に０ｖで、読み
出し時は最初に１．５Ｖで、セル電位と電荷をシェアし
たあとは、１．５±０．数Ｖである。Conventionally, the upper electrode 116 has a potential of V DD / 2
(V DD is the operating potential). When High (high), V DD is applied to the lower electrode 115, and when the voltage is Low (low), the voltage is 0 V. That is, when the potential of the lower electrode 115 is set to the reference potential, the upper electrode 116 is at −V DD / 2, Lo at the time of High.
At the time of w, it becomes + V DD / 2. In the case of the present embodiment, V CP is 1.5 V and V SN is 0 to 3 V. V BP is 3.0 V at the time of high during writing, 0 V at the time of low, 1.5 V at the time of reading, and 1.5 ± 0. It is several volts.
【００３９】例えば、本実施の形態において、上部電極
（セルプレート電極）１１６の設定電位より０．５Ｖ高
い電位を与え、正バイアス印加時の上部電極（セルプレ
ート電極）１１６と下部電極（ストレージノード電極）
１１５との間の電圧を＋１Ｖ以下にする、すなわち、Ｖ
off ＝０．５Ｖ、ΔＶ＝ＶSN−ＶCP−Ｖoff ≦１．０Ｖ
にすることが好ましい。For example, in this embodiment, a potential higher by 0.5 V than the set potential of the upper electrode (cell plate electrode) 116 is applied, and the upper electrode (cell plate electrode) 116 and the lower electrode (storage node electrode)
115 or less, ie, V
off = 0.5V, ΔV = V SN -V CP -Voff ≦ 1.0V
Is preferable.
【００４０】以上のように本実施の形態によれば、十分
な容量値を得ることができるメモリセル構造において、
正負バイアス印加時でのリーク電流特性が０Ｖを中心に
非対称性をもつ容量絶縁膜で、かつ、一方の極性のバイ
アスを印加した際にリーク電流が目標設定値（Ｉmax ）
を越えてしまう場合にでも、リーク特性を満足させるこ
とができる。As described above, according to the present embodiment, in the memory cell structure capable of obtaining a sufficient capacitance value,
A leakage current characteristic when a positive / negative bias is applied is a capacitive insulating film having asymmetry about 0 V, and the leakage current is a target set value (Imax) when a bias of one polarity is applied.
Is satisfied, the leak characteristics can be satisfied.
【００４１】なお、バイアス電圧の正負極性に対して、
リーク電流特性が逆の場合についても、Ｖoff 値を選択
することにより、同様の効果を得ることができる。Incidentally, with respect to the positive and negative polarities of the bias voltage,
The same effect can be obtained by selecting the Voff value even when the leakage current characteristics are opposite.
【００４２】また、本実施の形態におけるリーク電流特
性を示す容量絶縁膜の積層構造として、タンタル酸化膜
とシリコン酸化膜、タンタル酸化膜とシリコン窒化膜、
およびタンタル酸化膜とシリコン酸化窒化膜の２層構造
がある。また、タンタル酸化膜の代わりに、チタン酸化
膜、ニオブ酸化膜などの金属酸化膜を用いても同様の効
果がある。In this embodiment, the laminated structure of the capacitor insulating film exhibiting the leakage current characteristic includes a tantalum oxide film and a silicon oxide film, a tantalum oxide film and a silicon nitride film,
And a two-layer structure of a tantalum oxide film and a silicon oxynitride film. Similar effects can be obtained by using a metal oxide film such as a titanium oxide film or a niobium oxide film instead of the tantalum oxide film.
【００４３】〔第２の実施の形態〕以下、請求項７，
８，９，１０に対応する実施の形態について図面を参照
しながら説明する。[Second Embodiment] Hereinafter, a seventh embodiment will be described.
Embodiments corresponding to 8, 9, and 10 will be described with reference to the drawings.
【００４４】図２(a) は、図２(b) の構成における容量
絶縁膜のリーク電流特性を表示したもので、横軸に容量
絶縁膜に印加するバイアス電圧、縦軸にリーク電流Ｉle
akを表記している。Ｉmax は電荷保持時間確保の為のリ
ーク電流の上限値、Ｖmax は電荷保持時間確保の為のリ
ーク電流の上限値Ｉmax を満たす最大バイアス電圧、Ｖ
SN−ＶCPは容量絶縁膜に印加される正極性電圧（動作電
圧の正バイアス）、−（ＶSN- ＶCP）は容量絶縁膜に印
加される負極性電圧（動作電圧の負バイアス）を示す。FIG. 2A shows the leakage current characteristics of the capacitor insulating film in the configuration of FIG. 2B, wherein the horizontal axis represents the bias voltage applied to the capacitor insulating film, and the vertical axis represents the leak current Ile.
ak is written. Imax is the upper limit value of the leak current for securing the charge holding time, Vmax is the maximum bias voltage satisfying the upper limit value Imax of the leak current for securing the charge holding time, V
SN -V CP is positive voltage applied to the capacitor insulating film (positive bias operating voltage), - a - (V CP V SN) is (negative bias operating voltage) the negative voltage applied to the capacitor insulating film Show.
【００４５】図２(b) は、１セル１トランジスタ構造の
簡易的な回路図を表示したものであり、メモリセルキャ
パシタの容量絶縁膜（１，２）が積層膜構造をとってお
り、ＶCPはメモリセルキャパシタの上部電極（セルプレ
ート電極）２１１の印加電圧であり、ＶSNは下部電極
（ストレージノード電極）２１２の電圧、ＶG はトラン
スファーゲートトランジスタのゲート電極２１３の印加
電圧、ＶBPはビット線２１４の印加電圧を示す。FIG. 2B shows a simplified circuit diagram of a one-cell, one-transistor structure, in which the capacitance insulating films (1, 2) of the memory cell capacitors have a laminated film structure, and CP is the voltage applied to the upper electrode (cell plate electrode) 211 of the memory cell capacitor, V SN voltage of the lower electrode (storage node electrode) 212, V G is the applied voltage of the gate electrode 213 of the transfer gate transistor, V BP Indicates a voltage applied to the bit line 214.
【００４６】積層構造の容量絶縁膜において、図２(b)
のように、上部電極側が絶縁膜１であり、下部電極側が
絶縁膜２の構造をとった場合についてその特性を説明す
る。図２(a) に示されるように、リーク電流はバイアス
電圧がＶmax の場合に、電荷保持時間確保の為の上限値
Ｉmax を満足する。しかし、容量絶縁膜について本膜構
成では、上下電極部間すなわち容量絶縁膜に印加される
電圧ＶSN−ＶCPではＶmax を越えているため、リーク電
流は上限値Ｉmax を越えてしまう。一方、負バイアス側
について電圧−（ＶSN−ＶCP）を印加時にはリーク電流
は上限値Ｉmaxを越えていない。電荷保持時間を決定し
ているのが、正バイアス側であった場合、保持時間は所
定の時間を得ることができない。このようなリーク電流
特性を得る積層容量絶縁膜について、バイアス電圧０Ｖ
に対して非対称性を示すのは、正負両極性バイアスを印
加した際の、リーク電流を支配しているのが、絶縁膜１
および絶縁膜２のいずれかの導電機構の差異によるもの
である。In the capacitance insulating film having a laminated structure, FIG.
The characteristics of the case where the upper electrode side is the insulating film 1 and the lower electrode side is the insulating film 2 will be described. As shown in FIG. 2A, when the bias voltage is Vmax, the leak current satisfies the upper limit value Imax for securing the charge holding time. However, in this film configuration of the capacitor insulating film, the voltage V SN -V CP applied between the upper and lower electrodes, that is, the capacitor insulating film exceeds Vmax, so that the leak current exceeds the upper limit value Imax. On the other hand, when the voltage − (V SN −V CP ) is applied on the negative bias side, the leak current does not exceed the upper limit Imax. If the charge holding time is determined on the positive bias side, a predetermined holding time cannot be obtained. With respect to the laminated capacitor insulating film having such a leakage current characteristic, a bias voltage of 0 V
Shows that the insulating film 1 is dominant in the leakage current when a positive / negative bipolar bias is applied.
This is due to the difference in the conductive mechanism of any one of the insulating film 2 and the insulating film 2.
【００４７】図２(c) では、容量絶縁膜を構成する絶縁
膜１および絶縁膜２を電極に対し、図２(b) とは逆に堆
積した場合を示し、上部電極側に絶縁膜２、下部電極側
に絶縁膜１を形成している。このように、上下の絶縁膜
１，２を入れ替えることにより、バイアス電圧である、
上部電極２１１の印加電圧ＶCPおよび下部電極２１２の
電圧ＶSNが従来どおりの値をとった場合について、電荷
保持特性を決定する場合のリーク電流特性は図２(a) 中
の負バイアスを印加した場合に相当し、上限値Ｉmax を
越えないようにできる。FIG. 2C shows a case where the insulating film 1 and the insulating film 2 constituting the capacitive insulating film are deposited on the electrodes in the opposite direction to that of FIG. 2B, and the insulating film 2 is formed on the upper electrode side. The insulating film 1 is formed on the lower electrode side. In this way, by replacing the upper and lower insulating films 1 and 2, the bias voltage,
When the applied voltage V CP of the upper electrode 211 and the voltage V SN of the lower electrode 212 take the same values as before, the leakage current characteristic when determining the charge retention characteristic is obtained by applying the negative bias shown in FIG. In this case, the upper limit value Imax cannot be exceeded.
【００４８】したがって、本実施の形態では、十分な容
量値を得ることができるメモリセル構造において、正負
バイアス印加時でのリーク電流特性が０Ｖを中心に非対
称性をもつ容量絶縁膜で、かつ、一方の極性のバイアス
を印加した際にリーク電流が目標設定値（Ｉmax ）を越
えてしまう場合、例えば、容量絶縁膜が図２(b) のよう
に絶縁膜１と絶縁膜２とを積層した構造の場合に正バイ
アスを印加した際にリーク電流が目標設定値（Ｉmax ）
を越えてしまう場合に、図２(c) のように絶縁膜１と絶
縁膜２との積層順を逆にすることで、リーク特性を満足
させることができる。Therefore, in the present embodiment, in a memory cell structure capable of obtaining a sufficient capacitance value, a leakage current characteristic when a positive / negative bias is applied is a capacitance insulating film having asymmetry about 0 V, and If the leakage current exceeds the target set value (Imax) when a bias of one polarity is applied, for example, the capacitance insulating film is formed by laminating the insulating film 1 and the insulating film 2 as shown in FIG. In the case of a structure, when a positive bias is applied, the leakage current becomes the target set value (Imax).
In this case, the leakage characteristics can be satisfied by reversing the stacking order of the insulating films 1 and 2 as shown in FIG. 2C.
【００４９】なお、バイアス電圧の正負極性に対して、
リーク電流特性が逆の場合についても、同様の効果を得
ることができる。Incidentally, with respect to the positive and negative polarities of the bias voltage,
Similar effects can be obtained even when the leakage current characteristics are reversed.
【００５０】また、本実施の形態では、図２(c) の構成
で、下部電極２１２を窒化チタン膜、上部電極２１１を
シリコン膜で構成し、容量絶縁膜を構成する絶縁膜１と
してタンタル酸化膜を用い、絶縁膜２としてシリコン酸
化膜，シリコン窒化膜またはシリコン酸化窒化膜を用い
ることができる。また、絶縁膜１として、タンタル酸化
膜に代えて、チタン酸化膜、ニオブ酸化膜などの金属酸
化膜を用いても同様の効果がある。In this embodiment, the lower electrode 212 is made of a titanium nitride film, the upper electrode 211 is made of a silicon film, and the tantalum oxide film is used as the insulating film 1 forming the capacitive insulating film in the structure shown in FIG. A silicon oxide film, a silicon nitride film, or a silicon oxynitride film can be used as the insulating film 2. Similar effects can be obtained by using a metal oxide film such as a titanium oxide film or a niobium oxide film instead of the tantalum oxide film as the insulating film 1.
【００５１】〔第３の実施の形態〕以下、請求項１１に
対応する実施の形態について図面を参照しながら説明す
る。図３および図４は本実施の形態における半導体記憶
装置の製造方法を示す工程断面図である。[Third Embodiment] An embodiment corresponding to claim 11 will be described below with reference to the drawings. 3 and 4 are sectional views showing the steps of the method for manufacturing a semiconductor memory device according to the present embodiment.
【００５２】本実施の形態における半導体記憶装置は、
図４(d) に示されるように、ストレージノード電極（下
部電極）を窒化チタン膜３０９で、セルプレート電極
（上部電極）をＰ（リン）ドープトシリコン膜３０１で
構成し、容量絶縁膜をシリコン窒化膜３０６とタンタル
酸化膜３０７で構成したもので、第２の実施の形態で示
した図２(c) の構成の一例である。The semiconductor memory device according to the present embodiment is
As shown in FIG. 4D, the storage node electrode (lower electrode) is formed of a titanium nitride film 309, the cell plate electrode (upper electrode) is formed of a P (phosphorus) -doped silicon film 301, and the capacitor insulating film is formed. It is composed of a silicon nitride film 306 and a tantalum oxide film 307, and is an example of the configuration of FIG. 2C shown in the second embodiment.
【００５３】まず、図３(a) に示すように、半導体基板
（図示せず）上のメモリセル領域に、トランスファーゲ
ートトランジスタ３０４を形成し、続いて、全面に絶縁
膜である層間膜３０３を堆積し、コンタクトホールを開
口した後、そのコンタクトホール内にコンタクトプラグ
３０２を形成する。続いて、セルプレート電極となるＰ
ドープトシリコン膜３０１を堆積する。First, as shown in FIG. 3A, a transfer gate transistor 304 is formed in a memory cell region on a semiconductor substrate (not shown), and then an interlayer film 303 as an insulating film is formed on the entire surface. After depositing and opening a contact hole, a contact plug 302 is formed in the contact hole. Subsequently, P serving as a cell plate electrode
A doped silicon film 301 is deposited.
【００５４】次に、図３(b) に示すように、コンタクト
プラグ３０２上のＰドープトシリコン膜３０１にストレ
ージノード電極を形成するためのホール３０５を形成す
る。Next, as shown in FIG. 3B, a hole 305 for forming a storage node electrode is formed in the P-doped silicon film 301 on the contact plug 302.
【００５５】次に、図３(c) に示すように、ＮＨ3 雰囲
気中で、たとえば、９００℃、３０秒のランプ加熱を用
いて、シリコン窒化膜３０６を形成する。続いて、ＣＶ
Ｄ法によりタンタル酸化膜３０７を堆積する。Next, as shown in FIG. 3C, a silicon nitride film 306 is formed in an NH 3 atmosphere by using, for example, a lamp heating at 900 ° C. for 30 seconds. Then, CV
A tantalum oxide film 307 is deposited by the D method.
【００５６】次に、図３(d) に示すように、異方性エッ
チングにより、Ｐドープトシリコン膜３０１上およびホ
ール３０５の底部に形成されたシリコン窒化膜３０６お
よびタンタル酸化膜３０７を除去し、ホール３０５側壁
にのみシリコン窒化膜３０６およびタンタル酸化膜３０
７を残す。Next, as shown in FIG. 3D, the silicon nitride film 306 and the tantalum oxide film 307 formed on the P-doped silicon film 301 and at the bottom of the hole 305 are removed by anisotropic etching. , Silicon nitride film 306 and tantalum oxide film 30 only on the side walls of holes 305
Leave 7.
【００５７】次に、図３(e) に示すように、全面に窒化
チタン膜３０９を堆積する。Next, as shown in FIG. 3E, a titanium nitride film 309 is deposited on the entire surface.
【００５８】次に、図４(a) に示すように、ＣＭＰ法に
よりＰドープトシリコン膜３０１上の窒化チタン膜３０
９を除去し、ホール３０５内にストレージノード電極
（下部電極）を形成する。Next, as shown in FIG. 4A, the titanium nitride film 30 on the P-doped silicon film 301 is formed by the CMP method.
9 is removed, and a storage node electrode (lower electrode) is formed in the hole 305.
【００５９】次に、図４(b) に示すように、全面に絶縁
膜である層間膜４０２を堆積する。Next, as shown in FIG. 4B, an interlayer film 402 as an insulating film is deposited on the entire surface.
【００６０】次に、図４(c) に示すように、Ｐドープト
シリコン膜３０１上の層間膜４０２にコンタクトホール
４０３を形成する。このコンタクトホール４０３はセル
プレート電極（Ｐドープトシリコン膜３０１）の電位を
固定するための目的で形成するものであり、メモリセル
キャパシタから離れた箇所に設ける。Next, as shown in FIG. 4C, a contact hole 403 is formed in the interlayer film 402 on the P-doped silicon film 301. This contact hole 403 is formed for the purpose of fixing the potential of the cell plate electrode (P-doped silicon film 301), and is provided at a location away from the memory cell capacitor.
【００６１】次に、図４(d) に示すように、コンタクト
ホール４０３に埋め込まれてＰドープトシリコン膜３０
１と導通を得る導電膜４０４を堆積し、リソグラフィお
よびドライエッチングによりパターン形成する。導電膜
４０４は、例えばＡｌ，ＴｉＮ，Ｔｉ，ポリシリコン等
の導電膜であればよい。Next, as shown in FIG. 4D, the P-doped silicon film 30 is buried in the contact hole 403.
Then, a conductive film 404 for obtaining conduction with No. 1 is deposited, and a pattern is formed by lithography and dry etching. The conductive film 404 may be a conductive film such as Al, TiN, Ti, polysilicon, or the like.
【００６２】以上の方法により、十分な容量値を得るこ
とができるメモリセル構造において、正負バイアス印加
時でのリーク電流特性が０Ｖを中心に非対称性をもつ積
層構造の容量絶縁膜で、かつ、一方の極性のバイアスを
印加した際にリーク電流が目標設定値を越えてしまう場
合にでも、上下部電極に印加される電圧の極性を変更せ
ずに、ストレージノード電極（下部電極）からセルプレ
ート電極（上部電極）までの膜構成の順序を従来の場合
と入れ替えることにより、電荷保持特性を満足すること
ができる。すなわち、ストレージノード電極（下部電
極）からセルプレート電極（上部電極）までの膜構成
が、従来、ストレージノード電極（下部電極）側からシ
リコン膜／シリコン窒化膜／タンタル酸化膜／窒化チタ
ン膜であったのを、本実施の形態では、窒化チタン膜／
タンタル酸化膜／シリコン窒化膜／シリコン膜としてい
る。According to the above-described method, in a memory cell structure capable of obtaining a sufficient capacitance value, a leakage current characteristic when a positive / negative bias is applied is a capacitance insulating film of a laminated structure having an asymmetric characteristic centering on 0 V, and Even if the leak current exceeds the target set value when a bias of one polarity is applied, the cell plate is not changed from the storage node electrode (lower electrode) without changing the polarity of the voltage applied to the upper and lower electrodes. By replacing the order of the film configuration up to the electrode (upper electrode) with the conventional case, the charge retention characteristics can be satisfied. That is, the film configuration from the storage node electrode (lower electrode) to the cell plate electrode (upper electrode) has conventionally been a silicon film / silicon nitride film / tantalum oxide film / titanium nitride film from the storage node electrode (lower electrode) side. However, in the present embodiment, the titanium nitride film /
It is a tantalum oxide film / silicon nitride film / silicon film.
【００６３】また、上記実施の形態において、タンタル
酸化膜３０７の代わりに、チタン酸化膜、ニオブ酸化膜
などの金属酸化膜を用いても同様の効果がある。また、
シリコン窒化膜３０６の代わりに、シリコン酸化膜、シ
リコン酸化窒化膜を用いても同様の効果がある。In the above embodiment, the same effect can be obtained by using a metal oxide film such as a titanium oxide film or a niobium oxide film instead of the tantalum oxide film 307. Also,
The same effect can be obtained by using a silicon oxide film or a silicon oxynitride film instead of the silicon nitride film 306.
【００６４】〔第４の実施の形態〕以下、請求項１２に
対応する実施の形態について図面を参照しながら説明す
る。図５は本実施の形態における半導体記憶装置の製造
方法を示す工程断面図である。[Fourth Embodiment] Hereinafter, an embodiment corresponding to claim 12 will be described with reference to the drawings. FIG. 5 is a process sectional view illustrating the method for manufacturing the semiconductor memory device in the present embodiment.
【００６５】本実施の形態における半導体記憶装置は、
図５(e) に示されるように、ストレージノード電極（下
部電極）を窒化チタン膜５１０で、セルプレート電極
（上部電極）をＰ（リン）ドープトシリコン膜５０４と
Ｐドープトシリコン膜よりなるサイドウォール５０７と
で構成し、容量絶縁膜をシリコン窒化膜５１２とタンタ
ル酸化膜５１１で構成したもので、第２の実施の形態で
示した図２(c) の構成の一例である。この第４の実施の
形態では、第３の実施の形態の構成に、Ｐドープトシリ
コン膜よりなるサイドウォール５０７が追加されたもの
である。The semiconductor memory device according to the present embodiment
As shown in FIG. 5E, the storage node electrode (lower electrode) is made of a titanium nitride film 510, and the cell plate electrode (upper electrode) is made of a P (phosphorus) -doped silicon film 504 and a P-doped silicon film. The capacitance insulating film is constituted by a silicon nitride film 512 and a tantalum oxide film 511, and is an example of the structure shown in FIG. 2C shown in the second embodiment. In the fourth embodiment, a sidewall 507 made of a P-doped silicon film is added to the configuration of the third embodiment.
【００６６】図５(a) ，(b) の工程は、図３(a) ，(b)
の工程と同様であり、半導体基板（図示せず）上のメモ
リセル領域に、トランスファーゲートトランジスタ５０
３を形成し、続いて、全面に層間膜５０１を堆積し、コ
ンタクトホールを開口後、コンタクトプラグ５０２を形
成する。その後、セルプレート電極となるＰドープトシ
リコン膜５０４を堆積し、Ｐドープトシリコン膜５０４
にホール５０５を形成する。The steps shown in FIGS. 5A and 5B correspond to FIGS. 3A and 3B.
The transfer gate transistor 50 is provided in a memory cell region on a semiconductor substrate (not shown).
Next, an interlayer film 501 is deposited on the entire surface, a contact hole is opened, and a contact plug 502 is formed. Thereafter, a P-doped silicon film 504 serving as a cell plate electrode is deposited, and the P-doped silicon film 504 is deposited.
505 is formed.
【００６７】次に、図５(c) に示すように、全面に再度
Ｐドープトシリコン膜５０６を堆積した後、図５(d) に
示すように、異方性エッチングによりサイドウォール５
０７を形成する。サイドウォール５０７は、ホール５０
５側壁に残存させたＰドープトシリコン膜５０６であ
る。Next, as shown in FIG. 5C, a P-doped silicon film 506 is again deposited on the entire surface, and then, as shown in FIG.
07 is formed. The sidewall 507 is located in the hole 50
P-doped silicon film 506 left on the five sidewalls.
【００６８】その後は、図３(c) 〜図４(d) の工程と同
様にして、シリコン窒化膜５１２その上にタンタル酸化
膜５１１を堆積後、Ｐドープトシリコン膜５０４上およ
びホール５０５底部のタンタル酸化膜５１１およびシリ
コン窒化膜５１２を除去し、サイドウォール５０７の側
壁にのみタンタル酸化膜５１１およびシリコン窒化膜５
１２を残存させる。その後、窒化チタン膜５１０でスト
レージノード電極（下部電極）を形成する。その後、層
間膜５０８、コンタクトホール５１３を形成し、最後に
例えばＡｌ，ＴｉＮ，Ｔｉ，ポリシリコン等の導電膜５
０９を形成する。Thereafter, a tantalum oxide film 511 is deposited on the silicon nitride film 512 and then on the P-doped silicon film 504 and the bottom of the hole 505 in the same manner as in the steps of FIGS. 3 (c) to 4 (d). The tantalum oxide film 511 and the silicon nitride film 512 are removed, and the tantalum oxide film 511 and the silicon nitride film 5 are formed only on the side walls of the side walls 507.
12 is left. After that, a storage node electrode (lower electrode) is formed with the titanium nitride film 510. After that, an interlayer film 508 and a contact hole 513 are formed, and finally, a conductive film 5 of, for example, Al, TiN, Ti, polysilicon, or the like.
09 is formed.
【００６９】本実施の形態の製造方法によれば、第３の
実施の形態における効果に加え、メモリセル容量を確保
するために、微細でかつ高いセル構造を容易に形成する
ことができる。すなわち、この第４の実施の形態では、
第３の実施の形態の場合と比較して、セルプレート電極
の一部となるサイドウォール５０７を形成することが追
加されているが、これは、通常、コンタクトホール形成
時の微細化の限界がリソグラフィ，ドライエッチングな
どのパターニングにあるため、サイドウォール５０７を
形成することにより開口部を小さくし、微細化を図るこ
とができる。According to the manufacturing method of this embodiment, in addition to the effects of the third embodiment, a fine and high cell structure can be easily formed in order to secure the memory cell capacity. That is, in the fourth embodiment,
As compared with the third embodiment, the formation of a side wall 507 which is a part of the cell plate electrode is added. However, this is usually limited by the miniaturization limit at the time of forming the contact hole. Since the patterning is performed by lithography, dry etching, or the like, by forming the sidewall 507, the opening can be made smaller and miniaturization can be achieved.
【００７０】また、第３の実施の形態の場合と同様、タ
ンタル酸化膜５１１の代わりに、チタン酸化膜、ニオブ
酸化膜などの金属酸化膜を用いても同様の効果がある。
また、シリコン窒化膜５１２の代わりに、シリコン酸化
膜、シリコン酸化窒化膜を用いても同様の効果がある。As in the case of the third embodiment, the same effect can be obtained by using a metal oxide film such as a titanium oxide film or a niobium oxide film instead of the tantalum oxide film 511.
The same effect can be obtained by using a silicon oxide film or a silicon oxynitride film instead of the silicon nitride film 512.
【００７１】[0071]
【発明の効果】以上のように本発明は、十分な容量値を
得ることができるメモリセル構造において、正負バイア
ス印加時でのリーク電流特性が０Ｖを中心に非対称性を
もつ容量絶縁膜で、かつ、一方の極性のバイアスを印加
した際にリーク電流が目標設定値を越えてしまう場合に
でも、リーク特性を満足させ、電荷保持特性を満足させ
ることが可能となる半導体記憶装置を実現できる。さら
には、メモリセル容量を確保するために、微細でかつ高
いセル構造を容易に形成することが可能となる製造方法
を実現できる。As described above, according to the present invention, in a memory cell structure capable of obtaining a sufficient capacitance value, a capacitor insulating film having an asymmetric leakage current characteristic when a positive / negative bias is applied around 0 V, Further, even when the leak current exceeds a target set value when a bias of one polarity is applied, a semiconductor memory device that can satisfy the leak characteristics and the charge retention characteristics can be realized. Further, it is possible to realize a manufacturing method capable of easily forming a fine and high cell structure in order to secure a memory cell capacity.
【図１】本発明の第１の実施の形態における半導体記憶
装置の説明図である。FIG. 1 is an explanatory diagram of a semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態における半導体記憶
装置の説明図である。FIG. 2 is an explanatory diagram of a semiconductor memory device according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態における半導体記憶
装置の製造方法を示す工程断面図である。FIG. 3 is a process sectional view illustrating the method for manufacturing the semiconductor memory device in the third embodiment of the present invention.
【図４】本発明の第３の実施の形態における半導体記憶
装置の製造方法を示す工程断面図である。FIG. 4 is a process sectional view illustrating the method for manufacturing the semiconductor memory device in the third embodiment of the present invention.
【図５】本発明の第４の実施の形態における半導体記憶
装置の製造方法を示す工程断面図である。FIG. 5 is a process sectional view illustrating the method for manufacturing the semiconductor memory device in the fourth embodiment of the present invention.
【図６】従来例における半導体記憶装置の説明図であ
る。FIG. 6 is an explanatory diagram of a conventional semiconductor memory device.
【図７】従来例における半導体記憶装置の製造方法を示
す工程断面図である。FIG. 7 is a process sectional view illustrating the method of manufacturing the semiconductor memory device in the conventional example.
１１１ トランスファーゲートトランジスタ １１２ メモリセルキャパシタ １１３，２１３ ゲート電極 １１４，２１４ ビット線 １１５，２１２ 下部電極（ストレージノード電極） １１６，２１１ 上部電極（セルプレート電極） １１７ 容量絶縁膜 111 Transfer gate transistor 112 Memory cell capacitor 113,213 Gate electrode 114,214 Bit line 115,212 Lower electrode (storage node electrode) 116,211 Upper electrode (cell plate electrode) 117 Capacitive insulating film
Claims (13)
極との間に容量絶縁膜を挟持した電荷蓄積キャパシタ部
を有する半導体記憶装置の使用方法であって、 前記容量絶縁膜は、正負それぞれのバイアスを印加した
際、膜中を伝導する電流特性が０Ｖを中心として対称性
を持たない膜構造であり、前記容量絶縁膜が所望の電荷
保持特性を満足する上限値以下にリーク電流を抑制でき
るように、前記セルプレート電極の印加電圧を設定する
ことを特徴とする半導体記憶装置の使用方法。1. A method of using a semiconductor memory device having a charge storage capacitor section having a capacitor insulating film sandwiched between a storage node electrode and a cell plate electrode, wherein the capacitor insulating film applies positive and negative biases. In this case, the current characteristic of conduction in the film is a film structure having no symmetry about 0 V, so that the capacitor insulating film can suppress a leak current to an upper limit or less that satisfies a desired charge retention characteristic. A method of using the semiconductor memory device, wherein an applied voltage of the cell plate electrode is set.
半導体記憶装置を用いることを特徴とする請求項１記載
の半導体記憶装置の使用方法。2. The method according to claim 1, wherein a semiconductor memory device is used in which the capacitance insulating film is formed of a laminated film of two or more layers.
酸化膜との積層膜からなる半導体記憶装置を用いること
を特徴とする請求項１記載の半導体記憶装置の使用方
法。3. The method according to claim 1, wherein the capacitor insulating film uses a semiconductor memory device including a laminated film of a tantalum oxide film and a silicon oxide film.
窒化膜との積層膜からなる半導体記憶装置を用いること
を特徴とする請求項１記載の半導体記憶装置の使用方
法。4. The method according to claim 1, wherein the capacitor insulating film uses a semiconductor memory device including a stacked film of a tantalum oxide film and a silicon nitride film.
酸化窒化膜との積層膜からなる半導体記憶装置を用いる
ことを特徴とする請求項１記載の半導体記憶装置の使用
方法。5. The method according to claim 1, wherein the capacitor insulating film uses a semiconductor memory device including a stacked film of a tantalum oxide film and a silicon oxynitride film.
Ｖ高い電位を与え、正バイアス印加時の前記セルプレー
ト電極と前記ストレージノード電極との間の電圧を＋１
Ｖ以下とすることを特徴とする請求項１記載の半導体記
憶装置の使用方法。6. The method according to claim 1, wherein the potential of the cell plate electrode is 0.5
V higher potential, and the voltage between the cell plate electrode and the storage node electrode when a positive bias is applied is increased by +1.
2. The method according to claim 1, wherein the voltage is V or less.
極との間に容量絶縁膜を挟持した電荷蓄積キャパシタ部
を有する半導体記憶装置であって、 前記容量絶縁膜は、正負それぞれのバイアスを印加した
際、膜中を伝導する電流特性が０Ｖを中心として対称性
を持たない２層以上の積層膜からなり、前記容量絶縁膜
が電荷保持時に所望の電荷保持特性を満足する上限値以
下にリーク電流を抑制できるように、前記容量絶縁膜の
積層膜構成を設定したことを特徴とする半導体記憶装
置。7. A semiconductor memory device having a charge storage capacitor portion having a capacitor insulating film sandwiched between a storage node electrode and a cell plate electrode, wherein the capacitor insulating film is applied with positive and negative biases. The film is composed of two or more laminated films having no current symmetry centered on 0 V, and the leakage current is suppressed to an upper limit value or less that satisfies a desired charge holding characteristic when the capacitor insulating film holds a charge. A semiconductor memory device, wherein a laminated film configuration of the capacitor insulating film is set so as to be able to be performed.
セルプレート電極がシリコン膜よりなり、容量絶縁膜が
ストレージノード電極側から順にタンタル酸化膜とシリ
コン酸化膜とを積層した２層の積層膜であることを特徴
とする請求項７記載の半導体記憶装置。8. A storage node electrode comprising a titanium nitride film,
8. The semiconductor memory device according to claim 7, wherein the cell plate electrode is made of a silicon film, and the capacitance insulating film is a two-layer film in which a tantalum oxide film and a silicon oxide film are sequentially stacked from the storage node electrode side. .
セルプレート電極がシリコン膜よりなり、容量絶縁膜が
ストレージノード電極側から順にタンタル酸化膜とシリ
コン窒化膜とを積層した２層の積層膜であることを特徴
とする請求項７記載の半導体記憶装置。9. A storage node electrode comprising a titanium nitride film,
8. The semiconductor memory device according to claim 7, wherein the cell plate electrode is made of a silicon film, and the capacitance insulating film is a two-layer film in which a tantalum oxide film and a silicon nitride film are sequentially stacked from the storage node electrode side. .
膜、セルプレート電極がシリコン膜よりなり、容量絶縁
膜がストレージノード電極側から順にタンタル酸化膜と
シリコン酸化窒化膜とを積層した２層の積層膜であるこ
とを特徴とする請求項７記載の半導体記憶装置。10. The storage node electrode is made of a titanium nitride film, the cell plate electrode is made of a silicon film, and the capacitance insulating film is a two-layer film in which a tantalum oxide film and a silicon oxynitride film are stacked in this order from the storage node electrode side. 8. The semiconductor memory device according to claim 7, wherein:
部の形成において、 絶縁膜上にセルプレート電極用のシリコン膜を堆積する
工程と、前記シリコン膜の所定の領域を開口しホールを
形成する工程と、 前記シリコン膜表面を窒化してシリコン窒化膜を形成す
る工程と、 前記シリコン窒化膜上にタンタル酸化膜を堆積する工程
と、 前記ホールの側壁の前記シリコン窒化膜およびタンタル
酸化膜を残し、他の部分の前記シリコン窒化膜およびタ
ンタル酸化膜を除去する工程と、 全面に窒化チタン膜を堆積した後、前記シリコン膜上の
前記窒化チタン膜を除去し、前記ホール内の前記窒化チ
タン膜を残してストレージノード電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。11. A step of depositing a silicon film for a cell plate electrode on an insulating film and forming a hole by opening a predetermined region of the silicon film in forming a charge storage capacitor section of the semiconductor memory device. Forming a silicon nitride film by nitriding the surface of the silicon film; depositing a tantalum oxide film on the silicon nitride film; leaving the silicon nitride film and the tantalum oxide film on the side wall of the hole; Removing the silicon nitride film and the tantalum oxide film of the portion, and after depositing a titanium nitride film on the entire surface, removing the titanium nitride film on the silicon film to leave the titanium nitride film in the hole. Forming a storage node electrode by performing the method described above.
部の形成において、 絶縁膜上にセルプレート電極用の第１のシリコン膜を堆
積する工程と、前記第１のシリコン膜の所定の領域を開
口しホールを形成する工程と、 全面に第２のシリコン膜を堆積した後、前記第２のシリ
コン膜をエッチバックすることにより前記ホールの側壁
に前記第２のシリコン膜よりなるサイドウォールシリコ
ン膜を形成する工程と、 前記第１のシリコン膜および前記サイドウォールシリコ
ン膜の表面を窒化してシリコン窒化膜を形成する工程
と、 前記シリコン窒化膜上にタンタル酸化膜を堆積する工程
と、 前記ホールの側壁に形成された前記サイドウォールシリ
コン膜上の前記シリコン窒化膜およびタンタル酸化膜を
残し、他の部分の前記シリコン窒化膜およびタンタル酸
化膜を除去する工程と、 全面に窒化チタン膜を堆積した後、前記シリコン膜上の
前記窒化チタン膜を除去し、前記ホール内の前記窒化チ
タン膜を残してストレージノード電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。12. A step of depositing a first silicon film for a cell plate electrode on an insulating film in forming a charge storage capacitor portion of a semiconductor memory device, and opening a predetermined region of the first silicon film. Forming a hole; forming a sidewall silicon film made of the second silicon film on the side wall of the hole by etching back the second silicon film after depositing a second silicon film on the entire surface; Forming a silicon nitride film by nitriding surfaces of the first silicon film and the sidewall silicon film; depositing a tantalum oxide film on the silicon nitride film; Leaving the silicon nitride film and the tantalum oxide film on the sidewall silicon film formed in Removing a titanium oxide film, forming a titanium nitride film on the entire surface, removing the titanium nitride film on the silicon film, and forming a storage node electrode while leaving the titanium nitride film in the hole. And a method for manufacturing a semiconductor memory device.
酸化膜またはシリコン酸化窒化膜を形成することを特徴
とする請求項１１または１２記載の半導体記憶装置の製
造方法。13. The method of manufacturing a semiconductor memory device according to claim 11, wherein a silicon oxide film or a silicon oxynitride film is formed instead of the silicon nitride film.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108293A (en) * | 2006-10-23 | 2008-05-08 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145596A (en) * | 1985-12-20 | 1987-06-29 | Hitachi Ltd | Integrated circuit |
| JPH0822693A (en) * | 1994-07-05 | 1996-01-23 | Fujitsu Ltd | Semiconductor storage device |
| JPH0964307A (en) * | 1995-08-29 | 1997-03-07 | Hitachi Ltd | Heat treatment method of oxide thin film |
| JPH09270191A (en) * | 1996-02-01 | 1997-10-14 | Hitachi Ltd | Semiconductor memory and production therefor, voltage regulator circuit and voltage regulator, voltage regurating method and output voltage and output current generating method and output voltage regurating method and semiconductor memory |
| JPH10163451A (en) * | 1996-12-02 | 1998-06-19 | Hitachi Ltd | Semiconductor storage device |
| JPH1117153A (en) * | 1997-06-11 | 1999-01-22 | Hyundai Electron Ind Co Ltd | Capacitor forming method for semiconductor element |
| JPH11233741A (en) * | 1997-12-09 | 1999-08-27 | Matsushita Electron Corp | Semiconductor storage device and its manufacture |
-
2000
- 2000-04-24 JP JP2000122741A patent/JP2001308295A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145596A (en) * | 1985-12-20 | 1987-06-29 | Hitachi Ltd | Integrated circuit |
| JPH0822693A (en) * | 1994-07-05 | 1996-01-23 | Fujitsu Ltd | Semiconductor storage device |
| JPH0964307A (en) * | 1995-08-29 | 1997-03-07 | Hitachi Ltd | Heat treatment method of oxide thin film |
| JPH09270191A (en) * | 1996-02-01 | 1997-10-14 | Hitachi Ltd | Semiconductor memory and production therefor, voltage regulator circuit and voltage regulator, voltage regurating method and output voltage and output current generating method and output voltage regurating method and semiconductor memory |
| JPH10163451A (en) * | 1996-12-02 | 1998-06-19 | Hitachi Ltd | Semiconductor storage device |
| JPH1117153A (en) * | 1997-06-11 | 1999-01-22 | Hyundai Electron Ind Co Ltd | Capacitor forming method for semiconductor element |
| JPH11233741A (en) * | 1997-12-09 | 1999-08-27 | Matsushita Electron Corp | Semiconductor storage device and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108293A (en) * | 2006-10-23 | 2008-05-08 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
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