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JP2001352037A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2001352037A
JP2001352037A JP2000172381A JP2000172381A JP2001352037A JP 2001352037 A JP2001352037 A JP 2001352037A JP 2000172381 A JP2000172381 A JP 2000172381A JP 2000172381 A JP2000172381 A JP 2000172381A JP 2001352037 A JP2001352037 A JP 2001352037A
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film
wiring layer
layer
forming
flattening
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JP2000172381A
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Inventor
Yoichi Ejiri
洋一 江尻
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Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Priority to DE60133062T priority patent/DE60133062T2/de
Priority to US09/877,424 priority patent/US6610603B2/en
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Abstract

(57)【要約】 【課題】 半導体基板上に容量素子を形成する場合に容
量素子形成後に基板表面を平坦化する工程による容量素
子の容量値の変動や信頼性の劣化を防止する。 【解決手段】 半導体基板１０１上に絶縁体１０２を形
成し、下部電極１０３となる第１配線層、誘電体膜１０
４となるＴａ２Ｏ５層、上部電極１０５となる第２配線
層を順次形成する。そして、誘電体膜１０４及び上部電
極１０５のパターンを形成し、続いて、下部電極１０３
のパターンを形成する。次に、保護膜としてのＳｉＮ膜
１０６を形成する。この後、ＳＯＧ層１０８を塗布し、
エッチバックによる平坦化を行う。この平坦化によって
段差部分にのみＳＯＧが残り、周辺部のＳＯＧが薄く塗
布されていた部分については、下地のＳｉＯ２が完全に
除去されるが、保護膜のＳｉＮが残ることにより、容量
素子の上部電極や誘電体にダメージを与えたり、それら
がエッチングされないことになる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に容
量素子を形成するための半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来より、容量素子を有する半導体装置
として、半導体基板上に設けた第一及び第２配線層をそ
れぞれ下部電極及び上部電極とし、各配線層の中間層に
形成した誘電体膜を容量素子とする構造のものが知られ
ている。図５は、このような従来の半導体装置の層構造
を示す断面図である。この半導体装置において、半導体
基板１０上には、ＴｉＮ／ＡＬ−Ｓｉ／Ｔｉ／ＴｉＯＮ
／Ｔｉの各層による下部電極１２が設けられ、その上面
にＴａ２Ｏ５層よりなる誘電体膜１４が設けられ、その
上面にＴｉＮ層よりなる上部電極１６が設けられてい
る。そして、この上面にＳｉＮ層及びＳｉＯ２層による
絶縁膜１８、２０が設けられ、これら絶縁膜１８、２０
に設けたビアホール２２にそれぞれ金属電極配線２４、
２６が設けられている。また、このような半導体装置の
製造方法において、容量素子の形成後にＳＯＧによる絶
縁膜２８を形成し、この絶縁膜２８を全面エッチングに
よって除去することにより、平坦化を行うようにしてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ように絶縁膜２８の平坦化を行うと、容量素子の容量値
の変動を発生させたり、あるいは、容量素子の信頼性を
劣化させるという問題があった。これは容量素子を形成
した部分（例えば図中Ａ、Ｂで示す部分）が、他のフィ
ールド領域に比べて凸の段差をもつため、平坦化工程に
おいて容量素子部分の絶縁膜が除去され、容量素子にダ
メージを与えたり、あるいは、上部電極や誘電体膜まで
エッチングしてしまうためである。
【０００４】そこで本発明の目的は、平坦化工程による
容量素子の容量値の変動や信頼性の劣化を防止できる半
導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体基板上に形成された絶縁体上に容量素
子の下部電極となる第１配線層を形成する第１配線層形
成工程と、前記第１配線層の上層に容量素子を形成する
誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜
の上層に容量素子の上部電極となる第２配線層を形成す
る第２配線層形成工程と、容量形成領域外の誘電体膜及
び第２配線層を除去するとともに、第１配線層の不要領
域を除去する除去工程と、前記除去工程の後に半導体基
板の表面に絶縁膜を堆積し、前記絶縁膜に全面エッチン
グを施すことにより、基板表面を平坦化する平坦化工程
とを有し、少なくとも前記容量素子の上面に前記平坦化
工程において除去されない絶縁性保護膜を形成し、前記
平坦化工程において容量素子が露出しないようにしたこ
とを特徴とする。
【０００６】本発明の半導体装置の製造方法において、
第１配線層形成工程では、半導体基板上に形成された絶
縁体上に容量素子の下部電極となる第１配線層を形成す
る。次に、誘電体膜形成工程では、第１配線層の上層に
容量素子を形成する誘電体膜を形成し、第２配線層形成
工程では、誘電体膜の上層に容量素子の上部電極となる
第２配線層を形成する。次に、除去工程では、容量形成
領域外の誘電体膜及び第２配線層を除去するとともに、
第１配線層の不要領域を除去し、さらに、平坦化工程で
は、半導体基板の表面に絶縁膜を堆積し、この絶縁膜に
全面エッチングを施すことにより、基板表面を平坦化す
る。そして、この平坦化工程に先立って、少なくとも容
量素子の上面に平坦化工程において除去されない絶縁性
保護膜を形成し、平坦化工程において容量素子が露出し
ないようにする。これにより、容量素子を構成する誘電
体膜や各電極が、平坦化工程のエッチングから保護され
ることになり、容量素子の容量値の変動や信頼性の劣化
を防止できる。
【０００７】
【発明の実施の形態】以下、本発明による半導体装置の
製造方法の実施の形態について説明する。図１（Ａ）〜
（Ｆ）は、本発明の第１の実施の形態による製造工程を
示す断面図である。まず、図１（Ａ）においては、半導
体基板１０１上に絶縁体１０２を２００〜１５００ｎｍ
程度形成し、下部電極１０３を形成する第１配線層１０
３Ａとして、例えば、上層からＴｉＮ／ＡＬ−Ｓｉ／Ｔ
ｉ／ＴｉＯＮ／Ｔｉの各層をスパッタリングにより堆積
する。この場合、ＴｉＮ層は、フォトリソグラフィ工程
における反射防止膜、および、ＡＬ−Ｓｉ層の酸化防止
膜として５ｎｍ〜７０ｎｍ程度とする。また、ＡＬ−Ｓ
ｉ層は、３００ｎｍ〜１５００ｎｍ程度とする。また、
バリアメタルとしてのＴｉ／ＴｉＯＮ／Ｔｉ層は、それ
ぞれ５ｎｍ〜７０ｎｍ／１０ｎｍ〜２００ｎｍ／５ｎｍ
〜７０ｎｍ程度とする。
【０００８】次に、図１（Ｂ）においては、誘電体膜１
０４として例えばＴａ２Ｏ５層をＣＶＤなどにより、１
０ｎｍ〜３００ｎｍ程度堆積し、続いて上部電極１０５
を形成する第２配線層としてのＴｉまたはＴｉＮ層を５
ｎｍ〜１００ｎｍ程度スパッタリングにより堆積し、フ
ォトリソグラフィ工程及びＲＩＥ工程により、容量形成
領域以外のＴｉＮ層、および、誘電体Ｔａ２Ｏ５層を除
去することにより、誘電体膜１０４及び上部電極１０５
のパターンを形成する。
【０００９】続いて、同様にフォトリソグラフィ工程及
びＲＩＥ工程により、下部電極１０３を所定のパターン
に加工し、プラズマＣＶＤなどにより、ＳｉＮ膜１０６
を５〜２００ｎｍ程度形成する（図１（Ｃ））。このＳ
ｉＮ層１０６は、後の層間平坦化工程における容量素子
の絶縁性保護膜となるものである。そして、配線層間膜
として、ＴＥＯＳを原料とし、プラズマＣＶＤにより、
ＳｉＯ２層１０７を３００ｎｍから１５００ｎｍ堆積
し、例えば、ＳＯＧ層１０８を塗布する（図１
（Ｄ））。このとき、ＳＯＧ層１０８を塗布された表面
は平坦化されるため、容量素子部分、特に周辺部分のＳ
ＯＧ層１０８の厚さはフィールド領域に比べて薄く塗布
される。
【００１０】その後、ＲＩＥによりエッチバックを行う
ことにより、平坦化を行う（図１（Ｅ））。この時、段
差部分にのみＳＯＧ１０８Ａが残り、フィールド部分や
平坦化部分にはＳＯＧは残らないようなエッチング量と
する。これは、多層配線工程でのビアホール形成工程に
おいて、ビアホールの側壁にＳＯＧを露出させると、コ
ンタクト不良の原因となるため、それを防ぐためであ
る。また、ＳＯＧと下地のＳｉＯ２との選択比は０．７
〜１．５程度で、かつ、ＳｉＮとの選択比は、例えば４
以上とし、可能な限り大きくする。このように、それぞ
れの膜厚と選択比に設定することにより、過大なオーバ
ーエッチがかかっても、ＳｉＮが無くならないようにす
ることができる。これは容量素子部分、特に周辺部のＳ
ＯＧが薄く塗布されていた部分については、下地のＳｉ
Ｏ２が完全に除去されるが、保護膜のＳｉＮが残ること
により、容量素子の上部電極や誘電体にダメージを与え
たり、それらがエッチングされないためである。
【００１１】続いて、プラズマＣＶＤにより、ＳｉＯ２
層１０９を形成し、電極取出し用のビアホール１０１
０、１０１１をフォトリソグラフィおよびドライエッチ
ングなどにより形成する。そして、このビアホール１０
１０、１０１１に金属配線層１０１２、１０１３の形成
を行う。これは、スパッタリングによるＡＬ合金の堆
積、または、ＷのＣＶＤとエッチバックによるプラグ形
成とスパッタリングによるＡＬ合金の堆積後、フォトリ
ソグラフィおよびドライエッチングによって所定の配線
パターンに形成する。なお、図示の例では上部電極と下
部電極の両方に対応して金属配線層１０１２、１０１３
を形成したが、下部電極の端子については、第一配線層
によって配線を形成することも可能である（図示せ
ず）。以上のようにして、平坦化処理に伴う特性の変動
が少なく、高信頼性の容量素子を得ることができる。
【００１２】次に、本発明の第２の実施の形態として、
平坦化工程にＣＭＰ法を用いた例を説明する。図２
（Ｄ）〜（Ｆ）は、この第２の実施の形態による製造工
程を示す断面図であり、上述した図１（Ｄ）〜（Ｆ）に
対応する工程を示している。なお、図１と共通の構成に
ついては同一の符号を付している。この場合、図１
（Ａ）〜（Ｃ）に示したように、第１に実施の形態と同
様にして、容量素子を形成し、プラズマＣＶＤによりＳ
ｉＮ層１０６を形成した後、図２（Ｄ）に示すように、
高密度プラズマＣＶＤなどにより、ＳｉＯ２層２０７を
５００ｎｍ〜２０００ｎｍ形成する。
【００１３】そして、図２（Ｅ）に示すように、ＳｉＮ
層１０６をストッパとして、ＳｉＯ２層２０７をＣＭＰ
により研磨し、平坦化を行う（ＳｉＯ２膜２０７Ａが残
る）。この時、容量素子上のＳｉＮ層１０６が保護膜と
なるため、容量素子が露出することなく、上部電極及び
誘電体がエッチングされたり、ダメージを受けることは
ない。続いて、図２（Ｆ）に示すように、プラズマＣＶ
Ｄにより、ＳｉＯ２層２０９を形成し、電極取出し用の
ビアホール２０１０、２０１１をフォトリソグラフィ及
びドライエッチングなどにより形成した後、金属配線層
２０１２、２０１３を形成する。これらの加工方法は第
１の実施の形態と同様である。以上のようにして、平坦
化処理に伴う特性の変動が少なく、高信頼性の容量素子
を得ることができる。
【００１４】なお、以上の第１、第２の実施の形態にお
いては、保護膜の形成を容量素子の下部電極１０３とな
る第１配線層１０３Ａのパターンを加工した後に行った
が、この保護膜は平坦化工程の時点で容量素子を覆って
いればよく、例えば、上部電極１０５のパターンを加工
する前に形成しておき、上部電極１０５のパターン加工
時に同時にエッチングするようにしてもよい。図３は、
この場合の半導体装置の層構造を示す断面図である。図
示のように、保護膜となるＳｉＮ層１０６は、上部電極
１０５の上面だけに形成されており、その他の部分は、
上部電極１０５のエッチングによって除去されている。
【００１５】また、同様に保護膜を下部電極１０３のパ
ターンを加工する前に形成し、下部電極１０３のパター
ン加工時に同時にエッチングするようにしてもよい。図
４は、この場合の半導体装置の層構造を示す断面図であ
る。図示のように、保護膜となるＳｉＮ層１０６は、上
部電極１０５から下部電極１０３にわたる上面部分だけ
に形成されており、その他の部分は、下部電極１０３の
エッチングによって除去されている。このような製造工
程を用いた場合にも、平坦化工程に伴う特性の変動が少
なく、高信頼性の容量素子を得ることができる。
【００１６】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法では、半導体基板上に容量素子を形成する場
合に、容量素子形成後に基板表面を平坦化する平坦化工
程に先立って、少なくとも容量素子の上面に平坦化工程
において除去されない絶縁性保護膜を形成し、平坦化工
程において容量素子が露出しないようにした。このた
め、容量素子を構成する上部電極及び誘電体膜が平坦化
加工によってエッチングされたり、ダメージを受けるこ
とがなくなるため、特性の変動が少なく、高信頼性の容
量素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
製造工程による各段階の層構造を示す断面図である。
【図２】本発明の第２の実施の形態による半導体装置の
製造工程による各段階の層構造を示す断面図である。
【図３】本発明の第３の実施の形態による半導体装置の
層構造を示す断面図である。
【図４】本発明の第４の実施の形態による半導体装置の
層構造を示す断面図である。
【図５】従来の半導体装置の製造工程による各段階の層
構造を示す断面図である。
【符号の説明】
１０１……半導体基板、１０２……絶縁体、１０３……
下部電極、１０３Ａ……第１配線層、１０４……誘電体
膜、１０５……上部電極、１０６……ＳｉＮ膜、１０
７、１０９、２０９……ＳｉＯ２層、１０８……ＳＯＧ
層、１０１０、１０１１、２０１０、２０１１……ビア
ホール、１０１２、１０１３、２０１２、２０１３……
金属配線層。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された絶縁体上に容
    量素子の下部電極となる第１配線層を形成する第１配線
    層形成工程と、 前記第１配線層の上層に容量素子を形成する誘電体膜を
    形成する誘電体膜形成工程と、 前記誘電体膜の上層に容量素子の上部電極となる第２配
    線層を形成する第２配線層形成工程と、 容量形成領域外の誘電体膜及び第２配線層を除去すると
    ともに、第１配線層の不要領域を除去する除去工程と、 前記除去工程の後に、半導体基板の表面に絶縁膜を堆積
    し、前記絶縁膜に全面エッチングを施すことにより、基
    板表面を平坦化する平坦化工程とを有し、 少なくとも前記容量素子の上面に前記平坦化工程におい
    て除去されない絶縁性保護膜を形成し、前記平坦化工程
    において容量素子が露出しないようにした、 ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記容量素子を形成する誘電体膜がＴａ
    ２Ｏ５よりなることを特徴とする請求項１記載の半導体
    装置の製造方法。
  3. 【請求項３】 前記絶縁性保護膜がＳｉＮ系の絶縁膜で
    あることを特徴とする請求項１記載の半導体装置の製造
    方法。
  4. 【請求項４】 前記絶縁膜がＳｉＯ系の絶縁膜であるこ
    とを特徴とする請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記平坦化工程における平坦化方法は、
    ＳＯＧの成膜とそのエッチバックを含むことを特徴とす
    る請求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記平坦化工程における平坦化方法は、
    ＣＭＰを含むことを特徴とする請求項１記載の半導体装
    置の製造方法。
  7. 【請求項７】 前記絶縁性保護膜の形成は、第１配線層
    の不要領域を除去した後に行うことを特徴とする請求項
    １記載の半導体装置の製造方法。
  8. 【請求項８】 前記絶縁性保護膜の形成は、第１配線層
    の不要領域を除去する前に行うことを特徴とする請求項
    １記載の半導体装置の製造方法。
  9. 【請求項９】 前記絶縁性保護膜の形成は、誘電体膜及
    び第２配線層の容量形成領域外の部分を除去した後に、
    第１配線層の不要領域を除去する前に行うことを特徴と
    する請求項１記載の半導体装置の製造方法。
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