JP2001237415A

JP2001237415A - 半導体装置の製造方法

Info

Publication number: JP2001237415A
Application number: JP2000043150A
Authority: JP
Inventors: Atsushi Nishizawa; 厚西沢
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-02-21
Filing date: 2000-02-21
Publication date: 2001-08-31

Abstract

(57)【要約】【課題】ハードマスクの除去速度を高速化し、その際
の残さ物をきれいに除去することにより、その後のソー
ス／ドレインへのイオン注入の工程の際に必要な部分の
みにソース／ゲートを形成することを課題とする。【解決手段】半導体トランジスタのゲート電極を形成
する半導体装置の製造方法において、半導体基体の上に
ゲート酸化膜、ゲート電極材料、ハードマスク材料を順
次積層し、さらにゲート電極に相当するパターンとする
レジスト膜を形成した後に、ＳｉＯ₂，ＳｉＮ，ＳｉＯ
Ｎのいずれかの絶縁膜（ハードマスク材料）の加工と、
前記ハードマスク材料の加工時に堆積するデポジション
膜を除去するステップと、前記ゲート電極材料の加工を
連続して行ったことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エッチング方法に
関する半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、半導体装置の製造方法において、
半導体装置の高密度化に伴って電極ないしは配線の形成
技術は、益々高精度微細化が要求されている。この電極
或いは配線の加工技術は、半導体装置の製造プロセスに
おいて、重要な位置を占めている。

【０００３】ここで、従来技術として、特開平１１−１
７６８０７号公報について説明する。本公報には、シリ
コンを含む材料層、例えば高融点金属シリサイド層上
に、アッシングによって取りきれなかったポリマーとか
アッシング時の反応性ガスによる副生成物のシリコン酸
化膜による堆積物が残留し、これによってハードマスク
をマスクとしてドライエッチングを行うとき、そのエッ
チングがハードマスク以外の部分においても阻害される
ため、フォトレジスト層のパターンに忠実なパターニン
グがなされず、いわゆるパターンの変換差が大きくなる
のを防止することを目的としている。

【０００４】図４（Ａ）に示すように、半導体基体１
１、例えばシリコン（Ｓｉ）基体表面のゲートの形成部
に、バッチ式熱拡散炉にて熱酸化によって１０ｎｍの厚
さを有するＳｉＯ₂膜によるゲート絶縁層１２を形成す
る。この上に、低圧ＣＶＤ（Chemical Vapor Depositio
n）装置で原料ガスとその供給流量をＳｉＨ₄ガスを４０
０sccm、ＰＨ₃ガス（ＳｉＨ₄ベース０．５％）を１００
sccm、圧力を４０Ｐａ、成膜温度５５０℃として、ゲー
ト電極乃至は配線を形成する導電層としての、不純物が
ドープされて低抵抗率とされた１００ｎｍの厚さを有す
る例えばｎ⁺型多結晶シリコン層１３と、低圧ＣＶＤ装
置で原料ガスとその供給流量をＳｉＨ₄ガスを１０００s
ccm、ＷＦ₆ガスを１０sccm、圧力を２６．６Ｐａ、成膜
温度３６０℃として、１００ｎｍの厚さを有するタング
ステンシリサイドの高融点金属シリサイド層１４とを順
次被着形成する。

【０００５】この高融点金属シリサイド層１４上に、プ
ラズマＣＶＤ装置で原料ガスとその供給流量をＳｉＨ₄
ガスを５０sccm、Ｎ₂Ｏガスを５０sccm、圧力を３３０
Ｐａ、成膜温度３８０℃、ＲＦ電力を１９０Ｗ（１３．
５６ＭＨｚ）として、後述するフォトレジスト層に対す
るパターン露光に際しての露光光の反射を防止する反射
防止膜１５を被着形成し、更に、常温ＣＶＤ装置で原料
ガスとその供給流量をＳｉＨ₄ガス（１００％）を５０s
ccm、圧力を常圧、成膜温度４３０℃として、この上に
ＳｉＯ₂、Ｓｉ₃Ｎ₄等のハードマスクを構成するハード
マスク材層１６を被着形成する。このハードマスク材層
１６に対し、フォトリソグラフィによるパターンエッチ
ングを行うための、目的とする電極乃至は配線のパター
ンに対応するパターンにポジティブ型のノボラック系フ
ォトレジストを１．２μｍの厚さに塗布し、ｉ線（３６
５ｎｍ）によるパターン露光、現像によってフォトレジ
スト層１７を被着形成する。

【０００６】つぎに、図４（Ｂ）に示すように、フォト
レジスト層１７をマスクとしてハードマスク材層１６と
反射防止膜１５に対するドライエッチングによるパター
ニングを行ってハードマスク１６を形成する。ハードマ
スク材層１６と反射防止膜１５のエッチングには、マグ
ネトロンプラズマ装置でエッチングガスとその流量をＣ
Ｆ₄ガスを２０sccm、ＣＨＦ₃ガスを２０sccm、Ａｒガス
を２００sccm、ガス圧力を３３Ｐａ、上部ＲＦ電力を８
００Ｗ、ステージ温度を３０℃としてエッチングし、ハ
ードマスク材層１６がパターニングされてハードマスク
２６を形成する。その後、フォトレジスト層１７をアッ
シング除去する。このアッシングは、対向電極型アッシ
ング装置を用いて、アッシングガスとその供給流量とし
てＯ₂ガスを１２０００sccm、Ｃ₂Ｆ₆ガスを６０sccm、
ガス圧力を２６６６Ｐａ、ＲＦ電力を７００Ｗ、ステー
ジ温度を２５０℃としている。このアッシングにより、
レジスト縮退により残さを除去する。さらに、このアッ
シング処理後のポリマー残りを硫酸過水での硫酸過水処
理で、ディップ（液槽）式洗浄装置により、硫酸過水水
溶液（Ｈ_２ＳＯ_４：Ｈ_２Ｏ_２＝５：１）の１１０℃に３
００秒浸漬し、脱イオン水（超純水）リンスに３００
秒、最終仕上げ脱イオン水（超純水）リンスに３００秒
にかけ、スピン乾燥に３００秒をかける。このようにし
て、フォトレジスト層１７の除去がなされるが、ハード
マスク２６の被着部以外においては、高融点金属シリサ
イド層１４のＳｉを含む材料層が露呈することによっ
て、堆積物１９が生成する。

【０００７】この堆積物１９の除去は、沸酸処理装置を
ディップ（液槽）式洗浄装置を使い、０．２５％ＨＦ水
溶液（２５％）に１９０秒漬し、脱イオン水（超純水）
リンスを３００秒とし、最終仕上げ脱イオン水リンスを
３００秒とし、スピン乾燥する処理として、酸化膜換算
で１ｎｍ以上に相当し、図４（Ｃ）に示すように図４
（Ｂ）で示した堆積物１９を除去し、ＷＳｉ層の高融点
金属シリサイド層１４の表面を洗浄する。

【０００８】その後、図４（Ｄ）に示すように、ハード
マスク２６をエッチングマスクとして、高融点金属シリ
サイド層１４及び多結晶シリコン層１３をエッチングし
て、それぞれパターン化された高融点金属シリサイド層
１４と多結晶シリコン層１３との積層によるゲート電極
乃至は配線２５を形成する。このエッチングは、有磁場
マイクロ波プラズマエッチング装置にて、エッチングガ
スとその供給流量をＣｌ₂ガスを７４sccm、Ｏ₂ガスを６
sccm、ガス圧力を０．６７Ｐａとし、マイクロ波電力を
８００Ｗ（２．４５ＧＨｚ）とし、ＲＦバイアスを１０
０Ｗ（２ＭＨｚ）、ステージ温度を２０℃として供給し
ている。

【０００９】さらに、ゲート絶縁層１２に対する選択比
を確保するためにＲＦバイアスを下げ、多結晶シリコン
厚１００ｎｍ相当のオーバーエッチングを行った。この
エッチングは、有磁場マイクロ波プラズマエッチング装
置にて、エッチングガスとその供給流量をＣｌ₂ガスを
７４sccm、Ｏ₂ガスを６sccm、ガス圧力を０．６７Ｐａ
とし、マイクロ波電力を８００Ｗ（２．４５ＧＨｚ）と
し、ＲＦバイアスを７０Ｗ（２ＭＨｚ）、ステージ温度
を２０℃として供給している。

【００１０】このようにして形成した高融点金属シリサ
イド層１４と多結晶シリコン１３によるゲート電極乃至
は配線層２５は、沸酸処理によって堆積物１９を除去
し、フォトレジスト層１７のパターンに正確に対応した
変換差の小さいパターンとして形成される。

【００１１】このようなドライエッチング方法として、
特開平１１−１６２９４１号公報には、チタンシリサイ
ドのドライエッチング方法において、チタンシリサイド
の結晶構造に依存せず、アンダーカットや虫食い状のサ
イドエッチが生じることのないように、チタンシリサイ
ド層上にハードマスク８を形成し、その後、塩素又は臭
化水素にメタンガス及び三塩化ホウ素を添加した混合ガ
スによるガスプラズマでチタンシリサイド層をエッチン
グすることにより、チタンによりエッチング層の側壁保
護を行うことにより、高異方性エッチングを確保すると
ともに、三塩化ホウ素を添加することによりチタンシリ
サイドとシリコンオジュールのエッチレート差を最小化
させ、エッチング残さの発生を抑制することが記載され
ている。

【００１２】また、タングステン層を備えた配線層の高
性能化及び高信頼性度化ができる半導体集積回路装置の
製造方法として、特開平１１−８７２６３号公報には、
導電性の多結晶シリコン膜とタングステン層とからなる
積層構造の配線層を堆積する工程と、タングステン層の
上に、窒化シリコン膜（絶縁膜）から成るハードマスク
を形成する工程と、窒化シリコン膜の上のレジスト膜を
エッチング用マスクとしてエッチング技術を用いて、タ
ングステン層をパターン化して形成する工程と、レジス
ト膜を除去して窒化シリコン膜のハードマスクをエッチ
ング用マスクとして多結晶シリコン膜をパターン化して
配線層の多結晶シリコン膜を形成する工程を有すること
が記載されている。

【００１３】また、半導体装置の製造方法について、特
開平７−２０２１８９号公報には、シリコン基板上に高
融点金属を含む導電層としての多結晶シリコン膜、窒化
チタン膜、タングステン膜との積層膜を形成する工程
と、該タングステン膜上にレジストパターンを形成する
工程と、珪素を含む反応性ガスをプラズマ化してレジス
トパターンをマスクとして窒化チタン膜、タングステン
膜を異方性エッチングすると共に、窒化チタン膜、タン
グステン膜の側壁に珪素を主成分とする堆積物を形成す
る工程と、レジストパターンを除去した後、非酸化性雰
囲気中の加熱により、窒化チタン膜、タングステン膜の
側壁にシリサイド層を形成する工程とを備え、抵抗の上
昇しないゲート電極を形成することが記載されている。

【００１４】上述のゲート電極乃至は配線層２５をオー
ソライズした形成手順を、図３に示して説明する。

【００１５】図３（Ａ）には、不図示のシリコン基体上
にゲート酸化膜３を形成し、その上にゲート電極材料２
としてポリシリコン又はタングステン（Ｗ）ポリサイド
等を形成し、その上にハードマスク材料１としてＳｉＯ
₂、ＳｉＯＮ、ＳｉＮ、又は積層膜等を積層し、パター
ニングしたレジスト４を形成する。つぎに、図３（Ｂ）
に示すように、ＳｉＯ₂をエッチングしてゲート電極材
料２を露出し、残さ物としてフロロカーボン系デポジシ
ョン膜が表面に残り、さらに、レジスト４を残してエッ
チングを続行してゲートエッチングを行い、ゲート電極
材利用２が残さ物として残っている。

【００１６】

【発明が解決しようとする課題】しかしながら、ハード
マスクを除去してゲート電極を露出する際に、残るデポ
ジション膜を除去するために、どうしても残さ物が残っ
てしまい、完全に除去することはできず、さらには、ハ
ードマスクを除去する除去速度を高速化する必要があ
る。

【００１７】そこで、本発明は、ハードマスクの除去速
度を高速化し、その際の残さ物をきれいに除去すること
により、その後のソース／ドレインへのイオン注入の工
程の際に、必要な部分のみにソース／ゲートを形成する
ことを課題とする。

【００１８】

【課題を解決するための手段】本発明は、半導体トラン
ジスタのゲート電極を形成する半導体装置の製造方法に
おいて、半導体基体の上にゲート酸化膜、ゲート電極材
料、ハードマスク材料を順次積層し、さらにゲート電極
に相当するパターンとするレジスト膜を形成した後に、
ＳｉＯ₂，ＳｉＮ，ＳｉＯＮのいずれかの絶縁膜（ハー
ドマスク材料）の加工と、前記ハードマスク材料の加工
時に堆積するデポジション膜を除去するステップと、前
記ゲート電極材料の加工を連続して行ったことを特徴と
する。

【００１９】また、上記半導体装置の製造方法におい
て、前記ハードマスクの加工時に堆積するデポジション
膜を除去するステップとして、塩素（Ｃｌ₂）ガスを使
用し、エッチング装置のイオンエネルギー電圧Ｖｐｐを
３００Ｖ以上の条件にて除去したことを特徴とする。

【００２０】また、本発明は、半導体トランジスタのゲ
ート電極を形成する半導体装置の製造方法において、半
導体基体の上にゲート酸化膜、ゲート電極材料、ハード
マスク材料を順次積層し、さらにゲート電極に相当する
パターンとするレジスト膜を形成した後に、低圧高密度
プラズマ源を有するＩＣＰ（inductive-coupled-plasm
a）エッチング装置、２周波ＲＩＥ（reactive-ion-etch
ing）エッチング装置のいずれかで、ＳｉＯ₂，ＳｉＮ，
ＳｉＯＮのいずれかの絶縁膜（ハードマスク材料）の加
工ステップと、前記ハードマスク材料のエッチング時に
塩素（Ｃｌ₂）ガスを使用し、上記エッチング装置のイ
オンエネルギー電圧Ｖｐｐを３００Ｖ以上の条件にて堆
積するデポジション膜を除去するステップと、前記ゲー
ト電極材料の加工を同一エッチング装置によって連続し
て行い、その後イオン注入によってソース・ドレインを
形成したことを特徴とする。

【００２１】

【発明の実施の形態】本発明の実施形態について、図面
を参照しつつ詳細に説明する。

【００２２】［第１の実施形態］（１）構成の説明本発明の半導体ゲート電極加工方法を、図面を参照しな
がら説明する。

【００２３】図１において、不図示の半導体基板、例え
ばシリコン層或いは化合物半導体のＧａＡｓの基板上
に、ゲート酸化膜３を形成し、その上にゲート電極材料
２、例えば多結晶シリコン膜（Poly-Si）或いはタング
ステン（Ｗ）ポリサイド等を積層し、その上にハードマ
スク材料１、例えばＳｉＯ₂、ＳｉＯＮ、ＳｉＮ、又は
それらの積層膜を積層し、さらにゲート電極２に相当す
る領域パターンとするレジスト膜４を形成する。

【００２４】ここで、本半導体装置には、例えばＭＯＳ
ＦＥＴやＣＭＯＳ、ＡＳＩＣ，ＬＳＩなどが該当し、そ
の半導体装置を製造する際に、上述の層を順次形成した
後に、ゲート電極をパターン化したレジスト４によって
覆い、所定の領域にゲート電極を形成する。

【００２５】（２）動作の説明図１は、本発明の具体例を示す図であり、ハードマスク
材料１とゲート電極材料２をドライエッチング法を用い
て、同一チャンバー内で連続加工するフローが示されて
いる。

【００２６】まず、図１（Ａ）において、ゲート酸化膜
３にポリシリコン、タングステンポリサイド（ＷＳｉ／
ポリシリコン積層膜）等のゲート電極材料２をスパッタ
リング法、ＣＶＤ法を用いて形成し、ついで、その上に
ハードマスク材料１のＳｉＯ ₂（２酸化シリコン）、シ
リコン窒化膜（ＳｉＮ、Ｓｉ₃Ｎ₄）、シリコン酸窒化膜
（ＳｉＯＮ）、または、前記３種類の積層膜をＣＶＤ法
により形成する。そして、フォトリソグラフィ−法によ
り、レジスト４のパターニングを実施する。レジスト４
のパターニングは所望のゲート電極の領域パターンとす
る。

【００２７】次に、図１（Ａ）に示す状態で、ハードマ
スク材料１をレジスト４のパターン以外の領域をエッチ
ングガスにより、フロロカーボン系のガス、例えば、Ｃ
ＨＦ ₃ガスを用いて加工する。この場合、以下の工程で
は同一チャンバーによって加工を行う。このとき、ゲー
ト電極材料２の表面に、フロロカーボン系のデポジショ
ン膜５が形成される（図１（Ｂ））。

【００２８】このフロロカーボン系デポジション膜５
は、ゲート電極２の加工時に残さ発生の原因となるの
で、このデポジション膜５を除去するエッチングのステ
ップが必要となる。この時のエッチング条件として、塩
素（Ｃｌ₂）ガスを使用し、チャンバーのイオン注入用
のイオンエネルギー電圧を示すＶｐｐを３００Ｖ以上の
条件を用いる（図１（Ｃ））。この条件によって、フロ
ロカーボン系デポジション膜５の発生を防止することが
できる。

【００２９】そして、その後、ゲート電極２の加工を実
施する。ゲート電極２の加工のエッチングガスは、ゲー
ト電極材料２によって異なるが、ポリシリコンの場合、
例えば、Ｃｌ₂（塩素）／ＨＢｒ（臭化水素）の混合ガ
スを用い、Ｗポリサイドの場合、Ｃｌ₂／Ｏ₂（酸素）の
混合ガスを用いてエッチングを行う（図１（Ｄ））。

【００３０】ここで使用するエッチング装置は、低圧高
密度プラズマ源を有するＩＣＰ（inductive-coupled-pl
asma）エッチング装置、２周波ＲＩＥ（reactive-ion-e
tching）エッチング装置等、いかなるエッチング装置を
用いても構わない。

【００３１】図２には、一例として、ゲート電極材料２
にＷポリサイド、ハードマスク材料１にＳｉＮを用いた
サンプルを使った検討結果を示しており、ハードマスク
材料１の加工時に堆積したフロロカーボン系のデポジシ
ョン膜５のエッチングレートと、ゲート電極材料２のＷ
Ｓｉ（タングステンシリサイド）のエッチングレートの
Ｖｐｐ依存性を示している。用いたエッチングガスは、
ＨＢｒ，ＣＦ₄，Ｃｌ₂ガスの３種類である。

【００３２】この時、フロロカーボン系のデポジション
膜５のエッチングレートが、ＷＳｉのエッチングレート
よりも速い場合にのみ、ゲート電極加工時に残さ無く、
良好なエッチング加工が実現できる。

【００３３】ＨＢｒガス、ＣＦ₄ガスを用いた場合は、
何れのＶｐｐのエッチング条件においても、ＷＳｉのエ
ッチングレートがフロロカーボン系のデポジション膜の
エッチングレートよりも遅く、ゲート電極加工時に、残
さが発生してしまった。一方、Ｃｌ₂ガスを使用した場
合は、Ｖｐｐの電圧３００Ｖ以上の条件では、フロロカ
ーボン系のデポジション膜のエッチングレートが、ＷＳ
ｉのエッチングレートよりも速くなったので、ゲート電
極加工時に、残さ無く良好なエッチングが実現可能とな
った。また、ゲート電極材料２にポリシリコンを用いた
場合にも、ほぼ同様な結果が得られた。

【００３４】本発明は、ゲート電極を加工する工程にお
いて、ハードマスク材料の加工と、ハードマスク１の加
工時に堆積するデポジション膜を除去するステップと、
ゲート電極材料の加工を連続して行い、残さ無く良好な
エッチング形状を提供する。

【００３５】また、ゲート電極を加工する工程におい
て、フロロカーボン系のデポジション膜の残さの発生が
なく、次のゲート電極材料２をエッチングし、その後イ
オン注入によってソース・ドレインを形成する際にも、
円滑にムラなくＭＯＳＦＥＴを形成できるので、高速で
一定の閾値を有するＦＥＴを確保でき、製造上のばらつ
きを抑えた半導体装置を得ることができた。

【００３６】

【発明の効果】本発明によれば、半導体装置の加工方法
において、ハードマスクの加工時に堆積するデポジショ
ン膜を除去するステップとして、塩素（Ｃｌ₂）ガスを
使用し、Ｖｐｐ３００Ｖ以上の条件にて、フロロカーボ
ン系のデポジション膜のエッチングレートが、ゲート電
極材料のエッチングレートよりも速くしたことにより、
残さ発生無く、良好なゲートエッチング電極加工を実行
できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の加工方法を説明する構成
図である。

【図２】本発明に用いられるエッチングガスとエッチン
グレートとのグラフである。

【図３】従来の半導体装置の加工方法を説明する構成図
である。

【図４】従来の半導体装置の加工方法を説明する構成図
である。

【符号の説明】

１ハードマスク材料２ゲート電極材料３ゲート酸化膜４レジスト５フロロカーボン系のデポジション１１半導体基体１２ゲート絶縁層１３多結晶シリコン層１４高融点金属シリサイド層１５反射防止膜１６ハードマスク材層１７フォトレジスト層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 AA05 BB01 CC05 DD08 DD65 DD71 EE05 EE14 EE15 EE17 FF14 GG09 GG10 GG14 HH14 5F004 AA09 BA20 BB13 CA03 DA00 DA04 DA26 DB02 DB17 EA03 EA06 EA07 EB02 5F040 DC01 DC03 EC07 EC13 FA15 FA16 FA18 FC21

Claims

【特許請求の範囲】

【請求項１】半導体トランジスタのゲート電極を形成
する半導体装置の製造方法において、半導体基体の上にゲート酸化膜、ゲート電極材料、ハー
ドマスク材料を順次積層し、さらにゲート電極に相当す
るパターンとするレジスト膜を形成した後に、Ｓｉ
Ｏ₂，ＳｉＮ，ＳｉＯＮのいずれかの絶縁膜（ハードマ
スク材料）の加工と、前記ハードマスク材料の加工時に
堆積するデポジション膜を除去するステップと、前記ゲ
ート電極材料の加工を連続して行ったことを特徴とする
半導体装置の製造方法。
【請求項２】前記ハードマスクの加工時に堆積するデ
ポジション膜を除去するステップとして、塩素（Ｃ
ｌ₂）ガスを使用し、エッチング装置のイオンエネルギ
ー電圧Ｖｐｐを３００Ｖ以上の条件にて除去したことを
特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】前記半導体基体はシリコン基体であり、
前記ゲート酸化膜はＳｉＯ₂であり、前記ゲート電極材
料はポリシリコン或いはタングステンポリサイドであ
り、前記ハードマスク材料はＳｉＯ₂、ＳｉＯＮ、Ｓｉ
Ｎのいずれかであることを特徴とする請求項１又は２に
記載の半導体装置の製造方法。
【請求項４】前記半導体装置はＭＯＳＦＥＴであり、
デポジション膜を除去するステップでは、前記ゲート電
極材料のエッチングレートよりもハードマスク材料のエ
ッチングレートが高速であることにより、フロロカーボ
ン系のデポジション膜の発生を防止したことを特徴とす
る請求項１又は２、３に記載の半導体装置の製造方法。
【請求項５】前記レジスト膜を形成した後に、エッチ
ングによりゲート電極をエッチングするエッチング装置
は、低圧高密度プラズマ源を有するＩＣＰ（inductive-
coupled-plasma）エッチング装置、２周波ＲＩＥ（reac
tive-ion-etching）エッチング装置のいずれかであるこ
とを特徴とする請求項１又は２、３に記載の半導体装置
の製造方法。
【請求項６】半導体トランジスタのゲート電極を形成
する半導体装置の製造方法において、半導体基体の上にゲート酸化膜、ゲート電極材料、ハー
ドマスク材料を順次積層し、さらにゲート電極に相当す
るパターンとするレジスト膜を形成した後に、低圧高密
度プラズマ源を有するＩＣＰ（inductive-coupled-plas
ma）エッチング装置、２周波ＲＩＥ（reactive-ion-etc
hing）エッチング装置のいずれかで、ＳｉＯ₂，Ｓｉ
Ｎ，ＳｉＯＮのいずれかの絶縁膜（ハードマスク材料）
の加工ステップと、前記ハードマスク材料のエッチング
時に塩素（Ｃｌ₂）ガスを使用し、上記エッチング装置
のイオンエネルギー電圧Ｖｐｐを３００Ｖ以上の条件に
て堆積するデポジション膜を除去するステップと、前記
ゲート電極材料の加工を同一エッチング装置によって連
続して行い、その後イオン注入によってソース・ドレイ
ンを形成したことを特徴とする半導体装置の製造方法。