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JP2001216195A - 分数的二進寸法型キャッシュ - Google Patents

分数的二進寸法型キャッシュ

Info

Publication number
JP2001216195A
JP2001216195A JP2000397620A JP2000397620A JP2001216195A JP 2001216195 A JP2001216195 A JP 2001216195A JP 2000397620 A JP2000397620 A JP 2000397620A JP 2000397620 A JP2000397620 A JP 2000397620A JP 2001216195 A JP2001216195 A JP 2001216195A
Authority
JP
Japan
Prior art keywords
cache
tag
block address
binary
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000397620A
Other languages
English (en)
Inventor
Lance Leslie Flake
レズリー フレイク ランス
Richard Feldmann Timothy
リチャード フェルドマン ティモシー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
Original Assignee
ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ST MICROELECTRONICS Inc, STMicroelectronics lnc USA filed Critical ST MICROELECTRONICS Inc
Publication of JP2001216195A publication Critical patent/JP2001216195A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/251—Local memory within processor subsystem
    • G06F2212/2515—Local memory within processor subsystem being configurable for different purposes, e.g. as cache or non-cache memory

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】 キャッシュ使用と非キャッシュ使用との間で
二進寸法型メモリ空間を効率的に共用することを可能と
するキャッシュを形態特定し且つアクセスする技術を提
供する。 【解決手段】 複数個のブロックを有する格納装置を設
け、各ブロックをブロックアドレスで識別する。アクセ
ス要求がターゲットブロックアドレスを識別する。ター
ゲットブロックアドレスは上部部分と下部部分とを有し
ている。非二進割算は上部部分に関して実施され、商と
余りとを発生する。その余り部分は下部部分と結合され
てインデックスを作成する。そのインデックスはタグメ
モリ構造に適用されて該タグメモリ構造における１つ又
は１組のエントリを選択する。選択されたエントリの内
容が商部分と比較されて、そのターゲットブロックがキ
ャッシュにおいて表されているか否かを決定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、キャッシュ
メモリ及びキャッシュメモリの使用方法に関するもので
あって、更に詳細には、メモリ装置のフラクション即ち
分数を使用してキャッシュする方法及びシステムに関す
るものである。
【０００２】
【従来の技術】データ処理システムはデータプログラム
コードを格納するために多様なデータ格納（記録）機構
に依存している。各格納機構は関連するレイテンシィ即
ち待ち時間を有しており、それは格納装置へデータを書
込む場合及びそれからデータを読取る場合に発生する遅
延を意味している。格納機構は、例えば物理的にデータ
処理要素近くに位置しているスタチックランダムアクセ
スメモリ（ＳＲＡＭ）等の低い待ち時間の機構のものか
らＳＲＡＭよりも数桁大きな待ち時間を有している磁
気、光学的及び遠隔格納機構にわたるものが存在してい
る。大量格納装置は物理的に且つ論理的にデータプロセ
ッサ近くに位置している作業メモリよりも一層大きな待
ち時間を有する傾向がある。
【０００３】設計のコスト及び複雑さを著しく増加させ
ることなしに性能を向上させることが可能な技術に対す
る必要性が常に存在している。キャッシュはデータ格納
（記憶）システムの性能を改善するために使用される１
つの技術である。キャッシュ技術は磁気的及び光学的デ
ィスク格納装置のような大量格納装置に関連する待ち時
間を隠すものである。キャッシュ技術は、選択したプロ
グラム情報、そうでなければより高い待ち時間の格納装
置内に格納されるメモリアドレス又はデータを保持する
比較的低い待ち時間のメモリを提供する。キャッシュ技
術はキャッシュ機構内へコピーされるデータのどの部分
を選択するために格納されているデータ内にしばしば存
在する空間的及び時間的な参照の局所性の原理を利用し
ている。処理要素によって必要とされるデータのコピー
がキャッシュ内に存在する限り、データプロセッサは低
い待ち時間の装置と関連する遅延の影響を受けるのみで
あり、従って性能が著しく改善される。
【０００４】多くのデータ処理システム、例えば、埋込
型システムでは、システムの全てのメモリ条件に対して
単一の物理的メモリ装置を使用する。このことが行われ
る理由は、市販されているメモリ集積回路（ＩＣ）が全
ての機能を提供するために充分な使用可能なメモリ容量
を有しているからである。マルチチップを使用すること
は非効率的である。然しながら、単一のメモリ装置の断
片的な部分に対してこれらの全く別の機能を割り当てる
ことには問題がある。
【０００５】集積回路（ＩＣ）メモリは、性質上、二進
寸法型インクリメント（たとえば、２16＝６４Ｋｂｉ
ｔ、２24＝１６Ｍｂｉｔ）で格納容量を規定する。他の
部分を非キャッシュ動作のために予約しておきながらメ
モリＩＣの一部をキャッシュとして割り当てることには
特定の問題が存在している。１例として、ディスクドラ
イブ即ちディスク駆動装置はファームウエアテーブル及
びコンフィギュレーション（形態）情報を保持するため
にメモリを使用するが、これらは従来のメモリＩＣ容量
の一部のみを必要とするに過ぎない。残りのメモリ容量
はディスクアクセス時間を改善するためにより遅い磁気
的又は光学的格納装置からのデータをキャッシュするた
めに割り当てることが望ましい。従来技術においては、
ＩＣメモリ装置の一部のみをキャッシュに対して効率的
に割り当てることに困難性が存在していた。
【０００６】従来のシステムは１つ又はそれ以上のセグ
メントをキャッシュに割り当てるために「セグメント
化」したメモリアーキテクチャを使用している。各セグ
メントは循環型のものとして構成することが可能であ
る。適応型セグメント化技術はセグメントの数及び寸法
を動的に集積することを可能とする。これらの技術は単
一のメモリ装置を実効的にキャッシュ使用と非キャッシ
ュ使用との間で共用することを可能とする。然しなが
ら、セグメント化したアーキテクチャは複雑な制御論理
を実現することを必要とする。更に、セグメント化した
メモリは、しばしば、従来のタグメモリ制御型キャッシ
ュアーキテクチャよりも性能が劣ったものとなることが
ある。
【０００７】タグメモリ制御型キャッシュ技術は主に汎
用コンピュータシステム用に開発されたものであり、そ
の場合に、そのメモリ管理は複数個の集積回路チップを
使用して行われる。従来、データアドレスはタグ部分と
インデックス部分とに分割される。タグ部分はメモリア
ドレスの所定数の最大桁ビットを有しており且つインデ
ックス部分は所定数の最小桁ビットを有している。
【０００８】キャッシュライン即ちキャッシュブロック
（キャッシュの最も小さなアドレス可能な部分）がデー
タで充填されると、該ターゲットアドレスのインデック
ス部分は充填すべく使用可能な１個又はそれ以上の組の
キャッシュブロックを識別する。識別された組内の１つ
のキャッシュブロックが選択され且つそのデータは選択
されたキャッシュブロック内に書込まれ、一方そのタグ
部分は該キャッシュブロックと関連しているタグメモリ
内に書込まれる。データがメモリから必要とされると、
そのインデックス部分を使用してそのデータを包含する
可能性がある１つ又はそれ以上の組のキャッシュブロッ
クを識別する。識別された組に対するタグメモリがサー
チされて、一致するタグ値がその中に格納されているか
否かを決定する。一致が存在する場合には、データをキ
ャッシュから読み出すことが可能であり且つメインメモ
リアクセスが回避される。
【０００９】タグ部分とインデックス部分とにタグアド
レスを分割することは、実効的には、二進割算処理であ
るが、それを達成するために何等計算上の資源を必要と
するものではない。ターゲットアドレスの下部ビットか
ら作成されたインデックスは二進寸法型タグメモリ、従
って、二進寸法型キャッシュをカバーする。メモリシス
テムが単一のＩＣで実現されており分数が使用可能でな
い場合には、二進寸法型キャッシュは使用可能な格納装
置の半分の最大値へ制限される。典型的に、この制限は
資源を無駄にする。何故ならば、非キャッシュ使用は単
一のＩＣの使用可能なメモリ空間の半分より著しく少な
いものを必要とするに過ぎないからである。この制限は
従来のタグメモリ制御型データキャッシュが多くの態様
で実現されることを阻止していた。
【００１０】
【発明が解決しようとする課題】一般的に、キャッシュ
へアクセスするためのタグアドレスからタグ値及びイン
デックス値を発生することは計算的に効率的なものであ
るべきである。キャッシュは連続してアクセスされるの
で、アドレス情報を発生することに関連する何等かの待
ち時間は著しい累積的効果を発生する。そのために、タ
グ及びインデックスの発生は可及的に少ない数のクロッ
クサイクルを取るものとすべきである。
【００１１】本発明は、以上の点に鑑みなされたもので
あって、上述した如き従来技術の欠点を解消し、改良し
たタグ管理型キャッシュメモリ、データ格納システム、
キャッシュの使用方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は二進寸法型メモ
リ空間をキャッシュ使用と非キャッシュ使用との間で効
率的に共用させることを可能とするキャッシュシステム
及びキャッシュをコンフィギュア即ち形態特定し且つア
クセスする装置及び方法を提供している。複数個のブロ
ックを有している格納装置が提供され、各ブロックはブ
ロックアドレスで識別される。アクセス要求がターゲッ
トブロックアドレスを識別する。該ターゲットブロック
アドレスは上部部分と下部部分とを有している。非二進
割算は、上部部分に関して実施されて商と余りとを発生
する。好適には、該下部部分の寸法はターゲットアドレ
ス全体に対して適用される非二進割算処理の余りを変化
させることのない全てのビットを包含すべく選択されて
いる。該余り部分は該下部部分と結合されてインデック
スを形成する。該インデックスはタグメモリ構造に適用
されてタグメモリ構造におけるエントリ又は１組のエン
トリを選択する。選択されたエントリの内容の一部が商
部分と比較されて、該ターゲットブロックがキャッシュ
内において表されるものであるか否かを決定する。
【００１３】別の側面においては、本発明は非二進分数
寸法型キャッシュ部分と非二進分数寸法型非キャッシュ
部分とを具備している二進寸法型メモリ装置を提供して
いる。該キャッシュ部分は複数個のキャッシュエントリ
を有しており、その場合に各キャッシュエントリは外部
データ格納機構のブロックアドレスに格納されているデ
ータを表している。複数個のタグエントリを有している
タグメモリがキャッシュ部分と関連しており、従って各
キャッシュエントリはタグエントリと関連している。各
タグエントリはブロックアドレスの少なくとも一部の非
二進割算の余りから決定される値を包含している。
【００１４】更に別の側面においては、本発明は比較的
高い待ち時間のデータ格納機構と比較的低い待ち時間の
データ格納機構とを有しているデータ格納システムを提
供している。該比較的低い待ち時間の機構は、非二進分
数寸法型キャッシュ部分と非二進分数寸法型非キャッシ
ュ部分とを具備する二進寸法型メモリ装置を有してい
る。該キャッシュ部分は複数個のキャッシュエントリを
有しており、各キャッシュエントリは該比較的高い待ち
時間のデータ格納機構のブロックアドレスにおいて格納
されているデータを表している。複数個のタグエントリ
を有しているタグメモリはキャッシュ部分と関連してお
り、従って各キャッシュエントリはタグエントリと関連
している。各タグエントリはブロックアドレスの少なく
とも一部の非二進割算の余りから決定される値を有して
いる。
【００１５】
【発明の実施の形態】本発明を集積化したキャッシュを
具備するコントローラを具備するディスクドライブ格納
システムに関連して説明する。然しながら、本発明は、
キャッシュ技術から利点が得られる広範なデータ格納即
ち記憶システムにおいても有用なものである。本発明
は、キャッシュ使用と非キャッシュ使用との間での二進
寸法型メモリ装置におけるメモリ空間を共用することが
所望される場合に著しく有用なものである。本明細書に
おける特定のディスク駆動例においては、キャッシュの
使用はアクセスの待ち時間を減少させるためにディスク
ドライブ即ちディスク駆動装置からのデータのキャッシ
ュ動作を包含している。本発明は、メモリ装置の断片的
部分を使用する任意のキャッシュ構造に対して容易に拡
張される。
【００１６】図１に示したような「インテリジェント」
ディスクドライブシステムは、ディスク媒体（不図示）
とホストシステム（不図示）との間に転送されるデータ
をバッファするためにＲＡＭ１０３内において構成され
るバッファメモリ即ちキャッシュメモリを有している。
該バッファメモリは、ホストシステムと通信を行うデー
タバスとディスク媒体と通信を行う読取／書込チャンネ
ル回路１０７との間の全く異なるデータ速度を適合させ
且つ待ち時間を減少させる。該ディスクドライブはホス
トインターフェース１０５を介してホストと通信を行
う。例示的なホストインターフェースはスモールコンピ
ュータシステムインターフェース（ＳＣＳＩ）及びイン
テグレテッドデバイスエレクトロニクス（ＩＤＥ）イン
ターフェース等がある。
【００１７】動作について説明すると、読取コマンドは
ホストインターフェース１０５によって受取られる。該
読取コマンドは読取られるべきディスク媒体上の特定の
ブロックを参照するブロックアドレスを有している。読
取られるべきブロックアドレスは、本明細書において
は、「ターゲットブロックアドレス」と呼称される。制
御ＩＣ１０１は特別目的集積回路であって、典型的に、
応用特定集積回路（ＡＳＩＣ）又はプログラマブルゲー
トアレイ（ＰＧＡ）装置として供給される。制御ＩＣ１
０１はディスク媒体からデータを読取り且つディスク媒
体へデータを書込むためにホストインターフェース１０
５からのコマンドに応答する制御信号を発生すべく論理
を実行する。
【００１８】これらの動作は、読取／書込ヘッド１０９
をターゲットブロックと整合させ、回転媒体の回転速度
を制御し、且つその他の本発明の完全なる理解のために
は重要ではない同様の制御動作を包含している。ディス
ク媒体上の使用不可能なブロックを考慮するために、制
御ＩＣ１０１は使用不可能な即ち損傷された位置をトラ
ッキングし且つ要求を使用不可能な位置から使用可能な
位置へマッピングする。これらの制御機能はある量のメ
モリが制御ＩＣ１０１に対して使用可能であることを必
要とする。このメモリはコンフィギュレーション（形態
特定）情報、パラメータ情報、欠陥ブロックマップ等を
ロードするために使用することが可能である。これらの
タイプのメモリの使用は、メモリ１０３のキャッシュ特
徴の一部ではないメモリの例である。上述した如く、本
発明は上述したキャッシュ使用及び非キャッシュ使用の
間でのメモリ１０３の共用のための効率的なメカニズム
を可能なものとさせる。
【００１９】本発明によれば、制御ＩＣ１０１が、図２
により詳細に示したように、タグＲＡＭ及びタグ計算ユ
ニットを有している。本発明に基づくメカニズムはタグ
管理型キャッシュ構成を可能なものとさせ、その場合に
キャッシュエントリはＲＡＭ１０３内に格納される。タ
グＲＡＭ２０１は複数個のエントリを有しており、各エ
ントリは現在キャッシュされているブロックアドレスを
表す「タグ」を保持している。各キャッシュエントリに
対して１つのタグエントリが存在している。
【００２０】本発明は、各ブロックアドレスを単一キャ
ッシュエントリにおいてのみキャッシュすることが可能
であることを意味する直接マップ型キャッシュとして構
成されている。直接マップ型構成においては、キャッシ
ュエントリが第一ブロックアドレスによって使用されて
おり且つ第二ブロックアドレスをキャッシュせねばなら
ない場合には、第一キャッシュアドレスは第二キャッシ
ュアドレスに対して場所を与えるためにキャッシュから
追い出されねばならない。動作において、この追い出し
ルーチンを修正することが可能な多様なキャッシュ置換
アルゴリズムが存在している。本発明は、予測可能な複
雑性における増加と共に連想的キャッシュ構成へ拡張す
ることが可能である。連想的構成はある適用例において
性能を改善することが可能である。
【００２１】理解すべきことであるが、タグメモリ２０
１内に格納されるタグ値は従来のタグ値と異なってい
る。前述した如く、従来のタグ管理型キャッシュはタグ
値としてサブセットのブロックアドレス（例えば、上部
ビットの予め選択した数）を使用する。それと対照的
に、本発明はタグ計算論理２０２を使用してタグ値を計
算する。本発明によれば、タグ値は予め選択した数の上
部ビットから派生されるが、これらのビットとは異なっ
ている。
【００２２】図２の例においては、例えば２８ビットか
らなるブロックアドレスが使用される。特定の適用例の
必要性を満足するためにより多くの又はより少ない数の
ビットを使用することが可能である。特定の例において
は、ブロックアドレスは上部部分と下部部分とを有して
いるものとみなされる。上部部分及び下部部分の寸法は
全体的なブロックアドレスに適用される割算器２０５の
非二進割算演算期間中に値を変化させることのないビッ
トが下部部分内に包含されるように画定される。
【００２３】一方、上部部分と下部部分との間の区別は
無視することが可能であり且つ全体的なブロックアドレ
スを割算ユニット１０５を介して処理することが可能で
ある。割算演算と関連する待ち時間及び複雑性は、通
常、割算されるビットの数の関数であるので、本発明の
この特徴は、下部部分ビットが割算演算をバイパスし且
つ改善した性能を提供することを可能としている。
【００２４】特定の例として、メモリ１０３が２ＭＢ二
進寸法型メモリ装置を有しているシステムについて検討
する。非キャッシュ目的のために割り当てられている区
域は１２８ＫＢ（即ち、１／１６）であり、一方キャッ
シュ目的のために割り当てられている区域は１．８７５
ＭＢ（即ち、１５／１６）である。本発明によれば、タ
グ計算論理が機能してブロックアドレスを１５の倍数に
よって割算する。各々が５１２バイトのデータブロック
の場合、１．８７５ＭＢキャッシュは３８４０個（１５
の倍数）のエントリを保持することが可能である。従っ
て、直接マップ型キャッシュの場合には、タグインデッ
クスはブロックアドレスを３８４０で割算した後の１２
ビットの余りとして得られ、且つタグメモリ内に格納さ
れる値が商である。簡単で最適なものではない具体例は
２８ビットのブロックアドレス全部を非二進割算ユニッ
ト２０５へ供給し、それが３８４０による割算を実施し
て１７ビットの商と１２ビットの余りとを発生する。
【００２５】図２に示したより最適な実施例において
は、非二進割算ユニット２０５が、１５での割算演算を
実施した後に１７ビットの商と４ビットの余りとを発生
する項として２０ビット上部部分を受付ける。タグイン
デックスの残りの８ビットは直接的に下部部分ビットか
ら取られる。この実施例は３８４０による割算処理によ
って変化されるものではないビットであるという認識の
下に、８個の下部部分ビットを割算ユニット２０５を介
して処理することを回避している。
【００２６】タグＲＡＭ２０１はインデックスに対応す
る単一のエントリ（直接マップ型キャッシュの場合）又
は１組のエントリ（連想型キャッシュの場合）を識別す
るためにインデックス値を使用してインデックス動作さ
れる。タグエントリ内に格納されているタグ値が１７ビ
ットの商と比較されて比較ユニット２０７を使用してキ
ャッシュヒットを検知する。データがブロックアドレス
からキャッシュ位置内に格納される場合、タグ計算は類
似した態様で実施される。割算ユニット２０５はハード
ウエア又はソフトウエアで構成した任意の使用可能な割
算アルゴリズムを使用して実現することが可能である。
好適には、割算ユニット２０５は割算演算と関連する待
ち時間を最小とするような態様で構成される。ハードウ
エアでの構成の場合の１例はデジット反復アルゴリズム
の形態を実現するシーケンシャルな減算及びシフト論理
ユニットである。機能的反復、高基数割算、可変待ち時
間アルゴリズム等のその他の種類の割算アルゴリズムを
使用することも可能である。
【００２７】割算ユニット２０５は上述した実施例にお
ける数１５のような静的な予めプログラムした除数によ
って割算するように構成することが可能である。二進寸
法型メモリ装置の可変量を非キャッシュ使用に対して割
り当てるために幾つかの適用例においては、除数値を動
的に変化させることも可能である。例えば、除数を１５
から７へ変えることによって、非キャッシュ使用のため
に得られる分数は特定の例においては１／８即ち２５６
ＫＢへ増加する。このように、キャッシュ／メモリ装置
は製造期間中に、キャッシュ装置の始動時又はブートア
ップ時に、又は使用期間中に動的にコンフィギュア即ち
形態特定させることが可能である。
【００２８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明が構成されている例示的なデータ格納
環境を示した概略図。
【図２】 本発明に基づくタグ計算メカニズムを示した
概略図。
【符号の説明】
１０３ ＲＡＭ １０５ ホストインターフェース １０７ 読取／書込チャンネル回路 １０３ メモリ ２０１ ＲＡＭ ２０２ タグ計算論理 ２０５ 割算ユニット ２０７ 比較ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモシー リチャード フェルドマン アメリカ合衆国， コロラド 80027， ルイスビル， グラント アベニュー 1029

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュ使用及び非キャッシュ使用の
    間で二進寸法型メモリ空間を効率的に共用させることを
    可能とするキャッシュの使用方法において、 各ブロックがブロックアドレスで識別される複数個のブ
    ロックを具備している格納装置を用意し、 ターゲットブロックアドレスを識別するアクセス要求を
    受取り、 前記ターゲットブロックアドレスの少なくとも一部に関
    して予め選択した除数によって非二進割算を実施して商
    と余りとを発生し、 前記余りをタグインデックスとして使用し且つ前記商を
    タグ値として使用して前記キャッシュへアクセスする、
    上記各ステップを有していることを特徴とする方法。
  2. 【請求項２】 請求項１において、前記ターゲットブロ
    ックアドレスが上部部分と下部部分とを有しており、且
    つ前記非二進割算を実施するステップが、更に、 前記非二進割算から前記下部部分アドレスを排除し、 前記余りを前記下部部分ブロックアドレスビットと結合
    してタグインデックスを形成する、ことを特徴とする方
    法。
  3. 【請求項３】 請求項２において、前記下部部分の寸法
    が、前記非二進割算処理を変化させることのない全ての
    ビットを包含すべく選択されていることを特徴とする方
    法。
  4. 【請求項４】 請求項１において、更に、 前記インデックスをタグメモリ構造ヘ適用して前記タグ
    メモリ構造におけるエントリを選択し、 前記選択したものの内容と前記商部分とを比較して前記
    ターゲットブロックが前記キャッシュにおいて表されて
    いるか否かを決定する、ことを特徴とする方法。
  5. 【請求項５】 請求項１において、前記予め選択した除
    数が非二進値であることを特徴とする方法。
  6. 【請求項６】 各ブロックがブロックアドレスで識別さ
    れる複数個のブロックを具備している格納装置用のタグ
    管理型キャッシュメモリにおいて、 その中において特定されるブロックアドレスを持ってい
    るキャッシュアクセスを受取るインターフェース、 前記ブロックアドレスを受取り且つ前記ブロックアドレ
    スから非二進分数結果を発生するタグ計算論理、 前記タグ計算論理からの結果をタグ部分とインデックス
    部分とにセグメント化するセグメント化手段、を有して
    いることを特徴とするタグ管理型キャッシュメモリ。
  7. 【請求項７】 請求項６において、前記タグ計算論理
    が、前記ブロックアドレスの少なくとも一部へ結合され
    ている被除数入力と、その中に格納されている予め選択
    された除数と、商出力と、余り出力とを具備している非
    二進割算器を有していることを特徴とするタグ管理型キ
    ャッシュメモリ。
  8. 【請求項８】 請求項７において、前記ブロックアドレ
    スが選択した数の最大桁ビットを具備している上部部分
    と所定数の最小桁ビットを具備している下部部分とを有
    しており、前記上記部分のみが前記割算器に結合されて
    いることを特徴とするタグ管理型キャッシュメモリ。
  9. 【請求項９】 請求項７において、前記キャッシュが二
    進寸法型メモリ装置の分数部分において構成されてお
    り、前記分数部分が半分を超える非二進分数であること
    を特徴とするタグ管理型キャッシュメモリ。
  10. 【請求項１０】 二進寸法型メモリ装置において、 非二進分数寸法型キャッシュ部分、 非二進分数寸法型非キャッシュ部分、を有していること
    を特徴とするメモリ装置。
  11. 【請求項１１】 請求項１０において、前記キャッシュ
    部分内の複数個のキャッシュエントリを有しており、各
    キャッシュエントリが外部データ格納機構のブロックア
    ドレスに格納されているデータを表していることを特徴
    とするメモリ装置。
  12. 【請求項１２】 請求項１１において、複数個のタグエ
    ントリを具備しているタグメモリを有しており、各タグ
    エントリがキャッシュエントリと関連しており且つ各タ
    グエントリがブロックアドレスの少なくとも一部の非二
    進割算の余りから派生された値を有していることを特徴
    とするメモリ装置。
  13. 【請求項１３】 請求項１０において、前記キャッシュ
    部分が直接マッピング型であることを特徴とするメモリ
    装置。
  14. 【請求項１４】 データ格納システムにおいて、 比較的高い待ち時間のデータ格納機構、 非二進分数寸法型キャッシュ部分と非二進分数寸法型非
    キャッシュ部分とを具備している二進寸法型メモリ装置
    を有している比較的低い待ち時間のデータ格納機構、 前記比較的高い待ち時間のデータ格納機構と前記比較的
    低い待ち時間のデータ格納機構とに結合しており且つ前
    記キャッシュ部分のみを使用してデータをキャッシュす
    べく動作可能なキャッシュコントローラ、を有している
    ことを特徴とするデータ格納システム。
  15. 【請求項１５】 請求項１４において、前記キャッシュ
    部分が複数個のキャッシュエントリを有しており、各キ
    ャッシュエントリは前記比較的高い待ち時間のデータ格
    納機構のブロックアドレスに格納されているデータを表
    し、且つ本システムが、更に、複数個のタグエントリを
    具備しているタグメモリを有しており、各キャッシュエ
    ントリがタグエントリと関連しており且つ各タグエント
    リがブロックアドレスの少なくとも一部の非二進割算の
    余りから決定される値を有していることを特徴とするデ
    ータ格納システム。
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