JP2001297996A - 回路製造方法および装置、アニール制御方法および装置、情報記憶媒体 - Google Patents
回路製造方法および装置、アニール制御方法および装置、情報記憶媒体Info
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- 238000000137 annealing Methods 0.000 title claims abstract description 107
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 48
- 238000003860 storage Methods 0.000 title claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 157
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 157
- 239000010703 silicon Substances 0.000 claims abstract description 157
- 239000012535 impurity Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims description 154
- 230000007423 decrease Effects 0.000 claims description 24
- 229910052796 boron Inorganic materials 0.000 claims description 22
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 20
- 239000007787 solid Substances 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 14
- 238000001816 cooling Methods 0.000 claims description 13
- 230000003247 decreasing effect Effects 0.000 claims description 13
- 230000003213 activating effect Effects 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 239000007789 gas Substances 0.000 description 33
- 239000010408 film Substances 0.000 description 14
- 238000012545 processing Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 10
- 230000008859 change Effects 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
- H01L21/2686—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation using incoherent radiation
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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Abstract
(57)【要約】
【課題】 不純物がドープされたシリコンウェハをＲＴ
Ａ法でスパイクアニールするとき、シリコンウェハのス
トレスを緩和しながら不純物の無用な拡散も防止する。 【解決手段】 アニール到達温度まで昇温したシリコン
ウェハを最初は高速で最後は低速となる速度で降温す
る。降温速度が途中から低速なのでストレスが緩和さ
れ、降温速度が途中まで高速なので固溶度が低下した不
純物にシリコンウェハとの結合の切断に充分な熱エネル
ギが作用せず、不純物はシリコンウェハとの結合が切断
されないので無用に拡散しない。
Ａ法でスパイクアニールするとき、シリコンウェハのス
トレスを緩和しながら不純物の無用な拡散も防止する。 【解決手段】 アニール到達温度まで昇温したシリコン
ウェハを最初は高速で最後は低速となる速度で降温す
る。降温速度が途中から低速なのでストレスが緩和さ
れ、降温速度が途中まで高速なので固溶度が低下した不
純物にシリコンウェハとの結合の切断に充分な熱エネル
ギが作用せず、不純物はシリコンウェハとの結合が切断
されないので無用に拡散しない。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン基板にイ
オン注入された不純物をアニール処理により活性化する
回路製造方法および装置、回路製造装置の動作を制御す
るアニール制御方法および装置、回路製造装置の動作を
制御するコンピュータに各種の処理動作を実行させるた
めのプログラムがソフトウェアとして格納されている情
報記憶媒体、に関する。
オン注入された不純物をアニール処理により活性化する
回路製造方法および装置、回路製造装置の動作を制御す
るアニール制御方法および装置、回路製造装置の動作を
制御するコンピュータに各種の処理動作を実行させるた
めのプログラムがソフトウェアとして格納されている情
報記憶媒体、に関する。
【０００２】
【従来の技術】近年、ロジック回路などに利用されてい
るＭＯＳトランジスタでは、通常のソース／ドレイン領
域の内側にライトドープのＬＤＤ(Lightly Doped Drain
-Source)領域を追加することにより、ホットキャリアの
発生を抑制するとともにブレークダウン電圧の低下も防
止していた。
るＭＯＳトランジスタでは、通常のソース／ドレイン領
域の内側にライトドープのＬＤＤ(Lightly Doped Drain
-Source)領域を追加することにより、ホットキャリアの
発生を抑制するとともにブレークダウン電圧の低下も防
止していた。
【０００３】しかし、現在のＭＯＳトランジスタでは電
源電圧も低下しているので上述のような目的の重要性は
低下しており、ＬＤＤ領域の不純物の濃度を上昇させて
低抵抗化することが実施されている。これはエクステン
ション領域と呼称されており、通常のソース／ドレイン
領域よりは低濃度であるが従来のＬＤＤ領域よりは高濃
度に形成される。
源電圧も低下しているので上述のような目的の重要性は
低下しており、ＬＤＤ領域の不純物の濃度を上昇させて
低抵抗化することが実施されている。これはエクステン
ション領域と呼称されており、通常のソース／ドレイン
領域よりは低濃度であるが従来のＬＤＤ領域よりは高濃
度に形成される。
【０００４】このような構造のＭＯＳトランジスタ１０
の一従来例を図６を参照して以下に説明する。まず、こ
こで一従来例として例示するｐチャネルのＭＯＳトラン
ジスタ１０では、シリコン基板１１のｎ型領域の表面に
所定パターンのゲート絶縁膜１２とｐ型のゲート電極１
３とが順番に積層されており、これらゲート絶縁膜１２
とゲート電極１３との両側にサイドウォール１４が形成
されている。
の一従来例を図６を参照して以下に説明する。まず、こ
こで一従来例として例示するｐチャネルのＭＯＳトラン
ジスタ１０では、シリコン基板１１のｎ型領域の表面に
所定パターンのゲート絶縁膜１２とｐ型のゲート電極１
３とが順番に積層されており、これらゲート絶縁膜１２
とゲート電極１３との両側にサイドウォール１４が形成
されている。
【０００５】これらのサイドウォール１４より外側のシ
リコン基板１１の表層には、ｐ型の一対のソース／ドレ
イン領域１５が形成されており、これらソース／ドレイ
ン領域１５より内側のシリコン基板１１の表層には、ｐ
型の一対のエクステンション領域１６が一つのチャネル
領域１７を介して形成されている。
リコン基板１１の表層には、ｐ型の一対のソース／ドレ
イン領域１５が形成されており、これらソース／ドレイ
ン領域１５より内側のシリコン基板１１の表層には、ｐ
型の一対のエクステンション領域１６が一つのチャネル
領域１７を介して形成されている。
【０００６】上述のような構造のＭＯＳトランジスタ１
０は、ソース／ドレイン領域１５より内側にエクステン
ション領域１６が位置するので、従来のＬＤＤ構造と同
様に、ホットキャリアの発生を抑制するとともにブレー
クダウン電圧の低下も防止することができ、それでいて
従来のＬＤＤ構造より低抵抗である。
０は、ソース／ドレイン領域１５より内側にエクステン
ション領域１６が位置するので、従来のＬＤＤ構造と同
様に、ホットキャリアの発生を抑制するとともにブレー
クダウン電圧の低下も防止することができ、それでいて
従来のＬＤＤ構造より低抵抗である。
【０００７】なお、上述したＭＯＳトランジスタ１０で
は、例えば、ゲート絶縁膜１２はシリコン基板１１の熱
酸化膜で形成されており、ｐチャネルとして機能するた
めにソース／ドレイン領域１５やエクステンション領域
１６やゲート電極１３にはボロンなどのｐ型の不純物が
注入されている。
は、例えば、ゲート絶縁膜１２はシリコン基板１１の熱
酸化膜で形成されており、ｐチャネルとして機能するた
めにソース／ドレイン領域１５やエクステンション領域
１６やゲート電極１３にはボロンなどのｐ型の不純物が
注入されている。
【０００８】ここで、このようなＭＯＳトランジスタ１
０を製造するトランジスタ製造方法を以下に簡単に説明
する。まず、シリコン基板１１の表面を熱処理して全域
に熱酸化膜を形成し、この熱酸化膜の表面にゲート電極
１３を所定パターンで形成する。
０を製造するトランジスタ製造方法を以下に簡単に説明
する。まず、シリコン基板１１の表面を熱処理して全域
に熱酸化膜を形成し、この熱酸化膜の表面にゲート電極
１３を所定パターンで形成する。
【０００９】このゲート電極１３をマスクとした熱酸化
膜のドライエッチングにより、ゲート電極１３でマスク
されていないシリコン基板１１の表面から熱酸化膜を除
去し、図７(ａ)に示すように、ゲート電極１３の下方に
残存する熱酸化膜によりゲート絶縁膜１２を形成する。
膜のドライエッチングにより、ゲート電極１３でマスク
されていないシリコン基板１１の表面から熱酸化膜を除
去し、図７(ａ)に示すように、ゲート電極１３の下方に
残存する熱酸化膜によりゲート絶縁膜１２を形成する。
【００１０】つぎに、同図(ｂ)に示すように、ゲート電
極１３をマスクとしてシリコン基板１１の表層のエクス
テンション領域１６の位置にｐ型の不純物をライトドー
プし、同図(ｃ)に示すように、この不純物がイオン注入
されたシリコン基板１１の表面でゲート絶縁膜１２とゲ
ート電極１３との両側にサイドウォール１４を形成す
る。
極１３をマスクとしてシリコン基板１１の表層のエクス
テンション領域１６の位置にｐ型の不純物をライトドー
プし、同図(ｃ)に示すように、この不純物がイオン注入
されたシリコン基板１１の表面でゲート絶縁膜１２とゲ
ート電極１３との両側にサイドウォール１４を形成す
る。
【００１１】つぎに、同図(ｄ)に示すように、これらの
サイドウォール１４をマスクとしてシリコン基板１１の
表層のソース／ドレイン領域１５の位置にｐ型の不純物
をディープドープし、このようにシリコン基板１１にイ
オン注入された不純物をアニール処理で活性化すること
でソース／ドレイン領域１５やエクステンション領域１
６が形成され、図６に示すように、ｐチャネルのＭＯＳ
トランジスタ１０が完成される。
サイドウォール１４をマスクとしてシリコン基板１１の
表層のソース／ドレイン領域１５の位置にｐ型の不純物
をディープドープし、このようにシリコン基板１１にイ
オン注入された不純物をアニール処理で活性化すること
でソース／ドレイン領域１５やエクステンション領域１
６が形成され、図６に示すように、ｐチャネルのＭＯＳ
トランジスタ１０が完成される。
【００１２】上述のようにソース／ドレイン領域１５や
エクステンション領域１６を形成するためのシリコン基
板１１のアニール処理としては、現在ではＲＴＡ(Rapid
Thermal Anneal)法が一般に採用されている。図８に示
すように、このＲＴＡ法では、窒素やアルゴンの雰囲気
中に配置したシリコン基板１１を、約1000(℃)のアニー
ル到達温度まで装置の最高速度で昇温してから常温まで
最高速度で降温する。
エクステンション領域１６を形成するためのシリコン基
板１１のアニール処理としては、現在ではＲＴＡ(Rapid
Thermal Anneal)法が一般に採用されている。図８に示
すように、このＲＴＡ法では、窒素やアルゴンの雰囲気
中に配置したシリコン基板１１を、約1000(℃)のアニー
ル到達温度まで装置の最高速度で昇温してから常温まで
最高速度で降温する。
【００１３】このようにＲＴＡ法では昇温と降温とを最
高速度で実行し、スパイクアニールとして昇温から降温
に直接に移行するので、不純物の無用な拡散を防止する
ことができ、シリコン基板１１との接合の深度が浅く濃
度が適正なエクステンション領域１６を形成することが
できる。
高速度で実行し、スパイクアニールとして昇温から降温
に直接に移行するので、不純物の無用な拡散を防止する
ことができ、シリコン基板１１との接合の深度が浅く濃
度が適正なエクステンション領域１６を形成することが
できる。
【００１４】なお、前述のような構造のＭＯＳトランジ
スタ１０の製造方法としては、図９に示すように、最初
にサイドウォール１４をマスクとしてシリコン基板１１
のソース／ドレイン領域１５の位置にｐ型の不純物をデ
ィープドープしてアニール処理し、サイドウォール１４
を除去してからゲート電極１３をマスクとしてシリコン
基板１１のエクステンション領域１６の位置にｐ型の不
純物をライトドープし、サイドウォール１４を再度形成
してからアニール処理を再度実行する手法もある。
スタ１０の製造方法としては、図９に示すように、最初
にサイドウォール１４をマスクとしてシリコン基板１１
のソース／ドレイン領域１５の位置にｐ型の不純物をデ
ィープドープしてアニール処理し、サイドウォール１４
を除去してからゲート電極１３をマスクとしてシリコン
基板１１のエクステンション領域１６の位置にｐ型の不
純物をライトドープし、サイドウォール１４を再度形成
してからアニール処理を再度実行する手法もある。
【００１５】この場合、ソース／ドレイン領域１５を活
性化する第一回目のアニール処理はＲＴＡ法でなく通常
の長時間のアニール処理とされるので、イオン注入によ
る欠陥が良好に回復する。それでいて、エクステンショ
ン領域１６を活性化する第二回目のアニール処理はＲＴ
Ａ法とされるので、やはりエクステンション領域１６の
接合を浅く低抵抗とすることができる。
性化する第一回目のアニール処理はＲＴＡ法でなく通常
の長時間のアニール処理とされるので、イオン注入によ
る欠陥が良好に回復する。それでいて、エクステンショ
ン領域１６を活性化する第二回目のアニール処理はＲＴ
Ａ法とされるので、やはりエクステンション領域１６の
接合を浅く低抵抗とすることができる。
【００１６】
【発明が解決しようとする課題】上述のようにシリコン
基板１１にエクステンション領域１６の不純物を活性化
する場合、そのシリコン基板１１をＲＴＡ法でアニール
処理すればエクステンション領域１６の接合を浅く低抵
抗とすることができる。しかし、前述のように昇温と降
温とを最高速度で実行するアニール処理では、シリコン
基板１１等の各部に作用するストレスが過大であり、各
部に破損や剥離などの不良が発生することがある。
基板１１にエクステンション領域１６の不純物を活性化
する場合、そのシリコン基板１１をＲＴＡ法でアニール
処理すればエクステンション領域１６の接合を浅く低抵
抗とすることができる。しかし、前述のように昇温と降
温とを最高速度で実行するアニール処理では、シリコン
基板１１等の各部に作用するストレスが過大であり、各
部に破損や剥離などの不良が発生することがある。
【００１７】このような課題を解決するためには、図１
０に示すように、降温を低速とすることが可能である。
しかし、図５(ａ)に示すように、アニール到達温度まで
昇温されたシリコン基板１１の温度が低下するとイオン
注入されている不純物の固溶度も低下するが、同図(ｂ)
に示すように、降温が低速であるとシリコン基板１１と
不純物とに充分な熱エネルギが作用することになる。
０に示すように、降温を低速とすることが可能である。
しかし、図５(ａ)に示すように、アニール到達温度まで
昇温されたシリコン基板１１の温度が低下するとイオン
注入されている不純物の固溶度も低下するが、同図(ｂ)
に示すように、降温が低速であるとシリコン基板１１と
不純物とに充分な熱エネルギが作用することになる。
【００１８】このため、降温が低速であると固溶度が低
下した不純物にシリコン基板１１との結合の切断に充分
な熱エネルギが作用することになり、不純物とシリコン
基板１１との結合が切断されることになる。この場合、
エクステンション領域１６の不純物が無用に拡散するの
で、そのシリコン基板１１との接合の深度が深くなり抵
抗も増加することになる。
下した不純物にシリコン基板１１との結合の切断に充分
な熱エネルギが作用することになり、不純物とシリコン
基板１１との結合が切断されることになる。この場合、
エクステンション領域１６の不純物が無用に拡散するの
で、そのシリコン基板１１との接合の深度が深くなり抵
抗も増加することになる。
【００１９】例えば、前述のようにｐチャネルのＭＯＳ
トランジスタ１０のｐ型のエクステンション領域１６を
形成する場合、現在ではイオン注入の加速電圧が“0.5
(ｋＶ)”程度まで低減されており、エクステンション領
域１６の深度も“40(nm)”程度まで浅くなっている。こ
のように接合の深度が極度に浅いエクステンション領域
１６では、上述のように降温が低速であると接合の深度
の変化が顕著に発生することになる。
トランジスタ１０のｐ型のエクステンション領域１６を
形成する場合、現在ではイオン注入の加速電圧が“0.5
(ｋＶ)”程度まで低減されており、エクステンション領
域１６の深度も“40(nm)”程度まで浅くなっている。こ
のように接合の深度が極度に浅いエクステンション領域
１６では、上述のように降温が低速であると接合の深度
の変化が顕著に発生することになる。
【００２０】なお、上述のような課題はエクステンショ
ン領域１６がｎ型となるｎチャネルのＭＯＳトランジス
タ(図示せず)でも同様に発生し、アニール処理されるシ
リコン基板１１の表面にシリコン酸化膜などのカバー膜
(図示せず)が存在する場合も存在しない場合も同様に発
生する。
ン領域１６がｎ型となるｎチャネルのＭＯＳトランジス
タ(図示せず)でも同様に発生し、アニール処理されるシ
リコン基板１１の表面にシリコン酸化膜などのカバー膜
(図示せず)が存在する場合も存在しない場合も同様に発
生する。
【００２１】本発明は上述のような課題に鑑みてなされ
たものであり、シリコン基板等の降温によるストレスを
緩和しながらも、ソース／ドレイン領域とシリコン基板
との接合を浅く低抵抗にすることができる回路製造方法
および装置、このように回路製造装置の動作を制御する
アニール制御方法および装置、このように回路製造装置
の動作を制御するコンピュータのためのプログラムがソ
フトウェアとして格納されている情報記憶媒体、の少な
くとも一つを提供することを目的とする。
たものであり、シリコン基板等の降温によるストレスを
緩和しながらも、ソース／ドレイン領域とシリコン基板
との接合を浅く低抵抗にすることができる回路製造方法
および装置、このように回路製造装置の動作を制御する
アニール制御方法および装置、このように回路製造装置
の動作を制御するコンピュータのためのプログラムがソ
フトウェアとして格納されている情報記憶媒体、の少な
くとも一つを提供することを目的とする。
【００２２】
【課題を解決するための手段】請求項１，２，６，７，
１２〜１４に記載の発明では、不純物がドープされたシ
リコン基板を所定のアニール到達温度まで昇温し、この
アニール到達温度まで昇温されたシリコン基板を最初は
高速で最後は低速となる可変の速度で降温する。従っ
て、シリコン基板の降温の速度が途中から低速となるの
でストレスが緩和され、シリコン基板の降温の速度が途
中まで高速なので固溶度が低下した不純物にシリコン基
板との結合の切断に充分な熱エネルギが作用しない。こ
のため、不純物とシリコン基板との結合が切断されず、
シリコン基板にドープされている不純物が無用に拡散し
ない。
１２〜１４に記載の発明では、不純物がドープされたシ
リコン基板を所定のアニール到達温度まで昇温し、この
アニール到達温度まで昇温されたシリコン基板を最初は
高速で最後は低速となる可変の速度で降温する。従っ
て、シリコン基板の降温の速度が途中から低速となるの
でストレスが緩和され、シリコン基板の降温の速度が途
中まで高速なので固溶度が低下した不純物にシリコン基
板との結合の切断に充分な熱エネルギが作用しない。こ
のため、不純物とシリコン基板との結合が切断されず、
シリコン基板にドープされている不純物が無用に拡散し
ない。
【００２３】請求項３，８に記載の発明では、温度低下
により固溶度の低下した不純物にシリコン基板との結合
を切断する熱エネルギが作用しない速度で、シリコン基
板がアニール到達温度から降温される。従って、アニー
ル到達温度まで昇温されたシリコン基板の温度が低下し
てドープされている不純物の固溶度が低下しても、不純
物にシリコン基板との結合の切断に充分な熱エネルギが
作用せず、不純物とシリコン基板との結合が切断されな
い。
により固溶度の低下した不純物にシリコン基板との結合
を切断する熱エネルギが作用しない速度で、シリコン基
板がアニール到達温度から降温される。従って、アニー
ル到達温度まで昇温されたシリコン基板の温度が低下し
てドープされている不純物の固溶度が低下しても、不純
物にシリコン基板との結合の切断に充分な熱エネルギが
作用せず、不純物とシリコン基板との結合が切断されな
い。
【００２４】請求項４，９に記載の発明では、ドープさ
れた不純物がボロンのシリコン基板を約1000(℃)のアニ
ール到達温度まで昇温させてから、降温速度を約900
(℃)で高速から低速に切り換える。従って、約1000(℃)
のアニール到達温度まで昇温されたシリコン基板の温度
が低下してドープされているボロンの固溶度が低下して
も、ボロンにシリコン基板との結合の切断に充分な熱エ
ネルギが作用せず、ボロンとシリコン基板との結合が切
断されない。
れた不純物がボロンのシリコン基板を約1000(℃)のアニ
ール到達温度まで昇温させてから、降温速度を約900
(℃)で高速から低速に切り換える。従って、約1000(℃)
のアニール到達温度まで昇温されたシリコン基板の温度
が低下してドープされているボロンの固溶度が低下して
も、ボロンにシリコン基板との結合の切断に充分な熱エ
ネルギが作用せず、ボロンとシリコン基板との結合が切
断されない。
【００２５】請求項５，１０に記載の発明では、シリコ
ン基板を最初は50(℃／sec)以上の高速で降温させて途
中から25(℃／sec)以下の低速で降温させる。従って、
シリコン基板の降温の速度が途中から充分に低速となる
のでストレスが緩和され、シリコン基板の降温の速度が
途中まで充分に高速となるので、シリコン基板にドープ
されているボロンが無用に拡散しない。
ン基板を最初は50(℃／sec)以上の高速で降温させて途
中から25(℃／sec)以下の低速で降温させる。従って、
シリコン基板の降温の速度が途中から充分に低速となる
のでストレスが緩和され、シリコン基板の降温の速度が
途中まで充分に高速となるので、シリコン基板にドープ
されているボロンが無用に拡散しない。
【００２６】請求項１１に記載の発明では、ウェハ降温
手段が最初は最高速度でシリコン基板を降温させる。従
って、シリコン基板の降温の速度が途中まで充分に高速
となるので、シリコン基板にドープされているボロンが
確実に無用に拡散しない。
手段が最初は最高速度でシリコン基板を降温させる。従
って、シリコン基板の降温の速度が途中まで充分に高速
となるので、シリコン基板にドープされているボロンが
確実に無用に拡散しない。
【００２７】なお、本発明で云う各種手段は、その機能
を実現するように形成されていれば良く、例えば、所定
の機能を発生する専用のハードウェア、所定の機能がプ
ログラムにより付与されたコンピュータ、プログラムに
よりコンピュータの内部に実現された所定の機能、これ
らの組み合わせ、等を許容する。
を実現するように形成されていれば良く、例えば、所定
の機能を発生する専用のハードウェア、所定の機能がプ
ログラムにより付与されたコンピュータ、プログラムに
よりコンピュータの内部に実現された所定の機能、これ
らの組み合わせ、等を許容する。
【００２８】また、請求項１１に記載の発明で云う降温
の最高速度とは、ウェハ降温手段に可能な降温の最高速
度を意味しており、例えば、ウェハ降温手段がアニール
ガスを供給するガス供給装置の場合、そのアニールガス
の供給速度を最高とすることを許容する。
の最高速度とは、ウェハ降温手段に可能な降温の最高速
度を意味しており、例えば、ウェハ降温手段がアニール
ガスを供給するガス供給装置の場合、そのアニールガス
の供給速度を最高とすることを許容する。
【００２９】また、本発明で云う情報記憶媒体とは、コ
ンピュータに各種処理を実行させるためのプログラムが
ソフトウェアとして事前に格納されたハードウェアであ
れば良く、例えば、コンピュータを一部とする装置に固
定されているＲＯＭ(Read Only Memory)やＨＤＤ(Hard
Disc Drive)、コンピュータを一部とする装置に着脱自
在に装填されるＣＤ(Compact Disc)−ＲＯＭやＦＤ(Flo
ppy Disc)、等を許容する。
ンピュータに各種処理を実行させるためのプログラムが
ソフトウェアとして事前に格納されたハードウェアであ
れば良く、例えば、コンピュータを一部とする装置に固
定されているＲＯＭ(Read Only Memory)やＨＤＤ(Hard
Disc Drive)、コンピュータを一部とする装置に着脱自
在に装填されるＣＤ(Compact Disc)−ＲＯＭやＦＤ(Flo
ppy Disc)、等を許容する。
【００３０】また、本発明で云うコンピュータとは、ソ
フトウェアからなるプログラムを読み取って対応する処
理動作を実行できる装置であれば良く、例えば、ＣＰＵ
(Central Processing Unit)を主体として、これにＲＯ
ＭやＲＡＭ(Random Access Memory)やＩ／Ｆ(Interfac
e)等の各種デバイスが必要により接続された装置などを
許容する。なお、本発明でソフトウェアに対応した各種
動作をコンピュータに実行させることは、各種デバイス
をコンピュータに動作制御させることなども許容する。
フトウェアからなるプログラムを読み取って対応する処
理動作を実行できる装置であれば良く、例えば、ＣＰＵ
(Central Processing Unit)を主体として、これにＲＯ
ＭやＲＡＭ(Random Access Memory)やＩ／Ｆ(Interfac
e)等の各種デバイスが必要により接続された装置などを
許容する。なお、本発明でソフトウェアに対応した各種
動作をコンピュータに実行させることは、各種デバイス
をコンピュータに動作制御させることなども許容する。
【００３１】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図５を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称を使用して詳細な説明は省略する。本実施の形態の回
路製造装置２０は、その主体であるアニール装置本体２
１とアニール制御手段でもあるアニール制御装置２２と
を具備しており、これらが接続コネクタ２３により相互
に接続されている。
し図５を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称を使用して詳細な説明は省略する。本実施の形態の回
路製造装置２０は、その主体であるアニール装置本体２
１とアニール制御手段でもあるアニール制御装置２２と
を具備しており、これらが接続コネクタ２３により相互
に接続されている。
【００３２】アニール装置本体２１は、ウェハ保持手段
である保持テーブル２０１を具備しており、この保持テ
ーブル２０１は、断熱気密手段である処理チャンバ２０
２の内部に配置されている。保持テーブル２０１は、シ
リコン基板１１を交換自在に保持し、処理チャンバ２０
２は、保持テーブル２０１により保持されたシリコン基
板１１を外部から気密するとともに断熱する。
である保持テーブル２０１を具備しており、この保持テ
ーブル２０１は、断熱気密手段である処理チャンバ２０
２の内部に配置されている。保持テーブル２０１は、シ
リコン基板１１を交換自在に保持し、処理チャンバ２０
２は、保持テーブル２０１により保持されたシリコン基
板１１を外部から気密するとともに断熱する。
【００３３】このシリコン基板１１も、ｐチャネルのＭ
ＯＳトランジスタ１０のｐ型のエクステンション領域１
６となる不純物としてボロンがイオン注入されており、
このボロンは“0.5(ｋＶ)”の加速電圧で“40(nm)”の
深度までイオン注入されている。
ＯＳトランジスタ１０のｐ型のエクステンション領域１
６となる不純物としてボロンがイオン注入されており、
このボロンは“0.5(ｋＶ)”の加速電圧で“40(nm)”の
深度までイオン注入されている。
【００３４】処理チャンバ２０２は、上方および下方に
ウェハ昇温手段に相当する一対のランプユニット２０３
が個々に配置されており、ウェハ降温手段に相当するガ
スユニット２０４が配管されている。ランプユニット２
０３は、保持テーブル２０１により保持されたシリコン
基板１１を照明により昇温し、ガスユニット２０４は、
保持テーブル２０１により保持されたシリコン基板１１
の位置に窒素やアルゴンからなるアニールガスを供給す
る。
ウェハ昇温手段に相当する一対のランプユニット２０３
が個々に配置されており、ウェハ降温手段に相当するガ
スユニット２０４が配管されている。ランプユニット２
０３は、保持テーブル２０１により保持されたシリコン
基板１１を照明により昇温し、ガスユニット２０４は、
保持テーブル２０１により保持されたシリコン基板１１
の位置に窒素やアルゴンからなるアニールガスを供給す
る。
【００３５】アニール制御装置２２は、いわゆるコンピ
ュータシステムからなり、図３に示すように、コンピュ
ータの主体となるハードウェアとしてＣＰＵ１０１を具
備している。このＣＰＵ１０１には、バスライン１０２
により、ＲＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、
ＦＤ１０６が交換自在に装填されるＦＤＤ(FD Drive)１
０７、ＣＤ−ＲＯＭ１０８が交換自在に装填されるＣＤ
ドライブ１０９、キーボード１１０、マウス１１１、デ
ィスプレイ１１２、通信Ｉ／Ｆ１１３、等のハードウェ
アが接続されており、この通信Ｉ／Ｆ１１３には、接続
コネクタ２３が接続されており、この接続コネクタ２３
にアニール装置本体２１のランプユニット２０３とガス
ユニット２０４とが接続されている。
ュータシステムからなり、図３に示すように、コンピュ
ータの主体となるハードウェアとしてＣＰＵ１０１を具
備している。このＣＰＵ１０１には、バスライン１０２
により、ＲＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、
ＦＤ１０６が交換自在に装填されるＦＤＤ(FD Drive)１
０７、ＣＤ−ＲＯＭ１０８が交換自在に装填されるＣＤ
ドライブ１０９、キーボード１１０、マウス１１１、デ
ィスプレイ１１２、通信Ｉ／Ｆ１１３、等のハードウェ
アが接続されており、この通信Ｉ／Ｆ１１３には、接続
コネクタ２３が接続されており、この接続コネクタ２３
にアニール装置本体２１のランプユニット２０３とガス
ユニット２０４とが接続されている。
【００３６】本実施の形態の回路製造装置２０では、Ｒ
ＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、交換自在な
ＦＤ１０６、交換自在なＣＤ−ＲＯＭ１０８、等のハー
ドウェアが情報記憶媒体に相当し、これらの少なくとも
一個にアニール制御装置２２の各種動作に必要な制御プ
ログラムや各種データがソフトウェアとしてデータ記憶
されている。
ＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、交換自在な
ＦＤ１０６、交換自在なＣＤ−ＲＯＭ１０８、等のハー
ドウェアが情報記憶媒体に相当し、これらの少なくとも
一個にアニール制御装置２２の各種動作に必要な制御プ
ログラムや各種データがソフトウェアとしてデータ記憶
されている。
【００３７】例えば、ＣＰＵ１０１に各種の処理動作を
実行させる制御プログラムは、ＦＤ１０６やＣＤ−ＲＯ
Ｍ１０８に事前に格納されている。このようなソフトウ
ェアはＨＤＤ１０５に事前にインストールされており、
アニール制御装置２２の起動時にＲＡＭ１０４に複写さ
れてＣＰＵ１０１に読み取られる。
実行させる制御プログラムは、ＦＤ１０６やＣＤ−ＲＯ
Ｍ１０８に事前に格納されている。このようなソフトウ
ェアはＨＤＤ１０５に事前にインストールされており、
アニール制御装置２２の起動時にＲＡＭ１０４に複写さ
れてＣＰＵ１０１に読み取られる。
【００３８】このようにＣＰＵ１０１が適正なプログラ
ムを読み取って対応する各種の処理動作を実行すること
により、本実施の形態のアニール制御装置２２は、アニ
ール装置本体２１のランプユニット２０３とガスユニッ
ト２０４との動作を統合制御する。
ムを読み取って対応する各種の処理動作を実行すること
により、本実施の形態のアニール制御装置２２は、アニ
ール装置本体２１のランプユニット２０３とガスユニッ
ト２０４との動作を統合制御する。
【００３９】つまり、本実施の形態のアニール制御装置
２２は、シリコン基板１１を所定のアニール到達温度ま
で昇温させるときは、ガスユニット２０４にアニールガ
スを低速に供給させながらランプユニット２０３を点灯
させ、シリコン基板１１をアニール到達温度から常温ま
で降温させるときは、ランプユニット２０３を消灯させ
てガスユニット２０４にアニールガスを高速に供給させ
る。
２２は、シリコン基板１１を所定のアニール到達温度ま
で昇温させるときは、ガスユニット２０４にアニールガ
スを低速に供給させながらランプユニット２０３を点灯
させ、シリコン基板１１をアニール到達温度から常温ま
で降温させるときは、ランプユニット２０３を消灯させ
てガスユニット２０４にアニールガスを高速に供給させ
る。
【００４０】ただし、このようにガスユニット２０４の
ガス供給によりシリコン基板１１を降温させるとき、ア
ニール制御装置２２は、温度低下により固溶度の低下し
た不純物にシリコン基板１１との結合を切断する熱エネ
ルギが作用しないように降温の速度を可変する。
ガス供給によりシリコン基板１１を降温させるとき、ア
ニール制御装置２２は、温度低下により固溶度の低下し
た不純物にシリコン基板１１との結合を切断する熱エネ
ルギが作用しないように降温の速度を可変する。
【００４１】より具体的には、シリコン基板１１にイオ
ン注入された不純物がボロンの場合、アニール制御装置
２２は、昇温時にはガスユニット２０４にアニールガス
を所定の低速で供給させながらランプユニット２０３を
点灯させ、シリコン基板１１を1000(℃)のアニール到達
温度まで昇温させる。
ン注入された不純物がボロンの場合、アニール制御装置
２２は、昇温時にはガスユニット２０４にアニールガス
を所定の低速で供給させながらランプユニット２０３を
点灯させ、シリコン基板１１を1000(℃)のアニール到達
温度まで昇温させる。
【００４２】このようにシリコン基板１１が1000(℃)の
アニール到達温度まで昇温されると、アニール制御装置
２２は直後に降温動作に移行し、ランプユニット２０３
を消灯させるとともにガスユニット２０４のガス供給を
最高速度とし、これで降温を50(℃／sec)以上の高速と
してシリコン基板１１を900(℃)まで降温させ、シリコ
ン基板１１の温度が900(℃)となるとガスユニット２０
４によるガス供給を加減するなどして降温を25(℃／se
c)以下の低速とする。
アニール到達温度まで昇温されると、アニール制御装置
２２は直後に降温動作に移行し、ランプユニット２０３
を消灯させるとともにガスユニット２０４のガス供給を
最高速度とし、これで降温を50(℃／sec)以上の高速と
してシリコン基板１１を900(℃)まで降温させ、シリコ
ン基板１１の温度が900(℃)となるとガスユニット２０
４によるガス供給を加減するなどして降温を25(℃／se
c)以下の低速とする。
【００４３】上述のようなアニール制御装置２２の制御
機能は、必要により各種のハードウェアを利用して実現
されるが、その主体はＲＡＭ１０４等の情報記憶媒体に
格納されたソフトウェアに対応して、コンピュータのハ
ードウェアであるＣＰＵ１０１が機能することにより実
現されている。
機能は、必要により各種のハードウェアを利用して実現
されるが、その主体はＲＡＭ１０４等の情報記憶媒体に
格納されたソフトウェアに対応して、コンピュータのハ
ードウェアであるＣＰＵ１０１が機能することにより実
現されている。
【００４４】このようなソフトウェアは、例えば、シリ
コン基板１１をランプユニット２０３に所定のアニール
到達温度まで最高速度で昇温させてから、ガスユニット
２０４に最初は高速で最後は低速となる可変の速度で降
温させること、等の処理動作をＣＰＵ１０１等に実行さ
せるための制御プログラムとしてＲＡＭ１０４等の情報
記憶媒体に格納されている。
コン基板１１をランプユニット２０３に所定のアニール
到達温度まで最高速度で昇温させてから、ガスユニット
２０４に最初は高速で最後は低速となる可変の速度で降
温させること、等の処理動作をＣＰＵ１０１等に実行さ
せるための制御プログラムとしてＲＡＭ１０４等の情報
記憶媒体に格納されている。
【００４５】上述のような構成において、本実施の形態
の回路製造装置２０も、シリコン基板１１にイオン注入
されている不純物を活性化するためにアニール処理を実
行する。その場合、図２に示すように、不純物がイオン
注入されたシリコン基板１１を処理チャンバ２０２の内
部の保持テーブル２０１に保持させ、アニール制御装置
２２によりアニール装置本体２１のランプユニット２０
３とガスユニット２０４とを動作制御する。
の回路製造装置２０も、シリコン基板１１にイオン注入
されている不純物を活性化するためにアニール処理を実
行する。その場合、図２に示すように、不純物がイオン
注入されたシリコン基板１１を処理チャンバ２０２の内
部の保持テーブル２０１に保持させ、アニール制御装置
２２によりアニール装置本体２１のランプユニット２０
３とガスユニット２０４とを動作制御する。
【００４６】すると、図１および図４に示すように、ア
ニール制御装置２２はランプユニット２０３によりシリ
コン基板１１を所定のアニール到達温度まで最高速度で
昇温させ(ステップＳ１)、シリコン基板１１がアニール
到達温度となると即座に降温が開始される(ステップＳ
２)。
ニール制御装置２２はランプユニット２０３によりシリ
コン基板１１を所定のアニール到達温度まで最高速度で
昇温させ(ステップＳ１)、シリコン基板１１がアニール
到達温度となると即座に降温が開始される(ステップＳ
２)。
【００４７】このため、シリコン基板１１はＲＴＡ法で
スパイクアニールとしてアニール処理されることにな
る。例えば、イオン注入された不純物がボロンの場合、
シリコン基板１１はランプユニット２０３により1000
(℃)のアニール到達温度まで昇温され、その直後にガス
ユニット２０４により降温される。
スパイクアニールとしてアニール処理されることにな
る。例えば、イオン注入された不純物がボロンの場合、
シリコン基板１１はランプユニット２０３により1000
(℃)のアニール到達温度まで昇温され、その直後にガス
ユニット２０４により降温される。
【００４８】ただし、本実施の形態の回路製造装置２０
による回路製造方法では、最初はガスユニット２０４に
よるガス供給が全開とされて50(℃／sec)以上の高速で
シリコン基板１１が降温されるが(ステップＳ３)、この
シリコン基板１１の温度が900(℃)となると(ステップＳ
４)、ガスユニット２０４によるガス供給が加減されて
降温が25(℃／sec)以下の低速とされる(ステップＳ
５)。
による回路製造方法では、最初はガスユニット２０４に
よるガス供給が全開とされて50(℃／sec)以上の高速で
シリコン基板１１が降温されるが(ステップＳ３)、この
シリコン基板１１の温度が900(℃)となると(ステップＳ
４)、ガスユニット２０４によるガス供給が加減されて
降温が25(℃／sec)以下の低速とされる(ステップＳ
５)。
【００４９】本実施の形態の回路製造装置２０による回
路製造方法では、上述のようにシリコン基板１１の降温
の速度が途中から低速となるので、そのストレスが緩和
されて各部の破損や剥離などを防止することができる。
それでいて、シリコン基板１１の降温の速度が途中まで
高速なので、固溶度が低下した不純物にシリコン基板１
１との結合の切断に充分な熱エネルギが作用しない。
路製造方法では、上述のようにシリコン基板１１の降温
の速度が途中から低速となるので、そのストレスが緩和
されて各部の破損や剥離などを防止することができる。
それでいて、シリコン基板１１の降温の速度が途中まで
高速なので、固溶度が低下した不純物にシリコン基板１
１との結合の切断に充分な熱エネルギが作用しない。
【００５０】このため、不純物とシリコン基板１１との
結合が切断されることはなく、シリコン基板１１にイオ
ン注入されている不純物が無用に拡散しないので、不純
物のシリコン基板１１との接合を浅く維持して抵抗の増
加も防止することができる。
結合が切断されることはなく、シリコン基板１１にイオ
ン注入されている不純物が無用に拡散しないので、不純
物のシリコン基板１１との接合を浅く維持して抵抗の増
加も防止することができる。
【００５１】ここで、本実施の形態の回路製造装置２０
による回路製造方法の降温のメカニズムを以下に簡単に
説明する。図５(ａ)に示すように、アニール到達温度ま
で昇温されたシリコン基板１１の温度が低下するとイオ
ン注入されている不純物の固溶度も低下するので、不純
物とシリコン基板１１との結合が切断されやすくなる。
による回路製造方法の降温のメカニズムを以下に簡単に
説明する。図５(ａ)に示すように、アニール到達温度ま
で昇温されたシリコン基板１１の温度が低下するとイオ
ン注入されている不純物の固溶度も低下するので、不純
物とシリコン基板１１との結合が切断されやすくなる。
【００５２】しかし、不純物とシリコン基板１１との結
合を切断するためには充分な熱エネルギが必要であり、
同図(ｂ)に示すように、この熱エネルギは必然的にシリ
コン基板１１が高温であるほど大きくなる。つまり、不
純物とシリコン基板１１との結合は、固溶度の観点では
低温ほど切断されやすく、熱エネルギの観点では高温ほ
ど切断されやすい。
合を切断するためには充分な熱エネルギが必要であり、
同図(ｂ)に示すように、この熱エネルギは必然的にシリ
コン基板１１が高温であるほど大きくなる。つまり、不
純物とシリコン基板１１との結合は、固溶度の観点では
低温ほど切断されやすく、熱エネルギの観点では高温ほ
ど切断されやすい。
【００５３】本発明者が実際に調査したところ、前述の
ようにシリコン基板１１に“0.5(ｋＶ)”の加速電圧で
“40(nm)”の深度までボロンをイオン注入した場合、そ
のシリコン基板１１とボロンとの結合を切断する所用時
間は、900(℃)では約0.5(min)、800(℃)では約5.0(mi
n)、700(℃)では約60(min)、であった。
ようにシリコン基板１１に“0.5(ｋＶ)”の加速電圧で
“40(nm)”の深度までボロンをイオン注入した場合、そ
のシリコン基板１１とボロンとの結合を切断する所用時
間は、900(℃)では約0.5(min)、800(℃)では約5.0(mi
n)、700(℃)では約60(min)、であった。
【００５４】従って、シリコン基板１１の温度を1000
(℃)から900(℃)まで降温する時間が0.5(min)以上であ
ると、シリコン基板１１とボロンとの結合は切断される
ことになり、同様に800(℃)まで降温させる時間が5.0(m
in)以上や、700(℃)まで降温させる時間が60(min)以上
でも、シリコン基板１１とボロンとの結合は切断される
ことになる。
(℃)から900(℃)まで降温する時間が0.5(min)以上であ
ると、シリコン基板１１とボロンとの結合は切断される
ことになり、同様に800(℃)まで降温させる時間が5.0(m
in)以上や、700(℃)まで降温させる時間が60(min)以上
でも、シリコン基板１１とボロンとの結合は切断される
ことになる。
【００５５】換言すると、シリコン基板１１の温度を10
00(℃)から900(℃)まで降温する時間が0.5(min)より充
分に短時間ならば、シリコン基板１１とボロンとの結合
の切断を防止することができ、同様に800／700(℃)まで
降温させる時間も5.0／60(min)より充分に短時間なら良
いことになる。
00(℃)から900(℃)まで降温する時間が0.5(min)より充
分に短時間ならば、シリコン基板１１とボロンとの結合
の切断を防止することができ、同様に800／700(℃)まで
降温させる時間も5.0／60(min)より充分に短時間なら良
いことになる。
【００５６】そして、この温度と時間との関係に着目し
た場合、温度が低下するほど許容される時間は急激に増
大しているので、アニール到達温度まで昇温したシリコ
ン基板１１の降温は、高温では高速が必要とされるが低
温では低速で良いことになる。
た場合、温度が低下するほど許容される時間は急激に増
大しているので、アニール到達温度まで昇温したシリコ
ン基板１１の降温は、高温では高速が必要とされるが低
温では低速で良いことになる。
【００５７】そこで、この降温速度の変化割合を、温度
低下により固溶度の低下した不純物にシリコン基板１１
との結合を切断する熱エネルギが作用しない範囲で可能
な限り降温を低速とすれば、シリコン基板１１にイオン
注入されている不純物が無用に拡散せず、シリコン基板
１１等のストレスを最小限にできる。ただし、1000(℃)
もの高温から常温までシリコン基板１１を降温すると
き、その速度を温度に対応して無段階に的確に変化させ
ることは実際には困難である。
低下により固溶度の低下した不純物にシリコン基板１１
との結合を切断する熱エネルギが作用しない範囲で可能
な限り降温を低速とすれば、シリコン基板１１にイオン
注入されている不純物が無用に拡散せず、シリコン基板
１１等のストレスを最小限にできる。ただし、1000(℃)
もの高温から常温までシリコン基板１１を降温すると
き、その速度を温度に対応して無段階に的確に変化させ
ることは実際には困難である。
【００５８】そこで、本実施の形態の回路製造装置２０
による回路製造方法では、不純物がボロンの場合、最初
はガスユニット２０４によるガス供給を全開として降温
を50(℃／sec)以上の最高速度とし、シリコン基板１１
の温度が900(℃)まで降温されると降温を25(℃／sec)以
下の低速とする。これで簡単な操作により降温速度の変
化割合を疑似的に適正な状態とすることができるので、
不純物のシリコン基板１１との接合を浅く低抵抗としな
がら、シリコン基板１１等のストレスを削減することが
できる。
による回路製造方法では、不純物がボロンの場合、最初
はガスユニット２０４によるガス供給を全開として降温
を50(℃／sec)以上の最高速度とし、シリコン基板１１
の温度が900(℃)まで降温されると降温を25(℃／sec)以
下の低速とする。これで簡単な操作により降温速度の変
化割合を疑似的に適正な状態とすることができるので、
不純物のシリコン基板１１との接合を浅く低抵抗としな
がら、シリコン基板１１等のストレスを削減することが
できる。
【００５９】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではシリコン基板１１の温度
が1000(℃)から900(℃)まで低下したことを検知して降
温速度を切り換えることを想定したが、この降温速度の
切り換えを時間に基づいて制御することも可能である。
また、降温速度を低速に変更するとき、ガスユニット２
０４によるアニールガスの供給速度を加減することを例
示したが、これをランプユニット２０３の微弱な点灯と
することも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではシリコン基板１１の温度
が1000(℃)から900(℃)まで低下したことを検知して降
温速度を切り換えることを想定したが、この降温速度の
切り換えを時間に基づいて制御することも可能である。
また、降温速度を低速に変更するとき、ガスユニット２
０４によるアニールガスの供給速度を加減することを例
示したが、これをランプユニット２０３の微弱な点灯と
することも可能である。
【００６０】さらに、上記形態ではシリコン基板１１を
昇温するときも降温するときも同一のアニールガスを供
給することを例示したが、昇温時と降温時でアニールガ
スを切り換えることも可能である。例えば、シリコン基
板１１を昇温するときには、アルゴンなどのシリコン基
板１１と反応しない第一のアニールガスを供給すれば、
昇温されるシリコン基板１１に窒化などの無用な反応が
発生することを防止できる。
昇温するときも降温するときも同一のアニールガスを供
給することを例示したが、昇温時と降温時でアニールガ
スを切り換えることも可能である。例えば、シリコン基
板１１を昇温するときには、アルゴンなどのシリコン基
板１１と反応しない第一のアニールガスを供給すれば、
昇温されるシリコン基板１１に窒化などの無用な反応が
発生することを防止できる。
【００６１】一方、シリコン基板１１を降温するときに
は、窒素などの熱伝導率の高い第二のアニールガスを供
給すれば、シリコン基板１１を迅速に降温することがで
きるので、さらに良好にエクステンション領域１６の不
純物の無用な拡散を防止することができる。
は、窒素などの熱伝導率の高い第二のアニールガスを供
給すれば、シリコン基板１１を迅速に降温することがで
きるので、さらに良好にエクステンション領域１６の不
純物の無用な拡散を防止することができる。
【００６２】また、上記形態ではアニール処理によりｐ
チャネルのＭＯＳトランジスタ１０のｐ型の領域１５，
１６を活性化することを例示したが、本発明のアニール
処理は、ｎチャネルのＭＯＳトランジスタのｎ型領域を
活性化することや、ＣＭＯＳ(Complementary MOS)トラ
ンジスタのｐ型領域とｎ型領域とを同時に活性化するこ
とも可能であり、不純物がイオン注入されたシリコン基
板であれば各種の回路に利用可能である。
チャネルのＭＯＳトランジスタ１０のｐ型の領域１５，
１６を活性化することを例示したが、本発明のアニール
処理は、ｎチャネルのＭＯＳトランジスタのｎ型領域を
活性化することや、ＣＭＯＳ(Complementary MOS)トラ
ンジスタのｐ型領域とｎ型領域とを同時に活性化するこ
とも可能であり、不純物がイオン注入されたシリコン基
板であれば各種の回路に利用可能である。
【００６３】さらに、上記形態でもアニール処理するシ
リコン基板１１の表面にシリコン酸化膜などのカバー膜
(図示せず)が存在しない場合を想定したが、これが存在
しても良く、アニール処理の雰囲気中に酸素が存在して
も良い。
リコン基板１１の表面にシリコン酸化膜などのカバー膜
(図示せず)が存在しない場合を想定したが、これが存在
しても良く、アニール処理の雰囲気中に酸素が存在して
も良い。
【００６４】また、上記形態ではＲＡＭ１０４等にソフ
トウェアとして格納されている制御プログラムに従って
ＣＰＵ１０１が動作することにより、アニール制御装置
２２の各種機能として各種手段が論理的に実現されるこ
とを例示した。しかし、このような各種手段の各々を固
有のハードウェアとして形成することも可能であり、一
部をソフトウェアとしてＲＡＭ１０４等に格納するとと
もに一部をハードウェアとして形成することも可能であ
る。
トウェアとして格納されている制御プログラムに従って
ＣＰＵ１０１が動作することにより、アニール制御装置
２２の各種機能として各種手段が論理的に実現されるこ
とを例示した。しかし、このような各種手段の各々を固
有のハードウェアとして形成することも可能であり、一
部をソフトウェアとしてＲＡＭ１０４等に格納するとと
もに一部をハードウェアとして形成することも可能であ
る。
【００６５】また、上記形態ではＣＤ−ＲＯＭ１０８等
からＨＤＤ１０５に事前にインストールされているソフ
トウェアがアニール制御装置２２の起動時にＲＡＭ１０
４に複写され、このようにＲＡＭ１０４に格納されたソ
フトウェアをＣＰＵ１０１が読み取ることを想定した
が、このようなソフトウェアをＨＤＤ１０５に格納した
ままＣＰＵ１０１に利用させることや、ＲＯＭ１０３に
事前に固定的に格納しておくことも可能である。
からＨＤＤ１０５に事前にインストールされているソフ
トウェアがアニール制御装置２２の起動時にＲＡＭ１０
４に複写され、このようにＲＡＭ１０４に格納されたソ
フトウェアをＣＰＵ１０１が読み取ることを想定した
が、このようなソフトウェアをＨＤＤ１０５に格納した
ままＣＰＵ１０１に利用させることや、ＲＯＭ１０３に
事前に固定的に格納しておくことも可能である。
【００６６】さらに、単体で取り扱える情報記憶媒体で
あるＦＤ１０６やＣＤ−ＲＯＭ１０８にソフトウェアを
格納しておき、このＦＤ１０６等からＨＤＤ１０５やＲ
ＡＭ１０４にソフトウェアをインストールすることも可
能であるが、このようなインストールを実行することな
くＦＤ１０６等からＣＰＵ１０１がソフトウェアを直接
に読み取って処理動作を実行することも可能である。
あるＦＤ１０６やＣＤ−ＲＯＭ１０８にソフトウェアを
格納しておき、このＦＤ１０６等からＨＤＤ１０５やＲ
ＡＭ１０４にソフトウェアをインストールすることも可
能であるが、このようなインストールを実行することな
くＦＤ１０６等からＣＰＵ１０１がソフトウェアを直接
に読み取って処理動作を実行することも可能である。
【００６７】つまり、本発明のアニール制御装置２２の
各種手段をソフトウェアにより実現する場合、そのソフ
トウェアはＣＰＵ１０１が読み取って対応する動作を実
行できる状態に有れば良い。また、上述のような各種手
段を実現する制御プログラムを、複数のソフトウェアの
組み合わせで形成することも可能であり、その場合、単
体の製品となる情報記憶媒体には、本発明のアニール制
御装置２２を実現するための必要最小限のソフトウェア
のみを格納しておけば良い。
各種手段をソフトウェアにより実現する場合、そのソフ
トウェアはＣＰＵ１０１が読み取って対応する動作を実
行できる状態に有れば良い。また、上述のような各種手
段を実現する制御プログラムを、複数のソフトウェアの
組み合わせで形成することも可能であり、その場合、単
体の製品となる情報記憶媒体には、本発明のアニール制
御装置２２を実現するための必要最小限のソフトウェア
のみを格納しておけば良い。
【００６８】例えば、既存のオペレーティングシステム
が実装されているアニール制御装置２２に、ＣＤ−ＲＯ
Ｍ１０８等の情報記憶媒体によりアプリケーションソフ
トを提供するような場合、本発明のアニール制御装置２
２の各種手段を実現するソフトウェアは、アプリケーシ
ョンソフトとオペレーティングシステムとの組み合わせ
で実現されるので、オペレーティングシステムに依存す
る部分のソフトウェアは情報記憶媒体のアプリケーショ
ンソフトから省略することができる。
が実装されているアニール制御装置２２に、ＣＤ−ＲＯ
Ｍ１０８等の情報記憶媒体によりアプリケーションソフ
トを提供するような場合、本発明のアニール制御装置２
２の各種手段を実現するソフトウェアは、アプリケーシ
ョンソフトとオペレーティングシステムとの組み合わせ
で実現されるので、オペレーティングシステムに依存す
る部分のソフトウェアは情報記憶媒体のアプリケーショ
ンソフトから省略することができる。
【００６９】また、このように情報記憶媒体に記述した
ソフトウェアをＣＰＵ１０１に供給する手法は、その情
報記憶媒体をアニール制御装置２２に直接に装填するこ
とに限定されない。例えば、上述のようなソフトウェア
をホストコンピュータの情報記憶媒体に格納しておき、
このホストコンピュータを通信ネットワークで端末コン
ピュータに接続し、ホストコンピュータから端末コンピ
ュータにデータ通信でソフトウェアを供給することも可
能である。
ソフトウェアをＣＰＵ１０１に供給する手法は、その情
報記憶媒体をアニール制御装置２２に直接に装填するこ
とに限定されない。例えば、上述のようなソフトウェア
をホストコンピュータの情報記憶媒体に格納しておき、
このホストコンピュータを通信ネットワークで端末コン
ピュータに接続し、ホストコンピュータから端末コンピ
ュータにデータ通信でソフトウェアを供給することも可
能である。
【００７０】上述のような場合、端末コンピュータが自
身の情報記憶媒体にソフトウェアをダウンロードした状
態でスタンドアロンの処理動作を実行することも可能で
あるが、ソフトウェアをダウンロードすることなくホス
トコンピュータとのリアルタイムのデータ通信により処
理動作を実行することも可能である。この場合、ホスト
コンピュータと端末コンピュータとを通信ネットワーク
で接続したシステム全体が、本発明のアニール制御装置
２２に相当することになる。
身の情報記憶媒体にソフトウェアをダウンロードした状
態でスタンドアロンの処理動作を実行することも可能で
あるが、ソフトウェアをダウンロードすることなくホス
トコンピュータとのリアルタイムのデータ通信により処
理動作を実行することも可能である。この場合、ホスト
コンピュータと端末コンピュータとを通信ネットワーク
で接続したシステム全体が、本発明のアニール制御装置
２２に相当することになる。
【００７１】
【発明の効果】請求項１，２，６，７，１２〜１４に記
載の発明では、不純物がドープされたシリコン基板を所
定のアニール到達温度まで昇温し、このアニール到達温
度まで昇温されたシリコン基板を最初は高速で最後は低
速となる可変の速度で降温することにより、シリコン基
板の降温の速度が途中から低速となるので、シリコン基
板や層膜などの各部のストレスを緩和して破損や剥離な
どを防止することができ、シリコン基板の降温の速度が
途中まで高速なので、シリコン基板にドープされている
不純物の無用な拡散を防止することができ、不純物のシ
リコン基板との接合を浅く維持して抵抗の増加も防止す
ることができる。
載の発明では、不純物がドープされたシリコン基板を所
定のアニール到達温度まで昇温し、このアニール到達温
度まで昇温されたシリコン基板を最初は高速で最後は低
速となる可変の速度で降温することにより、シリコン基
板の降温の速度が途中から低速となるので、シリコン基
板や層膜などの各部のストレスを緩和して破損や剥離な
どを防止することができ、シリコン基板の降温の速度が
途中まで高速なので、シリコン基板にドープされている
不純物の無用な拡散を防止することができ、不純物のシ
リコン基板との接合を浅く維持して抵抗の増加も防止す
ることができる。
【００７２】請求項３，８に記載の発明では、温度低下
により固溶度の低下した不純物にシリコン基板との結合
を切断する熱エネルギが作用しない速度で、シリコン基
板がアニール到達温度から降温されることにより、不純
物とシリコン基板との結合が切断されないので、シリコ
ン基板にドープされている不純物の無用な拡散を防止す
ることができる。
により固溶度の低下した不純物にシリコン基板との結合
を切断する熱エネルギが作用しない速度で、シリコン基
板がアニール到達温度から降温されることにより、不純
物とシリコン基板との結合が切断されないので、シリコ
ン基板にドープされている不純物の無用な拡散を防止す
ることができる。
【００７３】請求項４，９に記載の発明では、ドープさ
れた不純物がボロンのシリコン基板を約1000(℃)のアニ
ール到達温度まで昇温させてから、降温速度を約900
(℃)で高速から低速に切り換えることにより、簡単な操
作でシリコン基板などのストレスを緩和しながらボロン
の無用な拡散を防止することができる。
れた不純物がボロンのシリコン基板を約1000(℃)のアニ
ール到達温度まで昇温させてから、降温速度を約900
(℃)で高速から低速に切り換えることにより、簡単な操
作でシリコン基板などのストレスを緩和しながらボロン
の無用な拡散を防止することができる。
【００７４】請求項５，１０に記載の発明では、シリコ
ン基板を最初は50(℃／sec)以上の高速で降温させて途
中から25(℃／sec)以下の低速で降温させることによ
り、シリコン基板の降温の速度が途中から充分に低速と
なるので、シリコン基板や層膜などの各部のストレスを
良好に緩和することができ、シリコン基板の降温の速度
が途中まで充分に高速なので、ボロンの無用な拡散も良
好に防止することができる。
ン基板を最初は50(℃／sec)以上の高速で降温させて途
中から25(℃／sec)以下の低速で降温させることによ
り、シリコン基板の降温の速度が途中から充分に低速と
なるので、シリコン基板や層膜などの各部のストレスを
良好に緩和することができ、シリコン基板の降温の速度
が途中まで充分に高速なので、ボロンの無用な拡散も良
好に防止することができる。
【００７５】請求項１１に記載の発明では、ウェハ降温
手段が最初は最高速度でシリコン基板を降温させること
により、シリコン基板の降温の速度が途中まで充分に高
速となるので、シリコン基板にドープされているボロン
の無用な拡散を確実に防止することができる。
手段が最初は最高速度でシリコン基板を降温させること
により、シリコン基板の降温の速度が途中まで充分に高
速となるので、シリコン基板にドープされているボロン
の無用な拡散を確実に防止することができる。
【図１】本発明の実施の一形態の回路製造方法による温
度変化を示す特性図である。
度変化を示す特性図である。
【図２】回路製造装置の全体構造を示す模式的な縦断正
面図である。
面図である。
【図３】アニール制御装置を示すブロック図である。
【図４】回路製造装置による回路製造方法を示すフロー
チャートである。
チャートである。
【図５】(ａ)は不純物の固溶度と温度との関係を示す特
性図であり、(ｂ)はシリコン基板と不純物との結合を切
断するエネルギと温度との関係を示す特性図である。
性図であり、(ｂ)はシリコン基板と不純物との結合を切
断するエネルギと温度との関係を示す特性図である。
【図６】ＭＯＳトランジスタの内部構造を示す模式的な
縦断正面図である。
縦断正面図である。
【図７】ＭＯＳトランジスタを製造する方法の一例を示
す工程図である。
す工程図である。
【図８】従来の回路製造方法による温度変化の一例を示
す特性図である。
す特性図である。
【図９】ＭＯＳトランジスタを製造する方法の他例を示
す工程図である。
す工程図である。
【図１０】従来の回路製造方法による温度変化の他例を
示す特性図である。
示す特性図である。
１１ シリコン基板 ２０ 回路製造装置 ２１ 回路製造装置の主体であるアニール装置本体 ２２ アニール制御手段でもあるアニール制御装置 １０１ コンピュータの主体であるＣＰＵ １０３ 情報記憶媒体であるＲＯＭ １０４ 情報記憶媒体であるＲＡＭ １０５ 情報記憶媒体であるＨＤＤ １０６ 情報記憶媒体であるＦＤ １０８ 情報記憶媒体であるＣＤ−ＲＯＭ ２０１ ウェハ保持手段である保持テーブル ２０３ ウェハ昇温手段に相当するランプユニット ２０４ ウェハ降温手段に相当するガスユニット
Claims (14)
- 【請求項１】 シリコン基板にドープされた不純物をア
ニール処理により活性化する回路製造方法であって、 前記シリコン基板を所定のアニール到達温度まで昇温
し、 このアニール到達温度まで昇温されたシリコン基板を最
初は高速で最後は低速となる可変の速度で降温する回路
製造方法。 - 【請求項２】 シリコン基板にドープされた不純物をア
ニール処理により活性化し、ＭＯＳ(Metal Oxide Semic
onductor)トランジスタのディープドープのソース／ド
レイン領域の内側のライトドープの浅い一対の領域を形
成する回路製造方法であって、 前記シリコン基板を所定のアニール到達温度まで昇温
し、 このアニール到達温度まで昇温されたシリコン基板を最
初は高速で最後は低速となる可変の速度で降温して前記
ライトドープの浅い一対の領域を形成する回路製造方
法。 - 【請求項３】 前記シリコン基板をアニール到達温度か
ら降温する速度を、 温度低下により固溶度の低下した前記不純物に前記シリ
コン基板との結合を切断する熱エネルギが作用しない速
度とする請求項１または２に記載の回路製造方法。 - 【請求項４】 前記シリコン基板にドープされた前記不
純物がボロンの場合、 前記シリコン基板を約1000(℃)のアニール到達温度まで
昇温してから降温速度を約900(℃)で高速から低速に切
り換える請求項１ないし３の何れか一項に記載の回路製
造方法。 - 【請求項５】 前記シリコン基板を最初は50(℃／sec)
以上の高速で降温して途中から25(℃／sec)以下の低速
で降温する請求項４に記載の回路製造方法。 - 【請求項６】 シリコン基板にドープされた不純物をア
ニール処理により活性化する回路製造装置であって、 前記シリコン基板を交換自在に保持するウェハ保持手段
と、 このウェハ保持手段により保持された前記シリコン基板
を昇温するウェハ昇温手段と、 前記ウェハ保持手段により保持された前記シリコン基板
を降温するウェハ降温手段と、 前記シリコン基板を前記ウェハ昇温手段に所定のアニー
ル到達温度まで昇温させてから前記ウェハ降温手段に最
初は高速で最後は低速となる可変の速度で降温させるア
ニール制御手段と、を具備している回路製造装置。 - 【請求項７】 シリコン基板にドープされた不純物をア
ニール処理により活性化し、ＭＯＳトランジスタのディ
ープドープのソース／ドレイン領域の内側のライトドー
プの浅い一対の領域を形成する回路製造装置であって、 前記シリコン基板を交換自在に保持するウェハ保持手段
と、 このウェハ保持手段により保持された前記シリコン基板
を昇温するウェハ昇温手段と、 前記ウェハ保持手段により保持された前記シリコン基板
を降温するウェハ降温手段と、 前記シリコン基板を前記ウェハ昇温手段に所定のアニー
ル到達温度まで昇温させてから前記ウェハ降温手段に最
初は高速で最後は低速となる可変の速度で降温させるア
ニール制御手段と、を具備している回路製造装置。 - 【請求項８】 前記アニール制御手段は、前記シリコン
基板をアニール到達温度から前記ウェハ降温手段に降温
させる速度を、 温度低下により固溶度の低下した前記不純物に前記シリ
コン基板との結合を切断する熱エネルギが作用しない速
度とする請求項６または７に記載の回路製造装置。 - 【請求項９】 前記アニール制御手段は、前記シリコン
基板にドープされた前記不純物がボロンの場合、 前記シリコン基板を前記ウェハ昇温手段に約1000(℃)の
アニール到達温度まで昇温させてから前記ウェハ降温手
段の降温速度を約900(℃)で高速から低速に切り換えさ
せる請求項６ないし８の何れか一項に記載の回路製造装
置。 - 【請求項１０】 前記アニール制御手段は、前記シリコ
ン基板を前記ウェハ降温手段に最初は50(℃／sec)以上
の高速で降温させて途中から25(℃／sec)以下の低速で
降温させる請求項９に記載の回路製造装置。 - 【請求項１１】 前記アニール制御手段は、前記シリコ
ン基板を前記ウェハ降温手段に最初は最高速度で降温さ
せる請求項６ないし１０の何れか一項に記載の回路製造
装置。 - 【請求項１２】 不純物がドープされたシリコン基板を
ウェハ昇温手段により昇温してからウェハ降温手段によ
り降温するアニール処理により前記不純物を活性化する
回路製造装置の動作を制御するアニール制御方法であっ
て、 前記シリコン基板を前記ウェハ昇温手段に所定のアニー
ル到達温度まで昇温させてから前記ウェハ降温手段に最
初は高速で最後は低速となる可変の速度で降温させるア
ニール制御方法。 - 【請求項１３】 不純物がドープされたシリコン基板を
ウェハ昇温手段により昇温してからウェハ降温手段によ
り降温するアニール処理により前記不純物を活性化する
回路製造装置の動作を制御するアニール制御装置であっ
て、 前記シリコン基板を前記ウェハ昇温手段に所定のアニー
ル到達温度まで昇温させてから前記ウェハ降温手段に最
初は高速で最後は低速となる可変の速度で降温させるア
ニール制御装置。 - 【請求項１４】 不純物がドープされたシリコン基板を
ウェハ昇温手段により昇温してからウェハ降温手段によ
り降温するアニール処理により前記不純物を活性化する
回路製造装置の動作を制御するコンピュータが読取自在
なソフトウェアが格納されている情報記憶媒体であっ
て、 前記シリコン基板を前記ウェハ昇温手段に所定のアニー
ル到達温度まで昇温させてから前記ウェハ降温手段に最
初は高速で最後は低速となる可変の速度で降温させるこ
とを前記コンピュータに実行させるためのプログラムが
格納されている情報記憶媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000112335A JP2001297996A (ja) | 2000-04-13 | 2000-04-13 | 回路製造方法および装置、アニール制御方法および装置、情報記憶媒体 |
| US09/834,032 US6423602B2 (en) | 2000-04-13 | 2001-04-12 | Circuit manufacturing method and apparatus, anneal control method and apparatus, information storage medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000112335A JP2001297996A (ja) | 2000-04-13 | 2000-04-13 | 回路製造方法および装置、アニール制御方法および装置、情報記憶媒体 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011173972A Division JP2012004584A (ja) | 2011-08-09 | 2011-08-09 | 回路製造方法、アニール制御方法、および情報記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001297996A true JP2001297996A (ja) | 2001-10-26 |
Family
ID=18624524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000112335A Pending JP2001297996A (ja) | 2000-04-13 | 2000-04-13 | 回路製造方法および装置、アニール制御方法および装置、情報記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6423602B2 (ja) |
| JP (1) | JP2001297996A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6423602B2 (en) | 2002-07-23 |
| US20010031537A1 (en) | 2001-10-18 |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
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