JP2001291781A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001291781A JP2001291781A JP2000106198A JP2000106198A JP2001291781A JP 2001291781 A JP2001291781 A JP 2001291781A JP 2000106198 A JP2000106198 A JP 2000106198A JP 2000106198 A JP2000106198 A JP 2000106198A JP 2001291781 A JP2001291781 A JP 2001291781A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 エピタキシャル層を形成しなくても、コレク
タ抵抗を低くできるバイポーラトランジスタを構成でき
るBiCMOS半導体装置を集積化した半導体装置の製
造方法を提供する。 【解決手段】 バイポーラトランジスタと同時に作り込
まれるPチャネル型MOSトランジスタのドレイン・ソ
ース間のパンチスルー耐圧を向上させるN型拡散領域8
を形成するイオン注入の工程を兼用して、NPN型バイ
ポーラトランジスタのコレクタ領域となるN- 型ウェル
3において、オーミックコンタクト用のN + 型拡散領域
16の直下にN型拡散領域9を形成する。これによっ
て、NPN型バイポーラトランジスタのコレクタの濃度
が高められ電気特性が向上する。
タ抵抗を低くできるバイポーラトランジスタを構成でき
るBiCMOS半導体装置を集積化した半導体装置の製
造方法を提供する。 【解決手段】 バイポーラトランジスタと同時に作り込
まれるPチャネル型MOSトランジスタのドレイン・ソ
ース間のパンチスルー耐圧を向上させるN型拡散領域8
を形成するイオン注入の工程を兼用して、NPN型バイ
ポーラトランジスタのコレクタ領域となるN- 型ウェル
3において、オーミックコンタクト用のN + 型拡散領域
16の直下にN型拡散領域9を形成する。これによっ
て、NPN型バイポーラトランジスタのコレクタの濃度
が高められ電気特性が向上する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特にエピタキシャル層を形成
しないで、バイポーラトランジスタとMOSトランジス
タを同一基板上に形成する半導体装置の製造方法に関す
るものである。
方法に関するものであり、特にエピタキシャル層を形成
しないで、バイポーラトランジスタとMOSトランジス
タを同一基板上に形成する半導体装置の製造方法に関す
るものである。
【0002】
【従来の技術】近年、アナログとデジタルの機能を混載
した集積回路が多く用いられ、それらには、バイポーラ
トランジスタとMOSトランジスタとを内蔵した半導体
装置(BiCMOS半導体装置)のデバイスが利用され
ている。
した集積回路が多く用いられ、それらには、バイポーラ
トランジスタとMOSトランジスタとを内蔵した半導体
装置(BiCMOS半導体装置)のデバイスが利用され
ている。
【0003】以下に、従来の半導体装置の製造方法につ
いて説明する。
いて説明する。
【0004】図4はエピタキシャル層を形成しない従来
のBiCMOS半導体装置の完成状態を示す断面図であ
る。この半導体装置の製造方法は、ほとんど周知の技術
で製造されるので、工程順の断面図を省略し簡単に説明
する。なお、図面が複雑になるので、一部のハッチング
は省く。
のBiCMOS半導体装置の完成状態を示す断面図であ
る。この半導体装置の製造方法は、ほとんど周知の技術
で製造されるので、工程順の断面図を省略し簡単に説明
する。なお、図面が複雑になるので、一部のハッチング
は省く。
【0005】図4において、1はP型シリコンからなる
半導体基板である。2は半導体基板1に形成されたN-
型ウェルで、Pチャネル型MOSトランジスタ(以下P
chMOSトランジスタと略す)領域になるものであ
る。3はN- 型ウェル2と同時に形成された縦型NPN
型バイポーラトランジスタ(以下NPNトランジスタと
略す)のコレクタ領域となるN- 型ウェルである。4は
半導体基板1に形成されたP型ウェルで、Nチャネル型
MOSトランジスタ(以下NchMOSトランジスタと
略す)領域になるものである。
半導体基板である。2は半導体基板1に形成されたN-
型ウェルで、Pチャネル型MOSトランジスタ(以下P
chMOSトランジスタと略す)領域になるものであ
る。3はN- 型ウェル2と同時に形成された縦型NPN
型バイポーラトランジスタ(以下NPNトランジスタと
略す)のコレクタ領域となるN- 型ウェルである。4は
半導体基板1に形成されたP型ウェルで、Nチャネル型
MOSトランジスタ(以下NchMOSトランジスタと
略す)領域になるものである。
【0006】5はNPNトランジスタのコレクタ領域と
MOSトランジスタ領域とを素子分離するためのP型ウ
ェルである。6はMOSトランジスタを素子分離するた
めのLOCOS酸化膜である。8はPchMOSトラン
ジスタのドレインとソースの間のパンチスルーを防止し
耐圧を高めるためのN型拡散領域である。10はゲート
酸化膜である。11は多結晶シリコンからなるゲート電
極である。12はNPNトランジスタのP型ベース(拡
散領域)である。13はスペーサとなるCVD膜であ
る。
MOSトランジスタ領域とを素子分離するためのP型ウ
ェルである。6はMOSトランジスタを素子分離するた
めのLOCOS酸化膜である。8はPchMOSトラン
ジスタのドレインとソースの間のパンチスルーを防止し
耐圧を高めるためのN型拡散領域である。10はゲート
酸化膜である。11は多結晶シリコンからなるゲート電
極である。12はNPNトランジスタのP型ベース(拡
散領域)である。13はスペーサとなるCVD膜であ
る。
【0007】14はNchMOSトランジスタのソース
とドレインになるN+ 型拡散領域である。15はNPN
トランジスタのエミッタとなるN+ 型拡散領域である。
16はNPNトランジスタのコレクタ領域の表面に設け
られたオーミックコンタクト用のN+ 型拡散領域であ
る。17はPchMOSトランジスタのソースとドレイ
ンとになるP+ 型拡散領域である。18はNPNトラン
ジスタのP型ベース12の表面に設けられて外部ベース
領域になるP+ 型拡散領域である。19は素子分離のP
型ウェル5の表面に設けられたP+ 型拡散領域である。
20はCVD膜からなるフィールド酸化膜である。
とドレインになるN+ 型拡散領域である。15はNPN
トランジスタのエミッタとなるN+ 型拡散領域である。
16はNPNトランジスタのコレクタ領域の表面に設け
られたオーミックコンタクト用のN+ 型拡散領域であ
る。17はPchMOSトランジスタのソースとドレイ
ンとになるP+ 型拡散領域である。18はNPNトラン
ジスタのP型ベース12の表面に設けられて外部ベース
領域になるP+ 型拡散領域である。19は素子分離のP
型ウェル5の表面に設けられたP+ 型拡散領域である。
20はCVD膜からなるフィールド酸化膜である。
【0008】21aはNchMOSトランジスタのソー
ス電極である。21bはNchMOSトランジスタのド
レイン電極である。22aはPchMOSトランジスタ
のソース電極である。22bはPchMOSトランジス
タのドレイン電極である。23aはNPNトランジスタ
のエミッタ電極である。23bはNPNトランジスタの
ベース電極である。23cはNPNトランジスタのコレ
クタ電極である。
ス電極である。21bはNchMOSトランジスタのド
レイン電極である。22aはPchMOSトランジスタ
のソース電極である。22bはPchMOSトランジス
タのドレイン電極である。23aはNPNトランジスタ
のエミッタ電極である。23bはNPNトランジスタの
ベース電極である。23cはNPNトランジスタのコレ
クタ電極である。
【0009】つぎに、エピタキシャル層を形成しない従
来のBiCMOS半導体装置の製造方法について説明す
る。
来のBiCMOS半導体装置の製造方法について説明す
る。
【0010】最初に、マスクを用いて、P型シリコンか
らなる半導体基板1において、PchMOSトランジス
タとなる領域にN- 型ウェル2を形成すると同時に、N
PNトランジスタのコレクタとなる領域にN- 型ウェル
3を形成する。また、マスクを用いて、NchMOSト
ランジスタとなる領域にPウェル4を形成すると同時
に、バイポーラトランジスタの素子分離になる領域にP
ウェル5を形成する。
らなる半導体基板1において、PchMOSトランジス
タとなる領域にN- 型ウェル2を形成すると同時に、N
PNトランジスタのコレクタとなる領域にN- 型ウェル
3を形成する。また、マスクを用いて、NchMOSト
ランジスタとなる領域にPウェル4を形成すると同時
に、バイポーラトランジスタの素子分離になる領域にP
ウェル5を形成する。
【0011】つぎに、熱酸化により、PchMOSトラ
ンジスタとNchMOSトランジスタの素子分離になる
LOCOS酸化膜6を形成する。このLOCOS酸化膜
6は、NPNトランジスタのコレクタ領域の表面の一部
にも形成されフィールド酸化膜となる。
ンジスタとNchMOSトランジスタの素子分離になる
LOCOS酸化膜6を形成する。このLOCOS酸化膜
6は、NPNトランジスタのコレクタ領域の表面の一部
にも形成されフィールド酸化膜となる。
【0012】さらに、PchMOSトランジスタ領域の
N- 型ウェル2とNchMOSトランジスタ領域のP型
ウェル4とに、MOSトランジスタのしきい値電圧を合
わせ込むためのイオン注入を行う(図4では図示せ
ず)。
N- 型ウェル2とNchMOSトランジスタ領域のP型
ウェル4とに、MOSトランジスタのしきい値電圧を合
わせ込むためのイオン注入を行う(図4では図示せ
ず)。
【0013】そして、リンの不純物を用いて80keV
から200keVのエネルギーでイオン注入し、Pch
MOSトランジスタのN- 型ウェル2の表面近傍にN型
拡散領域8を形成する。N型拡散領域8はPchMOS
トランジスタのドレインとソースの間の耐圧がパンチス
ルーで低下するのを防ぐためのものである。ソース・ド
レイン用の拡散領域およびチャネル領域の形成予定領域
の直下に形成される。
から200keVのエネルギーでイオン注入し、Pch
MOSトランジスタのN- 型ウェル2の表面近傍にN型
拡散領域8を形成する。N型拡散領域8はPchMOS
トランジスタのドレインとソースの間の耐圧がパンチス
ルーで低下するのを防ぐためのものである。ソース・ド
レイン用の拡散領域およびチャネル領域の形成予定領域
の直下に形成される。
【0014】つぎに、熱酸化によりLOCOS酸化膜6
以外の半導体基板1の表面にゲート酸化膜10を形成
し、リンを含む多結晶シリコンを堆積し、それをエッチ
ングすることでゲート電極11をパターニングする。ま
た、ボロンを用いたイオン注入によりNPNトランジス
タのコレクタ領域の表面にP型ベース12を形成し、さ
らに熱酸化でゲート電極11の多結晶シリコンを酸化す
る(図4では図示せず)。
以外の半導体基板1の表面にゲート酸化膜10を形成
し、リンを含む多結晶シリコンを堆積し、それをエッチ
ングすることでゲート電極11をパターニングする。ま
た、ボロンを用いたイオン注入によりNPNトランジス
タのコレクタ領域の表面にP型ベース12を形成し、さ
らに熱酸化でゲート電極11の多結晶シリコンを酸化す
る(図4では図示せず)。
【0015】そして、全面にCVD(Chmeical Vapor
Deposition)膜を堆積し、RIE法(Reactive Io
n Etch)を用いて全面をエッチングし、ゲート電極1
1の側面にスペーサーとしてCVD膜13を形成する。
CVD膜13は、MOSトランジスタのショートチャネ
ル効果を防ぐため、図4では示していないがNchMO
Sトランジスタ領域にN型拡散領域を形成し、またPc
hMOSトランジスタ領域にP型拡散領域を形成するイ
オン注入のマスクとしてこのスペーサーが用いられる。
Deposition)膜を堆積し、RIE法(Reactive Io
n Etch)を用いて全面をエッチングし、ゲート電極1
1の側面にスペーサーとしてCVD膜13を形成する。
CVD膜13は、MOSトランジスタのショートチャネ
ル効果を防ぐため、図4では示していないがNchMO
Sトランジスタ領域にN型拡散領域を形成し、またPc
hMOSトランジスタ領域にP型拡散領域を形成するイ
オン注入のマスクとしてこのスペーサーが用いられる。
【0016】つぎに、N型不純物を用いたイオン注入に
より、NchMOSトランジスタのソースおよびドレイ
ンとなるN+ 型拡散領域14と、NPNトランジスタの
エミッタとなるN+ 型拡散領域15と、NPNトランジ
スタのコレクタ領域の表面のオーミックコンタクト用の
N+ 型拡散領域16とを形成する。
より、NchMOSトランジスタのソースおよびドレイ
ンとなるN+ 型拡散領域14と、NPNトランジスタの
エミッタとなるN+ 型拡散領域15と、NPNトランジ
スタのコレクタ領域の表面のオーミックコンタクト用の
N+ 型拡散領域16とを形成する。
【0017】引続きボロンを用いたイオン注入により、
PchMOSトランジスタのソースおよびドレインとな
るP+ 型拡散領域17と、NPNトランジスタのP型ベ
ース12の表面の外部ベース領域となるP+ 型拡散領域
18と、素子分離のPウェル5の表面のP+ 型拡散領域
19とを形成する。
PchMOSトランジスタのソースおよびドレインとな
るP+ 型拡散領域17と、NPNトランジスタのP型ベ
ース12の表面の外部ベース領域となるP+ 型拡散領域
18と、素子分離のPウェル5の表面のP+ 型拡散領域
19とを形成する。
【0018】その後、CVD膜からなるフィールド酸化
膜20を形成し、通常の半導体装置の製造方法と同様
に、NchMOSトランジスタのソース電極21a、N
chMOSトランジスタのドレイン電極21b、Pch
MOSトランジスタのソース電極22a、PchMOS
トランジスタのドレイン電極22b、NPNトランジス
タのエミッタ電極23a、NPNトランジスタのベース
電極23b、NPNトランジスタのコレクタ電極23c
を形成し、エピタキシャル層を形成しないBiCMOS
半導体装置の製造を完成させる。
膜20を形成し、通常の半導体装置の製造方法と同様
に、NchMOSトランジスタのソース電極21a、N
chMOSトランジスタのドレイン電極21b、Pch
MOSトランジスタのソース電極22a、PchMOS
トランジスタのドレイン電極22b、NPNトランジス
タのエミッタ電極23a、NPNトランジスタのベース
電極23b、NPNトランジスタのコレクタ電極23c
を形成し、エピタキシャル層を形成しないBiCMOS
半導体装置の製造を完成させる。
【0019】また、図5は別の従来のBiCMOS半導
体装置の完成状態を示す断面図である。MOSトランジ
スタの領域は図4と同じであるので説明を省く。図5に
おいて、9cはNPNトランジスタのコレクタ領域とな
るN- 型ウェル3の表面に形成されるN型拡散領域であ
る。
体装置の完成状態を示す断面図である。MOSトランジ
スタの領域は図4と同じであるので説明を省く。図5に
おいて、9cはNPNトランジスタのコレクタ領域とな
るN- 型ウェル3の表面に形成されるN型拡散領域であ
る。
【0020】エピタキシャル層を形成しないBiCMO
S半導体装置の製造では、N- 型ウェル3に形成される
濃度の高い埋め込み層を省略することが多い。そのと
き、N - 型ウェル3も比較的濃度が低いのでNPNトラ
ンジスタのコレクタ寄生抵抗が高くなる。そのために、
従来の製造方法では、LOCOS酸化膜6を形成した
後、マスクを用いてNPNトランジスタのコレクタ電極
23cの直下のみに、N型不純物によるイオン注入によ
りN型拡散領域9cを形成している。N型拡散領域9c
は、N- 型ウェル3より濃度が高く、後工程で形成され
るN+ 型拡散領域16より深い位置に形成される。
S半導体装置の製造では、N- 型ウェル3に形成される
濃度の高い埋め込み層を省略することが多い。そのと
き、N - 型ウェル3も比較的濃度が低いのでNPNトラ
ンジスタのコレクタ寄生抵抗が高くなる。そのために、
従来の製造方法では、LOCOS酸化膜6を形成した
後、マスクを用いてNPNトランジスタのコレクタ電極
23cの直下のみに、N型不純物によるイオン注入によ
りN型拡散領域9cを形成している。N型拡散領域9c
は、N- 型ウェル3より濃度が高く、後工程で形成され
るN+ 型拡散領域16より深い位置に形成される。
【0021】さらに、図6は横型PNP型バイポーラト
ランジスタ(以下PNPトランジスタと略す)を内蔵し
た別の従来のBiCMOS半導体装置の完成状態を示す
断面図である。MOSトランジスタの領域は図4と同じ
であるので説明を省く。図6において、3はPchMO
SトランジスタのN- 型ウェル2と同時に形成されたP
NPトランジスタのベース領域となるN- 型ウェルであ
り、15aはPNPトランジスタのベース領域であるN
- 型ウェル3の表面に設けられたオーミックコンタクト
用のN+ 型拡散領域、18aはPNPトランジスタのエ
ミッタとなるP + 型拡散領域、18bはPNPトランジ
スタのコレクタとなるP+ 型拡散領域、24aはPNP
トランジスタのベース電極、24bはPNPトランジス
タのエミッタ電極、24cはPNPトランジスタのコレ
クタ電極である。
ランジスタ(以下PNPトランジスタと略す)を内蔵し
た別の従来のBiCMOS半導体装置の完成状態を示す
断面図である。MOSトランジスタの領域は図4と同じ
であるので説明を省く。図6において、3はPchMO
SトランジスタのN- 型ウェル2と同時に形成されたP
NPトランジスタのベース領域となるN- 型ウェルであ
り、15aはPNPトランジスタのベース領域であるN
- 型ウェル3の表面に設けられたオーミックコンタクト
用のN+ 型拡散領域、18aはPNPトランジスタのエ
ミッタとなるP + 型拡散領域、18bはPNPトランジ
スタのコレクタとなるP+ 型拡散領域、24aはPNP
トランジスタのベース電極、24bはPNPトランジス
タのエミッタ電極、24cはPNPトランジスタのコレ
クタ電極である。
【0022】以下に、エピタキシャル層を形成せずPN
Pトランジスタを内蔵した従来のBiCMOS半導体装
置の製造方法について説明する。
Pトランジスタを内蔵した従来のBiCMOS半導体装
置の製造方法について説明する。
【0023】最初に、マスクを用いて、P型シリコンか
らなる半導体基板1において、PchMOSトランジス
タとなる領域にN- 型ウェル2を形成すると同時に、P
NPトランジスタのベースとなる領域にN- 型ウェル3
を形成する。また、マスクを用いて、NchMOSトラ
ンジスタとなる領域にP型ウェル4を形成すると同時
に、バイポーラトランジスタの素子分離になる領域にP
型ウェル5を形成する。
らなる半導体基板1において、PchMOSトランジス
タとなる領域にN- 型ウェル2を形成すると同時に、P
NPトランジスタのベースとなる領域にN- 型ウェル3
を形成する。また、マスクを用いて、NchMOSトラ
ンジスタとなる領域にP型ウェル4を形成すると同時
に、バイポーラトランジスタの素子分離になる領域にP
型ウェル5を形成する。
【0024】つぎに、熱酸化により、PchMOSトラ
ンジスタとNchMOSトランジスタの素子分離になる
LOCOS酸化膜6を形成する。MOSトランジスタの
領域は図4と同じであるので一部の説明を省くが、ゲー
ト酸化膜10を設け、リンを含む多結晶シリコンを堆積
し、それをエッチングすることでゲート電極11をパタ
ーニングする。また、ゲート電極11の側面にスペーサ
ーとしてCVD膜13を形成する。また、N型不純物を
用いたイオン注入により、NchMOSトランジスタの
ソースおよびドレインとになるN+ 型拡散領域14と、
PNPトランジスタのベース領域の表面のオーミックコ
ンタクト用のN+ 型拡散領域15aとを形成する。
ンジスタとNchMOSトランジスタの素子分離になる
LOCOS酸化膜6を形成する。MOSトランジスタの
領域は図4と同じであるので一部の説明を省くが、ゲー
ト酸化膜10を設け、リンを含む多結晶シリコンを堆積
し、それをエッチングすることでゲート電極11をパタ
ーニングする。また、ゲート電極11の側面にスペーサ
ーとしてCVD膜13を形成する。また、N型不純物を
用いたイオン注入により、NchMOSトランジスタの
ソースおよびドレインとになるN+ 型拡散領域14と、
PNPトランジスタのベース領域の表面のオーミックコ
ンタクト用のN+ 型拡散領域15aとを形成する。
【0025】引続きボロンを用いたイオン注入により、
PchMOSトランジスタのソースおよびドレインとな
るP+ 型拡散領域17と、PNPトランジスタのエミッ
タとなるP+ 型拡散領域18aと、PNPトランジスタ
のコレクタとなるP+ 型拡散領域18bと、素子分離の
P型ウェル5の表面のP+ 型拡散領域19を形成する。
PchMOSトランジスタのソースおよびドレインとな
るP+ 型拡散領域17と、PNPトランジスタのエミッ
タとなるP+ 型拡散領域18aと、PNPトランジスタ
のコレクタとなるP+ 型拡散領域18bと、素子分離の
P型ウェル5の表面のP+ 型拡散領域19を形成する。
【0026】その後、CVD膜からなるフィールド酸化
膜20を形成し、通常の半導体装置の製造方法と同様
に、PNPトランジスタのベース電極24a、PNPト
ランジスタのエミッタ電極24b、PNPトランジスタ
のコレクタ電極24cを形成し、エピタキシャル層を形
成しないでPNPトランジスタを内蔵しているBiCM
OS半導体装置の製造を完成させる。
膜20を形成し、通常の半導体装置の製造方法と同様
に、PNPトランジスタのベース電極24a、PNPト
ランジスタのエミッタ電極24b、PNPトランジスタ
のコレクタ電極24cを形成し、エピタキシャル層を形
成しないでPNPトランジスタを内蔵しているBiCM
OS半導体装置の製造を完成させる。
【0027】以上のように構成されたエピタキシャル層
を形成しないBiCMOS半導体装置について、以下そ
の動作について説明する。図4の従来例ではPchMO
Sトランジスタ領域のN- 型ウェル2を形成する工程を
兼用しNPNトランジスタのコレクタ領域となるN- 型
ウェル3を形成して、製造工程数を減らしている。Pc
hMOSトランジスタのしきい値の制御し易さやNPN
トランジスタの耐圧を確保することを考えて、N- 型ウ
ェル2,3は比較的濃度を低くしているので、NPNト
ランジスタの寄生のコレクタ抵抗が高い。
を形成しないBiCMOS半導体装置について、以下そ
の動作について説明する。図4の従来例ではPchMO
Sトランジスタ領域のN- 型ウェル2を形成する工程を
兼用しNPNトランジスタのコレクタ領域となるN- 型
ウェル3を形成して、製造工程数を減らしている。Pc
hMOSトランジスタのしきい値の制御し易さやNPN
トランジスタの耐圧を確保することを考えて、N- 型ウ
ェル2,3は比較的濃度を低くしているので、NPNト
ランジスタの寄生のコレクタ抵抗が高い。
【0028】図9は、図4の従来例におけるコレクタ電
極直下の深さ方向に対する不純物濃度の分布を示したも
のであり、コレクタの寄生抵抗は半導体基板1の表面の
浅いN+ 型拡散領域16よりも低濃度である深いN- 型
ウェル3の濃度で決められる。また、NPNトランジス
タの重要な特性である電流増幅率は、エミッタがNch
MOSトランジスタのソースとドレインを形成する工程
を兼用して形成されているので、ベースの不純物濃度と
厚みで制御している。
極直下の深さ方向に対する不純物濃度の分布を示したも
のであり、コレクタの寄生抵抗は半導体基板1の表面の
浅いN+ 型拡散領域16よりも低濃度である深いN- 型
ウェル3の濃度で決められる。また、NPNトランジス
タの重要な特性である電流増幅率は、エミッタがNch
MOSトランジスタのソースとドレインを形成する工程
を兼用して形成されているので、ベースの不純物濃度と
厚みで制御している。
【0029】図5の従来例では、製造工程が増えるがマ
スクを用いてNPNトランジスタのコレクタ電極の直下
のみに、N- 型ウェル3より濃度が高いN型拡散領域9
cを形成し、コレクタ電極の直下のコレクタ抵抗を下げ
ている。
スクを用いてNPNトランジスタのコレクタ電極の直下
のみに、N- 型ウェル3より濃度が高いN型拡散領域9
cを形成し、コレクタ電極の直下のコレクタ抵抗を下げ
ている。
【0030】図6の従来例では、PchMOSトランジ
スタ領域のN- 型ウェル2を形成する工程を兼用してP
NPトランジスタのベース領域となるN- 型ウェル3を
形成し、製造工程数を減らしている。PNPトランジス
タの電流増幅率は、N- 型ウェル3であるベースの不純
物濃度と、ベース幅すなわちPNPトランジスタのエミ
ッタとコレクタの間隔で制御される。
スタ領域のN- 型ウェル2を形成する工程を兼用してP
NPトランジスタのベース領域となるN- 型ウェル3を
形成し、製造工程数を減らしている。PNPトランジス
タの電流増幅率は、N- 型ウェル3であるベースの不純
物濃度と、ベース幅すなわちPNPトランジスタのエミ
ッタとコレクタの間隔で制御される。
【0031】
【発明が解決しようとする課題】しかしながら、上記の
図4のような従来の構成では、PchMOSトランジス
タのしきい値の制御性やNPNトランジスタの耐圧を確
保するため、NPNトランジスタのコレクタ領域である
N- 型ウェル3は比較的濃度を低くしているので、NP
Nトランジスタの寄生のコレクタ抵抗が高い。それに伴
いNPNトランジスタの飽和電圧も高く、大電流が流せ
ない。さらに、NPNトランジスタのベースと基板間
で、濃度が低いNPNトランジスタのコレクタ領域をベ
ースとして動作する寄生PNPトランジスタの電流増幅
率が大きくなり、集積回路が誤動作し易い。
図4のような従来の構成では、PchMOSトランジス
タのしきい値の制御性やNPNトランジスタの耐圧を確
保するため、NPNトランジスタのコレクタ領域である
N- 型ウェル3は比較的濃度を低くしているので、NP
Nトランジスタの寄生のコレクタ抵抗が高い。それに伴
いNPNトランジスタの飽和電圧も高く、大電流が流せ
ない。さらに、NPNトランジスタのベースと基板間
で、濃度が低いNPNトランジスタのコレクタ領域をベ
ースとして動作する寄生PNPトランジスタの電流増幅
率が大きくなり、集積回路が誤動作し易い。
【0032】また、図5のような従来の構成では、NP
Nトランジスタのコレクタ電極の直下のみに、N- 型ウ
ェル3より濃度が高いN型拡散領域9cを形成し、コレ
クタ電極の直下の濃度を上げて寄生のコレクタ抵抗や寄
生のPNPトランジスタの電流増幅率を下げているが、
製造工程も増えており製造方法のコストが高くなる。
Nトランジスタのコレクタ電極の直下のみに、N- 型ウ
ェル3より濃度が高いN型拡散領域9cを形成し、コレ
クタ電極の直下の濃度を上げて寄生のコレクタ抵抗や寄
生のPNPトランジスタの電流増幅率を下げているが、
製造工程も増えており製造方法のコストが高くなる。
【0033】図4と図5の従来例において、NPNトラ
ンジスタのエミッタ直下の深さ方向に対する不純物濃度
の分布は図10のようになる。NPNトランジスタのコ
レクタ領域となるN- 型ウェル3の濃度は1×1015〜
6×1016程度であり、P型不純物によるイオン注入で
ベースを形成するときに生じるチャネリングや熱処理で
の不純物の再分布に伴い、ベースの不純物濃度分布の急
峻さが失われる。その結果、ベースの幅も大きくなり、
動作時のベース走行時間が長くなりトランジスタの電流
遮断周波数fT が低下する。さらに、N- 型ウェル3の
濃度が低いため、大電流の動作時にはベース拡がり効果
が生じ易く、電流遮断周波数fT がさらに低下し易い。
ンジスタのエミッタ直下の深さ方向に対する不純物濃度
の分布は図10のようになる。NPNトランジスタのコ
レクタ領域となるN- 型ウェル3の濃度は1×1015〜
6×1016程度であり、P型不純物によるイオン注入で
ベースを形成するときに生じるチャネリングや熱処理で
の不純物の再分布に伴い、ベースの不純物濃度分布の急
峻さが失われる。その結果、ベースの幅も大きくなり、
動作時のベース走行時間が長くなりトランジスタの電流
遮断周波数fT が低下する。さらに、N- 型ウェル3の
濃度が低いため、大電流の動作時にはベース拡がり効果
が生じ易く、電流遮断周波数fT がさらに低下し易い。
【0034】さらに、図6のような従来の構成では、図
4と同様に基板と横型PNPトランジスタのコレクタ間
に寄生のPNPトランジスタが動作し、その電流増幅率
も大きいために基板への大きな漏れ電流が発生する。従
来例では、以上のようにさまざまな問題があった。
4と同様に基板と横型PNPトランジスタのコレクタ間
に寄生のPNPトランジスタが動作し、その電流増幅率
も大きいために基板への大きな漏れ電流が発生する。従
来例では、以上のようにさまざまな問題があった。
【0035】本発明の目的は、上記従来の問題点を解決
するもので、エピタキシャル層を形成しなくても、縦型
バイポーラトランジスタの寄生のコレクタ抵抗を下げ、
かつ製造コストを低く抑えることができる半導体装置の
製造方法を提供することである。
するもので、エピタキシャル層を形成しなくても、縦型
バイポーラトランジスタの寄生のコレクタ抵抗を下げ、
かつ製造コストを低く抑えることができる半導体装置の
製造方法を提供することである。
【0036】本発明の他の目的は、良好な周波数特性を
有し、かつ電流遮断周波数を高くすることができる半導
体装置の製造方法を提供することである。
有し、かつ電流遮断周波数を高くすることができる半導
体装置の製造方法を提供することである。
【0037】本発明のさらに他の目的は、基板と横型パ
イポーラトランジスタのコレクタ間に寄生のPNPトラ
ンジスタの電流増幅率を小さくして基板へ流れる漏れ電
流を低減することができる半導体装置の製造方法を提供
することである。
イポーラトランジスタのコレクタ間に寄生のPNPトラ
ンジスタの電流増幅率を小さくして基板へ流れる漏れ電
流を低減することができる半導体装置の製造方法を提供
することである。
【0038】
【課題を解決するための手段】この目的を達成するため
に、請求項1記載の発明の半導体装置の製造方法は、第
1導電型の半導体基板の表面に第1導電型チャネルを有
するMOSトランジスタと縦型バイポーラトランジスタ
とを形成する半導体装置の製造方法であって、半導体基
板にMOSトランジスタ用の第2導電型の第1のウェル
を形成すると同時に縦型バイポーラトランジスタのコレ
クタ領域となる第2導電型の第2のウェルを形成する第
1の工程と、不純物濃度が第1のウェルよりも高く拡散
深さが浅い第2導電型の第1の拡散領域を第1のウェル
におけるMOSトランジスタのソース・ドレイン拡散領
域およびチャネル領域の形成予定領域の直下に形成する
と同時に、不純物濃度が第2のウェルよりも高く拡散深
さが浅い第2導電型の第2の拡散領域を第2のウェルに
おける縦型バイポーラトランジスタのコレクタ領域のオ
ーミックコンタクト用拡散領域の形成予定領域の直下に
形成する第2の工程とを含む。
に、請求項1記載の発明の半導体装置の製造方法は、第
1導電型の半導体基板の表面に第1導電型チャネルを有
するMOSトランジスタと縦型バイポーラトランジスタ
とを形成する半導体装置の製造方法であって、半導体基
板にMOSトランジスタ用の第2導電型の第1のウェル
を形成すると同時に縦型バイポーラトランジスタのコレ
クタ領域となる第2導電型の第2のウェルを形成する第
1の工程と、不純物濃度が第1のウェルよりも高く拡散
深さが浅い第2導電型の第1の拡散領域を第1のウェル
におけるMOSトランジスタのソース・ドレイン拡散領
域およびチャネル領域の形成予定領域の直下に形成する
と同時に、不純物濃度が第2のウェルよりも高く拡散深
さが浅い第2導電型の第2の拡散領域を第2のウェルに
おける縦型バイポーラトランジスタのコレクタ領域のオ
ーミックコンタクト用拡散領域の形成予定領域の直下に
形成する第2の工程とを含む。
【0039】この方法によれば、第1のウェルにおいて
MOSトランジスタのソース・ドレイン拡散領域および
チャネル領域の形成予定領域の直下に第2導電型不純物
のイオン注入による第2導電型の第1の拡散領域を形成
する製造工程を用いて、第2のウェルにおいて縦型バイ
ポーラトランジスタのコレクタ領域のオーミックコンタ
クト用拡散領域の形成予定領域の直下に、第2のウェル
よりも濃度が高い第2導電型の第2の拡散領域を形成す
る。これによって、製造工程を追加することなく、コレ
クタ領域のオーミックコンタクト用拡散領域の直下の不
純物濃度を上げることができ、したがって寄生のコレク
タ抵抗を低減できる。したがって、製造コストを低く抑
えることができる。
MOSトランジスタのソース・ドレイン拡散領域および
チャネル領域の形成予定領域の直下に第2導電型不純物
のイオン注入による第2導電型の第1の拡散領域を形成
する製造工程を用いて、第2のウェルにおいて縦型バイ
ポーラトランジスタのコレクタ領域のオーミックコンタ
クト用拡散領域の形成予定領域の直下に、第2のウェル
よりも濃度が高い第2導電型の第2の拡散領域を形成す
る。これによって、製造工程を追加することなく、コレ
クタ領域のオーミックコンタクト用拡散領域の直下の不
純物濃度を上げることができ、したがって寄生のコレク
タ抵抗を低減できる。したがって、製造コストを低く抑
えることができる。
【0040】請求項2記載の発明の半導体装置の製造方
法は、請求項1記載の半導体装置の製造方法において、
第1の拡散領域の形成と同時に、不純物濃度が第2のウ
ェルよりも高く拡散深さが浅い第2導電型の第3の拡散
領域を、第2のウェルにおける縦型バイポーラトランジ
スタのコレクタ領域の表面のベース領域の形成予定領域
の直下でかつベース領域の表面のエミッタ領域の形成予
定領域の真下に形成することを特徴とする。
法は、請求項1記載の半導体装置の製造方法において、
第1の拡散領域の形成と同時に、不純物濃度が第2のウ
ェルよりも高く拡散深さが浅い第2導電型の第3の拡散
領域を、第2のウェルにおける縦型バイポーラトランジ
スタのコレクタ領域の表面のベース領域の形成予定領域
の直下でかつベース領域の表面のエミッタ領域の形成予
定領域の真下に形成することを特徴とする。
【0041】この方法によれば、第1のウェルにおいて
MOSトランジスタのソース・ドレイン拡散領域および
チャネル領域の形成予定領域の直下に第2導電型不純物
のイオン注入による第2導電型の第1の拡散領域を形成
する製造工程を用いて、第2のウェルにおける縦型バイ
ポーラトランジスタのコレクタ領域の表面のベース領域
の形成予定領域の直下でかつベース領域の表面のエミッ
タ領域の形成予定領域の真下に第3の拡散領域を設ける
ことで、ベースとコレクタの接合部のコレクタの濃度を
上げているので、製造工程を追加することなく、大電流
動作時に生じるベース拡がり効果が生じ難くなり高い電
流遮断周波数が得られる。
MOSトランジスタのソース・ドレイン拡散領域および
チャネル領域の形成予定領域の直下に第2導電型不純物
のイオン注入による第2導電型の第1の拡散領域を形成
する製造工程を用いて、第2のウェルにおける縦型バイ
ポーラトランジスタのコレクタ領域の表面のベース領域
の形成予定領域の直下でかつベース領域の表面のエミッ
タ領域の形成予定領域の真下に第3の拡散領域を設ける
ことで、ベースとコレクタの接合部のコレクタの濃度を
上げているので、製造工程を追加することなく、大電流
動作時に生じるベース拡がり効果が生じ難くなり高い電
流遮断周波数が得られる。
【0042】また、第3の拡散領域を設けたことで、ベ
ースの幅を小さくでき、動作時のベース走行時間を短く
でき、トランジスタの周波数特性を向上させることがで
きる。
ースの幅を小さくでき、動作時のベース走行時間を短く
でき、トランジスタの周波数特性を向上させることがで
きる。
【0043】請求項3記載の発明の半導体装置の製造方
法は、第1導電型の半導体基板の表面に第1導電型チャ
ネルを有するMOSトランジスタと横型バイポーラトラ
ンジスタとを形成する半導体装置の製造方法であって、
半導体基板にMOSトランジスタ用の第2導電型の第1
のウェルを形成すると同時に横型バイポーラトランジス
タのベース領域となる第2導電型の第2のウェルを形成
する第1の工程と、不純物濃度が第1のウェルよりも高
く拡散深さが浅い第2導電型の第1の拡散領域を第1の
ウェルにおけるMOSトランジスタのソース・ドレイン
拡散領域およびチャネル領域の形成予定領域の直下に形
成すると同時に、不純物濃度が第2のウェルよりも高く
拡散深さが浅い第2導電型の第2の拡散領域を第2のウ
ェルにおける横型バイポーラトランジスタのベース領域
のオーミックコンタクト用拡散領域、エミッタ拡散領域
およびコレクタ拡散領域の形成予定領域の直下に形成す
る第2の工程とを含む。
法は、第1導電型の半導体基板の表面に第1導電型チャ
ネルを有するMOSトランジスタと横型バイポーラトラ
ンジスタとを形成する半導体装置の製造方法であって、
半導体基板にMOSトランジスタ用の第2導電型の第1
のウェルを形成すると同時に横型バイポーラトランジス
タのベース領域となる第2導電型の第2のウェルを形成
する第1の工程と、不純物濃度が第1のウェルよりも高
く拡散深さが浅い第2導電型の第1の拡散領域を第1の
ウェルにおけるMOSトランジスタのソース・ドレイン
拡散領域およびチャネル領域の形成予定領域の直下に形
成すると同時に、不純物濃度が第2のウェルよりも高く
拡散深さが浅い第2導電型の第2の拡散領域を第2のウ
ェルにおける横型バイポーラトランジスタのベース領域
のオーミックコンタクト用拡散領域、エミッタ拡散領域
およびコレクタ拡散領域の形成予定領域の直下に形成す
る第2の工程とを含む。
【0044】この方法によれば、第1のウェルにおいて
MOSトランジスタのソース・ドレイン拡散領域および
チャネル領域の形成予定領域の直下に第2導電型不純物
のイオン注入による第2導電型の第1の拡散領域を形成
する製造工程を用いて、第2のウェルにおける横型バイ
ポーラトランジスタのベース領域のオーミックコンタク
ト用拡散領域、エミッタ拡散領域およびコレクタ拡散領
域の形成予定領域の直下に第2の拡散領域を設けること
で、横型バイポーラトランジスタのベース領域の濃度を
上げているため、基板と横型バイポーラトランジスタの
コレクタの間に作られる寄生PNPトランジスタの電流
増幅率を小さくでき、漏れ電流を低減することができ
る。
MOSトランジスタのソース・ドレイン拡散領域および
チャネル領域の形成予定領域の直下に第2導電型不純物
のイオン注入による第2導電型の第1の拡散領域を形成
する製造工程を用いて、第2のウェルにおける横型バイ
ポーラトランジスタのベース領域のオーミックコンタク
ト用拡散領域、エミッタ拡散領域およびコレクタ拡散領
域の形成予定領域の直下に第2の拡散領域を設けること
で、横型バイポーラトランジスタのベース領域の濃度を
上げているため、基板と横型バイポーラトランジスタの
コレクタの間に作られる寄生PNPトランジスタの電流
増幅率を小さくでき、漏れ電流を低減することができ
る。
【0045】
【発明の実施の形態】以下、本発明の第1の実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【0046】図1は本発明の第1の実施の形態に基づく
半導体装置の製造方法を説明するための工程順断面図で
ある。
半導体装置の製造方法を説明するための工程順断面図で
ある。
【0047】まず図1(A)のように、マスクを用い
て、P型不純物を含む比抵抗10〜20Ω・cmの(1
00)半導体基板1において、PchMOSトランジス
タとなる領域にリンによるイオン注入でN- 型ウェル2
を形成すると同時に、NPNトランジスタのコレクタと
なる領域にリンによるイオン注入でN- 型ウェル3を形
成する。また、マスクを用いて、NchMOSトランジ
スタとなる領域にボロンによるイオン注入でP型ウェル
4を形成すると同時に、バイポーラトランジスタの素子
分離になる領域にボロンによるイオン注入でP型ウェル
5を形成する。この後熱拡散する。このときのN- 型ウ
ェル2,3およびP型ウェル4,5の表面の不純物濃度
は1×1015〜6×1016cm-3である。
て、P型不純物を含む比抵抗10〜20Ω・cmの(1
00)半導体基板1において、PchMOSトランジス
タとなる領域にリンによるイオン注入でN- 型ウェル2
を形成すると同時に、NPNトランジスタのコレクタと
なる領域にリンによるイオン注入でN- 型ウェル3を形
成する。また、マスクを用いて、NchMOSトランジ
スタとなる領域にボロンによるイオン注入でP型ウェル
4を形成すると同時に、バイポーラトランジスタの素子
分離になる領域にボロンによるイオン注入でP型ウェル
5を形成する。この後熱拡散する。このときのN- 型ウ
ェル2,3およびP型ウェル4,5の表面の不純物濃度
は1×1015〜6×1016cm-3である。
【0048】つぎに、熱酸化により、PchMOSトラ
ンジスタとNchMOSトランジスタの素子分離になる
LOCOS酸化膜6を形成する。このLOCOS酸化膜
6は、膜厚が500〜700nm程度であり、NPNト
ランジスタのコレクタ領域の表面の一部にも形成されフ
ィールド酸化膜となる。さらに、PchMOSトランジ
スタ領域のN- 型ウェル2とNchMOSトランジスタ
領域のP型ウェル4とに、MOSトランジスタのしきい
値電圧を合わせ込むため、ボロン不純物を用いたイオン
注入を行う(図1(A)では省略)。
ンジスタとNchMOSトランジスタの素子分離になる
LOCOS酸化膜6を形成する。このLOCOS酸化膜
6は、膜厚が500〜700nm程度であり、NPNト
ランジスタのコレクタ領域の表面の一部にも形成されフ
ィールド酸化膜となる。さらに、PchMOSトランジ
スタ領域のN- 型ウェル2とNchMOSトランジスタ
領域のP型ウェル4とに、MOSトランジスタのしきい
値電圧を合わせ込むため、ボロン不純物を用いたイオン
注入を行う(図1(A)では省略)。
【0049】その後、全面にレジスト7を塗布し、マス
クを用いてPchMOSトランジスタ領域上とNPNト
ランジスタのコレクタ領域の電極を設ける領域上のレジ
スト7を開口させる。そして、リンの不純物を用いて8
0keVから200keVのエネルギーでイオン注入
し、PchMOSトランジスタのN- 型ウェル2の表面
近傍にN型拡散領域8を形成すると同時に、NPNトラ
ンジスタのコレクタの表面近傍にN型拡散領域9を形成
する。
クを用いてPchMOSトランジスタ領域上とNPNト
ランジスタのコレクタ領域の電極を設ける領域上のレジ
スト7を開口させる。そして、リンの不純物を用いて8
0keVから200keVのエネルギーでイオン注入
し、PchMOSトランジスタのN- 型ウェル2の表面
近傍にN型拡散領域8を形成すると同時に、NPNトラ
ンジスタのコレクタの表面近傍にN型拡散領域9を形成
する。
【0050】その後、アニールとして熱処理する。この
ときのN型拡散領域8,9の不純物濃度は1×1017〜
4×1017cm-3程度で深さが0.4〜0.7μmにな
る。N型拡散領域8はPchMOSトランジスタのドレ
インとソースの間の耐圧がパンチスルーで低下するのを
防ぐためのものであり、ソース・ドレインとなるP+型
拡散領域(後述)およびチャネル領域の形成予定領域の
直下に形成される。また、N型拡散領域9は、コレクタ
領域のオーミックコンタクト用のN+ 型拡散領域(後
述)の形成予定領域の直下に形成される。
ときのN型拡散領域8,9の不純物濃度は1×1017〜
4×1017cm-3程度で深さが0.4〜0.7μmにな
る。N型拡散領域8はPchMOSトランジスタのドレ
インとソースの間の耐圧がパンチスルーで低下するのを
防ぐためのものであり、ソース・ドレインとなるP+型
拡散領域(後述)およびチャネル領域の形成予定領域の
直下に形成される。また、N型拡散領域9は、コレクタ
領域のオーミックコンタクト用のN+ 型拡散領域(後
述)の形成予定領域の直下に形成される。
【0051】つぎに、図1(B)に示すように、レジス
ト7を除去し、熱酸化によりLOCOS酸化膜6以外の
半導体基板1の表面に7〜30nm程度の膜厚のゲート
酸化膜10を設け、リンを含む膜厚が400nmの多結
晶シリコンを堆積し、それをエッチングしてゲート電極
11をパターニングする。ゲート電極11のシート抵抗
は、15〜50Ω/□である。
ト7を除去し、熱酸化によりLOCOS酸化膜6以外の
半導体基板1の表面に7〜30nm程度の膜厚のゲート
酸化膜10を設け、リンを含む膜厚が400nmの多結
晶シリコンを堆積し、それをエッチングしてゲート電極
11をパターニングする。ゲート電極11のシート抵抗
は、15〜50Ω/□である。
【0052】また、ボロンを用いたイオン注入によりN
PNトランジスタのコレクタ領域の表面にP型ベース1
2を形成し、熱酸化でゲート電極11の多結晶シリコン
を10〜30nm酸化する。(図1(B)では図示せ
ず)つぎに、図1(C)に示すように、全面にTEOS
(Tetra−Ethyl−Ortho−Silica
te)の熱分解を利用したCVD膜を100〜300n
mの膜厚で堆積し、RIE法を用いて全面をエッチング
しゲート電極11の側面にスペーサーとしてCVD膜1
3を形成する。CVD膜13は、MOSトランジスタの
ショートチャネル効果を防ぐため、図1(C)では図示
しないがNchMOSトランジスタ領域にN型拡散領域
を形成するとともにPchMOSトランジスタ領域にP
型拡散領域を形成するためのイオン注入のマスクとして
このスペーサーが用いられる。
PNトランジスタのコレクタ領域の表面にP型ベース1
2を形成し、熱酸化でゲート電極11の多結晶シリコン
を10〜30nm酸化する。(図1(B)では図示せ
ず)つぎに、図1(C)に示すように、全面にTEOS
(Tetra−Ethyl−Ortho−Silica
te)の熱分解を利用したCVD膜を100〜300n
mの膜厚で堆積し、RIE法を用いて全面をエッチング
しゲート電極11の側面にスペーサーとしてCVD膜1
3を形成する。CVD膜13は、MOSトランジスタの
ショートチャネル効果を防ぐため、図1(C)では図示
しないがNchMOSトランジスタ領域にN型拡散領域
を形成するとともにPchMOSトランジスタ領域にP
型拡散領域を形成するためのイオン注入のマスクとして
このスペーサーが用いられる。
【0053】そして、砒素を用いたイオン注入により、
NchMOSトランジスタのソースおよびドレインにな
るN+ 型拡散領域14と、NPNトランジスタのエミッ
タとなるN+ 型拡散領域15と、オーミックコンタクト
をとるためNPNトランジスタのコレクタ領域の表面の
N+ 型拡散領域16とを形成する。N+ 型拡散領域16
は、N型拡散領域9の直上に形成される。
NchMOSトランジスタのソースおよびドレインにな
るN+ 型拡散領域14と、NPNトランジスタのエミッ
タとなるN+ 型拡散領域15と、オーミックコンタクト
をとるためNPNトランジスタのコレクタ領域の表面の
N+ 型拡散領域16とを形成する。N+ 型拡散領域16
は、N型拡散領域9の直上に形成される。
【0054】引続きボロンを用いたイオン注入により、
PchMOSトランジスタのソースおよびドレインとな
るP+ 型拡散領域17と、NPNトランジスタのベース
12の表面の外部ベース領域となるP+ 型拡散領域18
と、素子分離のP型ウェル5の表面のP+ 型拡散領域1
9とを形成する。P+ 型拡散領域17は、N型拡散領域
8の直上に設けられる。
PchMOSトランジスタのソースおよびドレインとな
るP+ 型拡散領域17と、NPNトランジスタのベース
12の表面の外部ベース領域となるP+ 型拡散領域18
と、素子分離のP型ウェル5の表面のP+ 型拡散領域1
9とを形成する。P+ 型拡散領域17は、N型拡散領域
8の直上に設けられる。
【0055】さらに、熱処理を含めることで、N+ 型拡
散領域14と、NPNトランジスタのエミッタであるN
+ 型拡散領域15とは、表面不純物濃度が2×1020c
m-3程度で深さが0.2〜0.3μmとなる。また、P
+ 型拡散領域17,18は、表面不純物濃度が2×10
20cm-3程度で深さが0.3〜0.4μmとなる。
散領域14と、NPNトランジスタのエミッタであるN
+ 型拡散領域15とは、表面不純物濃度が2×1020c
m-3程度で深さが0.2〜0.3μmとなる。また、P
+ 型拡散領域17,18は、表面不純物濃度が2×10
20cm-3程度で深さが0.3〜0.4μmとなる。
【0056】つぎに図1(D)に示すように、CVD膜
からなるフィールド酸化膜20を形成し、通常の半導体
装置の製造方法と同様に、NchMOSトランジスタの
ソース電極21a、NchMOSトランジスタのドレイ
ン電極21b、PchMOSトランジスタのソース電極
22a、PchMOSトランジスタのドレイン電極22
b、NPNトランジスタのエミッタ電極23a、NPN
トランジスタのベース電極23b、NPNトランジスタ
のコレクタ電極23cを形成し、本発明の第1の実施の
形態に基づくBiCMOS半導体装置の製造を完成させ
る。
からなるフィールド酸化膜20を形成し、通常の半導体
装置の製造方法と同様に、NchMOSトランジスタの
ソース電極21a、NchMOSトランジスタのドレイ
ン電極21b、PchMOSトランジスタのソース電極
22a、PchMOSトランジスタのドレイン電極22
b、NPNトランジスタのエミッタ電極23a、NPN
トランジスタのベース電極23b、NPNトランジスタ
のコレクタ電極23cを形成し、本発明の第1の実施の
形態に基づくBiCMOS半導体装置の製造を完成させ
る。
【0057】以上のように構成された本発明の第1の実
施の形態である半導体装置について、以下、その動作に
ついて説明する。
施の形態である半導体装置について、以下、その動作に
ついて説明する。
【0058】まず、このような製造方法は、エピタキシ
ャル層を形成しないことと、さらに、PchMOSトラ
ンジスタ領域のN- 型ウェル2を形成する工程を兼用し
NPNトランジスタのコレクタ領域となるN- 型ウェル
3を形成しているので製造工程数が少なく、低コストで
あることは言うまでもない。しかし、NPNトランジス
タのコレクタ領域のN- 型ウェル3は比較的濃度が低い
ので、寄生のコレクタ抵抗が高い。これを製造工程を追
加することで解決すれば、高いコストになる。
ャル層を形成しないことと、さらに、PchMOSトラ
ンジスタ領域のN- 型ウェル2を形成する工程を兼用し
NPNトランジスタのコレクタ領域となるN- 型ウェル
3を形成しているので製造工程数が少なく、低コストで
あることは言うまでもない。しかし、NPNトランジス
タのコレクタ領域のN- 型ウェル3は比較的濃度が低い
ので、寄生のコレクタ抵抗が高い。これを製造工程を追
加することで解決すれば、高いコストになる。
【0059】そこで、PchMOSトランジスタのドレ
インとソースとの間の耐圧がパンチスルーで低下するの
を防ぐため、リンの不純物を用いて80keVから20
0keVのエネルギーでイオン注入し、PchMOSト
ランジスタのN- 型ウェル2の表面近傍にN型拡散領域
8を形成する工程を兼用し製造工程を増やさずに、N -
型ウェル3においてコレクタ電極の直下の領域の表面近
傍にN型拡散領域9を追加し、寄生のコレクタ抵抗を低
くしている。
インとソースとの間の耐圧がパンチスルーで低下するの
を防ぐため、リンの不純物を用いて80keVから20
0keVのエネルギーでイオン注入し、PchMOSト
ランジスタのN- 型ウェル2の表面近傍にN型拡散領域
8を形成する工程を兼用し製造工程を増やさずに、N -
型ウェル3においてコレクタ電極の直下の領域の表面近
傍にN型拡散領域9を追加し、寄生のコレクタ抵抗を低
くしている。
【0060】図7は、本発明の第1の実施の形態におけ
るコレクタ電極23c直下の深さ方向に対する不純物濃
度の分布を示したものであり、この図7のようにNPN
トランジスタのコレクタ領域である低濃度のN- 型ウェ
ル3と表面のN+ 型拡散領域16との間に1×1017〜
4×1017cm-3程度で深さが0.4〜0.7μmであ
るN型拡散領域9が追加されることでコレクタ領域の濃
度が高められる。
るコレクタ電極23c直下の深さ方向に対する不純物濃
度の分布を示したものであり、この図7のようにNPN
トランジスタのコレクタ領域である低濃度のN- 型ウェ
ル3と表面のN+ 型拡散領域16との間に1×1017〜
4×1017cm-3程度で深さが0.4〜0.7μmであ
るN型拡散領域9が追加されることでコレクタ領域の濃
度が高められる。
【0061】そのため、NPNトランジスタの寄生のコ
レクタ抵抗が低くなり、NPNトランジスタの飽和電圧
も低く、大電流が流せる。
レクタ抵抗が低くなり、NPNトランジスタの飽和電圧
も低く、大電流が流せる。
【0062】さらに、図11に示すように、N型拡散領
域9およびN+ 拡散領域16でP型ベース12の周囲を
包囲することにより、横方向寄生PNPトランジスタの
ベース領域の不純物濃度が高められ、横方向寄生PNP
トランジスタの電流増幅率が小さくなる。図11(a)
はNPNトランジスタの領域の平面図を示し、同図
(b)は同図(a)のa−a線の断面図を示している。
域9およびN+ 拡散領域16でP型ベース12の周囲を
包囲することにより、横方向寄生PNPトランジスタの
ベース領域の不純物濃度が高められ、横方向寄生PNP
トランジスタの電流増幅率が小さくなる。図11(a)
はNPNトランジスタの領域の平面図を示し、同図
(b)は同図(a)のa−a線の断面図を示している。
【0063】横方向寄生PNPトランジスタとは、NP
NトランジスタのP型ベース12をエミッタとし、N-
型ウェル3をベースとし、P型ウェル5をコレクタとす
るものである。なお、寄生PNPトランジスタとして
は、縦方向のもの(半導体基板1をコレクタとするも
の)も分布状に存在するが、縦方向のものと横方向のも
のを合成した寄生PNPトランジスタの電流増幅率は横
方向のものが低下することに伴って低下する。
NトランジスタのP型ベース12をエミッタとし、N-
型ウェル3をベースとし、P型ウェル5をコレクタとす
るものである。なお、寄生PNPトランジスタとして
は、縦方向のもの(半導体基板1をコレクタとするも
の)も分布状に存在するが、縦方向のものと横方向のも
のを合成した寄生PNPトランジスタの電流増幅率は横
方向のものが低下することに伴って低下する。
【0064】以上のように、第1の実施の形態における
PchMOSトランジスタの工程を兼用し製造コストを
上げずに、NPNトランジスタの寄生のコレクタ抵抗や
飽和電圧を下げることができる。
PchMOSトランジスタの工程を兼用し製造コストを
上げずに、NPNトランジスタの寄生のコレクタ抵抗や
飽和電圧を下げることができる。
【0065】以下、本発明の第2の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【0066】図2は本発明の第2の実施の形態に基づく
半導体装置の製造方法を工程ごとに示す断面図である。
本発明は図1に示す第1の実施の形態とは、NPNトラ
ンジスタのコレクタ領域のN- 型ウェル3にN型拡散領
域9bが形成されている点が異なり、共通する点は図1
に使用した同じ番号を付与して図示するので、詳細な説
明は省く。
半導体装置の製造方法を工程ごとに示す断面図である。
本発明は図1に示す第1の実施の形態とは、NPNトラ
ンジスタのコレクタ領域のN- 型ウェル3にN型拡散領
域9bが形成されている点が異なり、共通する点は図1
に使用した同じ番号を付与して図示するので、詳細な説
明は省く。
【0067】まず、図2(A)のように、P型の半導体
基板1において、PchMOSトランジスタとなる領域
にN- 型ウェル2を形成すると同時に、NPNトランジ
スタのコレクタとなる領域にN- 型ウェル3を形成し、
NchMOSトランジスタとなる領域にP型ウェル4を
形成すると同時に、バイポーラトランジスタの素子分離
になる領域にP型ウェル5を形成する。
基板1において、PchMOSトランジスタとなる領域
にN- 型ウェル2を形成すると同時に、NPNトランジ
スタのコレクタとなる領域にN- 型ウェル3を形成し、
NchMOSトランジスタとなる領域にP型ウェル4を
形成すると同時に、バイポーラトランジスタの素子分離
になる領域にP型ウェル5を形成する。
【0068】つぎに、熱酸化により、PchMOSトラ
ンジスタとNchMOSトランジスタの素子分離になる
LOCOS酸化膜6を形成する。その後、全面にレジス
ト7を塗布し、マスクを用いてPchMOSトランジス
タ領域上とNPNトランジスタのコレクタ領域の電極を
設ける領域上と後工程の処理で形成するNPNトランジ
スタのエミッタ領域上にあるレジスト7を開口させる。
ンジスタとNchMOSトランジスタの素子分離になる
LOCOS酸化膜6を形成する。その後、全面にレジス
ト7を塗布し、マスクを用いてPchMOSトランジス
タ領域上とNPNトランジスタのコレクタ領域の電極を
設ける領域上と後工程の処理で形成するNPNトランジ
スタのエミッタ領域上にあるレジスト7を開口させる。
【0069】そして、リンの不純物を用いて80keV
から200keVのエネルギーでイオン注入し、Pch
MOSトランジスタのN- 型ウェル2の表面近傍にN型
拡散領域8を形成し、NPNトランジスタのコレクタの
表面近傍にN型拡散領域9aを形成し、エミッタ直下で
後の工程で形成されるベースとN- 型ウェル3の接合部
にN型拡散領域9bを形成する。N型拡散領域8は、ソ
ース・ドレインとなるP+ 型拡散領域(後述)およびチ
ャネル領域の形成予定領域の直下に形成される。また、
N型拡散領域9aは、コレクタ領域のオーミックコンタ
クト用のN+ 型拡散領域(後述)の形成予定領域の直下
に形成される。N型拡散領域9bは、N - 型ウェル3に
おけるNPNトランジスタのコレクタ領域の表面のベー
ス領域(後述)の形成予定領域の直下でかつベース領域
の表面のエミッタ領域(後述)の形成予定領域の真下に
形成される。
から200keVのエネルギーでイオン注入し、Pch
MOSトランジスタのN- 型ウェル2の表面近傍にN型
拡散領域8を形成し、NPNトランジスタのコレクタの
表面近傍にN型拡散領域9aを形成し、エミッタ直下で
後の工程で形成されるベースとN- 型ウェル3の接合部
にN型拡散領域9bを形成する。N型拡散領域8は、ソ
ース・ドレインとなるP+ 型拡散領域(後述)およびチ
ャネル領域の形成予定領域の直下に形成される。また、
N型拡散領域9aは、コレクタ領域のオーミックコンタ
クト用のN+ 型拡散領域(後述)の形成予定領域の直下
に形成される。N型拡散領域9bは、N - 型ウェル3に
おけるNPNトランジスタのコレクタ領域の表面のベー
ス領域(後述)の形成予定領域の直下でかつベース領域
の表面のエミッタ領域(後述)の形成予定領域の真下に
形成される。
【0070】つぎに、図2(B)に示すように、半導体
基板1の表面に7〜30nm程度の膜厚のゲート酸化膜
10を形成し、リンを含む膜厚が400nmの多結晶シ
リコンを堆積し、それをエッチングしてゲート電極11
をパターニングする。また、ボロンを用いたイオン注入
によりNPNトランジスタのコレクタ領域であるN-型
ウェル3の表面にP型ベース12を形成する。
基板1の表面に7〜30nm程度の膜厚のゲート酸化膜
10を形成し、リンを含む膜厚が400nmの多結晶シ
リコンを堆積し、それをエッチングしてゲート電極11
をパターニングする。また、ボロンを用いたイオン注入
によりNPNトランジスタのコレクタ領域であるN-型
ウェル3の表面にP型ベース12を形成する。
【0071】つぎに、図2(C)に示すように、全面に
CVD膜を堆積し、RIE法を用いてゲート電極11の
側面にスペーサーとしてCVD膜13を形成する。
CVD膜を堆積し、RIE法を用いてゲート電極11の
側面にスペーサーとしてCVD膜13を形成する。
【0072】そして、砒素を用いたイオン注入により、
NchMOSトランジスタのソースおよびドレインにな
るN+ 型拡散領域14と、NPNトランジスタのエミッ
タとなるN+ 型拡散領域15と、NPNトランジスタの
コレクタ領域の表面のオーミックコンタクト用のN+ 型
拡散領域16とを形成する。N+ 型拡散領域16は、N
型拡散領域9の直上に形成される。N+ 型拡散領域15
は、N型拡散領域9bの真上に形成される。
NchMOSトランジスタのソースおよびドレインにな
るN+ 型拡散領域14と、NPNトランジスタのエミッ
タとなるN+ 型拡散領域15と、NPNトランジスタの
コレクタ領域の表面のオーミックコンタクト用のN+ 型
拡散領域16とを形成する。N+ 型拡散領域16は、N
型拡散領域9の直上に形成される。N+ 型拡散領域15
は、N型拡散領域9bの真上に形成される。
【0073】引続きボロンを用いたイオン注入により、
PchMOSトランジスタのソースおよびドレインとな
るP+ 型拡散領域17と、NPNトランジスタのベース
12の表面の外部ベース領域になるP+ 型拡散領域18
と、素子分離のP型ウェル5の表面のP+ 型拡散領域1
9とを形成する。P+ 型拡散領域17は、N型拡散領域
8の直上に設けられる。
PchMOSトランジスタのソースおよびドレインとな
るP+ 型拡散領域17と、NPNトランジスタのベース
12の表面の外部ベース領域になるP+ 型拡散領域18
と、素子分離のP型ウェル5の表面のP+ 型拡散領域1
9とを形成する。P+ 型拡散領域17は、N型拡散領域
8の直上に設けられる。
【0074】つぎに、図2(D)に示すように、CVD
膜からなるフィールド酸化膜20を形成し、通常の半導
体装置の製造方法と同様に、NchMOSトランジスタ
のソース電極21a、NchMOSトランジスタのドレ
イン電極21b、PchMOSトランジスタのソース電
極22a、PchMOSトランジスタのドレイン電極2
2b、NPNトランジスタのエミッタ電極23a、NP
Nトランジスタのベース電極23b、NPNトランジス
タのコレクタ電極23cを形成し、本発明の第2の実施
の形態に基づくBiCMOS半導体装置の製造を完成さ
せる。
膜からなるフィールド酸化膜20を形成し、通常の半導
体装置の製造方法と同様に、NchMOSトランジスタ
のソース電極21a、NchMOSトランジスタのドレ
イン電極21b、PchMOSトランジスタのソース電
極22a、PchMOSトランジスタのドレイン電極2
2b、NPNトランジスタのエミッタ電極23a、NP
Nトランジスタのベース電極23b、NPNトランジス
タのコレクタ電極23cを形成し、本発明の第2の実施
の形態に基づくBiCMOS半導体装置の製造を完成さ
せる。
【0075】以上のように構成された本発明の第2の実
施の形態である半導体装置について、以下、その動作に
ついて説明する。
施の形態である半導体装置について、以下、その動作に
ついて説明する。
【0076】まず、図8は本発明の第2の実施の形態の
エミッタ直下の深さ方向に対する不純物濃度の分布を示
したものである。PchMOSトランジスタのN- 型ウ
ェル2の表面近傍にN型拡散領域8を形成する工程を兼
用し製造工程を増やさずに、N- 型ウェル3において、
NPNトランジスタのエミッタであるN+ 型拡散領域1
5の真下でかつベース領域の直下に位置する領域にN型
拡散領域9bが形成されており、エミッタ直下における
P型ベース12とN型拡散領域9bの接合部のコレクタ
の濃度が、1×1015〜6×1016cm-3から1×10
17〜4×1017cm-3程度に高められている。
エミッタ直下の深さ方向に対する不純物濃度の分布を示
したものである。PchMOSトランジスタのN- 型ウ
ェル2の表面近傍にN型拡散領域8を形成する工程を兼
用し製造工程を増やさずに、N- 型ウェル3において、
NPNトランジスタのエミッタであるN+ 型拡散領域1
5の真下でかつベース領域の直下に位置する領域にN型
拡散領域9bが形成されており、エミッタ直下における
P型ベース12とN型拡散領域9bの接合部のコレクタ
の濃度が、1×1015〜6×1016cm-3から1×10
17〜4×1017cm-3程度に高められている。
【0077】そのため、イオン注入でベースを形成する
ときに生じるチャンネリングが発生し難く、また、アニ
ールや熱処理での不純物の再分布も発生し難いので、ベ
ースの不純物濃度の分布は急峻さを保つことができる。
コレクタの濃度が高いために、同じベース濃度に対して
ベースの幅が小さくなる。したがって、動作時のベース
走行時間が短くなりNPNトランジスタの周波数特性を
向上できる。さらに、コレクタの濃度が高いため、大電
流の動作時にベース拡がり効果が生じ難く電流遮断周波
数fT が高められる。また、エミッタ直下のコレクタの
濃度が高いために、寄生のコレクタ抵抗も低減できる。
ときに生じるチャンネリングが発生し難く、また、アニ
ールや熱処理での不純物の再分布も発生し難いので、ベ
ースの不純物濃度の分布は急峻さを保つことができる。
コレクタの濃度が高いために、同じベース濃度に対して
ベースの幅が小さくなる。したがって、動作時のベース
走行時間が短くなりNPNトランジスタの周波数特性を
向上できる。さらに、コレクタの濃度が高いため、大電
流の動作時にベース拡がり効果が生じ難く電流遮断周波
数fT が高められる。また、エミッタ直下のコレクタの
濃度が高いために、寄生のコレクタ抵抗も低減できる。
【0078】以上のように、第2の実施の形態における
PchMOSトランジスタの工程を兼用し製造コストを
上げずに、NPNトランジスタの周波数特性を向上させ
ることができ、また、電流遮断周波数を高くすることが
できる。
PchMOSトランジスタの工程を兼用し製造コストを
上げずに、NPNトランジスタの周波数特性を向上させ
ることができ、また、電流遮断周波数を高くすることが
できる。
【0079】以下本発明の第3の実施の形態について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【0080】図3は本発明の第3の実施の形態に基づく
半導体装置の製造方法を工程ごとに示す断面図である。
本発明は図1に示す第1の実施の形態とは、バイポーラ
トランジスタとして横型PNPトランジスタを内蔵させ
た点が異なり、共通する点は図1に使用した同じ番号を
付与して図示するので、詳細な説明は省く。
半導体装置の製造方法を工程ごとに示す断面図である。
本発明は図1に示す第1の実施の形態とは、バイポーラ
トランジスタとして横型PNPトランジスタを内蔵させ
た点が異なり、共通する点は図1に使用した同じ番号を
付与して図示するので、詳細な説明は省く。
【0081】まず、図3(A)のように、P型の半導体
基板1にPchMOSトランジスタとなる領域にN- 型
ウェル2を形成すると同時に、PNPトランジスタのベ
ースとなる領域にN- 型ウェル3を形成する。また、N
chMOSトランジスタとなる領域にP型ウェル4を形
成すると同時に、バイポートランジスタの素子分離にな
る領域にPウェル5を形成する。
基板1にPchMOSトランジスタとなる領域にN- 型
ウェル2を形成すると同時に、PNPトランジスタのベ
ースとなる領域にN- 型ウェル3を形成する。また、N
chMOSトランジスタとなる領域にP型ウェル4を形
成すると同時に、バイポートランジスタの素子分離にな
る領域にPウェル5を形成する。
【0082】つぎに、PchMOSトランジスタとNc
hMOSトランジスタの素子分離になるLOCOS酸化
膜6形成する。その後、全面にレジスト7を塗布してマ
スクを用いてPchMOSトランジスタ領域上とPNP
トランジスタのベース領域上にあるレジスト7を開口さ
せる。
hMOSトランジスタの素子分離になるLOCOS酸化
膜6形成する。その後、全面にレジスト7を塗布してマ
スクを用いてPchMOSトランジスタ領域上とPNP
トランジスタのベース領域上にあるレジスト7を開口さ
せる。
【0083】そして、リンの不純物を用いて80keV
から200keVのエネルギーでイオン注入し、Pch
MOSトランジスタのN- 型ウェル2の表面近傍にN型
拡散領域8を形成し、PNPトランジスタのベースの表
面近傍にN型拡散領域9dを形成する。N型拡散領域8
は、ソース・ドレインとなるP+ 型拡散領域(後述)お
よびチャネル領域の形成予定領域の直下に形成される。
また、N型拡散領域9dは、N- 型ウェル3におけるP
NPトランジスタのベース領域(後述)のオーミックコ
ンタクト用拡散領域(後述)、エミッタ拡散領域(後
述)およびコレクタ拡散領域(後述)の形成予定領域の
直下に形成される。
から200keVのエネルギーでイオン注入し、Pch
MOSトランジスタのN- 型ウェル2の表面近傍にN型
拡散領域8を形成し、PNPトランジスタのベースの表
面近傍にN型拡散領域9dを形成する。N型拡散領域8
は、ソース・ドレインとなるP+ 型拡散領域(後述)お
よびチャネル領域の形成予定領域の直下に形成される。
また、N型拡散領域9dは、N- 型ウェル3におけるP
NPトランジスタのベース領域(後述)のオーミックコ
ンタクト用拡散領域(後述)、エミッタ拡散領域(後
述)およびコレクタ拡散領域(後述)の形成予定領域の
直下に形成される。
【0084】つぎに、図3(B)に示すように、半導体
基板表面に7〜30nm程度の膜厚のゲート酸化膜10
を形成し、リンを含む膜厚が400nmの多結晶シリコ
ンを堆積し、それをエッチングしてゲート電極11をパ
ターニングする。全面にCVD膜を堆積し、RIE法を
用いてゲート電極11の側面にスペーサーとしてCVD
膜13を形成する。
基板表面に7〜30nm程度の膜厚のゲート酸化膜10
を形成し、リンを含む膜厚が400nmの多結晶シリコ
ンを堆積し、それをエッチングしてゲート電極11をパ
ターニングする。全面にCVD膜を堆積し、RIE法を
用いてゲート電極11の側面にスペーサーとしてCVD
膜13を形成する。
【0085】そして、NchMOSトランジスタのソー
スとドレインになるN+ 型拡散領域14とPNPトラン
ジスタのベース領域の表面に設けられたオーミックコン
タクト用のN+ 型拡散領域15aを形成する。また、P
chMOSトランジスタのソースとドレインとなるP+
型拡散領域17を形成し、PNPトランジスタのベース
領域のN型拡散領域9dの表面(直上)にエミッタとな
るP+ 型拡散領域18aと、コレクタとなるP+ 型拡散
領域18bと、素子分離のP型ウェル5の表面のP+ 型
拡散領域19とを形成する。
スとドレインになるN+ 型拡散領域14とPNPトラン
ジスタのベース領域の表面に設けられたオーミックコン
タクト用のN+ 型拡散領域15aを形成する。また、P
chMOSトランジスタのソースとドレインとなるP+
型拡散領域17を形成し、PNPトランジスタのベース
領域のN型拡散領域9dの表面(直上)にエミッタとな
るP+ 型拡散領域18aと、コレクタとなるP+ 型拡散
領域18bと、素子分離のP型ウェル5の表面のP+ 型
拡散領域19とを形成する。
【0086】つぎに、図3(C)に示すように、CVD
膜からなるフィールド酸化膜20を形成し、通常の半導
体装置の製造方法と同様に、NchMOSトランジスタ
のソース電極21a、NchMOSトランジスタのドレ
イン電極21b、PchMOSトランジスタのソース電
極22a、PchMOSトランジスタのドレイン電極2
2b、PNPトランジスタのベース電極24a、PNP
トランジスタのエミッタ電極24b、PNPトランジス
タのコレクタ電極24cを形成し、本発明の第3の実施
の形態に基づくBiCMOS半導体装置の製造を完成さ
せる。
膜からなるフィールド酸化膜20を形成し、通常の半導
体装置の製造方法と同様に、NchMOSトランジスタ
のソース電極21a、NchMOSトランジスタのドレ
イン電極21b、PchMOSトランジスタのソース電
極22a、PchMOSトランジスタのドレイン電極2
2b、PNPトランジスタのベース電極24a、PNP
トランジスタのエミッタ電極24b、PNPトランジス
タのコレクタ電極24cを形成し、本発明の第3の実施
の形態に基づくBiCMOS半導体装置の製造を完成さ
せる。
【0087】以上のように構成された本発明の第3の実
施の形態の半導体装置について、以下、その動作につい
て説明する。
施の形態の半導体装置について、以下、その動作につい
て説明する。
【0088】第3の実施の形態は、PchMOSトラン
ジスタのN- 型ウェル2の表面近傍にN型拡散領域8を
形成する工程を兼用し製造工程を複雑化することなく、
PNPトランジスタのベースとなる領域にN- 型ウェル
3より濃度が高いN型拡散領域9dを形成しており、基
板とPNPトランジスタのコレクタ間で動作する寄生の
PNPトランジスタの電流増幅率を小さくすることがで
き、基板への大きな漏れ電流が発生し難い。したがっ
て、第3の実施の形態を利用した集積回路は誤動作が抑
えられる。
ジスタのN- 型ウェル2の表面近傍にN型拡散領域8を
形成する工程を兼用し製造工程を複雑化することなく、
PNPトランジスタのベースとなる領域にN- 型ウェル
3より濃度が高いN型拡散領域9dを形成しており、基
板とPNPトランジスタのコレクタ間で動作する寄生の
PNPトランジスタの電流増幅率を小さくすることがで
き、基板への大きな漏れ電流が発生し難い。したがっ
て、第3の実施の形態を利用した集積回路は誤動作が抑
えられる。
【0089】以上のように、第3の実施の形態における
PchMOSトランジスタの工程を兼用し製造コストを
上げずに、寄生のPNPトランジスタの電流増幅率を小
さくすることができる。
PchMOSトランジスタの工程を兼用し製造コストを
上げずに、寄生のPNPトランジスタの電流増幅率を小
さくすることができる。
【0090】なお、第1の実施の形態や第2の実施の形
態において、NPNトランジスタのP型ベース12はゲ
ート電極11をパターニングした後に形成したが、P型
ベース12の形成はこの工程順番でなくてもよく、例え
ば、フィールド酸化膜20を堆積する前でも構わない。
さらに、第1〜第3の実施の形態において、半導体基板
1はP型シリコンからなるとしたが、N型シリコンでも
構わないし、また、酸化膜上に張り合わせた半導体基板
を用いてもよい。
態において、NPNトランジスタのP型ベース12はゲ
ート電極11をパターニングした後に形成したが、P型
ベース12の形成はこの工程順番でなくてもよく、例え
ば、フィールド酸化膜20を堆積する前でも構わない。
さらに、第1〜第3の実施の形態において、半導体基板
1はP型シリコンからなるとしたが、N型シリコンでも
構わないし、また、酸化膜上に張り合わせた半導体基板
を用いてもよい。
【0091】
【発明の効果】以上のように、請求項1記載の半導体装
置の製造方法によれば、同一の半導体基板の表面に第1
導電型チャネルを有するMOSトランジスタとバイポー
ラトランジスタが形成される半導体装置の製造方法にお
いて、第1のウェルにおいてMOSトランジスタのソー
ス・ドレイン拡散領域およびチャネル領域の形成予定領
域の直下に第2導電型不純物のイオン注入による第2導
電型の第1の拡散領域を形成する製造工程を用いて、第
2のウェルにおいて縦型バイポーラトランジスタのコレ
クタ領域のオーミックコンタクト用拡散領域の形成予定
領域の直下に、第2のウェルよりも濃度が高い第2導電
型の第2の拡散領域を形成するので、製造コストを上げ
ることなく、コレクタ領域のオーミックコンタクト用拡
散領域の直下の不純物濃度を上げることができ、したが
って寄生のコレクタ抵抗や飽和電圧が低いバイポーラト
ランジスタを作ることができる。
置の製造方法によれば、同一の半導体基板の表面に第1
導電型チャネルを有するMOSトランジスタとバイポー
ラトランジスタが形成される半導体装置の製造方法にお
いて、第1のウェルにおいてMOSトランジスタのソー
ス・ドレイン拡散領域およびチャネル領域の形成予定領
域の直下に第2導電型不純物のイオン注入による第2導
電型の第1の拡散領域を形成する製造工程を用いて、第
2のウェルにおいて縦型バイポーラトランジスタのコレ
クタ領域のオーミックコンタクト用拡散領域の形成予定
領域の直下に、第2のウェルよりも濃度が高い第2導電
型の第2の拡散領域を形成するので、製造コストを上げ
ることなく、コレクタ領域のオーミックコンタクト用拡
散領域の直下の不純物濃度を上げることができ、したが
って寄生のコレクタ抵抗や飽和電圧が低いバイポーラト
ランジスタを作ることができる。
【0092】また、本発明の請求項2記載の半導体装置
の製造方法によれば、第1のウェルにおいてMOSトラ
ンジスタのソース・ドレイン拡散領域およびチャネル領
域の形成予定領域の直下に第2導電型不純物のイオン注
入による第2導電型の第1の拡散領域を形成する製造工
程を用いて、第2のウェルにおける縦型バイポーラトラ
ンジスタのコレクタ領域の表面のベース領域の形成予定
領域の直下でかつベース領域の表面のエミッタ領域の形
成予定領域の真下に第3の拡散領域を設けることで、ベ
ースとコレクタの接合部のコレクタの濃度を上げている
ので、製造工程を追加することなく、大電流動作時に生
じるベース拡がり効果が生じ難くなり高い電流遮断周波
数が得られ、またベース幅も小さくできるため、周波数
特性を良好とすることができる。
の製造方法によれば、第1のウェルにおいてMOSトラ
ンジスタのソース・ドレイン拡散領域およびチャネル領
域の形成予定領域の直下に第2導電型不純物のイオン注
入による第2導電型の第1の拡散領域を形成する製造工
程を用いて、第2のウェルにおける縦型バイポーラトラ
ンジスタのコレクタ領域の表面のベース領域の形成予定
領域の直下でかつベース領域の表面のエミッタ領域の形
成予定領域の真下に第3の拡散領域を設けることで、ベ
ースとコレクタの接合部のコレクタの濃度を上げている
ので、製造工程を追加することなく、大電流動作時に生
じるベース拡がり効果が生じ難くなり高い電流遮断周波
数が得られ、またベース幅も小さくできるため、周波数
特性を良好とすることができる。
【0093】さらに、本発明の請求項3記載の半導体装
置の製造方法によれば、第1のウェルにおいてMOSト
ランジスタのソース・ドレイン拡散領域およびチャネル
領域の形成予定領域の直下に第2導電型不純物のイオン
注入による第2導電型の第1の拡散領域を形成する製造
工程を用いて、第2のウェルにおける横型バイポーラト
ランジスタのベース領域のオーミックコンタクト用拡散
領域、エミッタ拡散領域およびコレクタ拡散領域の形成
予定領域の直下に第2の拡散領域を設けることで、横型
バイポーラトランジスタのベース領域の濃度を上げてい
るため、製造コストを上げることなく、基板と横型バイ
ポーラトランジスタのコレクタの間に作られる寄生PN
Pトランジスタの電流増幅率を小さく抑えることがで
き、漏れ電流を低減することができ、集積回路の誤動作
を防止することができる。
置の製造方法によれば、第1のウェルにおいてMOSト
ランジスタのソース・ドレイン拡散領域およびチャネル
領域の形成予定領域の直下に第2導電型不純物のイオン
注入による第2導電型の第1の拡散領域を形成する製造
工程を用いて、第2のウェルにおける横型バイポーラト
ランジスタのベース領域のオーミックコンタクト用拡散
領域、エミッタ拡散領域およびコレクタ拡散領域の形成
予定領域の直下に第2の拡散領域を設けることで、横型
バイポーラトランジスタのベース領域の濃度を上げてい
るため、製造コストを上げることなく、基板と横型バイ
ポーラトランジスタのコレクタの間に作られる寄生PN
Pトランジスタの電流増幅率を小さく抑えることがで
き、漏れ電流を低減することができ、集積回路の誤動作
を防止することができる。
【図1】本発明の第1の実施の形態における半導体装置
の製造方法を示す工程順断面図である。
の製造方法を示す工程順断面図である。
【図2】本発明の第2の実施の形態における半導体装置
の製造方法を示す工程順断面図である。
の製造方法を示す工程順断面図である。
【図3】本発明の第3の実施の形態における半導体装置
の製造方法を示す工程順断面図である。
の製造方法を示す工程順断面図である。
【図4】第1の従来例における半導体装置の完成状態を
示す断面図である。
示す断面図である。
【図5】第2の従来例における半導体装置の完成状態を
示す断面図である。
示す断面図である。
【図6】第3の従来例における半導体装置の完成状態を
示す断面図である。
示す断面図である。
【図7】本発明の第1の実施の形態におけるバイポーラ
トランジスタの不純物濃度の分布を示す概略図である。
トランジスタの不純物濃度の分布を示す概略図である。
【図8】本発明の第2の実施の形態におけるバイポーラ
トランジスタの不純物濃度の分布を示す概略図である。
トランジスタの不純物濃度の分布を示す概略図である。
【図9】第1の従来例におけるバイポーラトランジスタ
の不純物濃度の分布を示す概略図である。
の不純物濃度の分布を示す概略図である。
【図10】第2の従来例におけるバイポーラトランジス
タの不純物濃度の分布を示す概略図である。
タの不純物濃度の分布を示す概略図である。
【図11】(a)はN型拡散領域とN+ 型拡散領域がP
型ベースの周囲を包囲する状態のNPNトランジスタ領
域の平面図、(b)は同図(a)のa−a線の断面図で
ある。
型ベースの周囲を包囲する状態のNPNトランジスタ領
域の平面図、(b)は同図(a)のa−a線の断面図で
ある。
1 半導体基板 2 N- 型ウェル 3 N- 型ウェル 4 P型ウェル 5 P型ウェル 6 LOCOS酸化膜 7 レジスト 8 N型拡散領域 9 N型拡散領域 9a N型拡散領域 9b N型拡散領域 9c N型拡散領域 9d N型拡散領域 10 ゲート酸化膜 11 ゲート電極 12 P型ベース 13 CVD膜 14 N+ 型拡散領域 15 N+ 型拡散領域 15a N+ 型拡散領域 16 N+ 型拡散領域 17 P+ 型拡散領域 18 P+ 型拡散領域 18a P+ 型拡散領域 18b P+ 型拡散領域 19 P+ 型拡散領域 20 フィールド酸化膜 21a NchMOSトランジスタのソース電極 21b NchMOSトランジスタのドレイン電極 22a PchMOSトランジスタのソース電極 22b PchMOSトランジスタのドレイン電極 23a NPNトランジスタのエミッタ電極 23b NPNトランジスタのベース電極 23c NPNトランジスタのコレクタ電極 24a PNPトランジスタのベース電極 24b PNPトランジスタのエミッタ電極 24c PNPトランジスタのコレクタ電極
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F048 AA01 AA05 AA09 AA10 AC05 BA01 BB05 BD00 BD04 BE01 BE02 BE03 BF03 BG12 BH01 CA00 CA01 CA12 DA06 DA13 DA14 DA15 DA25 5F082 AA16 AA26 BA00 BA02 BA04 BA23 BC04 BC09 EA09 EA10
Claims (3)
- 【請求項1】 第1導電型の半導体基板の表面に第1導
電型チャネルを有するMOSトランジスタと縦型バイポ
ーラトランジスタとを形成する半導体装置の製造方法で
あって、 前記半導体基板に前記MOSトランジスタ用の第2導電
型の第1のウェルを形成すると同時に前記縦型バイポー
ラトランジスタのコレクタ領域となる第2導電型の第2
のウェルを形成する第1の工程と、 不純物濃度が前記第1のウェルよりも高く拡散深さが浅
い第2導電型の第1の拡散領域を前記第1のウェルにお
ける前記MOSトランジスタのソース・ドレイン拡散領
域およびチャネル領域の形成予定領域の直下に形成する
と同時に、不純物濃度が前記第2のウェルよりも高く拡
散深さが浅い第2導電型の第2の拡散領域を前記第2の
ウェルにおける前記縦型バイポーラトランジスタのコレ
クタ領域のオーミックコンタクト用拡散領域の形成予定
領域の直下に形成する第2の工程とを含む半導体装置の
製造方法。 - 【請求項2】 第1の拡散領域の形成と同時に、不純物
濃度が前記第2のウェルよりも高く拡散深さが浅い第2
導電型の第3の拡散領域を、前記第2のウェルにおける
前記縦型バイポーラトランジスタのコレクタ領域の表面
のベース領域の形成予定領域の直下でかつ前記ベース領
域の表面のエミッタ領域の形成予定領域の真下に形成す
ることを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項3】 第1導電型の半導体基板の表面に第1導
電型チャネルを有するMOSトランジスタと横型バイポ
ーラトランジスタとを形成する半導体装置の製造方法で
あって、 前記半導体基板に前記MOSトランジスタ用の第2導電
型の第1のウェルを形成すると同時に前記横型バイポー
ラトランジスタのベース領域となる第2導電型の第2の
ウェルを形成する第1の工程と、 不純物濃度が前記第1のウェルよりも高く拡散深さが浅
い第2導電型の第1の拡散領域を前記第1のウェルにお
ける前記MOSトランジスタのソース・ドレイン拡散領
域およびチャネル領域の形成予定領域の直下に形成する
と同時に、不純物濃度が前記第2のウェルよりも高く拡
散深さが浅い第2導電型の第2の拡散領域を前記第2の
ウェルにおける前記横型バイポーラトランジスタのベー
ス領域のオーミックコンタクト用拡散領域、エミッタ拡
散領域およびコレクタ拡散領域の形成予定領域の直下に
形成する第2の工程とを含む半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000106198A JP3443069B2 (ja) | 2000-04-07 | 2000-04-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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JP2001291781A true JP2001291781A (ja) | 2001-10-19 |
JP3443069B2 JP3443069B2 (ja) | 2003-09-02 |
Family
ID=18619413
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
JP (1) | JP3443069B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6815301B2 (en) | 2003-03-24 | 2004-11-09 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating bipolar transistor |
US6917080B2 (en) * | 2002-03-27 | 2005-07-12 | Rohm Co., Ltd. | Bipolar transistor and semiconductor device using same |
US7547950B2 (en) | 2006-06-29 | 2009-06-16 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2010080727A (ja) * | 2008-09-26 | 2010-04-08 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
2000
- 2000-04-07 JP JP2000106198A patent/JP3443069B2/ja not_active Expired - Fee Related
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---|---|---|---|---|
US6917080B2 (en) * | 2002-03-27 | 2005-07-12 | Rohm Co., Ltd. | Bipolar transistor and semiconductor device using same |
US7323750B2 (en) | 2002-03-27 | 2008-01-29 | Rohm Co., Ltd. | Bipolar transistor and semiconductor device using same |
US6815301B2 (en) | 2003-03-24 | 2004-11-09 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating bipolar transistor |
US7547950B2 (en) | 2006-06-29 | 2009-06-16 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2010080727A (ja) * | 2008-09-26 | 2010-04-08 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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