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JP2001284395A - 半導体装置 - Google Patents

半導体装置

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Publication number
JP2001284395A
JP2001284395A JP2000099518A JP2000099518A JP2001284395A JP 2001284395 A JP2001284395 A JP 2001284395A JP 2000099518 A JP2000099518 A JP 2000099518A JP 2000099518 A JP2000099518 A JP 2000099518A JP 2001284395 A JP2001284395 A JP 2001284395A
Authority
JP
Japan
Prior art keywords
pad
source
lead
chip
relay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000099518A
Other languages
English (en)
Inventor
Yoshiaki Oki
宜顕 大木
Tsutomu Nishio
勉 西尾
Kenji Fujimoto
健治 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2000099518A priority Critical patent/JP2001284395A/ja
Publication of JP2001284395A publication Critical patent/JP2001284395A/ja
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Abstract

(57)【要約】 【課題】 中継パッドを介してボンディングワイヤによ
り接続した構造において、中継パッドが介在することに
よる電気抵抗の増加を少なくした半導体装置を提供す
る。 【解決手段】 半導体チップ5上の等電位領域に接続さ
れた第1及び第2の1次パッド51,52と、第1、第
2、第3及び第4接続点71,73,75,77を直線
A−A上に配置した中継パッド21と、第1及び第2の
2次パッド61,63とを有する。第1の1次パッド5
1と第1接続点71との間、第2の1次パッド52と第
2接続点73との間、第3接続点75と第1の2次パッ
ド61との間、及び第4接続点77と第2の2次パッド
63との間を、それぞれ第1、第2、第3及び第4のボ
ンディングワイヤ31,33,35,37で接続してい
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電力用半導体装置
(パワーデバイス)に係り、特に、1次パッドと2次パ
ッドの間の距離が長い場合に、この間をボンディングワ
イヤにより電気的に接続した電力用半導体装置に関す
る。
【0002】
【従来の技術】半導体装置に中には、1つのパッケージ
内に、複数の半導体チップを配置したマルチチップモジ
ュール(MCM)の形態のものや、半導体チップと他の
回路素子を回路基板上に配置したハイブリッドICの形
態のもの等の種々の構造がある。このような半導体装置
では、チップ側パッド(1次パッド)とリード側パッド
(2次パッド)の距離が長い構造のパッケージやハイブ
リッドIC等が存在する。このようなチップ側パッド
(1次パッド)とリード側パッド(2次パッド)の距離
が長い場合は、ボンディングワイヤのたるみによる短絡
不良等を防止するために、途中に中継配線を介してワイ
ヤボンディングを行なう必要が生じる。
【0003】従来の半導体装置は、例えば、図5に示す
ように、パッケージ基板101上に設けられた導電性の
支持板103と、この支持板103上に配置された半導
体チップ5と、同じく支持板103上に配置された回路
基板107とを有する。パッケージ基板101の外縁部
には、ソース用第1リード62,ソース用第2リード6
4、・・・・・等のリード端子が設けられている。ま
た、回路基板107上には、ボンディングワイヤの中継
のために中継配線109が設けられている。
【0004】そして、半導体チップ5上のソース用第1
チップ側パッド(第1の1次パッド)51と中継配線1
09が第1ボンディングワイヤ31によって接続され、
半導体チップ5上のソース用第2チップ側パッド(第2
の1次パッド)52と中継配線109が第2ボンディン
グワイヤ33によって接続されている。そして、中継配
線109とソース用第1リード側パッド(第1の2次パ
ッド)61が第3ボンディングワイヤ35によって接続
され、中継配線109とソース用第2リード側パッド
(第2の2次パッド)63が第4ボンディングワイヤ3
7によって接続されている。なお、これら各部材は樹脂
封止などによりパッケージされているが、樹脂封止材な
どは図示省略している。
【0005】このように半導体チップ5とソース用第1
リード側パッド61又は第2リード側パッド63との電
気的接続に、途中、中継配線109を介することで、半
導体チップ5とソース用第1リード側パッド61又は第
2リード側パッド63の間隔が長くなっても、第1ボン
ディングワイヤ31、第2ボンディングワイヤ33、第
3ボンディングワイヤ35及び第4ボンディングワイヤ
37の垂れ下がりが防止される。その結果、ボンディン
グワイヤが導電性の支持板103やその他の回路などと
接触することによる電気的短絡が防止される。
【0006】また、図示した半導体装置のように、半導
体チップ5とソース用第1リード側パッド61、第2リ
ード側パッド63の間を並列に複数本のボンディングワ
イヤ(第1、第2、第3及び第4ボンディングワイヤ3
1,33,35,37)により接続することで、大きな
電流容量をとることができる。このような構造は、例え
ば半導体チップがパワーMOSFETなどの電力用半導
体装置(パワーデバイス)の場合に良く利用され、電力
用半導体装置の主電極領域(例えば、MOSFETのソ
ース又はドレイン領域)とリード側パッドとを、複数本
のボンディングワイヤにより接続するようにしている。
【0007】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、チップ側パッド(1次パッド)とリー
ド側パッド(2次パッド)の間が中継配線を介して電気
的に接続されているため、チップ側パッドとリード側パ
ッドとを直接接続した場合よりも、中継配線が介在する
分だけ電気抵抗が大きくなる問題があった。
【0008】本発明は、上記に鑑みてなされたもので、
その目的は、例えばチップ側パッドとリード側パッドと
の間のように、少なくとも2つのボンディングパッドの
間を中継配線を介してボンディングワイヤにより接続す
る構造において、中継配線が介在することによる電気抵
抗の増加を少なくした半導体装置を提供することであ
る。
【0009】
【課題を解決するための手段】上記課題を解決するため
の本発明は、等電位領域に接続された第1及び第2の1
次パッドと、第1、第2、第3及び第4接続点を直線上
に配置した中継パッドと、この直線に関して、第1及び
第2の1次パッドとは反対側に配置された第1及び第2
の2次パッドと、第1の1次パッドと第1接続点とを電
気的に接続する第1のボンディングワイヤと、第2の1
次パッドと第2接続点とを電気的に接続する第2のボン
ディングワイヤと、第3接続点と第1の2次パッドとを
電気的に接続する第3のボンディングワイヤと、第4接
続点と第2の2次パッドとを電気的に接続する第4のボ
ンディングワイヤとを有する半導体装置であることを特
徴とする。
【0010】本発明の半導体装置は、中継パッド上にお
ける第1、第3、第2及び第4接続点を所定の直線の上
に配置することで、中継パッドにおける接続抵抗を少な
くして、1次パッドから2次パッドまでの電気抵抗を少
なくすることができるものである。
【0011】上記本発明の半導体装置において、第1、
第3、第2及び第4接続点を、直線の上に配置する順番
は種々の組み合わせが可能である。このうち、特に、第
1、第3、第2及び第4接続点の順に、中継パッドの表
面において、直線上に配列するのが好ましい。このよう
に、第1、第3、第2及び第4接続点の順に配置する
と、1次パッドから中継パッドに至るボンディングワイ
ヤの中継パッド上での接続点と、2次パッドから中継パ
ッドに至るボンディングワイヤの中継パッド上での接続
点とが交互に成るからである。この結果、1次パッドか
ら2次パッドまでの電気抵抗を少なくすることができ
る。
【0012】なお、若干抵抗は高くなるものの、第3、
第1、第2及び第4接続点の順番、第1、第3、第4及
び第2接続点の順番で、若しくは、第3、第1、第4及
び第2接続点の順番で直線上に配列しても、ほぼ同程度
の効果は得られる。
【0013】上記本発明の半導体装置において、等電位
領域を、例えば、半導体素子の主電極領域とし、第1及
び第2の1次パッドは、半導体チップ上の主電極領域に
接続されたチップ側パッドとすることが可能である。そ
して、第1及び第2の2次パッドを、パッケージ基板上
に配置されたリード側パッドとすることが可能である。
このような構成とすれば、チップ側パッドからリード側
パッドまでの距離が長い場合に、途中、中継パッドを介
してボンディングワイヤにより接続しても、チップ側パ
ッドとリード側パッドとの間の電気抵抗の増加を少なく
することができるものである。ここで、「半導体素子の
主電極領域」とは、パワーバイポーラトランジスタ(パ
ワーBJT)や絶縁ゲート型バイポーラトランジスタ
(IGBT)等においては、エミッタ領域又はコレクタ
領域のいずれか一方、電力用電界効果トランジスタ(パ
ワーFET)や電力用静電誘導トランジスタ(パワーS
IT)等においてはソース領域又はドレイン領域のいず
れか一方、ゲートターンオフ・サイリスタ(GTOサイ
リスタ)や静電誘導サイリスタ(SIサイリスタ)等に
おいてはアノード領域又はカソード領域のいずれか一方
を意味する。
【0014】なお、第1及び第2の1次パッドは、半導
体チップ上に、連続した一体のボンディングパッドとし
て形成してもかまわない。同様に、第1及び第2の2次
パッドが、連続した一体のボンディングパッドであって
も良い。
【0015】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであり、各部材の寸法の
関係や比率は現実のものとは異なることに留意すべきで
ある。従って、具体的な各部材の寸法は以下の説明を参
酌して判断すべきものである。また、図面相互間におい
ても互いの寸法の関係や比率が異なる部分が含まれてい
ることは勿論である。
【0016】(第1の実施の形態)本発明の第1の実施
の形態に係る半導体装置の要部は、図1に示すように、
半導体チップ5に設けられた等電位領域に接続された第
1の1次パッド(ソース用第1チップ側パッド)51及
び第2の1次パッド(ソース用第2チップ側パッド)5
2と、第1接続点71、第2接続点73、第3接続点7
5及び第4接続点77を直線A−A上に等間隔で配置し
た中継パッド21と、この直線A−Aに関して、第1の
1次パッド51及び第2の1次パッド52とは反対側に
配置された第1の2次パッド(ソース用第1リード側パ
ッド)61及び第2の2次パッド(ソース用第2リード
側パッド)63とを有する。そして、第1の1次パッド
51と第1接続点71とを第1のボンディングワイヤ3
1で、第2の1次パッド52と第2接続点73とを第2
のボンディングワイヤ33で、第3接続点75と第1の
2次パッド61とを第3のボンディングワイヤ35で、
第4接続点77と第2の2次パッド63とを第4のボン
ディングワイヤ37で電気的に接続している。
【0017】具体的には、図1に示すように、パッケー
ジ基板1上に設けられた導電性の支持板3と、この支持
板3上に配置された半導体チップ5と、同じく支持板3
上に配置された回路基板7とを有する。パッケージ基板
1の外縁部には、インナーリードとしてのゲート用リー
ド66,その他用リード68,ドレイン用リード69,
ソース用第1リード62,及びソース用第2リード64
等が設けられている。これらのインナーリード66,6
8,69,62,64は、パッケージのアウターリード
(不図示)と電気的な接続をとるべく、パッケージの外
部に向かって延長形成されている。そして、ゲート用リ
ード66,その他用リード68,ソース用第1リード6
2,及びソース用第2リード64には、それぞれ、ゲー
ト用リード側パッド65,その他用リード側パッド6
7,ソース用第1リード側パッド(第1の2次パッド)
61,及びソース用第2リード側パッド(第2の2次パ
ッド)63が連続して(一体的に)接続されている。
【0018】回路基板7上には、中継パッド21、第1
中継配線23、第2中継配線、・・・・・等が設けられ
ている。なお、回路基板7上には、図示しないが、例え
ば、他の半導体チップ、あるいは、抵抗体、コンデン
サ、コイルなどといった個別の受動態部品(回路素子)
などが一体の回路として設けられていても良い。更に、
別個の機能を有した個別の回路等の「その他の回路」が
設けられていても良い。図1に示す第2中継配線外側パ
ッド91は、これら「その他の回路」のために設けられ
た第2中継配線の端部に設けられたパッドである。第2
中継配線の(図示を省略した)他方の端部には、第2中
継配線内側パッドが設けられている。
【0019】そして、半導体チップ5上のソース用第1
チップ側パッド(第1の1次パッド)51と中継パッド
21上の第1接続点71が第1ボンディングワイヤ31
によって接続され、半導体チップ5上のソース用第2チ
ップ側パッド(第2の1次パッド)52と中継パッド2
1上の第2接続点73が第2ボンディングワイヤ33に
よって接続されている。更に、中継パッド21上の第3
接続点75とソース用第1リード側パッド(第1の2次
パッド)61が第3ボンディングワイヤ35によって接
続され、中継パッド21上の第4接続点77とソース用
第2リード側パッド(第2の2次パッド)63が第4ボ
ンディングワイヤ37によって接続されている。
【0020】また、半導体チップ5上のゲート用チップ
側パッド55と第1中継配線23がゲート用内側ワイヤ
41によって接続され、第1中継配線23とゲート用リ
ード側パッド65がゲート用外側ワイヤ43によって接
続されている。また、回路基板7の第2中継配線外側パ
ッド91とその他用リード側パッド67がその他用外側
ワイヤ93により接続されている。
【0021】パッケージ基板1は、半導体チップ5の放
熱のために熱伝導率の高く、かつ絶縁性の材料が用いら
れており、例えば窒化アルミニウム(AlN)、アルミ
ナ(Al)、ベリリア(BeO)等のセラミック
スが使用される。
【0022】支持板3とこれに連続したインナーリード
69,更に、インナーリード66,68,62,64及
びこれらに連続して形成されたリード側パッド65,6
7,61,63は、例えばアルミニウム(Al)、銅
(Cu)、Cu−Fe,Cu−Cr,Cu−Ni−S
i,Cu−Sn等の銅合金、Ni−Fe、Fe−Ni−
Co等のニッケル・鉄合金、或いは銅とステンレスの複
合材料等を用いることが可能である。更に、これらの金
属から成る母体に、ニッケル(Ni)メッキや金(A
u)メッキ等を施したものなどから構成しても良い。こ
れらは、周知のリードフレームとして構成されたもので
ある。
【0023】回路基板7は、本発明の第1の実施の形態
では、パッケージ基板1と同様な熱伝導性の良い絶縁性
のセラミックスが使用できる。なお、回路基板7として
は、セラミックスの他、例えばエポキシ樹脂やベークラ
イト樹脂、ABS樹脂などの絶縁性基板であっても良
い。
【0024】回路基板7上の中継パッド21、第1中継
配線23、及び第2中継配線外側パッド91等は、それ
ぞれ互いに電気的に絶縁されたパターンとして形成され
ている。例えば周知のスクリーン印刷技術によって、所
定の形状に、厚膜導体をパターニングして成る。本発明
の第1の実施の形態では、中継パッド21、第1中継配
線23、及び第2中継配線外側パッド91等は、厚さ1
0μm乃至50μmの銅薄膜(厚膜導体)を、図1に示
すような所定の平面形状にパターニングして構成してい
る。なお、厚膜導体としては銅の他、アルミニウムや
金、或いは銅にニッケルメッキや金メッキを施したもの
などで構成しても良い。回路基板7は、接着剤や半田等
を介してパッケージ基板1の主面に固着されている。
【0025】中継パッド21は、図1に示すように、ほ
ぼ正方形の平面形状を有しており、4本のボンディング
ワイヤ31,33,35,37のそれぞれの端部を、ほ
ぼ等間隔で、直線A−Aの上に並べて接続することので
きる程度の幅と長さを有する。
【0026】第1中継配線23は、図1に示すように、
回路基板7の長辺にほぼ平行なストライプ状のパターン
部と短辺にほぼ平行なストライプ状のパターン部とが接
続したL字形状部を有している。そして、この相対的に
幅狭のL字配線パターン部の両端には、相対的に幅広の
第1中継配線内側パッド27及び第1中継配線外側パッ
ド29とが接続されている。なお、L字配線パターンは
例示であり、単純なストライプ状のパターンでもかまわ
ないことは勿論である。ゲート用チップ側パッド55に
接続される第1中継配線内側パッド27及び第1中継配
線外側パッド29は、大電流は流れないので、いずれも
1本のボンディングワイヤが接続できる面積を有してい
れば良い。従って、複数本のボンディングワイヤで大電
流を流す必要のある中継パッド21に比べて、第1中継
配線23は、小さな面積で形成されている。
【0027】なお、各部材は、図示しない樹脂又はパッ
ケージ缶体などにより封止されている。
【0028】本発明の第1の実施の形態に係る半導体装
置においては、半導体チップ5として、例えばパワーM
OSFETチップを採用することが可能である。パワー
MOSFETのような電力用半導体素子(パワーデバイ
ス)に用いる半導体チップ5の場合は、半導体チップ5
の発熱を外部に良好に放出できるように支持板3がリー
ド側パッド61、63、65及び67に比べて肉厚に形
成されている。
【0029】半導体チップ5としてのパワーMOSFE
Tチップの詳細は図示を省略しているが、半導体チップ
5の一方の主面には、1×1018cm−3〜1×10
21cm−3程度のドナー若しくはアクセプタがドープ
された高不純物密度領域である主電極領域(ソース領
域)が形成されている。この主電極領域(ソース領域)
は、本発明の等電位領域として機能する。そして、この
主電極領域(ソース領域)にオーミック接触するよう
に、アルミニウム(Al)、若しくはアルミニウム合金
(Al−Si,Al−Cu−Si)等の金属から成るソ
ース電極が形成されている。そしてこのソース電極の上
部には、酸化膜(SiO)、PSG膜、BPSG膜、
窒化膜(Si)、或いはポリイミド膜等から成る
パッシベーション膜が形成されている。そして、パッシ
ベーション膜の一部にソース電極を露出するように開口
部(窓部)を設け、ソース用第1チップ側パッド51、
ソース用第2チップ側パッド52を構成している。或い
は、ソース電極と金属配線で接続された他の金属パター
ンとして、ソース用第1チップ側パッド51、ソース用
第2チップ側パッド52を形成してもかまわない。同様
に、ポリシリコンから成るゲート電極には、アルミニウ
ム(Al)、若しくはアルミニウム合金(Al−Si,
Al−Cu−Si)等の金属から成るゲート電極が接続
され、更に、このゲート電極を用いて、ゲート用チップ
側パッド55が設けられている。ポリシリコンから成る
ゲート電極の代わりに、タングステン(W)、チタン
(Ti)、モリブデン(Mo)等の高融点金属、これら
のシリサイド(WSi,TiSi,MoSi
等、或いはこれらのシリサイドを用いたポリサイド等か
ら成るゲート電極でもかまわない。
【0030】このようにして、2つのソース用第1チッ
プ側パッド51及び第2チップ側パッド52は、1つの
主電極領域(ソース領域)に接続され、主電極領域(ソ
ース領域)が必要とする大電流に耐え得るように成って
いる。また、半導体チップ5の他方の主面(裏面)に
は、半導体チップ5の裏面の全面に形成された高不純物
密度領域から成る他の主電極領域(ドレイン領域)が形
成されている。そして、この他の主電極領域(ドレイン
領域)にオーミック接触するようにドレイン電極(不図
示)が形成されている。そして、この半導体チップ5の
裏面の全面に形成された、面積の大きなドレイン電極
は、半田を介して支持板3に固着されている。従って、
支持板3は、ヒートシンクとしての機能の他に、MOS
FETチップのドレイン用リード側パッドとして機能し
ている。
【0031】ここで、MOSFETのゲート電流は、パ
ワーMOSFETと言えどもソース電流に比較すると電
流量が十分に小さいため、ゲート用内側ワイヤ41及び
ゲート用外側ワイヤ43は、第1ボンディングワイヤ3
1、第2ボンディングワイヤ33、第3ボンディングワ
イヤ35及び第4ボンディングワイヤ37よりも線径が
細くても良い。例えば直径20〜200μmのアルミニ
ウム(Al)線又は金(Au)線を、ゲート用内側ワイ
ヤ41及びゲート用外側ワイヤ43として用いることが
可能である。アルミニウム線の直径が50μm未満や金
線の直径が20μm未満の場合には、ゲート用配線とし
ての十分な電流容量を得ることができないため好ましく
ない。一方、アルミニウム線や金線の直径を200μm
を越えて太くしたとしても必要以上に線径が太くなるだ
けで、コストアップやボンディング不良の発生につなが
りやすくなり、好ましくない。
【0032】これに対して、パワーMOSFETのソー
ス電流は、大きな電流が流れるため配線材としても電流
容量の大きいことが要求される。そこで、本発明の第1
の実施の形態では、上記の通り、半導体チップ5のソー
ス用第1及び第2チップ側パッド51,52とソース用
第1及び第2リード側パッド61,63との間を4本の
ボンディングワイヤ31,33,35,37により接続
している。即ち、第1及び第2ボンディングワイヤ3
1,33で並列的な2本の配線を構成している。これに
連ねて、更に、第3及び第4ボンディングワイヤ35,
37で並列的な2本の配線を構成している。これにより
1本のボンディングワイヤで接続するよりも多くの電流
容量を得ることができる。また、この4本のボンディン
グワイヤ31,33,35,37は、定格電流20Aク
ラスのパワーMOSFETの場合は、例えば、その直径
が200μm〜400μmのアルミニウム線又は20〜
60μmの金線を用いることが好ましい。アルミニウム
線、金線の代わりに、アルミニウムリボン、金リボンで
も良い。そして、この定格電流20AクラスのパワーM
OSFETの場合においては、アルミニウム線で直径が
200μm未満、金線で直径が20μm未満の場合に
は、並列的に2本の配線としたとしてもソース用配線と
しての十分な電流容量を得ることができないため好まし
くない。一方、アルミニウム線で直径が400μm、金
線で直径が60μmを越えて太くしても、ソース配線と
言えどもこれ以上の太さは必要とせず、ボンディング自
体が困難になり好ましくない。また、必要以上に太いボ
ンディングワイヤの使用は、コストアップにつながる。
【0033】本発明の第1の実施の形態では、中継パッ
ド21上において、第1ボンディングワイヤ31、第2
ボンディングワイヤ33、第3ボンディングワイヤ35
及び第4ボンディングワイヤ37のそれぞれの一端が接
続される第1接続点71、第2接続点73、第3接続点
75及び第4接続点77を下記のように配置している。
【0034】(1)第1接続点71、第2接続点73、
第3接続点75及び第4接続点77が、ソース用第1チ
ップ側パッド51及び第2チップ側パッド52から第1
リード側パッド61及び第2リード側パッド63へ至る
方向と交差する方向、即ち、中継パッド21の幅方向に
1列に配置している。
【0035】(2)第1ボンディングワイヤ31の外側
に、直線A−Aの上に並ぶように、第3ボンディングワ
イヤ35を配置している。そして、第1ボンディングワ
イヤ31の隣に第2ボンディングワイヤ33を配置し、
第2ボンディングワイヤ33の外側に第4ボンディング
ワイヤ37が直線A−Aの上に並ぶように配置されてい
る。即ち、第1接続点71及び第2接続点73と、第3
接続点75及び第4接続点77とが交互に、直線A−A
の上に配置されたのである。
【0036】このように配置することで、第1ボンディ
ングワイヤ31、第2ボンディングワイヤ33、第3ボ
ンディングワイヤ35及び第4ボンディングワイヤ37
が、互いに接触することなく配置できる。しかも、ソー
ス用第1チップ側パッド(第1の1次パッド)51とソ
ース用第1リード側パッド(第1の2次パッド)61と
の間の電気抵抗、及びソース用第2チップ側パッド(第
2の1次パッド)52とソース用第2リード側パッド
(第2の2次パッド)63との間の電気抵抗を減少させ
ることができる。
【0037】従って、パワーMOSFETチップのよう
に大きな動作電流が必要と成る電力用半導体素子(パワ
ーデバイス)において、主動作電流の導通損失を少なく
し、高い電力変換効率で動作させることができる。
【0038】(第2の実施の形態)図2は、本発明の第
2の実施の形態に係る半導体装置の中継パッド21部分
の拡大図である。なお、その他の構成は、前述した第1
の実施の形態と同様であるので、重複した図示を省略す
る。
【0039】本発明の第2の実施の形態に係る半導体装
置は、図2に示すように、第3接続点75、第1接続点
71、第2接続点73及び第4接続点77の順で直線A
−Aの上に配置した中継パッド21を有する。即ち、第
3ボンディングワイヤ35の一端が接続される第3接続
点75及び第4ボンディングワイヤ37の一端が接続さ
れる第4接続点77の間に、第1ボンディングワイヤ3
1の一端が接続される第1接続点71及び第2ボンディ
ングワイヤ33の一端が接続される第2接続点73が配
置されている。
【0040】このように配置にすることで、第1の実施
の形態とほぼ同様に、ソース用第1チップ側パッド51
とソース用第1リード側パッド61の間の電気抵抗、及
びソース用第2チップ側パッド52とソース用第2リー
ド側パッド63との間の電気抵抗を減少させることがで
きる。
【0041】(第3の実施の形態)図3は、本発明の第
2の実施の形態に係る半導体装置の中継パッド21部分
の拡大図である。なお、その他の構成は、第1の実施の
形態と同様であるので、図示を省略する。
【0042】本発明の第2の実施の形態に係る半導体装
置は、図3に示すように、第1接続点71、第3接続点
75、第4接続点77、及び第2接続点73の順で直線
A−Aの上に配置したものである。即ち、第1ボンディ
ングワイヤ31の第1接続点71及び第2ボンディング
ワイヤ33の第2接続点73の間に、第3ボンディング
ワイヤ35の第3接続点75及び第4ボンディングワイ
ヤ37の第4接続点77を配置したものである。
【0043】このように配置にすることで第1の実施の
形態とほぼ同様に、ソース用第1チップ側パッド51と
ソース用第1リード側パッド61との間の電気抵抗、及
びソース用第2チップ側パッド52とソース用第2リー
ド側パッド63との間の電気抵抗を減少させることがで
きる。
【0044】(実施例)ここで、以上説明した実施の形
態を元に作成した半導体装置のサンプルを用いて、半導
体チップ5のソース用第1チップ側パッド51及び第2
チップ側パッド52から、ソース用第1リード側パッド
61及び第2リード側パッド63までの電気抵抗を測定
した結果について説明する。
【0045】作成した半導体装置のサンプルは、(イ)
第1サンプル:図1に示した第1の実施の形態のよう
に、第1接続点71及び第2接続点73と、第3接続点
75及び第4接続点77とを交互に並べて配置したサン
プル、(ロ)第2のサンプル:図2に示した第2の実施
の形態のように、第3接続点75及び第4接続点77の
間に、第1接続点71及び第2接続点73を挟んで直線
A−Aの上に並べて配置したサンプル、(ハ)第3サン
プル:図3に示した第3の実施の形態のように、第1接
続点71及び第2接続点73の間に、第3接続点75及
び第4接続点77を挟んで直線A−Aの上に並べて配置
したサンプル、(ニ)比較例:従来のように中継配線の
一方の端部に半導体チップからのボンディングワイヤを
接続し、他方の端部に、リード側パッドからのボンディ
ングワイヤを接続した形態(図5参照)のサンプルを用
意した。
【0046】以上4種類のサンプルにおいて、ボンディ
ングワイヤは、線径が300μmのアルミニウム線であ
る。チップ側パッド51,52と中継パッド21間の距
離は8mmで、中継パッド21とリード側パッド61,
63間の距離は6mmである。電気抵抗の測定は、半導
体チップ側のソース用第1チップ側パッド51及び第2
チップ側パッド52を1つに接続し、これを「ソース用
チップ側パッド」とした。また、ソース用第1リード側
パッド61及び第2リード側パッド63を1つに接続
し、これを「ソース用リード側パッド」と定義した。そ
して、このソース用チップ側パッドと、ソース用リード
側パッドとの間の電気抵抗を測定した。測定に用いた電
流は10Aである。測定の結果、第1サンプルにおける
電気抵抗は、約8.6Ω、第2サンプルにおける電気抵
抗は約9.0Ω、第3サンプルにおける電気抵抗は約
9.4Ω、比較例における電気抵抗は約18.4Ωであ
った。
【0047】これらの測定結果から、本発明によれば、
いずれも比較例よりも電気抵抗が低いことが分かる。ま
た、第1、第2及び第3サンプル相互の間では、第1サ
ンプルが最も電気抵抗が低い。従って、中継パッド上で
の接続点の配置は、直線A−Aの上に並べると共に、第
1接続点71及び第2接続点73と、第3接続点75及
び第4接続点77とを交互に並べて配置することが、電
気抵抗の低減に最も効果のあることが分かる。
【0048】(その他の実施の形態)以上本発明の実施
の形態及び実施例を説明したが、上記した実施の形態の
開示の一部をなす論述及び図面はこの発明を限定するも
のであると理解すべきではない。以下に説明するその他
の実施の形態の開示から当業者には様々な代替実施の形
態、実施例及び運用形態が明らかと成ろう。
【0049】上述した各実施の形態では、中継パッド上
における各ボンディングワイヤの接続点は、1点として
いるが、これを1本のボンディングワイヤに対して複数
点としても良い。また、ソース接続用のボンディングワ
イヤに限らず、倒立型のパワーMOSFETであれば、
ドレイン接続用のボンディングワイヤに適用可能であ
る。また、IGBTやパワーBJTであれば、エミッタ
接続用若しくはコレクタ接続用のボンディングワイヤに
適用可能である。即ち、電力用何導体装置の主電極のよ
うに、大きな電流容量を必要とする電極接続用のボンデ
ィングワイヤに好適に用いることができる。
【0050】更に、第1乃至第3の実施の形態では、本
発明の「1次パッド」として、チップ側パッドを、「2
次パッド」として、リード側パッドを例示したが、本発
明は、このような半導体チップ上のボンディングパッド
とパッケージのリード間の接続に限られるものではな
い。例えば、様々な回路基板とリード側パッドとの間
や、半導体チップと回路基板の間の接続、或いは回路基
板相互の接続など、様々な素子や回路などの領域に配置
されたボンディングパッド同士を接続する際にも使用す
ることが可能である。従って、「2次パッド」が、半導
体チップ上のボンディングパッドでもかまわない。更に
また、中継パッドは、回路基板上に限らず、パッケージ
基板上に直接固定された導電体を用いても良い。
【0051】更に、第1乃至第3の実施の形態で示した
以外の接続点の配置の順番も可能である。たとえば、第
3、第1、第4及び第2接続点の順番で直線上に配列し
ても、第1乃至第3の実施の形態とほぼ同程度の効果が
得られる。
【0052】また、1次パッドや2次パッドは、必ずし
も空間的に独立した個別パターンとして形成されている
必要はない。例えば、図4に示すように、大きな1次パ
ッド、即ち大きなソース用共通チップ側パッド53に対
して2本の第1ボンディングワイヤ31及び第2ボンデ
ィングワイヤ33を接続する構成でもかまわない。図4
は、図1のソース用第1チップ側パッド(第1の1次パ
ッド)51及びソース用第2チップ側パッド(第2の1
次パッド)52とが接近し互いに一体と成ったものと等
価である。図示を省略しているが、同様に、第1リード
側パッド(第1の2次パッド)及び第2リード側パッド
(第2の2次パッド)とが接近し互いに一体化した一つ
のパッドであっても良い。
【0053】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。
【0054】
【発明の効果】本発明によれば、1次パッドや2次パッ
ドとを中継パッドを介してボンディングワイヤにより接
続した構造において、中継パッドが介在することによる
電気抵抗の増加を少なくすることができる。
【0055】また、本発明によれば、1次パッドや2次
パッドとの間を、中継パッドを介してボンディングワイ
ヤにより接続した場合でも、中継パッドが介在すること
による電気抵抗の増加を少なくすることができる。これ
により、特に、大きな電流容量が必要と成る部分の接続
において、電流の導通ロスを低減し、高い変換効率の機
器を構成することが可能と成る。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置の
要部拡大図である。
【図2】本発明の第2の実施の形態に係る半導体装置の
中継パッド部分の拡大図である。
【図3】本発明の第3の実施の形態に係る半導体装置の
中継パッド部分の拡大図である。
【図4】本発明の他の実施の形態に係る半導体装置の要
部拡大図である。
【図5】従来の半導体装置の要部拡大図である。
【符号の説明】
1 パッケージ基板 3 支持板 5 半導体チップ 7 回路基板 21 中継パッド 23 第2の中継配線 27 第1中継配線内側パッド 29 第1中継配線外側パッド 31 第1ボンディングワイヤ 33 第2ボンディングワイヤ 35 第3ボンディングワイヤ 37 第4ボンディングワイヤ 41 ゲート用内側ワイヤ 43 ゲート用外側ワイヤ 51 ソース用第1チップ側パッド(第1の1次パッ
ド) 52 ソース用第2チップ側パッド(第2の1次パッ
ド) 53 ソース用共通チップ側パッド(1次パッド) 61 ソース用第1リード側パッド(第1の2次パッ
ド) 62 ソース用第1リード 63 ソース用第2リード側パッド(第2の2次パッ
ド) 64 ソース用第2リード 65 ゲート用リード側パッド 66 ゲート用リード 67 その他用リード側パッド 68 その他用リード 69 ドレイン用リード 71 第1接続点 73 第2接続点 75 第3接続点 77 第4接続点 91 第2中継配線外側パッド 93 ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 健治 埼玉県新座市北野3丁目6番3号 サンケ ン電気株式会社内 Fターム(参考) 5F005 AF02 GA03 5F044 AA02 AA10 EE02

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 等電位領域に接続された第1及び第2の
    1次パッドと、 第1、第2、第3及び第4接続点を直線上に配置した中
    継パッドと、 前記直線に関して、前記第1及び第2の1次パッドとは
    反対側に配置された第1及び第2の2次パッドと、 前記第1の1次パッドと前記第1接続点とを電気的に接
    続する第1のボンディングワイヤと、 前記第2の1次パッドと前記第2接続点とを電気的に接
    続する第2のボンディングワイヤと、 前記第3接続点と前記第1の2次パッドとを電気的に接
    続する第3のボンディングワイヤと、 前記第4接続点と前記第2の2次パッドとを電気的に接
    続する第4のボンディングワイヤとを有することを特徴
    とする半導体装置。
  2. 【請求項2】 前記第1、第3、第2及び第4接続点
    が、前記中継パッドの表面において、前記直線上に、こ
    の順で並んでいることを特徴とする請求項1記載の半導
    体装置。
  3. 【請求項3】 前記第3、第1、第2及び第4接続点
    が、前記中継パッドの表面において、前記直線上に、こ
    の順で並んでいることを特徴とする請求項1記載の半導
    体装置。
  4. 【請求項4】 前記第1、第3、第4及び第2接続点
    が、前記中継パッドの表面において、前記直線上に、こ
    の順で並んでいることを特徴とする請求項1記載の半導
    体装置。
  5. 【請求項5】 前記第3、第1、第4及び第2接続点
    が、前記中継パッドの表面において、前記直線上に、こ
    の順で並んでいることを特徴とする請求項1記載の半導
    体装置。
  6. 【請求項6】 前記等電位領域は、半導体素子の主電極
    領域であり、前記第1及び第2の1次パッドは、半導体
    チップ上の前記主電極領域に接続されたチップ側パッド
    であり、前記第1及び第2の2次パッドは、パッケージ
    基板上に配置されたリード側パッドであることを特徴と
    する請求項1乃至5のいずれか1項記載の半導体装置。
  7. 【請求項7】 前記第1及び第2の1次パッドは、前記
    半導体チップ上に、連続した一体のボンディングパッド
    として形成されていることを特徴とする請求項6記載の
    半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166622A (ja) * 2006-12-29 2008-07-17 Sanyo Electric Co Ltd 半導体装置の製造方法
US8053278B2 (en) * 2000-09-28 2011-11-08 Oki Semiconductor Co., Ltd. Multi-chip package type semiconductor device
WO2019202687A1 (ja) * 2018-04-18 2019-10-24 三菱電機株式会社 半導体モジュール
JP2020047892A (ja) * 2018-09-21 2020-03-26 トヨタ自動車株式会社 半導体装置
WO2024079813A1 (ja) * 2022-10-12 2024-04-18 三菱電機株式会社 半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8053278B2 (en) * 2000-09-28 2011-11-08 Oki Semiconductor Co., Ltd. Multi-chip package type semiconductor device
JP2008166622A (ja) * 2006-12-29 2008-07-17 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4597118B2 (ja) * 2006-12-29 2010-12-15 三洋電機株式会社 半導体装置の製造方法
WO2019202687A1 (ja) * 2018-04-18 2019-10-24 三菱電機株式会社 半導体モジュール
CN111971793A (zh) * 2018-04-18 2020-11-20 三菱电机株式会社 半导体模块
JPWO2019202687A1 (ja) * 2018-04-18 2020-12-10 三菱電機株式会社 半導体モジュール
US11430726B2 (en) 2018-04-18 2022-08-30 Mitsubishi Electric Corporation Semiconductor module
CN111971793B (zh) * 2018-04-18 2024-05-17 三菱电机株式会社 半导体模块
JP2020047892A (ja) * 2018-09-21 2020-03-26 トヨタ自動車株式会社 半導体装置
JP7077893B2 (ja) 2018-09-21 2022-05-31 株式会社デンソー 半導体装置
WO2024079813A1 (ja) * 2022-10-12 2024-04-18 三菱電機株式会社 半導体装置

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