JP2001117115A - Active matrix type display device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は液晶表示装置(Liqu
id Crystal Display;LCD)や有機ELディスプレイ
などの表示装置の構造に関し、特に、薄膜トランジスタ
(Thin Film Transistor;TFT)を用いたアクティブ
マトリクス型で、微細化に適したTFT構造を有する表
示装置に関する。The present invention relates to a liquid crystal display (Liquor display).
The present invention relates to a structure of a display device such as an id crystal display (LCD) or an organic EL display, and more particularly to a display device having an active matrix type using a thin film transistor (TFT) and having a TFT structure suitable for miniaturization.
【0002】[0002]
【従来の技術】図4は従来アクティブマトリクス型表示
装置の例として、従来のLCDを示す平面図である。垂
直方向に延在するデータ線51が複数平行に配置され、
これに交差する方向に延在するゲート線52が複数平行
に配置される。データ線51とゲート線52の各交点に
は、TFT53および画素電極54が配置されている。2. Description of the Related Art FIG. 4 is a plan view showing a conventional LCD as an example of a conventional active matrix display device. A plurality of data lines 51 extending in the vertical direction are arranged in parallel,
A plurality of gate lines 52 extending in a direction intersecting this are arranged in parallel. At each intersection of the data line 51 and the gate line 52, a TFT 53 and a pixel electrode 54 are arranged.
【0003】TFT53はコンタクト61を介してデー
タ線51に接続された半導体膜62を有し、更にコンタ
クト63を介して画素電極54に接続されている。半導
体膜62はゲート線52と2箇所で交差し、それぞれゲ
ート64、65となっている。The TFT 53 has a semiconductor film 62 connected to the data line 51 via a contact 61, and is further connected to a pixel electrode 54 via a contact 63. The semiconductor film 62 intersects the gate line 52 at two points, and forms gates 64 and 65, respectively.
【0004】ゲート線52に電圧が印加されると、TF
T53の半導体膜62にチャネルが形成されて導通とな
り、データ線51に印加されたデータ電圧が画素電極5
4に印加され、液晶が駆動されてデータ電圧に応じた表
示を行う。When a voltage is applied to the gate line 52, TF
A channel is formed in the semiconductor film 62 of T53 to be conductive, and the data voltage applied to the data line 51 is applied to the pixel electrode 5
4 and the liquid crystal is driven to perform display according to the data voltage.
【0005】本明細書では、上述したような、複数のゲ
ートを有するものを多ゲート、特に、二つのゲートを有
するTFT構造をダブルゲートと称する。TFT53を
ダブルゲートとすることによって、TFTを非導通とし
たとき、高抵抗なTFTが直列に接続されているので、
非導通時に意図せずに漏れて流れる不正な電流、いわゆ
るオフリーク電流を低減できる効果がある。[0005] In the present specification, a TFT having a plurality of gates as described above is referred to as a multiple gate, and a TFT structure having two gates is particularly referred to as a double gate. By making the TFT 53 a double gate, when the TFT is made non-conductive, a high resistance TFT is connected in series.
This has the effect of reducing an unintended leakage current that flows unintentionally during non-conduction, so-called off-leak current.
【0006】TFT53は、更にゲート電極66を有す
る。ゲート電極66は、コンタクト67を介してゲート
線52に接続され、ゲート64、65に重畳している。[0006] The TFT 53 further has a gate electrode 66. The gate electrode 66 is connected to the gate line 52 via a contact 67 and overlaps the gates 64 and 65.
【0007】図4におけるA−A’線断面図を図5に示
す。ガラス基板71上にゲート線52が配置され、第1
のゲート絶縁膜72を介してTFT53の半導体膜62
が配置されている。半導体膜62上に、第2のゲート絶
縁膜73を介してデータ線51及びゲート電極66が同
層で配置されている。更に平坦化膜74等が形成され、
その上に図示しない液晶、対向基板が配置される。FIG. 5 is a sectional view taken along the line AA 'in FIG. A gate line 52 is arranged on a glass substrate 71, and the first
The semiconductor film 62 of the TFT 53 via the gate insulating film 72 of FIG.
Is arranged. On the semiconductor film 62, the data line 51 and the gate electrode 66 are arranged in the same layer via a second gate insulating film 73. Further, a flattening film 74 and the like are formed,
A liquid crystal and a counter substrate (not shown) are arranged thereon.
【0008】本明細書では、このようにTFT53の半
導体膜62がゲート線52及びゲート電極66に挟まれ
ている構造をデュアルゲートと称する。ゲート電極66
は、ゲート線52に接続されているので、ゲート線52
と同電位である。デュアルゲートとすることによって、
上下のゲートそれぞれの電界によって半導体膜62にチ
ャネルが形成するため、ゲート電極66を有さない構造
のTFTに比較して、導通時の抵抗が小さく、また、バ
ックチャネルの形成を抑止できるためオフリーク電流が
低減できる効果がある。In this specification, such a structure in which the semiconductor film 62 of the TFT 53 is sandwiched between the gate line 52 and the gate electrode 66 is called a dual gate. Gate electrode 66
Are connected to the gate line 52,
And the same potential. By making it a dual gate,
Since a channel is formed in the semiconductor film 62 by the electric field of each of the upper and lower gates, the resistance at the time of conduction is smaller than that of a TFT having no gate electrode 66, and the formation of a back channel can be suppressed. This has the effect of reducing the current.
【0009】さて、近年、デジタルスチルカメラやデジ
タルビデオカメラのファインダなどのように、携帯電子
機器の表示装置としてアクティブマトリクス型表示装置
が採用されているが、携帯機器に搭載するために、画素
数を維持したまま画面サイズを縮小して微細化する要求
がある。In recent years, active matrix type display devices have been adopted as display devices for portable electronic devices, such as viewfinders of digital still cameras and digital video cameras. There is a demand for reducing the screen size and miniaturizing while maintaining the above.
【0010】[0010]
【発明が解決しようとする課題】画素数を維持したまま
画面サイズを縮小すると、下記の問題が生じる。When the screen size is reduced while maintaining the number of pixels, the following problem occurs.
【0011】まず、加工できる最小の線幅、いわゆるデ
ザインルールが一定であるため、それ以上微細化できな
い。即ち、同層に形成されるそれぞれの構造は、デザイ
ンルールに基づいた最小の線幅dを有すると共に、デザ
インルールに基づいた最小の間隔を設ける必要がある。
また、配線51、52の線幅やTFT53、各コンタク
ト61、63、67等の面積は、縮小すると電気抵抗が
上昇するため、一定以上の線幅、大きさを確保する必要
がある。First, since the minimum line width that can be processed, that is, the so-called design rule, is constant, further miniaturization cannot be performed. That is, each structure formed in the same layer needs to have a minimum line width d based on the design rule and a minimum interval based on the design rule.
Further, when the line width of the wirings 51 and 52 and the area of the TFT 53, the contacts 61, 63 and 67, etc. are reduced, the electric resistance increases. Therefore, it is necessary to secure a certain line width and size.
【0012】従って、画面サイズを縮小し、画素電極5
4を小さく設計しても、配線やTFTは縮小に限界があ
り、相対的にTFTの画素に占める面積が増大し、特
に、従来のダブルゲート及びデュアルゲートを併用した
構造のTFTでは、微細化が困難であった。TFT等の
スイッチング素子は光があたると誤動作する恐れがある
ため、遮光膜を配置する必要があり、微細化した表示装
置では、その開口率の向上が課題であった。Therefore, the screen size is reduced and the pixel electrodes 5
Even if 4 is designed to be small, there is a limit to the reduction of the wiring and TFT, and the area occupied by the TFT in the pixel is relatively increased. Was difficult. A switching element such as a TFT may malfunction when exposed to light. Therefore, it is necessary to dispose a light-shielding film. In a miniaturized display device, improvement of the aperture ratio has been a problem.
【0013】また、微細化しない表示装置でも、遮光膜
を形成した領域を縮小し、開口率を上げる要求もある。[0013] Further, even in a display device which is not miniaturized, there is a demand for reducing the area where the light-shielding film is formed and increasing the aperture ratio.
【0014】そこで本発明は、一定のTFT特性を維持
しつつ、より回路面積の縮小されたダブルゲートのTF
T構造を提供することを目的とする。Accordingly, the present invention provides a double-gate TF with a smaller circuit area while maintaining constant TFT characteristics.
It is intended to provide a T structure.
【0015】[0015]
【課題を解決するための手段】本発明は、上記の課題を
解決するためになされ、行方向に複数配置されるゲート
線と、列方向に複数配置されるデータ線と、ゲート線及
びデータ線の交点それぞれにマトリクス状に配置された
画素電極と、データ線に第1のコンタクトを介して接続
され、ゲート線の一部と交差し、画素電極に第2のコン
タクトを介して接続された半導体膜とを有する薄膜トラ
ンジスタとを有し、薄膜トランジスタを用いて画素をス
イッチングするアクティブマトリクス型表示装置におい
て、第1のコンタクトは、ゲート線を挟んで画素電極と
反対側に設けられ、ゲート線は、このゲート線が制御す
る画素電極とは反対の方向に分岐する突出部を有し、薄
膜トランジスタの半導体膜は、ゲートの突出部とも交差
し、薄膜トランジスタは、ゲートを少なくとも2つ有す
る多ゲート構造の薄膜トランジスタである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and comprises a plurality of gate lines arranged in a row direction, a plurality of data lines arranged in a column direction, a gate line and a data line. A pixel electrode arranged in a matrix at each intersection point of the semiconductor and a semiconductor connected to the data line via the first contact, intersecting a part of the gate line, and connected to the pixel electrode via the second contact A first contact is provided on a side opposite to a pixel electrode with a gate line interposed therebetween, and the gate line is provided with a thin film transistor. The thin film transistor has a protruding portion that branches in a direction opposite to the pixel electrode controlled by the gate line. Data is a thin film transistor of the multi-gate structure having at least two gates.
【0016】また、突出部は、この薄膜トランジスタが
制御する画素電極にこの薄膜トランジスタが交差するゲ
ート線を挟んで隣接する隣接画素電極に重畳して形成さ
れ、半導体膜と突出部との交差は、隣接画素電極に重畳
して配置されている。The projection is formed so as to overlap a pixel electrode controlled by the thin film transistor and an adjacent pixel electrode adjacent to the pixel electrode interposed by the thin film transistor with a gate line intersecting the thin film transistor therebetween. It is arranged so as to overlap the pixel electrode.
【0017】さらに、薄膜トランジスタは、ゲート線に
電気的に接続され、ゲート線もしくは突出部とは、半導
体膜を挟んで反対側に配置されるゲート電極を更に有
し、ゲート電極は、少なくとも薄膜トランジスタの隣接
画素電極に重畳して配置されたゲートに重畳している。Further, the thin film transistor further has a gate electrode electrically connected to the gate line, and a gate electrode disposed on the opposite side of the semiconductor film from the gate line or the protruding portion. It overlaps with a gate that is arranged so as to overlap with an adjacent pixel electrode.
【0018】[0018]
【発明の実施の形態】図1は本発明の第1の第1の実施
形態を示す平面図である。垂直方向に延在するデータ線
1が複数平行に配置され、これに交差する方向に延在す
るゲート線2が複数平行に配置される。データ線1とゲ
ート線2の各交点に対応して、TFT3および画素電極
4が配置されている。FIG. 1 is a plan view showing a first embodiment of the present invention. A plurality of data lines 1 extending in the vertical direction are arranged in parallel, and a plurality of gate lines 2 extending in a direction crossing the data lines 1 are arranged in parallel. A TFT 3 and a pixel electrode 4 are arranged at each intersection of the data line 1 and the gate line 2.
【0019】TFT3は、コンタクト11を介してデー
タ線1に接続された半導体膜12を有し、さらにコンタ
クト13を介して半導体膜12は画素電極4に接続され
ている。半導体膜12はゲート線2と2箇所で交差し、
それぞれがゲート14、ゲート15となっているダブル
ゲート構造である。The TFT 3 has a semiconductor film 12 connected to the data line 1 via a contact 11, and the semiconductor film 12 is connected to a pixel electrode 4 via a contact 13. The semiconductor film 12 crosses the gate line 2 at two places,
The double gate structure has a gate 14 and a gate 15, respectively.
【0020】本実施形態においては、ゲート線2は、突
出部2’を有する。突出部2’は画素電極4にこのゲー
ト線2を介して隣接する画素電極4’上に重畳してい
る。そして、半導体膜12はこの突出部2’と隣接画素
4’上で交差してゲート14となっている。In this embodiment, the gate line 2 has a projection 2 '. The protruding portion 2 ′ overlaps the pixel electrode 4 ′ adjacent to the pixel electrode 4 via the gate line 2. The semiconductor film 12 intersects the protrusion 2 'on the adjacent pixel 4' to form a gate 14.
【0021】TFT3は更にコンタクト16を介してゲ
ート線2に接続されたゲート電極17を有する。ゲート
電極17は、ゲート14、15に重畳し、デュアルゲー
ト構造を形成している。従って、半導体膜12と画素電
極4’との間にゲート電極17が存在するため、画素電
極4’が形成する電界の影響がゲート電極17によって
遮蔽され、TFT3の誤作動を防止することができる。The TFT 3 further has a gate electrode 17 connected to the gate line 2 via a contact 16. The gate electrode 17 overlaps the gates 14 and 15 to form a dual gate structure. Therefore, since the gate electrode 17 exists between the semiconductor film 12 and the pixel electrode 4 ′, the influence of the electric field formed by the pixel electrode 4 ′ is blocked by the gate electrode 17, and the malfunction of the TFT 3 can be prevented. .
【0022】図1におけるA−A’線断面図を図2に示
す。ガラス基板31上にゲート線2が配置され、第1の
ゲート絶縁膜32を介してTFT3の半導体膜12が配
置されている。半導体膜12上に、第2のゲート絶縁膜
33を介してデータ線1及びゲート電極17が同層で配
置されている。更に平坦化膜34等が形成され、その上
に図示しない液晶、対向基板が配置される。ここで、ゲ
ート14は、隣接画素上に重畳して配置されているた
め、同層に形成されたデータ線1とゲート電極17と
は、デザインルールにのっとった間隔が確保されてい
る。FIG. 2 is a sectional view taken along the line AA 'in FIG. The gate line 2 is arranged on a glass substrate 31, and the semiconductor film 12 of the TFT 3 is arranged via a first gate insulating film 32. On the semiconductor film 12, the data line 1 and the gate electrode 17 are arranged in the same layer via a second gate insulating film 33. Further, a flattening film 34 and the like are formed, and a liquid crystal and a counter substrate (not shown) are arranged thereon. Here, since the gates 14 are arranged so as to overlap on the adjacent pixels, the data line 1 and the gate electrode 17 formed in the same layer have an interval according to the design rule.
【0023】データ線1とゲート電極17とは、上述し
たように、同一の層で形成されているため、絶縁する必
要があり、デザインルール上所定の間隔を確保する必要
がある。図4に示す従来のゲート電極66の形状と比較
すれば明らかであるが、本実施形態において、ゲート1
4が隣接画素に重畳しているため、ゲート電極17の行
方向の長さは、ゲート14をゲート線2上に配置した場
合に比較しておよそ2/3に短縮されている。これによ
って、TFT3は、ダブルゲート構造とデュアルゲート
構造を併用した上で、デザインルールにのっとった間隔
を確保することができるようになった。As described above, since the data line 1 and the gate electrode 17 are formed of the same layer, they need to be insulated, and it is necessary to secure a predetermined interval according to design rules. As is apparent from comparison with the shape of the conventional gate electrode 66 shown in FIG.
Since 4 overlaps with the adjacent pixel, the length of the gate electrode 17 in the row direction is reduced to about / as compared with the case where the gate 14 is arranged on the gate line 2. As a result, the TFT 3 can secure an interval according to the design rule while using both the double gate structure and the dual gate structure.
【0024】本実施形態において、ゲート14を画素電
極4に重畳させることのメリットについて説明する。画
素電極4とゲート線2の突出部2’は重畳して形成され
ており、ゲート線は金属であるため遮光領域となる。ま
た、半導体膜12はポリシリコン膜のような透過性の膜
であるので、画素電極4と半導体膜12との重畳領域は
光を透過する。画素電極4に突出部2’を重畳して形成
することによって、突出部2’ぎりぎりの領域まで光を
透過する領域として用いることができるので、開口率が
向上する。In this embodiment, the advantage of overlapping the gate 14 with the pixel electrode 4 will be described. The pixel electrode 4 and the protruding portion 2 ′ of the gate line 2 are formed so as to overlap with each other, and the gate line is a metal and serves as a light shielding region. Further, since the semiconductor film 12 is a transmissive film such as a polysilicon film, light is transmitted through an overlapping region between the pixel electrode 4 and the semiconductor film 12. By forming the protruding portion 2 ′ so as to overlap the pixel electrode 4, it can be used as a region that transmits light up to a region just below the protruding portion 2 ′, so that the aperture ratio is improved.
【0025】更に、ゲート14を隣接する画素電極4に
重畳するメリットについて説明する。一般的に、対向す
る二つの電極には、寄生容量が生じる。ここで、ゲート
14を自身の画素電極4に重畳して配置した場合、突出
部2と画素電極4との間で寄生容量が生じ、即ち、ゲー
ト線2と画素電極4との間の寄生容量が増大する。ゲー
ト線2と画素電極4との寄生容量が増大すると、ゲート
電圧の印加によって画素電極の電圧が変動するなど、動
作に不具合を生じる恐れがあり、この寄生容量は極力小
さくする必要がある。これに対し、隣接する画素電極4
にゲート14を重畳して形成した場合、隣接画素電極4
に電圧印加されるときはゲート14自身はオフであり、
動作の不具合が生じる恐れがないばかりか、むしろ補助
容量電極として働くという効果がある。Further, the advantage of overlapping the gate 14 with the adjacent pixel electrode 4 will be described. Generally, a parasitic capacitance is generated between two opposing electrodes. Here, when the gate 14 is disposed so as to overlap the own pixel electrode 4, a parasitic capacitance occurs between the protrusion 2 and the pixel electrode 4, that is, a parasitic capacitance between the gate line 2 and the pixel electrode 4. Increase. When the parasitic capacitance between the gate line 2 and the pixel electrode 4 increases, there is a possibility that a malfunction may occur in the operation such as a change in the voltage of the pixel electrode due to the application of the gate voltage, and the parasitic capacitance needs to be minimized. On the other hand, the adjacent pixel electrode 4
When the gate 14 is formed so as to overlap with the adjacent pixel electrode 4
Is applied, the gate 14 itself is off,
There is an effect that not only there is no danger of operation failure, but also that it works as an auxiliary capacitance electrode.
【0026】また、半導体膜12とデータ線1とのコン
タクト11は、画素電極4とは、ゲート線2を隔てて反
対側に配置されている。これによって、半導体膜12
は、従来のTFT53の半導体膜62のように、ゲート
線2を往復して形成する必要が無く、ゲート線2と一度
交差すれば良いので、半導体膜12の長さを短く形成で
きる。従って、本実施形態の半導体膜12は突出部2’
との重畳部分と合わせて一度の屈曲(L字型の形状)で
ダブルゲート構造を実現できる。これによって、半導体
膜12に要する面積は大幅に縮小される。これは、特に
画面サイズを縮小する上で重要である。The contact 11 between the semiconductor film 12 and the data line 1 is disposed on the opposite side of the pixel electrode 4 with the gate line 2 therebetween. Thereby, the semiconductor film 12
Unlike the semiconductor film 62 of the conventional TFT 53, the gate line 2 does not need to be formed back and forth, and only needs to intersect the gate line 2 once. Therefore, the length of the semiconductor film 12 can be reduced. Therefore, the semiconductor film 12 of the present embodiment has the protrusion 2 ′.
A double gate structure can be realized by bending once (L-shaped shape) together with the overlapping portion of Thereby, the area required for the semiconductor film 12 is greatly reduced. This is particularly important in reducing the screen size.
【0027】次に図3に本発明の第2の実施形態にかか
るLCDの平面図を示す。本実施形態は、列方向に隣接
する画素電極同士を行方向に1/2画素分だけずらして
配置した、いわゆるデルタ配列である。垂直方向に屈曲
したデータ線1’が複数配置され、これに交差する方向
にゲート線2が複数配置される。データ線1とゲート線
2の各交点には、TFT3を介して画素電極4が配置さ
れている。第1の実施形態と同様の構成については説明
を省略する。Next, FIG. 3 shows a plan view of an LCD according to a second embodiment of the present invention. The present embodiment is a so-called delta arrangement in which pixel electrodes adjacent in the column direction are shifted from each other by 1 / pixel in the row direction. A plurality of data lines 1 'bent in the vertical direction are arranged, and a plurality of gate lines 2 are arranged in a direction intersecting the data lines 1'. At each intersection of the data line 1 and the gate line 2, a pixel electrode 4 is arranged via a TFT3. The description of the same configuration as that of the first embodiment is omitted.
【0028】デルタ配列は画素電極4をずらすためにデ
ータ線1’が屈曲している。そして、本実施形態におい
ても第1の実施形態と同様、ゲート14は隣接する画素
電極4’に重畳して形成されており、これによって、デ
ザインルールにのっとった上でダブルゲート構造とデュ
アルゲート構造とを採用することができた。In the delta arrangement, the data line 1 'is bent to shift the pixel electrode 4. In the present embodiment, as in the first embodiment, the gate 14 is formed so as to overlap the adjacent pixel electrode 4 ', thereby providing a double gate structure and a dual gate structure in accordance with the design rules. And could be adopted.
【0029】なお、上記実施形態はLCDを例示して説
明したが、ダブルゲートのTFTを用いてスイッチング
を行うアクティブマトリクス型の表示装置であれば、例
えば、有機ELディスプレイ、蛍光表示管を用いた蛍光
表示装置など、どのような方式の表示装置にでも適用で
きる。Although the above embodiment has been described by taking an LCD as an example, an active matrix type display device that performs switching by using a double-gate TFT may use, for example, an organic EL display or a fluorescent display tube. The present invention can be applied to any type of display device such as a fluorescent display device.
【0030】[0030]
【発明の効果】以上に述べたように、本発明によれば、
まず、薄膜トランジスタの第1のコンタクトは、ゲート
線を挟んで画素電極と反対側に設けられているので、薄
膜トランジスタの半導体膜は、ゲート線と1度交差すれ
ばよいので、半導体膜の面積を縮小でき、よって、薄膜
トランジスタを微細化できる。As described above, according to the present invention,
First, since the first contact of the thin film transistor is provided on the opposite side of the pixel electrode with the gate line interposed therebetween, the semiconductor film of the thin film transistor only needs to intersect the gate line once, so that the area of the semiconductor film is reduced. Accordingly, a thin film transistor can be miniaturized.
【0031】次に、ゲート線は、このゲート線が制御す
る画素電極とは反対の方向に分岐する突出部を有し、薄
膜トランジスタの半導体膜は、ゲートの突出部と交差し
ているので、薄膜トランジスタを微細化した上で多ゲー
ト構造の薄膜トランジスタとすることができる。Next, the gate line has a projection which branches in the direction opposite to the pixel electrode controlled by the gate line. Since the semiconductor film of the thin film transistor intersects with the gate projection, the thin film transistor After miniaturization, a thin film transistor having a multi-gate structure can be obtained.
【0032】次に、突出部は、この薄膜トランジスタが
制御する画素電極にこの薄膜トランジスタが交差するゲ
ート線を挟んで隣接する隣接画素電極に重畳して形成さ
れ、半導体膜と突出部との交差は、隣接画素電極に重畳
して配置されているので、画素電極を縮小することなく
上記の薄膜トランジスタを配置でき、また、ゲート線の
突出部ぎりぎりまで光を透過する領域とすることができ
るので、より開口率を向上させることができる。Next, the projecting portion is formed so as to overlap a pixel electrode controlled by the thin film transistor and an adjacent pixel electrode adjacent to the thin film transistor with a gate line intersecting the thin film transistor interposed therebetween. Since the thin film transistor is arranged so as to overlap with the adjacent pixel electrode, the thin film transistor can be arranged without reducing the size of the pixel electrode, and a region through which light can be transmitted to just before the protrusion of the gate line can be formed. Rate can be improved.
【0033】次に、薄膜トランジスタは、ゲート線に電
気的に接続され、ゲート線もしくは突出部とは、半導体
膜を挟んで反対側に配置されるゲート電極を更に有し、
ゲート電極は、少なくとも薄膜トランジスタの隣接画素
電極に重畳して配置されたゲートに重畳しているので、
隣接画素によって生じる電界によって薄膜トランジスタ
が誤作動することがない。Next, the thin film transistor further has a gate electrode electrically connected to the gate line, the gate electrode being disposed on the opposite side of the semiconductor film from the gate line or the projecting portion,
Since the gate electrode overlaps at least the gate arranged so as to overlap the adjacent pixel electrode of the thin film transistor,
The thin film transistor does not malfunction due to an electric field generated by an adjacent pixel.
【0034】ところで、一つの画素が大きい大型の表示
装置では、一つの画素に対するTFTの占める面積の割
合は、小型の表示装置に比較して低い。従って、本発明
は、4インチ型以下、例えば、2インチ型や1.5イン
チ型などの小型の表示装置や、4インチ型や6インチ型
でXGAなどの高精細を表示する表示装置に適用して最
も効果的である。By the way, in a large display device in which one pixel is large, the ratio of the area occupied by the TFT to one pixel is lower than that in a small display device. Therefore, the present invention is applied to a small display device such as a 4-inch type or less, for example, a 2-inch or 1.5-inch type, or a 4-inch or 6-inch type display device that displays high definition such as XGA. It is most effective.
【図1】第1の実施形態にかかる表示装置の平面図であ
る。FIG. 1 is a plan view of a display device according to a first embodiment.
【図2】第1の実施形態にかかる表示装置の断面図であ
る。FIG. 2 is a cross-sectional view of the display device according to the first embodiment.
【図3】第2の実施形態にかかる表示装置の平面図であ
る。FIG. 3 is a plan view of a display device according to a second embodiment.
【図4】従来の表示装置の平面図である。FIG. 4 is a plan view of a conventional display device.
【図5】従来の表示装置の断面図である。FIG. 5 is a cross-sectional view of a conventional display device.
1 データ線、 2 ゲート線、
3 TFT、 4 画素電極、
11、13、16 コンタクト 12 半導体膜、
14 単一の構造のゲート、 15 デュアルゲ
ート構造のゲート、17 ゲート電極1 data line, 2 gate line,
3 TFT, 4 pixel electrode,
11, 13, 16 contacts 12 semiconductor films,
14 Single structure gate, 15 Dual gate structure gate, 17 Gate electrode
Claims (3)
方向に複数配置されるデータ線と、前記ゲート線及び前
記データ線の交点それぞれにマトリクス状に配置された
画素電極と、前記データ線に第1のコンタクトを介して
接続され、前記ゲート線の一部と交差し、前記画素電極
に第2のコンタクトを介して接続された半導体膜を有す
る薄膜トランジスタとを有し、前記薄膜トランジスタを
用いて前記画素電極をスイッチングするアクティブマト
リクス型表示装置において、前記第1のコンタクトは、
前記ゲート線を挟んで前記画素電極と反対側に設けら
れ、前記ゲート線は、該ゲート線が制御する画素電極と
は反対の方向に分岐する突出部を有し、前記薄膜トラン
ジスタの半導体膜は、前記ゲートの突出部と交差し、前
記薄膜トランジスタは、ゲートを少なくとも2つ有する
ことを特徴とするアクティブマトリクス型表示装置。A plurality of gate lines arranged in a row direction, a plurality of data lines arranged in a column direction, pixel electrodes arranged in a matrix at respective intersections of the gate lines and the data lines, and A thin film transistor having a semiconductor film connected to a line via a first contact, intersecting a part of the gate line, and connected to the pixel electrode via a second contact. In the active matrix display device that switches the pixel electrode by using the first contact,
The gate line is provided on a side opposite to the pixel electrode with the gate line interposed therebetween, and the gate line has a protruding portion that branches in a direction opposite to a pixel electrode controlled by the gate line. An active matrix display device, wherein the thin film transistor has at least two gates, intersecting with the protrusion of the gate.
制御する画素電極に当該薄膜トランジスタが交差するゲ
ート線を挟んで隣接する隣接画素電極に重畳して形成さ
れ、前記半導体膜と突出部との交差は、前記隣接画素電
極に重畳して配置されていることを特徴とする請求項1
に記載のアクティブマトリクス型表示装置。2. The protruding portion is formed so as to overlap a pixel electrode controlled by the thin film transistor and an adjacent pixel electrode adjacent to the pixel electrode that is interposed with a gate line intersecting the thin film transistor. 2. The display device according to claim 1, wherein the display device is disposed so as to overlap with the adjacent pixel electrode.
An active matrix display device according to item 1.
に電気的に接続され、前記ゲート線もしくは突出部と
は、前記半導体膜を挟んで反対側に配置されるゲート電
極を更に有し、前記ゲート電極は、少なくとも前記薄膜
トランジスタの前記隣接画素電極に重畳して配置された
ゲートに重畳していることを特徴とする請求項2に記載
のアクティブマトリクス型表示装置。3. The thin film transistor further includes a gate electrode electrically connected to the gate line, the gate electrode being disposed on the opposite side of the semiconductor film from the gate line or the protrusion. 3. The active matrix display device according to claim 2, wherein at least a portion of the thin film transistor overlaps with a gate of the thin film transistor that overlaps with the adjacent pixel electrode.
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