JP2001196697A - 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子 - Google Patents
半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子Info
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Abstract
(57)【要約】
【課題】 半導体素子用基板において、広範囲な低欠陥
部を形成する。 【解決手段】 サファイア基板11上に、温度５００℃で
ＧａＮバッファ層12、温度を１０５０℃に昇温してＧａ
Ｎ層13を成長する。その後ＳｉＯ2膜14を形成し、幅５
μｍ（Ｓ）のＳｉＯ2膜14を形成したストライプ領域を
３０μｍの間隔（Ｗ）でラインアンドスペースのパター
ンを形成する。レジスト膜とＳｉＯ2膜をマスクとして
ＧａＮ層13とＧａＮバッファ層12をサファイア基板11上
面まで除去する。レジスト膜を除去した後、酸窒化ケイ
素膜18を形成する。次に、１０５０℃にてＧａＮ層15を
２０μｍ程度選択成長させる。この時横方向の成長によ
り、スペース部が埋められ表面が平坦化する。本実施の
形態では基板11とＧａＮバッファ層12との界面付近で発
生した貫通転位はＳｉＯ2膜14および酸窒化ケイ素膜18
によってブロックされるので横方向成長合体部16を除い
て、広い幅の領域において低欠陥部17が形成される。
部を形成する。 【解決手段】 サファイア基板11上に、温度５００℃で
ＧａＮバッファ層12、温度を１０５０℃に昇温してＧａ
Ｎ層13を成長する。その後ＳｉＯ2膜14を形成し、幅５
μｍ（Ｓ）のＳｉＯ2膜14を形成したストライプ領域を
３０μｍの間隔（Ｗ）でラインアンドスペースのパター
ンを形成する。レジスト膜とＳｉＯ2膜をマスクとして
ＧａＮ層13とＧａＮバッファ層12をサファイア基板11上
面まで除去する。レジスト膜を除去した後、酸窒化ケイ
素膜18を形成する。次に、１０５０℃にてＧａＮ層15を
２０μｍ程度選択成長させる。この時横方向の成長によ
り、スペース部が埋められ表面が平坦化する。本実施の
形態では基板11とＧａＮバッファ層12との界面付近で発
生した貫通転位はＳｉＯ2膜14および酸窒化ケイ素膜18
によってブロックされるので横方向成長合体部16を除い
て、広い幅の領域において低欠陥部17が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子用基板
およびその製造方法およびその半導体素子用基板を用い
た半導体素子および半導体レーザ装置に関し、特に、欠
陥密度の低い半導体素子用基板およびその製造方法およ
びその半導体素子用基板を用いた半導体素子および半導
体レーザ装置に関するものである。
およびその製造方法およびその半導体素子用基板を用い
た半導体素子および半導体レーザ装置に関し、特に、欠
陥密度の低い半導体素子用基板およびその製造方法およ
びその半導体素子用基板を用いた半導体素子および半導
体レーザ装置に関するものである。
【０００２】
【従来の技術】４１０ｎｍ帯の短波長半導体レーザ装置
として、1999年発行のJpn.Appl.phys.Vol.38.pp.L226-L
229において、サファイア基板上にＧａＮを形成した
後、ＳｉＯ2をマスクとして、選択成長を利用してＧａ
Ｎを形成した後、サファイア基板を剥がしたＧａＮ基板
上に、ｎ−ＧａＮバッファ層、ｎ−ＩｎＧａＮクラック
防止層、ＡｌＧａＮ／ｎ−ＧａＮ変調ドープ超格子クラ
ッド層、ｎ−ＧａＮ光導波層、アンドープＩｎＧａＮ／
ｎ−ＩｎＧａＮ多重量子井戸活性層、ｐ−ＡｌＧａＮキ
ャリアブロック層、ｐ−ＧａＮ光導波層、ＡｌＧａＮ／
ｐ−ＧａＮ変調ドープ超格子クラッド層、ｐ−ＧａＮコ
ンタクト層を積層してなるものが報告されている。しか
しながら、この半導体レーザ装置では、まだ欠陥密度が
多く、高出力での信頼性が得られていない。
として、1999年発行のJpn.Appl.phys.Vol.38.pp.L226-L
229において、サファイア基板上にＧａＮを形成した
後、ＳｉＯ2をマスクとして、選択成長を利用してＧａ
Ｎを形成した後、サファイア基板を剥がしたＧａＮ基板
上に、ｎ−ＧａＮバッファ層、ｎ−ＩｎＧａＮクラック
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ャリアブロック層、ｐ−ＧａＮ光導波層、ＡｌＧａＮ／
ｐ−ＧａＮ変調ドープ超格子クラッド層、ｐ−ＧａＮコ
ンタクト層を積層してなるものが報告されている。しか
しながら、この半導体レーザ装置では、まだ欠陥密度が
多く、高出力での信頼性が得られていない。
【０００３】また、Ext.Abstr.(MRS Fall Meet.Boston,
1998)G3.38において、T.S.Zheleva氏らによるPendeo-Ep
itaxy-A New Approach for Lateral Growth of Gallium
Nitride Structuresが紹介されている。ここでは、Ｓ
ｉＯ2のマスクをせず、ＧａＮを形成した後、ストライ
プ状にＧａＮをサファイア基板までとり除き、その基板
上にＧａＮを成長することにより、ＧａＮの横方向への
成長を利用して、平坦な膜が形成されることが報告され
ている。
1998)G3.38において、T.S.Zheleva氏らによるPendeo-Ep
itaxy-A New Approach for Lateral Growth of Gallium
Nitride Structuresが紹介されている。ここでは、Ｓ
ｉＯ2のマスクをせず、ＧａＮを形成した後、ストライ
プ状にＧａＮをサファイア基板までとり除き、その基板
上にＧａＮを成長することにより、ＧａＮの横方向への
成長を利用して、平坦な膜が形成されることが報告され
ている。
【０００４】また、上記方法を利用して、1999年発行の
SPIE Vol.3628.pp.158においては、ＩｎＧａＮ多重量子
井戸半導体レーザ装置ができることが報告されている
が、信頼性として、５ｍＷレベルにとどまっており、さ
らに、欠陥密度の低減が必要である。
SPIE Vol.3628.pp.158においては、ＩｎＧａＮ多重量子
井戸半導体レーザ装置ができることが報告されている
が、信頼性として、５ｍＷレベルにとどまっており、さ
らに、欠陥密度の低減が必要である。
【０００５】また、特開平10-312971号において、Ｇａ
Ｎ化合物半導体層とサファイア基板結晶の熱膨張差およ
び格子定数差によって生じるクラックを抑え、欠陥の導
入を抑制する方法として、マスクにより成長領域を制限
し、エピタキシャル成長によりＧａＮ化合物半導体膜の
ファセット構造を形成し、マスクを覆うまでファセット
構造を完全に埋め込み、最終的には平坦な表面を有する
結晶成長方法が報告されている。この方法では種となる
成長領域の下地全体が格子不整合の大きな基板上に成長
されているために、基板の影響を受け、横方向に成長す
る結晶方位が変わり、平坦化も困難であり、この方法を
繰り返しても面方位に差が生じるため、欠陥を実用レベ
ルまで低減できないという欠点があった。
Ｎ化合物半導体層とサファイア基板結晶の熱膨張差およ
び格子定数差によって生じるクラックを抑え、欠陥の導
入を抑制する方法として、マスクにより成長領域を制限
し、エピタキシャル成長によりＧａＮ化合物半導体膜の
ファセット構造を形成し、マスクを覆うまでファセット
構造を完全に埋め込み、最終的には平坦な表面を有する
結晶成長方法が報告されている。この方法では種となる
成長領域の下地全体が格子不整合の大きな基板上に成長
されているために、基板の影響を受け、横方向に成長す
る結晶方位が変わり、平坦化も困難であり、この方法を
繰り返しても面方位に差が生じるため、欠陥を実用レベ
ルまで低減できないという欠点があった。
【０００６】また、特開平11-312825号において、サフ
ァイア基板上に部分的に形成したＧａＮを種として横方
向成長により低欠陥領域を作製する場合において、更に
種となるＧａＮ上に誘電体膜を形成して、種となるＧａ
Ｎから基板に対して垂直方向への成長を抑制する方法が
示されている。しかしながら、この方法においてもサフ
ァイア上の横方向成長における基板と横方向成長ＧａＮ
との間の不整合や界面のストレスに起因する結晶軸の傾
きや該公報にも示されている基板と横方向成長ＧａＮと
の間の制御困難な空洞の形成が問題となっている。
ァイア基板上に部分的に形成したＧａＮを種として横方
向成長により低欠陥領域を作製する場合において、更に
種となるＧａＮ上に誘電体膜を形成して、種となるＧａ
Ｎから基板に対して垂直方向への成長を抑制する方法が
示されている。しかしながら、この方法においてもサフ
ァイア上の横方向成長における基板と横方向成長ＧａＮ
との間の不整合や界面のストレスに起因する結晶軸の傾
きや該公報にも示されている基板と横方向成長ＧａＮと
の間の制御困難な空洞の形成が問題となっている。
【０００７】
【発明が解決しようとする課題】上記のJpn.Appl.phys.
Vol.38.pp.L226-L229に記載されているＧａＮ基板で
は、ＧａＮ基板とバッファ層との界面近傍に発生した格
子定数のミスマッチングに起因する貫通転位がＳｉＯ2
膜により阻止されており、ＳｉＯ2膜が形成されておら
ず窓となっている部分に露出しているＧａＮ層をシード
して横方向成長が主体となってＧａＮ層を成長させてい
る。しかしながら、窓部を通過する貫通転位の他に横方
向成長が合体したＳｉＯ2膜の上部にも欠陥の集積部が
存在する。このため、低欠陥となっているのはＳｉＯ2
膜上部の中央部を除いた両側の４μｍ程度の幅の領域の
みであり、その狭い領域に幅２μｍのストライプのレー
ザ素子を形成せざるを得ない。
Vol.38.pp.L226-L229に記載されているＧａＮ基板で
は、ＧａＮ基板とバッファ層との界面近傍に発生した格
子定数のミスマッチングに起因する貫通転位がＳｉＯ2
膜により阻止されており、ＳｉＯ2膜が形成されておら
ず窓となっている部分に露出しているＧａＮ層をシード
して横方向成長が主体となってＧａＮ層を成長させてい
る。しかしながら、窓部を通過する貫通転位の他に横方
向成長が合体したＳｉＯ2膜の上部にも欠陥の集積部が
存在する。このため、低欠陥となっているのはＳｉＯ2
膜上部の中央部を除いた両側の４μｍ程度の幅の領域の
みであり、その狭い領域に幅２μｍのストライプのレー
ザ素子を形成せざるを得ない。
【０００８】また、上記のExt.Abstr.G3.38およびSPIE
Vol.3628に記載されているＧａＮ基板の作製方法では、
結晶成長核となるＧａＮ部から上方へ延びる貫通転位と
同様に、横方向成長が合体した部分に欠陥の集積がみら
れる。従って、きわめて狭い領域しか低欠陥化すること
ができないため、数μｍ幅の素子をその限られた領域に
しか形成することができない。
Vol.3628に記載されているＧａＮ基板の作製方法では、
結晶成長核となるＧａＮ部から上方へ延びる貫通転位と
同様に、横方向成長が合体した部分に欠陥の集積がみら
れる。従って、きわめて狭い領域しか低欠陥化すること
ができないため、数μｍ幅の素子をその限られた領域に
しか形成することができない。
【０００９】本発明は上記事情に鑑みて、広い領域で欠
陥密度が小さい半導体素子用基板およびその製造方法お
よびその半導体素子用基板を用いた半導体素子および半
導体レーザ装置を提供することを目的とするものであ
る。
陥密度が小さい半導体素子用基板およびその製造方法お
よびその半導体素子用基板を用いた半導体素子および半
導体レーザ装置を提供することを目的とするものであ
る。
【００１０】
【課題を解決するための手段】本発明の半導体素子用基
板は、基板上に、少なくとも、第一のＧａＮ層がストラ
イプ状に形成されており、該第一のＧａＮ層を覆うよう
に、前記基板全体の上に第二のＧａＮ層が結晶成長され
てなる半導体素子用基板において、前記ストライプ状に
形成された第一のＧａＮ層の上面に、該上面のＧａＮ結
晶から上部へ前記第二のＧａＮ層が結晶成長するのを阻
害する手段を備え、隣り合う２つの前記ストライプ状の
第一のＧａＮ層の間に形成された第一の溝の底面に、該
底面から上部へ前記第二のＧａＮ層が結晶成長するのを
阻害する手段を備えたことを特徴とするものである。
板は、基板上に、少なくとも、第一のＧａＮ層がストラ
イプ状に形成されており、該第一のＧａＮ層を覆うよう
に、前記基板全体の上に第二のＧａＮ層が結晶成長され
てなる半導体素子用基板において、前記ストライプ状に
形成された第一のＧａＮ層の上面に、該上面のＧａＮ結
晶から上部へ前記第二のＧａＮ層が結晶成長するのを阻
害する手段を備え、隣り合う２つの前記ストライプ状の
第一のＧａＮ層の間に形成された第一の溝の底面に、該
底面から上部へ前記第二のＧａＮ層が結晶成長するのを
阻害する手段を備えたことを特徴とするものである。
【００１１】ここで、上記のストライプ状に形成された
第一のＧａＮ層は、前記基板の上面まで除去されてでき
た場合と、前記基板の一部まで除去されてできた場合
と、ＧａＮ層の途中まで除去されてできた場合を含む。
第一のＧａＮ層は、前記基板の上面まで除去されてでき
た場合と、前記基板の一部まで除去されてできた場合
と、ＧａＮ層の途中まで除去されてできた場合を含む。
【００１２】前記第一のＧａＮ層の上面のＧａＮ結晶か
ら上部へ前記第二のＧａＮ層が結晶成長するのを阻害す
る手段は、誘電体膜であってもよい。
ら上部へ前記第二のＧａＮ層が結晶成長するのを阻害す
る手段は、誘電体膜であってもよい。
【００１３】また、前記第一の溝の底面から上部へ前記
第二のＧａＮ層が結晶成長するのを阻害する手段は、誘
電体膜であってもよい。
第二のＧａＮ層が結晶成長するのを阻害する手段は、誘
電体膜であってもよい。
【００１４】また、前記ストライプ状に形成された第一
のＧａＮ層の下部に低温ＧａＮバッファ層が形成されて
いてもよい。
のＧａＮ層の下部に低温ＧａＮバッファ層が形成されて
いてもよい。
【００１５】また、前記基板と前記第一のＧａＮ層の間
に、前記基板側から低温ＧａＮバッファ層、第三のＧａ
Ｎ層および誘電体膜がこの順に形成されており、前記第
一の溝の底面から上部へ前記第二のＧａＮ層が結晶成長
するのを阻害する手段が、該誘電体膜であってもよい。
また、該誘電体膜において、第一のＧａＮ層の下部以外
の該誘電体膜の一部が除去されて、第二の溝が形成され
ており、該第二の溝の底面と、前記第二のＧａＮ層との
間に空隙を有する素子構造としてもよい。
に、前記基板側から低温ＧａＮバッファ層、第三のＧａ
Ｎ層および誘電体膜がこの順に形成されており、前記第
一の溝の底面から上部へ前記第二のＧａＮ層が結晶成長
するのを阻害する手段が、該誘電体膜であってもよい。
また、該誘電体膜において、第一のＧａＮ層の下部以外
の該誘電体膜の一部が除去されて、第二の溝が形成され
ており、該第二の溝の底面と、前記第二のＧａＮ層との
間に空隙を有する素子構造としてもよい。
【００１６】なお、前記誘電体膜としては、例えば、酸
化ケイ素、酸化チタン、酸化ジルコニウム、酸化アルミ
ニウム等の酸化物、窒化ケイ素、窒化アルミニウム、窒
化チタニウム等の窒化物、酸窒化ケイ素、酸窒化アルミ
ニウム等の酸窒化物、またはこれらの多層膜を用いるこ
とができる。
化ケイ素、酸化チタン、酸化ジルコニウム、酸化アルミ
ニウム等の酸化物、窒化ケイ素、窒化アルミニウム、窒
化チタニウム等の窒化物、酸窒化ケイ素、酸窒化アルミ
ニウム等の酸窒化物、またはこれらの多層膜を用いるこ
とができる。
【００１７】前記第一の溝の幅は２０μｍ以上であるこ
とが望ましい。
とが望ましい。
【００１８】本発明の半導体素子は、本発明の半導体素
子用基板上に半導体層を備えてなることを特徴とするも
のである。
子用基板上に半導体層を備えてなることを特徴とするも
のである。
【００１９】本発明の半導体レーザ装置は、本発明の半
導体素子用基板上に半導体層を備えてなり、該半導体層
上に形成された電流注入窓の幅が１０μｍ以上であるこ
とを特徴とするものである。
導体素子用基板上に半導体層を備えてなり、該半導体層
上に形成された電流注入窓の幅が１０μｍ以上であるこ
とを特徴とするものである。
【００２０】本発明の半導体素子用基板の製造方法は、
基板上に、少なくとも、第一のＧａＮ層を形成し、該第
一のＧａＮ層の上面に、該上面から上部へＧａＮが結晶
成長するのを阻害する手段を設け、該阻害する手段の上
端から、該第一のＧａＮ層の前記基板に至る途中まであ
るいは前記基板の上面まであるいは前記基板の一部ま
で、ストライプ状に除去し、前記ストライプ状に形成さ
れた第一のＧａＮ層の間に存在する溝の底面に、該溝の
底面から上部へＧａＮが結晶成長するのを阻害する手段
を設け、前記基板全体の上に、前記第一のＧａＮ層を覆
うまで該第二のＧａＮ層を結晶成長させて形成すること
を特徴とするものである。
基板上に、少なくとも、第一のＧａＮ層を形成し、該第
一のＧａＮ層の上面に、該上面から上部へＧａＮが結晶
成長するのを阻害する手段を設け、該阻害する手段の上
端から、該第一のＧａＮ層の前記基板に至る途中まであ
るいは前記基板の上面まであるいは前記基板の一部ま
で、ストライプ状に除去し、前記ストライプ状に形成さ
れた第一のＧａＮ層の間に存在する溝の底面に、該溝の
底面から上部へＧａＮが結晶成長するのを阻害する手段
を設け、前記基板全体の上に、前記第一のＧａＮ層を覆
うまで該第二のＧａＮ層を結晶成長させて形成すること
を特徴とするものである。
【００２１】また、本発明の半導体素子用基板の製造方
法は、基板上に、少なくとも、第一のＧａＮ層を形成
し、該第一のＧａＮ層の上面に、部分的に、該上面から
上部へＧａＮが結晶成長するのを阻害する第一の阻害層
を設け、前記第一のＧａＮ層の上に、前記第一の阻害層
を覆うまで第二のＧａＮ層を結晶成長させて形成し、該
第二のＧａＮ層を、前記第一の阻害層の上にのみ該第一
の阻害層よりも狭い領域で残るように、除去し、前記第
一のＧａＮ層が露出している面と、前記第一の阻害層の
上面のうち前記第二のＧａＮ層が残っていない部分と、
前記第二のＧａＮ層の上面とに、該各上面から上部へＧ
ａＮが結晶成長するのを阻害する第二の阻害層を設け、
前記第二のＧａＮ層の側壁から、上面が平坦になるま
で、前記第二のＧａＮ層を結晶成長させて形成すること
を特徴とするものである。
法は、基板上に、少なくとも、第一のＧａＮ層を形成
し、該第一のＧａＮ層の上面に、部分的に、該上面から
上部へＧａＮが結晶成長するのを阻害する第一の阻害層
を設け、前記第一のＧａＮ層の上に、前記第一の阻害層
を覆うまで第二のＧａＮ層を結晶成長させて形成し、該
第二のＧａＮ層を、前記第一の阻害層の上にのみ該第一
の阻害層よりも狭い領域で残るように、除去し、前記第
一のＧａＮ層が露出している面と、前記第一の阻害層の
上面のうち前記第二のＧａＮ層が残っていない部分と、
前記第二のＧａＮ層の上面とに、該各上面から上部へＧ
ａＮが結晶成長するのを阻害する第二の阻害層を設け、
前記第二のＧａＮ層の側壁から、上面が平坦になるま
で、前記第二のＧａＮ層を結晶成長させて形成すること
を特徴とするものである。
【００２２】
【発明の効果】本発明の半導体素子用基板によれば、ス
トライプ状に形成された第一のＧａＮ層の上面に、該上
面のＧａＮ結晶から上部へ第二のＧａＮ層が結晶成長す
るのを阻害する手段を備え、隣り合う２つのストライプ
状の第一のＧａＮ層の間に形成された第一の溝の底面
に、該底面から上部へ第二のＧａＮ層が結晶成長するの
を阻害する手段を備えているので、第二のＧａＮ層の結
晶成長の初期の段階において横方向のみの結晶成長が行
われるため、従来例のように、下層からの貫通転位が発
生しておらず、広い範囲で低欠陥の領域を得ることがで
きる。
トライプ状に形成された第一のＧａＮ層の上面に、該上
面のＧａＮ結晶から上部へ第二のＧａＮ層が結晶成長す
るのを阻害する手段を備え、隣り合う２つのストライプ
状の第一のＧａＮ層の間に形成された第一の溝の底面
に、該底面から上部へ第二のＧａＮ層が結晶成長するの
を阻害する手段を備えているので、第二のＧａＮ層の結
晶成長の初期の段階において横方向のみの結晶成長が行
われるため、従来例のように、下層からの貫通転位が発
生しておらず、広い範囲で低欠陥の領域を得ることがで
きる。
【００２３】また、ストライプ状に形成された第一のＧ
ａＮ層の上面のＧａＮ結晶から上部へ前記第二のＧａＮ
層が結晶成長するのを阻害する手段が、誘電体膜である
ことにより、良好に第二のＧａＮ層が上方へ結晶成長さ
れることを抑制することができる。
ａＮ層の上面のＧａＮ結晶から上部へ前記第二のＧａＮ
層が結晶成長するのを阻害する手段が、誘電体膜である
ことにより、良好に第二のＧａＮ層が上方へ結晶成長さ
れることを抑制することができる。
【００２４】また、第一の溝の底面から上部へ前記第二
のＧａＮ層が結晶成長するのを阻害する手段が、誘電体
膜であることにより、溝底面のＧａＮから縦方向への結
晶成長が起こるのを抑制するため、溝の側壁に露出して
いる第一のＧａＮから横方向の結晶成長を促すことがで
き、溝底面からの貫通欠陥が生じないという利点があ
る。さらに、この誘電体膜の組成や膜質を制御すること
により横方向成長ＧａＮとのストレス等に起因する結晶
軸の傾きによる結晶性低下を防止することができる。
のＧａＮ層が結晶成長するのを阻害する手段が、誘電体
膜であることにより、溝底面のＧａＮから縦方向への結
晶成長が起こるのを抑制するため、溝の側壁に露出して
いる第一のＧａＮから横方向の結晶成長を促すことがで
き、溝底面からの貫通欠陥が生じないという利点があ
る。さらに、この誘電体膜の組成や膜質を制御すること
により横方向成長ＧａＮとのストレス等に起因する結晶
軸の傾きによる結晶性低下を防止することができる。
【００２５】また、さらに、基板上に、低温ＧａＮバッ
ファ層、第三のＧａＮ層および誘電体膜をこの順に形成
して、第一の溝の底面から上部へ前記第二のＧａＮ層が
結晶成長するのを阻害する手段を、この誘電体膜とする
ことにより、上記同様、溝底辺からの貫通欠陥を防止す
ることができる。さらに、この誘電体膜の一部が除去さ
れて第二の溝が形成され、該溝と第二のＧａＮ層の間に
空隙を有することにより、露出している第一のＧａＮ層
からの横方向の結晶成長のみにより、第二のＧａＮ層を
形成することができるので、溝底辺からの貫通欠陥を抑
制することができる。
ファ層、第三のＧａＮ層および誘電体膜をこの順に形成
して、第一の溝の底面から上部へ前記第二のＧａＮ層が
結晶成長するのを阻害する手段を、この誘電体膜とする
ことにより、上記同様、溝底辺からの貫通欠陥を防止す
ることができる。さらに、この誘電体膜の一部が除去さ
れて第二の溝が形成され、該溝と第二のＧａＮ層の間に
空隙を有することにより、露出している第一のＧａＮ層
からの横方向の結晶成長のみにより、第二のＧａＮ層を
形成することができるので、溝底辺からの貫通欠陥を抑
制することができる。
【００２６】ここで、前記の低温ＧａＮバッファ層は、
この低温ＧａＮバッファ層の上部に形成するＧａＮ層中
の結晶中の欠陥を低減するのに有効な層として機能す
る。
この低温ＧａＮバッファ層の上部に形成するＧａＮ層中
の結晶中の欠陥を低減するのに有効な層として機能す
る。
【００２７】さらに、第一の溝の幅が２０μｍ以上であ
ることにより、第一のＧａＮ層の横方向成長の合体部以
外の領域を低欠陥部とすることができるので、その合体
部の両側の幅約１０μｍの領域で低欠陥部を形成するこ
とができる。
ることにより、第一のＧａＮ層の横方向成長の合体部以
外の領域を低欠陥部とすることができるので、その合体
部の両側の幅約１０μｍの領域で低欠陥部を形成するこ
とができる。
【００２８】本発明の半導体素子は、本発明による広い
範囲で低欠陥の半導体素子用基板上に半導体層を備えて
なるものであるので、素子特性および信頼性を向上させ
ることができる。
範囲で低欠陥の半導体素子用基板上に半導体層を備えて
なるものであるので、素子特性および信頼性を向上させ
ることができる。
【００２９】また、本発明の半導体レーザ装置は、本発
明による広い範囲で低欠陥の半導体素子用基板上に半導
体層を備えており、該半導体層上に形成された電流注入
窓の幅が１０μｍ以上のものであるため、高出力下であ
っても高い信頼性が得られる。
明による広い範囲で低欠陥の半導体素子用基板上に半導
体層を備えており、該半導体層上に形成された電流注入
窓の幅が１０μｍ以上のものであるため、高出力下であ
っても高い信頼性が得られる。
【００３０】本発明の半導体素子用基板の製造方法によ
れば、第二のＧａＮ層の結晶成長の初期において、横方
向のみの結晶成長を行うことにより、欠陥部を横方向成
長の合体部のみとすることができ、広い範囲で低欠陥部
を有する半導体素子用基板を形成することができる。
れば、第二のＧａＮ層の結晶成長の初期において、横方
向のみの結晶成長を行うことにより、欠陥部を横方向成
長の合体部のみとすることができ、広い範囲で低欠陥部
を有する半導体素子用基板を形成することができる。
【００３１】
【発明の実施の形態】以下に本発明の実施の形態を図面
を用いて詳細に説明する。
を用いて詳細に説明する。
【００３２】本発明の第１の実施の形態による半導体素
子用基板について説明し、その半導体素子用基板の製造
過程の断面図を図１に示す。
子用基板について説明し、その半導体素子用基板の製造
過程の断面図を図１に示す。
【００３３】結晶成長用の原料として、トリメチルガリ
ウム（ＴＭＧ）とアンモニアを用いる。図１ａに示すよ
うに、常圧のＭＯＣＶＤにより（０００１）面サファイ
ア基板11上に、温度５００℃でＧａＮバッファ層12を２
０ｎｍ程度の膜厚で形成する。続いて、温度を１０５０
℃に上げてＧａＮ層13を５μｍ程度の膜厚で成長する。
その後ＳｉＯ2膜14を形成する。
ウム（ＴＭＧ）とアンモニアを用いる。図１ａに示すよ
うに、常圧のＭＯＣＶＤにより（０００１）面サファイ
ア基板11上に、温度５００℃でＧａＮバッファ層12を２
０ｎｍ程度の膜厚で形成する。続いて、温度を１０５０
℃に上げてＧａＮ層13を５μｍ程度の膜厚で成長する。
その後ＳｉＯ2膜14を形成する。
【００３４】次に、図１ｂに示すように、通常のフォト
リソグラフィプロセスを用いて、
リソグラフィプロセスを用いて、
【数１】 方向に５μｍ幅（Ｓ）のＳｉＯ2膜14を残したストライ
プ領域を、３０μｍの間隔（Ｗ）でラインアンドスペー
スのパターンを形成する。次に、フォトリソグラフィを
用いたレジスト膜（図示せず）とＳｉＯ2膜14をマスク
として塩素系のガスを用いたドライエッチング法により
ＧａＮ層13とＧａＮバッファ層12をサファイア基板11上
面まで除去する。このとき、サファイア基板11をエッチ
ングしてもよい。その後、レジスト膜（図示せず）を除
去する。次に、酸窒化ケイ素膜18を形成する。ここで、
エッチングで残したＧａＮ層13の側壁に、回り込みによ
り堆積した薄い酸窒化ケイ素膜18を、バッファＨＦ（フ
ッ酸）を用いた化学エッチングにより除去する。
プ領域を、３０μｍの間隔（Ｗ）でラインアンドスペー
スのパターンを形成する。次に、フォトリソグラフィを
用いたレジスト膜（図示せず）とＳｉＯ2膜14をマスク
として塩素系のガスを用いたドライエッチング法により
ＧａＮ層13とＧａＮバッファ層12をサファイア基板11上
面まで除去する。このとき、サファイア基板11をエッチ
ングしてもよい。その後、レジスト膜（図示せず）を除
去する。次に、酸窒化ケイ素膜18を形成する。ここで、
エッチングで残したＧａＮ層13の側壁に、回り込みによ
り堆積した薄い酸窒化ケイ素膜18を、バッファＨＦ（フ
ッ酸）を用いた化学エッチングにより除去する。
【００３５】次に、図１ｃに示すように、１０５０℃に
てＧａＮ層15を２０μｍ程度選択成長させる。この時横
方向の成長により、スペース部が埋められ表面が平坦化
し、ＧａＮ基板が完成する。
てＧａＮ層15を２０μｍ程度選択成長させる。この時横
方向の成長により、スペース部が埋められ表面が平坦化
し、ＧａＮ基板が完成する。
【００３６】本実施の形態では、基板11とＧａＮバッフ
ァ層12との界面で発生した貫通転位はＳｉＯ2膜14によ
ってブロックされ、かつ溝底辺においては、酸窒化ケイ
素膜18により、界面からの貫通欠陥を制御することがで
きるため、方向成長合体部16を除いては、横方向成長に
よって形成された高品質な、広い幅の領域において低欠
陥部17が形成される。従って、１０μｍ以上の幅の領域
で低欠陥部17を有するＧａＮ基板を作製することが可能
である。
ァ層12との界面で発生した貫通転位はＳｉＯ2膜14によ
ってブロックされ、かつ溝底辺においては、酸窒化ケイ
素膜18により、界面からの貫通欠陥を制御することがで
きるため、方向成長合体部16を除いては、横方向成長に
よって形成された高品質な、広い幅の領域において低欠
陥部17が形成される。従って、１０μｍ以上の幅の領域
で低欠陥部17を有するＧａＮ基板を作製することが可能
である。
【００３７】本実施の形態においては、結晶成長法とし
て、常圧のＭＯＣＶＤを用いたが、横方向成長を促進す
るために減圧のＭＯＣＶＤを用いることも可能である。
また、成長速度を増すためにＨＶＰＥ（Hydride Vapor
Phase Epitaxy）法を用いることも可能である。
て、常圧のＭＯＣＶＤを用いたが、横方向成長を促進す
るために減圧のＭＯＣＶＤを用いることも可能である。
また、成長速度を増すためにＨＶＰＥ（Hydride Vapor
Phase Epitaxy）法を用いることも可能である。
【００３８】また、本実施の形態では、基板材料とし
て、（０００１）面のサファイア基板を用いたが他の面
方位のサファイア基板、あるいは６Ｈ−ＳｉＣおよび４
Ｈ−ＳｉＣ等の多種多形のＳｉＣ基板を用いることが可
能である。
て、（０００１）面のサファイア基板を用いたが他の面
方位のサファイア基板、あるいは６Ｈ−ＳｉＣおよび４
Ｈ−ＳｉＣ等の多種多形のＳｉＣ基板を用いることが可
能である。
【００３９】次に本発明の第２の実施の形態による半導
体素子用基板について説明し、その製造過程の断面図を
図２示す。
体素子用基板について説明し、その製造過程の断面図を
図２示す。
【００４０】結晶成長用の原料として、トリメチルガリ
ウム（ＴＭＧ）とアンモニアを用いる。図２ａに示すよ
うに、常圧のＭＯＣＶＤにより（０００１）面サファイ
ア基板21上に、温度５００℃でＧａＮバッファ層22を２
０ｎｍ程度の膜厚で形成する。続いて、温度を１０５０
℃に上げてＧａＮ層23を５μｍ程度の膜厚で成長する。
その後、ＳｉＮx膜24を形成する。
ウム（ＴＭＧ）とアンモニアを用いる。図２ａに示すよ
うに、常圧のＭＯＣＶＤにより（０００１）面サファイ
ア基板21上に、温度５００℃でＧａＮバッファ層22を２
０ｎｍ程度の膜厚で形成する。続いて、温度を１０５０
℃に上げてＧａＮ層23を５μｍ程度の膜厚で成長する。
その後、ＳｉＮx膜24を形成する。
【００４１】次に、図２ｂに示すように、通常のフォト
リソグラフィプロセスを用いて、
リソグラフィプロセスを用いて、
【数２】 方向に幅２５μｍの間隔で、幅５μｍのＳｉＮx膜24を
残すようにしてラインアンドスペースのパターンを形成
する。次に、フォトリソグラフィプロセスに用いたレジ
スト膜（図示せず）とＳｉＮx膜24をマスクとして塩素
系のガスを用いたドライエッチング法によりＧａＮ層23
を深さ５μｍ程度まで除去した後、レジスト膜を除去す
る。次にＳｉＯ2膜25を形成する。ここで、エッチング
で残したＧａＮ層23の側壁に回り込みにより堆積した薄
いＳｉＯ2膜25を、バッファＨＦ（フッ酸）を用いた化
学エッチングにより除去する。
残すようにしてラインアンドスペースのパターンを形成
する。次に、フォトリソグラフィプロセスに用いたレジ
スト膜（図示せず）とＳｉＮx膜24をマスクとして塩素
系のガスを用いたドライエッチング法によりＧａＮ層23
を深さ５μｍ程度まで除去した後、レジスト膜を除去す
る。次にＳｉＯ2膜25を形成する。ここで、エッチング
で残したＧａＮ層23の側壁に回り込みにより堆積した薄
いＳｉＯ2膜25を、バッファＨＦ（フッ酸）を用いた化
学エッチングにより除去する。
【００４２】次に、図２ｃに示すように、１０５０℃に
てＧａＮ層26を２０μｍ程度選択成長させる。この時横
方向の成長により、スペース部が埋められ表面が平坦化
し、ＧａＮ基板が完成する。
てＧａＮ層26を２０μｍ程度選択成長させる。この時横
方向の成長により、スペース部が埋められ表面が平坦化
し、ＧａＮ基板が完成する。
【００４３】本実施の形態では基板21とＧａＮバッファ
層22との界面で発生した貫通転位はＳｉＮx膜24および
ＳｉＯ2膜25によってブロックされるので横方向成長合
体部27を除いては、横方向成長によって形成された高品
質な、広い幅の領域の低欠陥部28が形成される。従っ
て、１０μｍ以上の幅の領域で低欠陥部を有するＧａＮ
基板を作製することが可能である。
層22との界面で発生した貫通転位はＳｉＮx膜24および
ＳｉＯ2膜25によってブロックされるので横方向成長合
体部27を除いては、横方向成長によって形成された高品
質な、広い幅の領域の低欠陥部28が形成される。従っ
て、１０μｍ以上の幅の領域で低欠陥部を有するＧａＮ
基板を作製することが可能である。
【００４４】次に本発明の第３の実施の形態である半導
体素子用基板について説明し、その半導体素子用基板の
作製過程を図３に示す。
体素子用基板について説明し、その半導体素子用基板の
作製過程を図３に示す。
【００４５】常圧の有機金属気相成長（ＭＯＣＶＤ）法
により、サファイヤ基板31上に５５０℃にて、低温Ｇａ
Ｎバッファ層32を成長後、１０５０℃まで昇温して、Ｇ
ａＮ層33を形成する。その後、ＳｉＮx膜34（厚さが
０．５μｍ程度）をプラズマＣＶＤ法により形成し、フ
ォトリソグラフィにより、
により、サファイヤ基板31上に５５０℃にて、低温Ｇａ
Ｎバッファ層32を成長後、１０５０℃まで昇温して、Ｇ
ａＮ層33を形成する。その後、ＳｉＮx膜34（厚さが
０．５μｍ程度）をプラズマＣＶＤ法により形成し、フ
ォトリソグラフィにより、
【数３】 方向に、２０μｍの間隔で、幅１５μｍのＳｉＮx膜34
を残すように、ストライプを形成する。次に、ＧａＮ層
35とＳｉＯ2膜（図示せず）を形成する。
を残すように、ストライプを形成する。次に、ＧａＮ層
35とＳｉＯ2膜（図示せず）を形成する。
【００４６】次に、図３ｂに示すように、通常のフォト
リソグラフィにより、
リソグラフィにより、
【数４】 方向に、ＳｉＮx膜34の上方、幅５μｍにわたってＳｉ
Ｏ2膜（図示せず）を残すようにして除去し、ストライ
プを形成する。更に、フォトリソグラフィに用いたレジ
スト膜（図示せず）とパターニングしたＳｉＯ2膜（図
示せず）をマスクとして、塩素系のガスを用いたドライ
エッチング法によりＧａＮ層35をＧａＮ層33に達するま
で除去する。このとき、ＧａＮ層33はエッチングしても
よい。
Ｏ2膜（図示せず）を残すようにして除去し、ストライ
プを形成する。更に、フォトリソグラフィに用いたレジ
スト膜（図示せず）とパターニングしたＳｉＯ2膜（図
示せず）をマスクとして、塩素系のガスを用いたドライ
エッチング法によりＧａＮ層35をＧａＮ層33に達するま
で除去する。このとき、ＧａＮ層33はエッチングしても
よい。
【００４７】次に、図３ｃに示すように、レジスト膜
（図示せず）及びＳｉＯ2膜（図示せず）を除去後、Ｓ
ｉＮx膜34の膜より薄いＳｉＮx膜36を形成し、結晶成長
温度を１０５０℃にして、ＧａＮ層37を厚さ２０μｍ程
度選択成長させる。この時、ＧａＮ層35は、ＧａＮ層33
に接しないまま横方向の成長により最終的にストライプ
が合体して、表面が平坦化する。
（図示せず）及びＳｉＯ2膜（図示せず）を除去後、Ｓ
ｉＮx膜34の膜より薄いＳｉＮx膜36を形成し、結晶成長
温度を１０５０℃にして、ＧａＮ層37を厚さ２０μｍ程
度選択成長させる。この時、ＧａＮ層35は、ＧａＮ層33
に接しないまま横方向の成長により最終的にストライプ
が合体して、表面が平坦化する。
【００４８】本実施の形態では、図３ａに示すような、
従来の方法にて、横方向成長によって形成された欠陥の
少ないＧａＮ層35を結晶成長の核として、さらにＧａＮ
層33と接しないように空隙38を設けることにより、広い
面積で欠陥のない高品質なＧａＮ基板を実現している。
従来の方法にて、横方向成長によって形成された欠陥の
少ないＧａＮ層35を結晶成長の核として、さらにＧａＮ
層33と接しないように空隙38を設けることにより、広い
面積で欠陥のない高品質なＧａＮ基板を実現している。
【００４９】次に、本発明の半導体レーザ装置について
説明し、その半導体レーザ装置の断面図を図４に示す。
説明し、その半導体レーザ装置の断面図を図４に示す。
【００５０】上記の本発明の第１の実施の形態によりＧ
ａＮ基板を形成する。各構成要素には同符号を付し説明
を省略する。このＧａＮ基板は低欠陥部17が
ａＮ基板を形成する。各構成要素には同符号を付し説明
を省略する。このＧａＮ基板は低欠陥部17が
【数５】 方向に約１２μｍの広い幅で形成されている。この基板
上に常圧のＭＯＣＶＤを用いて、ｎ−ＧａＮ層51、１５
０ペアのｎ−Ａｌ0.14Ｇａ0.86Ｎ（２．５ｎｍ）／Ｇａ
Ｎ（２．５ｎｍ）超格子クラッド層52、ｎ−ＧａＮ光導
波層53、ｎ−Ｉｎ 0.02Ｇａ0.98Ｎ（１０．５ｎｍ）／ｎ
−Ｉｎ0.15Ｇａ0.85Ｎ（３ｎｍ）三重量子井戸活性層5
4、ｐ−Ａｌ0.2Ｇａ0.8Ｎキャリアブロック層55、ｐ−
ＧａＮ光導波層56、３０ペアのｐ−Ａｌ0.14Ｇａ0.86Ｎ
（２．５ｎｍ）／ＧａＮ（２．５ｎｍ）超格子クラッド
層57、ｎ−Ａｌ0.14Ｇａ0.86Ｎ（０．８μｍ）電流狭窄
層58、ｎ−ＧａＮ保護層59（２ｎｍ）を成長する。次
に、フォトリソグラフィとドライエッチングにより、ｎ
−ＧａＮ保護層59、ｎ−Ａｌ0.14Ｇａ0.86Ｎ電流狭窄層
58を１０μｍ幅のストライプ状に、超格子クラッド層57
に到達するまで除去する。この際、ストライプ部は、低
欠陥部17の直上となるように形成する。次にＭＯＣＶＤ
により、１２０ペアのｐ−Ａｌ0.14Ｇａ0.86Ｎ（２．５
ｎｍ）／ＧａＮ（２．５ｎｍ）超格子クラッド層60、ｐ
−ＧａＮキャップ層61（０．５μｍ）を成長する。ｐ型
の不純物Ｍｇの活性化のために、成長後窒素雰囲気中
で、熱処理を実施するかまたは、窒素リッチ雰囲気で成
長を実施するか、いずれの方法を用いてもよい。
上に常圧のＭＯＣＶＤを用いて、ｎ−ＧａＮ層51、１５
０ペアのｎ−Ａｌ0.14Ｇａ0.86Ｎ（２．５ｎｍ）／Ｇａ
Ｎ（２．５ｎｍ）超格子クラッド層52、ｎ−ＧａＮ光導
波層53、ｎ−Ｉｎ 0.02Ｇａ0.98Ｎ（１０．５ｎｍ）／ｎ
−Ｉｎ0.15Ｇａ0.85Ｎ（３ｎｍ）三重量子井戸活性層5
4、ｐ−Ａｌ0.2Ｇａ0.8Ｎキャリアブロック層55、ｐ−
ＧａＮ光導波層56、３０ペアのｐ−Ａｌ0.14Ｇａ0.86Ｎ
（２．５ｎｍ）／ＧａＮ（２．５ｎｍ）超格子クラッド
層57、ｎ−Ａｌ0.14Ｇａ0.86Ｎ（０．８μｍ）電流狭窄
層58、ｎ−ＧａＮ保護層59（２ｎｍ）を成長する。次
に、フォトリソグラフィとドライエッチングにより、ｎ
−ＧａＮ保護層59、ｎ−Ａｌ0.14Ｇａ0.86Ｎ電流狭窄層
58を１０μｍ幅のストライプ状に、超格子クラッド層57
に到達するまで除去する。この際、ストライプ部は、低
欠陥部17の直上となるように形成する。次にＭＯＣＶＤ
により、１２０ペアのｐ−Ａｌ0.14Ｇａ0.86Ｎ（２．５
ｎｍ）／ＧａＮ（２．５ｎｍ）超格子クラッド層60、ｐ
−ＧａＮキャップ層61（０．５μｍ）を成長する。ｐ型
の不純物Ｍｇの活性化のために、成長後窒素雰囲気中
で、熱処理を実施するかまたは、窒素リッチ雰囲気で成
長を実施するか、いずれの方法を用いてもよい。
【００５１】次に、上記ストライプ状の発振領域を含む
部分を残して、隣接部をフォトリソグラフィとドライエ
ッチングにより、ｎ−ＧａＮ層51に到達するまでエッチ
ングする。その後、Ｎｉ／Ａｕよりなるｐ電極62をｐ−
ＧａＮキャップ層61の上に形成する。その後、Ｔｉ／Ａ
ｕよりなるｎ電極63をｎ−ＧａＮ層51の上に形成し、熱
処理によりオーミック電極を形成する。サファイア基板
裏面を研磨後、試料を劈開して形成した共振器面の片側
に高反射率コート、反対側に低反射率コートを行い、そ
の後、チップ化して半導体レーザ素子を形成する。
部分を残して、隣接部をフォトリソグラフィとドライエ
ッチングにより、ｎ−ＧａＮ層51に到達するまでエッチ
ングする。その後、Ｎｉ／Ａｕよりなるｐ電極62をｐ−
ＧａＮキャップ層61の上に形成する。その後、Ｔｉ／Ａ
ｕよりなるｎ電極63をｎ−ＧａＮ層51の上に形成し、熱
処理によりオーミック電極を形成する。サファイア基板
裏面を研磨後、試料を劈開して形成した共振器面の片側
に高反射率コート、反対側に低反射率コートを行い、そ
の後、チップ化して半導体レーザ素子を形成する。
【００５２】電極およびロウ材を素子上のｐ電極および
ｎ電極の配置に合わせてパターン形成した半絶縁性Ｓｉ
サブマウント上にエピ側をロウ付けして、さらに、Ｓｉ
サブマウントをＡｕメッキしたＣｕヒートシンクにロウ
付けして半導体レーザ装置を完成させる。
ｎ電極の配置に合わせてパターン形成した半絶縁性Ｓｉ
サブマウント上にエピ側をロウ付けして、さらに、Ｓｉ
サブマウントをＡｕメッキしたＣｕヒートシンクにロウ
付けして半導体レーザ装置を完成させる。
【００５３】本実施の形態における半導体レーザ装置
は、従来の２μｍ程度の幅の狭ストライプレーザと比較
して、５倍のストライプ幅を有し、かつ低欠陥の高品質
ＧａＮ基板上に形成されているため、４００ｎｍ程度の
発振波長にて、１００ｍＷ〜２００ｍＷの高出力動作が
可能である。
は、従来の２μｍ程度の幅の狭ストライプレーザと比較
して、５倍のストライプ幅を有し、かつ低欠陥の高品質
ＧａＮ基板上に形成されているため、４００ｎｍ程度の
発振波長にて、１００ｍＷ〜２００ｍＷの高出力動作が
可能である。
【００５４】発振する波長λに関しては、ＩｎzＧａ1-z
Ｎを活性層とし、組成を0≦ｚ≦0.5とすることにより、
３６０≦λ≦５５０（ｎｍ）の範囲までの制御が可能で
ある。
Ｎを活性層とし、組成を0≦ｚ≦0.5とすることにより、
３６０≦λ≦５５０（ｎｍ）の範囲までの制御が可能で
ある。
【００５５】また、本実施の形態の半導体レーザ素子を
構成する各層の導電性を反転（ｎ型とｐ型を入れ換え）
して形成してもよい。
構成する各層の導電性を反転（ｎ型とｐ型を入れ換え）
して形成してもよい。
【００５６】上記、結晶成長を阻害する材料として、酸
化ケイ素、窒化ケイ素や酸窒化ケイ素以外にも窒化チタ
ンや酸化ジルコニウム等の高温に対して耐熱特性の良い
誘電体からなるマスク材料を用いてもよい。
化ケイ素、窒化ケイ素や酸窒化ケイ素以外にも窒化チタ
ンや酸化ジルコニウム等の高温に対して耐熱特性の良い
誘電体からなるマスク材料を用いてもよい。
【００５７】本発明による半導体素子は、例えば、電界
効果トランジスタ、半導体レーザ装置、半導体光増幅
器、半導体発光素子、光検出器等を含むものである。
効果トランジスタ、半導体レーザ装置、半導体光増幅
器、半導体発光素子、光検出器等を含むものである。
【図１】本発明の第１の実施の形態による半導体素子用
基板の作製過程を示す断面図
基板の作製過程を示す断面図
【図２】本発明の第２の実施の形態による半導体素子用
基板の作製過程を示す断面図
基板の作製過程を示す断面図
【図３】本発明の第３の実施の形態による半導体素子用
基板の作製過程を示す断面図
基板の作製過程を示す断面図
【図４】本発明の第４の実施の形態による半導体レーザ
装置を示す断面図
装置を示す断面図
【符号の説明】 11,21,31 サファイア基板 12,22,32 低温ＧａＮバッファ層 13,23,33 ＧａＮ層 14 ＳｉＯ2膜 15 ＧａＮ層 16,27,39 横方向成長の合体部 17,28,40 低欠陥部 18 酸窒化ケイ素膜 24,34,36 ＳｉＮx膜 25 ＳｉＯ2膜 26 ＧａＮ層 38 空隙 51 ｎ−ＧａＮ層 52 150ペアのｎ−Ａｌ0.14Ｇａ0.86Ｎ／ＧａＮ超格
子クラッド層 53 ｎ−ＧａＮ光導波層 54 ｎ−Ｉｎ0.02Ｇａ0.98Ｎ／ｎ−Ｉｎ0.15Ｇａ0.85
Ｎ三重量子井戸活性層 55 ｐ−Ａｌ0.2Ｇａ0.8Ｎキャリアブロック層 56 ｐ−ＧａＮ光導波層 57 30ペアのｐ−Ａｌ0.14Ｇａ0.86Ｎ／ＧａＮ超格子
クラッド層 58 ｎ− Ａｌ0.14Ｇａ0.86Ｎ電流狭窄層 59 ｎ−ＧａＮ保護層 60 120ペアのｐ− Ａｌ0.14Ｇａ0.86Ｎ／ＧａＮ超格
子クラッド層 61 ｐ−ＧａＮキャップ層 62 ｐ電極 63 ｎ電極
子クラッド層 53 ｎ−ＧａＮ光導波層 54 ｎ−Ｉｎ0.02Ｇａ0.98Ｎ／ｎ−Ｉｎ0.15Ｇａ0.85
Ｎ三重量子井戸活性層 55 ｐ−Ａｌ0.2Ｇａ0.8Ｎキャリアブロック層 56 ｐ−ＧａＮ光導波層 57 30ペアのｐ−Ａｌ0.14Ｇａ0.86Ｎ／ＧａＮ超格子
クラッド層 58 ｎ− Ａｌ0.14Ｇａ0.86Ｎ電流狭窄層 59 ｎ−ＧａＮ保護層 60 120ペアのｐ− Ａｌ0.14Ｇａ0.86Ｎ／ＧａＮ超格
子クラッド層 61 ｐ−ＧａＮキャップ層 62 ｐ電極 63 ｎ電極
Claims (11)
- 【請求項１】 基板上に、少なくとも、第一のＧａＮ層
がストライプ状に形成されており、該第一のＧａＮ層を
覆うように、前記基板全体の上に第二のＧａＮ層が結晶
成長されてなる半導体素子用基板において、 前記ストライプ状に形成された第一のＧａＮ層の上面
に、該上面のＧａＮ結晶から上部へ前記第二のＧａＮ層
が結晶成長するのを阻害する手段を備え、 隣り合う２つの前記ストライプ状の第一のＧａＮ層の間
に形成された第一の溝の底面に、該底面から上部へ前記
第二のＧａＮ層が結晶成長するのを阻害する手段を備え
たことを特徴とする半導体素子用基板。 - 【請求項２】 前記第一のＧａＮ層の上面のＧａＮ結晶
から上部へ前記第二のＧａＮ層が結晶成長するのを阻害
する手段が、誘電体膜であることを特徴とする請求項１
記載の半導体素子用基板。 - 【請求項３】 前記第一の溝の底面から上部へ前記第二
のＧａＮ層が結晶成長するのを阻害する手段が、誘電体
膜であることを特徴とする請求項１または２記載の半導
体素子用基板。 - 【請求項４】 前記ストライプ状に形成された第一のＧ
ａＮ層の下部に低温ＧａＮバッファ層が形成されている
ことを特徴とする請求項１から３いずれか１項記載の半
導体素子用基板。 - 【請求項５】 前記基板と前記第一のＧａＮ層の間に、
前記基板側から低温ＧａＮバッファ層、第三のＧａＮ層
および誘電体膜がこの順に形成されており、前記第一の
溝の底面から上部へ前記第二のＧａＮ層が結晶成長する
のを阻害する手段が、該誘電体膜であることを特徴とす
る請求項１または２記載の半導体素子用基板。 - 【請求項６】 前記誘電体膜において、前記第一のＧａ
Ｎ層の下部以外の前記誘電体膜の一部が除去されて、第
二の溝が形成されており、該第二の溝の底面と、前記第
二のＧａＮ層との間に空隙を有することを特徴とする請
求項５記載の半導体素子用基板。 - 【請求項７】 前記第一の溝の幅が２０μｍ以上である
ことを特徴とする請求項１から６いずれか１項記載の半
導体素子用基板。 - 【請求項８】 請求項１から７いずれか１項記載の半導
体素子用基板上に半導体層を備えてなることを特徴とす
る半導体素子。 - 【請求項９】 請求項１から７いずれか１項記載の半導
体素子用基板上に半導体層を備えてなり、該半導体層上
に形成された電流注入窓の幅が１０μｍ以上であること
を特徴とする半導体レーザ装置。 - 【請求項１０】 基板上に、少なくとも、第一のＧａＮ
層を形成し、該第一のＧａＮ層の上面に、該上面から上
部へＧａＮが結晶成長するのを阻害する手段を設け、 該阻害する手段の上端から、該第一のＧａＮ層の前記基
板に至る途中まであるいは前記基板の上面まであるいは
前記基板の一部まで、ストライプ状に除去し、 前記ストライプ状に形成された第一のＧａＮ層の間に存
在する溝の底面に、該溝の底面から上部へＧａＮが結晶
成長するのを阻害する手段を設け、 前記基板全体の上に、前記第一のＧａＮ層を覆うまで該
第二のＧａＮ層を結晶成長させて形成することを特徴と
する半導体素子用基板の製造方法。 - 【請求項１１】 基板上に、少なくとも、第一のＧａＮ
層を形成し、 該第一のＧａＮ層の上面に、部分的に、該上面から上部
へＧａＮが結晶成長するのを阻害する第一の阻害層を設
け、 前記第一のＧａＮ層の上に、前記第一の阻害層を覆うま
で第二のＧａＮ層を結晶成長させて形成し、 該第二のＧａＮ層を、前記第一の阻害層の上にのみ該第
一の阻害層よりも狭い領域で残るように、除去し、 前記第一のＧａＮ層が露出している面と、前記第一の阻
害層の上面のうち前記第二のＧａＮ層が残っていない部
分と、前記第二のＧａＮ層の上面とに、該各上面から上
部へＧａＮが結晶成長するのを阻害する第二の阻害層を
設け、 前記第二のＧａＮ層の側壁から、上面が平坦になるま
で、前記第二のＧａＮ層を結晶成長させて形成すること
を特徴とする半導体素子用基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004940A JP2001196697A (ja) | 2000-01-13 | 2000-01-13 | 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子 |
| US09/756,199 US6362515B2 (en) | 2000-01-13 | 2001-01-09 | GaN substrate including wide low-defect region for use in semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004940A JP2001196697A (ja) | 2000-01-13 | 2000-01-13 | 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196697A true JP2001196697A (ja) | 2001-07-19 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000004940A Pending JP2001196697A (ja) | 2000-01-13 | 2000-01-13 | 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6362515B2 (ja) |
| JP (1) | JP2001196697A (ja) |
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| KR20130081956A (ko) | 2012-01-10 | 2013-07-18 | 삼성전자주식회사 | 질화물 반도체층 성장 방법 |
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