JP2001196453A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001196453A JP2001196453A JP2000007014A JP2000007014A JP2001196453A JP 2001196453 A JP2001196453 A JP 2001196453A JP 2000007014 A JP2000007014 A JP 2000007014A JP 2000007014 A JP2000007014 A JP 2000007014A JP 2001196453 A JP2001196453 A JP 2001196453A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon oxide
- oxide film
- connection hole
- alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 比較的アスペクト比の高い接続孔内にＡｌ合
金膜を埋め込む際、接続孔内でボイドの発生を抑制し、
且つ、Ａｌ合金膜表面でのウィスカーの発生を抑制でき
る半導体装置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
層間絶縁膜９にビアホール９ａを設ける工程と、このビ
アホール内及び層間絶縁膜９上に第１のＡｌ合金膜１２
を形成する工程と、ビアホール９ａ内にＳｉＨ4とＨ2Ｏ
2のＣＶＤによりシリコン酸化膜１３を埋め込む工程
と、このシリコン酸化膜１３及び第１のＡｌ合金膜１２
の上に３５０℃以下の低温でのスパッタにより第２のＡ
ｌ合金膜１４を形成する工程と、第１及び第２のＡｌ合
金膜１２，１４をパターニングすることにより配線１６
を形成する工程と、を具備するものである。
金膜を埋め込む際、接続孔内でボイドの発生を抑制し、
且つ、Ａｌ合金膜表面でのウィスカーの発生を抑制でき
る半導体装置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
層間絶縁膜９にビアホール９ａを設ける工程と、このビ
アホール内及び層間絶縁膜９上に第１のＡｌ合金膜１２
を形成する工程と、ビアホール９ａ内にＳｉＨ4とＨ2Ｏ
2のＣＶＤによりシリコン酸化膜１３を埋め込む工程
と、このシリコン酸化膜１３及び第１のＡｌ合金膜１２
の上に３５０℃以下の低温でのスパッタにより第２のＡ
ｌ合金膜１４を形成する工程と、第１及び第２のＡｌ合
金膜１２，１４をパターニングすることにより配線１６
を形成する工程と、を具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、比較的アスペクト
比の高い接続孔内に配線材料を埋め込んで形成する配線
を備えた半導体装置及びその製造方法に関する。
比の高い接続孔内に配線材料を埋め込んで形成する配線
を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図５は、従来の半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【０００３】まず、絶縁膜（図示せず）上にスパッタ法
によりＴｉ膜１０１を堆積し、このＴｉ膜１０１上にス
パッタ法によりＴｉＮ膜１０３を堆積する。次に、Ｔｉ
Ｎ膜１０３上にスパッタ法によりＡｌ合金膜１０５を堆
積し、このＡｌ合金膜１０５上にスパッタ法によりＴｉ
Ｎからなるキャップ膜１０７を堆積する。
によりＴｉ膜１０１を堆積し、このＴｉ膜１０１上にス
パッタ法によりＴｉＮ膜１０３を堆積する。次に、Ｔｉ
Ｎ膜１０３上にスパッタ法によりＡｌ合金膜１０５を堆
積し、このＡｌ合金膜１０５上にスパッタ法によりＴｉ
Ｎからなるキャップ膜１０７を堆積する。
【０００４】この後、キャップ膜１０７、Ａｌ合金膜１
０５、ＴｉＮ膜１０３及びＴｉ膜１０１をパターニング
することにより、絶縁膜上に第１層目のＡｌ合金配線１
０８が形成される。次に、第１層目のＡｌ合金配線１０
８上にＣＶＤ（Chemical Vapor Deposition）法により
層間絶縁膜１０９を堆積し、この層間絶縁膜１０９にア
スペクト比の比較的高いビアホール（接続孔）１０９ａ
を形成する。
０５、ＴｉＮ膜１０３及びＴｉ膜１０１をパターニング
することにより、絶縁膜上に第１層目のＡｌ合金配線１
０８が形成される。次に、第１層目のＡｌ合金配線１０
８上にＣＶＤ（Chemical Vapor Deposition）法により
層間絶縁膜１０９を堆積し、この層間絶縁膜１０９にア
スペクト比の比較的高いビアホール（接続孔）１０９ａ
を形成する。
【０００５】この後、ビアホール１０９ａ内及び層間絶
縁膜１０９上に濡れ性を良くするためのウエット層とし
てのＴｉ層１１１をスパッタ法により堆積する。次に、
このＴｉ層１１１上及びビアホール１０９ａ内にコール
ドスパッタ（常温でのスパッタ）によりＡｌ合金膜を堆
積した後、ホットスパッタ（４００℃以上の温度でのス
パッタ）により高温でＡｌ合金膜を堆積する。この後、
Ａｌ合金膜１１３上にスパッタ法によりＴｉＮからなる
キャップ膜１１５を堆積する。次に、このキャップ膜１
１５、Ａｌ合金膜１１３及びＴｉ層１１１をパターニン
グすることにより、層間絶縁膜１０９上に第２層目のＡ
ｌ合金配線１１６が形成される。
縁膜１０９上に濡れ性を良くするためのウエット層とし
てのＴｉ層１１１をスパッタ法により堆積する。次に、
このＴｉ層１１１上及びビアホール１０９ａ内にコール
ドスパッタ（常温でのスパッタ）によりＡｌ合金膜を堆
積した後、ホットスパッタ（４００℃以上の温度でのス
パッタ）により高温でＡｌ合金膜を堆積する。この後、
Ａｌ合金膜１１３上にスパッタ法によりＴｉＮからなる
キャップ膜１１５を堆積する。次に、このキャップ膜１
１５、Ａｌ合金膜１１３及びＴｉ層１１１をパターニン
グすることにより、層間絶縁膜１０９上に第２層目のＡ
ｌ合金配線１１６が形成される。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、接続孔１０９ａのアスペク
ト比が高くなると、図５に示すように、Ａｌ合金膜１１
３が接続孔１０９ａ内に十分に埋め込まれず、接続孔内
にボイド１１８が発生することがある。
半導体装置の製造方法では、接続孔１０９ａのアスペク
ト比が高くなると、図５に示すように、Ａｌ合金膜１１
３が接続孔１０９ａ内に十分に埋め込まれず、接続孔内
にボイド１１８が発生することがある。
【０００７】また、接続孔１０９ａ内にホットスパッタ
により４５０℃以上の高温でＡｌ合金膜を成膜すると、
接続孔内にボイドが発生することなくＡｌ合金膜１１３
を埋め込むことができる。しかし、このように高温でＡ
ｌ合金膜１１３をスパッタするとＡｌ合金膜表面からひ
げ状の突起物であるウィスカーが発生し易く、そのウィ
スカーによって配線間ショートを起こすことがある。つ
まり、ボイドの発生とウィスカーの発生はトレードオフ
の関係にあり、４５０℃以上の高温スパッタによりＡｌ
合金膜を堆積すると、ボイドの発生は抑えることができ
るが、ウィスカーが発生し易くなり、一方、ホットスパ
ッタの温度を下げると、ウィスカーの発生は抑えること
ができるが、ボイドが発生し易くなる。
により４５０℃以上の高温でＡｌ合金膜を成膜すると、
接続孔内にボイドが発生することなくＡｌ合金膜１１３
を埋め込むことができる。しかし、このように高温でＡ
ｌ合金膜１１３をスパッタするとＡｌ合金膜表面からひ
げ状の突起物であるウィスカーが発生し易く、そのウィ
スカーによって配線間ショートを起こすことがある。つ
まり、ボイドの発生とウィスカーの発生はトレードオフ
の関係にあり、４５０℃以上の高温スパッタによりＡｌ
合金膜を堆積すると、ボイドの発生は抑えることができ
るが、ウィスカーが発生し易くなり、一方、ホットスパ
ッタの温度を下げると、ウィスカーの発生は抑えること
ができるが、ボイドが発生し易くなる。
【０００８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、比較的アスペクト比の高
い接続孔内にＡｌ合金膜を埋め込む際、接続孔内でボイ
ドの発生を抑制し、且つ、Ａｌ合金膜表面でのウィスカ
ーの発生を抑制できる半導体装置及びその製造方法を提
供することにある。
れたものであり、その目的は、比較的アスペクト比の高
い接続孔内にＡｌ合金膜を埋め込む際、接続孔内でボイ
ドの発生を抑制し、且つ、Ａｌ合金膜表面でのウィスカ
ーの発生を抑制できる半導体装置及びその製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁膜に接続孔を設ける工程と、この接
続孔内及び上記絶縁膜上に第１のＡｌ合金膜を形成する
工程と、上記接続孔内にＳｉＨ4とＨ2Ｏ2のＣＶＤによ
りシリコン酸化膜を埋め込む工程と、このシリコン酸化
膜及び第１のＡｌ合金膜の上に３５０℃以下の温度での
スパッタにより第２のＡｌ合金膜を形成する工程と、第
１及び第２のＡｌ合金膜をパターニングすることにより
配線を形成する工程と、を具備することを特徴とする。
の製造方法は、絶縁膜に接続孔を設ける工程と、この接
続孔内及び上記絶縁膜上に第１のＡｌ合金膜を形成する
工程と、上記接続孔内にＳｉＨ4とＨ2Ｏ2のＣＶＤによ
りシリコン酸化膜を埋め込む工程と、このシリコン酸化
膜及び第１のＡｌ合金膜の上に３５０℃以下の温度での
スパッタにより第２のＡｌ合金膜を形成する工程と、第
１及び第２のＡｌ合金膜をパターニングすることにより
配線を形成する工程と、を具備することを特徴とする。
【００１０】上記半導体装置の製造方法によれば、Ｓｉ
Ｈ4とＨ2Ｏ2のＣＶＤにより流動性に優れたシリコン酸
化膜を用いて接続孔内にシリコン酸化膜を埋め込んでい
る。このため、接続孔のアスペクト比が高くても、接続
孔内にボイドが発生することを抑制できる。さらに、シ
リコン酸化膜及び第１のＡｌ合金膜の上に３５０℃以下
の温度でのスパッタにより第２のＡｌ合金膜を成膜して
いるため、第２のＡｌ合金膜表面からウィスカーの発生
を抑制できる。
Ｈ4とＨ2Ｏ2のＣＶＤにより流動性に優れたシリコン酸
化膜を用いて接続孔内にシリコン酸化膜を埋め込んでい
る。このため、接続孔のアスペクト比が高くても、接続
孔内にボイドが発生することを抑制できる。さらに、シ
リコン酸化膜及び第１のＡｌ合金膜の上に３５０℃以下
の温度でのスパッタにより第２のＡｌ合金膜を成膜して
いるため、第２のＡｌ合金膜表面からウィスカーの発生
を抑制できる。
【００１１】本発明に係る半導体装置の製造方法は、絶
縁膜に接続孔を設ける工程と、この接続孔内及び上記絶
縁膜上にＴｉ層を形成する工程と、このＴｉ層上及び上
記接続孔内に第１のＡｌ合金膜を形成する工程と、上記
接続孔内にＳｉＨ4とＨ2Ｏ2のＣＶＤによりシリコン酸
化膜を埋め込む工程と、このシリコン酸化膜及び第１の
Ａｌ合金膜の上に３５０℃以下の温度でのスパッタによ
り第２のＡｌ合金膜を形成する工程と、第１、第２のＡ
ｌ合金膜及びＴｉ層をパターニングすることにより配線
を形成する工程と、を具備することを特徴とする。
縁膜に接続孔を設ける工程と、この接続孔内及び上記絶
縁膜上にＴｉ層を形成する工程と、このＴｉ層上及び上
記接続孔内に第１のＡｌ合金膜を形成する工程と、上記
接続孔内にＳｉＨ4とＨ2Ｏ2のＣＶＤによりシリコン酸
化膜を埋め込む工程と、このシリコン酸化膜及び第１の
Ａｌ合金膜の上に３５０℃以下の温度でのスパッタによ
り第２のＡｌ合金膜を形成する工程と、第１、第２のＡ
ｌ合金膜及びＴｉ層をパターニングすることにより配線
を形成する工程と、を具備することを特徴とする。
【００１２】また、本発明に係る半導体装置の製造方法
において、上記シリコン酸化膜を埋め込む工程は、上記
接続孔内及び第１のＡｌ合金膜上にＳｉＨ4とＨ2Ｏ2の
ＣＶＤによりシリコン酸化膜を堆積した後、接続孔内以
外のシリコン酸化膜をＣＭＰにより研磨除去することに
より、接続孔内にシリコン酸化膜を埋め込む工程である
ことが好ましい。
において、上記シリコン酸化膜を埋め込む工程は、上記
接続孔内及び第１のＡｌ合金膜上にＳｉＨ4とＨ2Ｏ2の
ＣＶＤによりシリコン酸化膜を堆積した後、接続孔内以
外のシリコン酸化膜をＣＭＰにより研磨除去することに
より、接続孔内にシリコン酸化膜を埋め込む工程である
ことが好ましい。
【００１３】また、本発明に係る半導体装置の製造方法
において、上記シリコン酸化膜を埋め込む工程は、上記
接続孔内及び第１のＡｌ合金膜上にＳｉＨ4とＨ2Ｏ2の
ＣＶＤによりシリコン酸化膜を堆積した後、接続孔内以
外のシリコン酸化膜をエッチバックによって除去するこ
とにより、接続孔内にシリコン酸化膜を埋め込む工程で
あることが好ましい。
において、上記シリコン酸化膜を埋め込む工程は、上記
接続孔内及び第１のＡｌ合金膜上にＳｉＨ4とＨ2Ｏ2の
ＣＶＤによりシリコン酸化膜を堆積した後、接続孔内以
外のシリコン酸化膜をエッチバックによって除去するこ
とにより、接続孔内にシリコン酸化膜を埋め込む工程で
あることが好ましい。
【００１４】本発明に係る半導体装置の製造方法は、絶
縁膜に接続孔を設ける工程と、この接続孔内及び上記絶
縁膜上に第１のＡｌ合金膜を形成する工程と、上記接続
孔内に高密度プラズマ化学気相成長法によりシリコン酸
化膜を埋め込む工程と、このシリコン酸化膜及び第１の
Ａｌ合金膜の上に３５０℃以下の温度でのスパッタによ
り第２のＡｌ合金膜を形成する工程と、第１及び第２の
Ａｌ合金膜をパターニングすることにより配線を形成す
る工程と、を具備することを特徴とする。
縁膜に接続孔を設ける工程と、この接続孔内及び上記絶
縁膜上に第１のＡｌ合金膜を形成する工程と、上記接続
孔内に高密度プラズマ化学気相成長法によりシリコン酸
化膜を埋め込む工程と、このシリコン酸化膜及び第１の
Ａｌ合金膜の上に３５０℃以下の温度でのスパッタによ
り第２のＡｌ合金膜を形成する工程と、第１及び第２の
Ａｌ合金膜をパターニングすることにより配線を形成す
る工程と、を具備することを特徴とする。
【００１５】上記半導体装置の製造方法によれば、高密
度プラズマ化学気相成長法により流動性に優れたシリコ
ン酸化膜を用いて接続孔内にシリコン酸化膜を埋め込ん
でいる。このため、接続孔のアスペクト比が高くても、
接続孔内にボイドが発生することを抑制できる。さら
に、シリコン酸化膜及び第１のＡｌ合金膜の上に３５０
℃以下の温度でのスパッタにより第２のＡｌ合金膜を成
膜しているため、第２のＡｌ合金膜表面からウィスカー
の発生を抑制できる。
度プラズマ化学気相成長法により流動性に優れたシリコ
ン酸化膜を用いて接続孔内にシリコン酸化膜を埋め込ん
でいる。このため、接続孔のアスペクト比が高くても、
接続孔内にボイドが発生することを抑制できる。さら
に、シリコン酸化膜及び第１のＡｌ合金膜の上に３５０
℃以下の温度でのスパッタにより第２のＡｌ合金膜を成
膜しているため、第２のＡｌ合金膜表面からウィスカー
の発生を抑制できる。
【００１６】また、本発明に係る半導体装置の製造方法
において、上記シリコン酸化膜を埋め込む工程は、上記
接続孔内及び第１のＡｌ合金膜上に高密度プラズマ化学
気相成長法によりシリコン酸化膜を堆積した後、接続孔
内以外のシリコン酸化膜をＣＭＰにより研磨除去するこ
とにより、接続孔内にシリコン酸化膜を埋め込む工程で
あることが好ましい。
において、上記シリコン酸化膜を埋め込む工程は、上記
接続孔内及び第１のＡｌ合金膜上に高密度プラズマ化学
気相成長法によりシリコン酸化膜を堆積した後、接続孔
内以外のシリコン酸化膜をＣＭＰにより研磨除去するこ
とにより、接続孔内にシリコン酸化膜を埋め込む工程で
あることが好ましい。
【００１７】また、本発明に係る半導体装置の製造方法
において、上記シリコン酸化膜を埋め込む工程は、上記
接続孔内及び第１のＡｌ合金膜上に高密度プラズマ化学
気相成長法によりシリコン酸化膜を堆積した後、接続孔
内以外のシリコン酸化膜をエッチバックによって除去す
ることにより、接続孔内にシリコン酸化膜を埋め込む工
程であることが好ましい。
において、上記シリコン酸化膜を埋め込む工程は、上記
接続孔内及び第１のＡｌ合金膜上に高密度プラズマ化学
気相成長法によりシリコン酸化膜を堆積した後、接続孔
内以外のシリコン酸化膜をエッチバックによって除去す
ることにより、接続孔内にシリコン酸化膜を埋め込む工
程であることが好ましい。
【００１８】本発明に係る半導体装置は、第１及び第２
のＡｌ合金膜からなる配線を備えた半導体装置であっ
て、絶縁膜に設けられた接続孔と、この接続孔内及び上
記絶縁膜上に形成された第１のＡｌ合金膜と、上記接続
孔内に埋め込まれたシリコン酸化膜と、このシリコン酸
化膜及び第１のＡｌ合金膜の上に形成された第２のＡｌ
合金膜と、を具備し、第２のＡｌ合金膜は、３５０℃以
下の温度でのスパッタにより形成されたものであること
を特徴とする。
のＡｌ合金膜からなる配線を備えた半導体装置であっ
て、絶縁膜に設けられた接続孔と、この接続孔内及び上
記絶縁膜上に形成された第１のＡｌ合金膜と、上記接続
孔内に埋め込まれたシリコン酸化膜と、このシリコン酸
化膜及び第１のＡｌ合金膜の上に形成された第２のＡｌ
合金膜と、を具備し、第２のＡｌ合金膜は、３５０℃以
下の温度でのスパッタにより形成されたものであること
を特徴とする。
【００１９】また、本発明に係る半導体装置において
は、上記シリコン酸化膜はＳｉＨ4とＨ2Ｏ2のＣＶＤに
より形成されたものであることが好ましい。
は、上記シリコン酸化膜はＳｉＨ4とＨ2Ｏ2のＣＶＤに
より形成されたものであることが好ましい。
【００２０】また、本発明に係る半導体装置において、
上記シリコン酸化膜は高密度プラズマ化学気相成長法に
より形成されたものであることが好ましい。
上記シリコン酸化膜は高密度プラズマ化学気相成長法に
より形成されたものであることが好ましい。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００２２】図１〜図４は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
【００２３】まず、図１に示すように、シリコン基板
（図示せず）に半導体素子を形成し、このシリコン基板
上に絶縁膜（図示せず）を設ける。次に、この絶縁膜に
図示せぬコンタクトホール（接続孔）を設ける。この
後、このコンタクトホール内及び絶縁膜上にスパッタ法
によりＴｉ膜１を成膜し、このＴｉ膜１上にスパッタ法
によりＴｉＮ膜３を成膜する。なお、ＴｉＮ膜３及びＴ
ｉ膜１はバリアメタルとして作用する。
（図示せず）に半導体素子を形成し、このシリコン基板
上に絶縁膜（図示せず）を設ける。次に、この絶縁膜に
図示せぬコンタクトホール（接続孔）を設ける。この
後、このコンタクトホール内及び絶縁膜上にスパッタ法
によりＴｉ膜１を成膜し、このＴｉ膜１上にスパッタ法
によりＴｉＮ膜３を成膜する。なお、ＴｉＮ膜３及びＴ
ｉ膜１はバリアメタルとして作用する。
【００２４】この後、ＴｉＮ膜３上及びコンタクトホー
ル内にスパッタ法によりＡｌ合金膜５を堆積し、このＡ
ｌ合金膜５上にＴｉＮからなるキャップ膜７を成膜す
る。次に、このキャップ膜７、Ａｌ合金膜５、ＴｉＮ膜
３及びＴｉ膜１をパターニングすることにより、絶縁膜
上に第１層目のＡｌ合金配線８が形成され、第１層目の
Ａｌ合金配線８はコンタクトホールを介してシリコン基
板に電気的に接続される。
ル内にスパッタ法によりＡｌ合金膜５を堆積し、このＡ
ｌ合金膜５上にＴｉＮからなるキャップ膜７を成膜す
る。次に、このキャップ膜７、Ａｌ合金膜５、ＴｉＮ膜
３及びＴｉ膜１をパターニングすることにより、絶縁膜
上に第１層目のＡｌ合金配線８が形成され、第１層目の
Ａｌ合金配線８はコンタクトホールを介してシリコン基
板に電気的に接続される。
【００２５】この後、第１層目のＡｌ合金配線８及び絶
縁膜の上にＢＰＳＧ(Boron-doped Phosphor-Silicate G
lass)からなる厚さ数百ｎｍ〜１．０μｍ程度の層間絶
縁膜９を堆積する。次に、この層間絶縁膜９上にレジス
ト膜（図示せず）を塗布し、このレジスト膜を露光、現
像することにより、層間絶縁膜９上には第１のレジスト
パターン（図示せず）が形成される。この後、第１のレ
ジストパターンをマスクとしてエッチングすることによ
り、層間絶縁膜９にアスペクト比の比較的高いビアホー
ル（接続孔）９ａを形成する。このビアホール９ａのア
スペクト比は例えば２．０以上程度であり、その穴径は
０．５〜０．１５μｍ程度までである。
縁膜の上にＢＰＳＧ(Boron-doped Phosphor-Silicate G
lass)からなる厚さ数百ｎｍ〜１．０μｍ程度の層間絶
縁膜９を堆積する。次に、この層間絶縁膜９上にレジス
ト膜（図示せず）を塗布し、このレジスト膜を露光、現
像することにより、層間絶縁膜９上には第１のレジスト
パターン（図示せず）が形成される。この後、第１のレ
ジストパターンをマスクとしてエッチングすることによ
り、層間絶縁膜９にアスペクト比の比較的高いビアホー
ル（接続孔）９ａを形成する。このビアホール９ａのア
スペクト比は例えば２．０以上程度であり、その穴径は
０．５〜０．１５μｍ程度までである。
【００２６】次に、この層間絶縁膜９に付着している水
分を除去するための熱処理Ａを行う。この際の処理条件
は、ベース圧力が１０-6Torr以下、温度が１５０℃〜２
５０℃、処理時間が３０〜６０秒間のランプ加熱を用い
る。
分を除去するための熱処理Ａを行う。この際の処理条件
は、ベース圧力が１０-6Torr以下、温度が１５０℃〜２
５０℃、処理時間が３０〜６０秒間のランプ加熱を用い
る。
【００２７】この後、層間絶縁膜９に熱処理Ｂを行う。
この際の処理条件は、温度が３５０℃〜５５０℃程度、
処理時間が３０〜１８０秒、圧力が１〜１０ｍTorr、雰
囲気がＡｒガスのスパッタチャンバを用いる。これによ
り、層間絶縁膜（ＢＰＳＧ）９から予めガスを放出させ
ておき、後の工程でＴｉ膜を成膜する時、Ａｌ合金膜を
成膜する時などに層間絶縁膜９からガスが放出されない
ようにすることができる。
この際の処理条件は、温度が３５０℃〜５５０℃程度、
処理時間が３０〜１８０秒、圧力が１〜１０ｍTorr、雰
囲気がＡｒガスのスパッタチャンバを用いる。これによ
り、層間絶縁膜（ＢＰＳＧ）９から予めガスを放出させ
ておき、後の工程でＴｉ膜を成膜する時、Ａｌ合金膜を
成膜する時などに層間絶縁膜９からガスが放出されない
ようにすることができる。
【００２８】この後、図２に示すように、ビアホール９
ａ内及び層間絶縁膜９上にウエット層としての厚さ０．
０３〜０．０８μｍ程度のＴｉ層１１をスパッタ法によ
り堆積する。この際の堆積条件は、温度が常温〜１００
℃、Ａｒ雰囲気中、圧力が数ｍTorrを用いる。このよう
に低温でスパッタするのは下地からの脱ガスを抑えるた
めである。なお、Ｔｉ層１１は、濡れ性を良くするため
に形成するものである。
ａ内及び層間絶縁膜９上にウエット層としての厚さ０．
０３〜０．０８μｍ程度のＴｉ層１１をスパッタ法によ
り堆積する。この際の堆積条件は、温度が常温〜１００
℃、Ａｒ雰囲気中、圧力が数ｍTorrを用いる。このよう
に低温でスパッタするのは下地からの脱ガスを抑えるた
めである。なお、Ｔｉ層１１は、濡れ性を良くするため
に形成するものである。
【００２９】この後、ウエハを冷却する工程を行う。具
体的には、Ｔｉ層１１をスパッタ後、別チャンバにて水
冷機能を有するステージにウエハを載置し、ウエハ裏面
から常温のＡｒガスを約１２０秒程度吹き付けることに
より、ウエハ温度を約１００℃以下まで冷却する。これ
は、上記のＴｉ層１１を低温でスパッタする際、輻射熱
によりウエハの温度が１５０℃近くになるので、それを
冷却するためである。
体的には、Ｔｉ層１１をスパッタ後、別チャンバにて水
冷機能を有するステージにウエハを載置し、ウエハ裏面
から常温のＡｒガスを約１２０秒程度吹き付けることに
より、ウエハ温度を約１００℃以下まで冷却する。これ
は、上記のＴｉ層１１を低温でスパッタする際、輻射熱
によりウエハの温度が１５０℃近くになるので、それを
冷却するためである。
【００３０】次に、図３に示すように、Ｔｉ層１１上及
びビアホール９ａ内にコールドスパッタ（１００℃以下
でのスパッタ）により厚さ０．１５〜０．３μｍ程度の
第１のＡｌ合金膜１２を高速で成膜する。この際の成膜
条件は、温度が２００℃以下、より好ましくは３０〜１
００℃、スパッタ速度が約１０ｎｍ／秒以上（ＤＣパワ
ーとしては約９ＫＷ）、Ａｒガス雰囲気中、圧力が数ｍ
Torrを用いる。
びビアホール９ａ内にコールドスパッタ（１００℃以下
でのスパッタ）により厚さ０．１５〜０．３μｍ程度の
第１のＡｌ合金膜１２を高速で成膜する。この際の成膜
条件は、温度が２００℃以下、より好ましくは３０〜１
００℃、スパッタ速度が約１０ｎｍ／秒以上（ＤＣパワ
ーとしては約９ＫＷ）、Ａｒガス雰囲気中、圧力が数ｍ
Torrを用いる。
【００３１】この後、第１のＡｌ合金膜１２上にＳｉＨ
4とＨ2Ｏ2のＣＶＤによりシリコン酸化膜１３を堆積さ
せ、ビアホール９ａ内にシリコン酸化膜１３を埋め込
む。
4とＨ2Ｏ2のＣＶＤによりシリコン酸化膜１３を堆積さ
せ、ビアホール９ａ内にシリコン酸化膜１３を埋め込
む。
【００３２】ここで、ＳｉＨ4とＨ2Ｏ2のＣＶＤについ
て説明する。
て説明する。
【００３３】このＣＶＤは、ＳｉＨ4とＨ2Ｏ2とをシラ
ノール化反応（ＳｉＨ4＋３Ｈ2Ｏ2→Ｓｉ(ＯＨ)4＋２Ｈ
2Ｏ＋Ｈ2）させることによりウエハ表面でＳｉ(ＯＨ)4
（シラノール）を形成するものである。この時、シラノ
ールは非常に流動性に富み、自己平坦化作用を有する。
これは、０．１５μｍの間隔に平坦に埋め込むことが出
来るほどの流動性である。また、シラノールは、同一装
置内で３５０℃に真空加熱することにより、下記式
（１）のように重縮合反応が進行して安定したＳｉＯ 2
膜になる。
ノール化反応（ＳｉＨ4＋３Ｈ2Ｏ2→Ｓｉ(ＯＨ)4＋２Ｈ
2Ｏ＋Ｈ2）させることによりウエハ表面でＳｉ(ＯＨ)4
（シラノール）を形成するものである。この時、シラノ
ールは非常に流動性に富み、自己平坦化作用を有する。
これは、０．１５μｍの間隔に平坦に埋め込むことが出
来るほどの流動性である。また、シラノールは、同一装
置内で３５０℃に真空加熱することにより、下記式
（１）のように重縮合反応が進行して安定したＳｉＯ 2
膜になる。
【００３４】 Ｓｉ(ＯＨ)4→ＳｉＯ2＋２Ｈ2Ｏ （１）
【００３５】また、このような反応によって形成する酸
化膜の密着性と流動性を十分に確保する為には、下地と
してプラズマＳｉＯ2膜（ベース膜）があることが好ま
しく、さらにこの膜の引っ張り応力の緩和と膜中の水分
除去の為に成膜後にポーラスなプラズマＳｉＯ2膜（Ｃa
p膜）があることが好ましい。従って、上記シリコン酸
化膜１３はベース膜、ＳｉＯ2膜、Ｃap膜の3層構造とす
ることが好ましい。但し、３層構造とすることに限定さ
れるものではない。これらの膜は同一装置の2つのチャ
ンバを使い、真空を保ったまま連続で形成した後、大気
圧、４５０℃でＮ2アニールすることにより、非常に均
質で緻密な酸化膜を形成することができる。
化膜の密着性と流動性を十分に確保する為には、下地と
してプラズマＳｉＯ2膜（ベース膜）があることが好ま
しく、さらにこの膜の引っ張り応力の緩和と膜中の水分
除去の為に成膜後にポーラスなプラズマＳｉＯ2膜（Ｃa
p膜）があることが好ましい。従って、上記シリコン酸
化膜１３はベース膜、ＳｉＯ2膜、Ｃap膜の3層構造とす
ることが好ましい。但し、３層構造とすることに限定さ
れるものではない。これらの膜は同一装置の2つのチャ
ンバを使い、真空を保ったまま連続で形成した後、大気
圧、４５０℃でＮ2アニールすることにより、非常に均
質で緻密な酸化膜を形成することができる。
【００３６】次に、シリコン酸化膜１３をＣＭＰ（Chem
ical Mechanical Polishing）で研磨することにより、
図４に示すように、ビアホール９ａ内部以外のシリコン
酸化膜１３を除去する。この際のＣＭＰ研磨条件は、テ
ーブル回転数が５０〜１００ｒｐｍ、ウエハ回転数が３
０〜６０ｒｐｍ、トップ押し付け圧力が１００〜３００
ｈＰａ、シリカ／アンモニウムのスラリー、ポリウレタ
ンの研磨クロス、研磨速度が１０００オングストローム
／ｍｉｎ〜３０００オングストローム／ｍｉｎを用いる
ことが好ましい。
ical Mechanical Polishing）で研磨することにより、
図４に示すように、ビアホール９ａ内部以外のシリコン
酸化膜１３を除去する。この際のＣＭＰ研磨条件は、テ
ーブル回転数が５０〜１００ｒｐｍ、ウエハ回転数が３
０〜６０ｒｐｍ、トップ押し付け圧力が１００〜３００
ｈＰａ、シリカ／アンモニウムのスラリー、ポリウレタ
ンの研磨クロス、研磨速度が１０００オングストローム
／ｍｉｎ〜３０００オングストローム／ｍｉｎを用いる
ことが好ましい。
【００３７】この後、シリコン酸化膜１３及び第１のＡ
ｌ合金膜１２の上に３５０℃以下の比較的低温でのスパ
ッタにより厚さ０．３〜１．０μｍ程度の第２のＡｌ合
金膜１４を高速で成膜する。この際の成膜条件は、Ａｒ
ガス雰囲気中、圧力が数ｍTorrである。
ｌ合金膜１２の上に３５０℃以下の比較的低温でのスパ
ッタにより厚さ０．３〜１．０μｍ程度の第２のＡｌ合
金膜１４を高速で成膜する。この際の成膜条件は、Ａｒ
ガス雰囲気中、圧力が数ｍTorrである。
【００３８】次に、第２のＡｌ合金膜１４上にスパッタ
法によりＴｉＮからなる反射防止膜１５を堆積する。こ
の後、この反射防止膜１５、第１、第２のＡｌ合金膜１
２，１４及びＴｉ層１１をパターニングすることによ
り、層間絶縁膜９上に第２層目のＡｌ合金配線１６が形
成される。第２層目のＡｌ合金配線１６はビアホール９
ａによって第１層目のＡｌ合金配線８に電気的に接続さ
れている。
法によりＴｉＮからなる反射防止膜１５を堆積する。こ
の後、この反射防止膜１５、第１、第２のＡｌ合金膜１
２，１４及びＴｉ層１１をパターニングすることによ
り、層間絶縁膜９上に第２層目のＡｌ合金配線１６が形
成される。第２層目のＡｌ合金配線１６はビアホール９
ａによって第１層目のＡｌ合金配線８に電気的に接続さ
れている。
【００３９】上記実施の形態によれば、ＳｉＨ4とＨ2Ｏ
2のＣＶＤにより流動性に優れたシリコン酸化膜１３を
堆積させ、接続孔９ａ内にシリコン酸化膜１３を埋め込
んでいる。このため、素子の微細化、高密度化に伴い、
接続孔９ａのアスペクト比が高くなっても（例えば穴径
０．１５μｍ程度）、図４に示すように、接続孔内にボ
イドが発生することを抑制できる。さらに、シリコン酸
化膜１３及び第１のＡｌ合金膜１２の上に３５０℃以下
の低温でのスパッタにより第２のＡｌ合金膜１４を成膜
しているため、第２のＡｌ合金膜１４表面からウィスカ
ーの発生を抑制できる。これにより、配線間ショートを
防止できる。したがって、従来の半導体装置の製造方法
では、ボイドの発生とウィスカーの発生はトレードオフ
の関係にあったが、本実施の形態では、その両者の発生
を抑制することができる。
2のＣＶＤにより流動性に優れたシリコン酸化膜１３を
堆積させ、接続孔９ａ内にシリコン酸化膜１３を埋め込
んでいる。このため、素子の微細化、高密度化に伴い、
接続孔９ａのアスペクト比が高くなっても（例えば穴径
０．１５μｍ程度）、図４に示すように、接続孔内にボ
イドが発生することを抑制できる。さらに、シリコン酸
化膜１３及び第１のＡｌ合金膜１２の上に３５０℃以下
の低温でのスパッタにより第２のＡｌ合金膜１４を成膜
しているため、第２のＡｌ合金膜１４表面からウィスカ
ーの発生を抑制できる。これにより、配線間ショートを
防止できる。したがって、従来の半導体装置の製造方法
では、ボイドの発生とウィスカーの発生はトレードオフ
の関係にあったが、本実施の形態では、その両者の発生
を抑制することができる。
【００４０】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、ＳｉＨ4とＨ2Ｏ2のＣＶＤにより
流動性に優れたシリコン酸化膜１３をビアホール９ａ内
に埋め込んでいるが、これに限定されるものではなく、
ＳｉＨ4とＨ2Ｏ2のＣＶＤによるシリコン酸化膜を他の
接続孔に埋め込むことも可能であり、例えば、素子を含
む半導体基板上に形成されたコンタクトホール、第１の
配線以降の層間絶縁膜に形成されたビアホールに適用す
ることも可能である。
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、ＳｉＨ4とＨ2Ｏ2のＣＶＤにより
流動性に優れたシリコン酸化膜１３をビアホール９ａ内
に埋め込んでいるが、これに限定されるものではなく、
ＳｉＨ4とＨ2Ｏ2のＣＶＤによるシリコン酸化膜を他の
接続孔に埋め込むことも可能であり、例えば、素子を含
む半導体基板上に形成されたコンタクトホール、第１の
配線以降の層間絶縁膜に形成されたビアホールに適用す
ることも可能である。
【００４１】また、上記実施の形態では、ＣＭＰで研磨
することによりビアホール９ａ内部以外のシリコン酸化
膜１３を除去しているが、エッチバックによりビアホー
ル９ａ内部以外のシリコン酸化膜１３を除去することも
可能であり、このエッチバックはウエットでもドライで
も良い。
することによりビアホール９ａ内部以外のシリコン酸化
膜１３を除去しているが、エッチバックによりビアホー
ル９ａ内部以外のシリコン酸化膜１３を除去することも
可能であり、このエッチバックはウエットでもドライで
も良い。
【００４２】また、上記実施の形態では、第１のＡｌ合
金膜１２上にＳｉＨ4とＨ2Ｏ2のＣＶＤによりシリコン
酸化膜１３を堆積させ、ビアホール９ａ内にシリコン酸
化膜１３を埋め込んでいるが、第１のＡｌ合金膜１２上
に高密度プラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）に
よりシリコン酸化膜を堆積させ、ビアホール９ａ内にシ
リコン酸化膜を埋め込むことも可能である。この時の堆
積条件は、次のものを用いることが好ましい。ＲＦパワ
ーはTop１３００Ｗ、Side３０００Ｗが好ましく（１０
００〜５０００Ｗの範囲でも良い）、ＲＦバイアスパワ
ーは３５００Ｗが好ましく（１０００〜５０００Ｗの範
囲でも良い）、Ａｒ流量は３０sccm、ＳｉＨ4流量は７
０sccm、Ｏ2は１３０sccm、温度は約４００℃、成膜速
度は３０００〜８０００オングストローム／ｍｉｎ、圧
力は１〜５Torrである。
金膜１２上にＳｉＨ4とＨ2Ｏ2のＣＶＤによりシリコン
酸化膜１３を堆積させ、ビアホール９ａ内にシリコン酸
化膜１３を埋め込んでいるが、第１のＡｌ合金膜１２上
に高密度プラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）に
よりシリコン酸化膜を堆積させ、ビアホール９ａ内にシ
リコン酸化膜を埋め込むことも可能である。この時の堆
積条件は、次のものを用いることが好ましい。ＲＦパワ
ーはTop１３００Ｗ、Side３０００Ｗが好ましく（１０
００〜５０００Ｗの範囲でも良い）、ＲＦバイアスパワ
ーは３５００Ｗが好ましく（１０００〜５０００Ｗの範
囲でも良い）、Ａｒ流量は３０sccm、ＳｉＨ4流量は７
０sccm、Ｏ2は１３０sccm、温度は約４００℃、成膜速
度は３０００〜８０００オングストローム／ｍｉｎ、圧
力は１〜５Torrである。
【００４３】
【発明の効果】以上説明したように本発明によれば、比
較的アスペクト比の高い接続孔内にＡｌ合金膜を埋め込
む際、接続孔内でボイドの発生を抑制し、且つ、Ａｌ合
金膜表面でのウィスカーの発生を抑制できる半導体装置
及びその製造方法を提供することができる。
較的アスペクト比の高い接続孔内にＡｌ合金膜を埋め込
む際、接続孔内でボイドの発生を抑制し、且つ、Ａｌ合
金膜表面でのウィスカーの発生を抑制できる半導体装置
及びその製造方法を提供することができる。
【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図１の次の工程を示す断面図であ
る。
法を示すものであり、図１の次の工程を示す断面図であ
る。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
【図４】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図３の次の工程を示す断面図であ
る。
法を示すものであり、図３の次の工程を示す断面図であ
る。
【図５】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
１ Ｔｉ膜 ３ ＴｉＮ膜 ５ Ａｌ合金膜 ７ キャップ膜 ８ 第１層目のＡｌ合金配線 ９ 層間絶縁膜 ９ａ ビアホール（接続孔） １１ Ｔｉ層 １２ 第１のＡｌ合金膜 １３ シリコン酸化膜 １４ 第２のＡｌ合金膜 １５ 反射防止膜 １６ 第２層目のＡｌ合金配線 １０１ Ｔｉ膜 １０３ ＴｉＮ膜 １０５ Ａｌ合金膜 １０７ キャップ膜 １０８ 第１層目のＡｌ合金配線 １０９ 層間絶縁膜 １０９ａ ビアホール（接続孔） １１１ Ｔｉ層 １１３ Ａｌ合金膜 １１５ キャップ膜 １１６ 第２層目のＡｌ合金配線 １１８ ボイド
フロントページの続き Ｆターム(参考） 4M104 AA01 BB14 DD19 DD37 EE01 EE09 FF13 FF17 FF18 HH09 HH13 5F033 HH08 HH09 HH18 HH33 JJ08 JJ09 JJ18 JJ33 KK01 KK08 KK18 KK33 MM05 MM08 MM13 NN00 NN06 PP15 QQ08 QQ09 QQ10 QQ31 QQ37 QQ48 QQ74 QQ85 QQ88 RR04 RR15 SS11 SS15 XX00 XX04 XX12 XX14 XX31 5F058 BA20 BC02 BF02 BF23 BF29 BH04 BH07 BJ05
Claims (10)
- 【請求項１】 絶縁膜に接続孔を設ける工程と、 この接続孔内及び上記絶縁膜上に第１のＡｌ合金膜を形
成する工程と、 上記接続孔内にＳｉＨ4とＨ2Ｏ2のＣＶＤによりシリコ
ン酸化膜を埋め込む工程と、 このシリコン酸化膜及び第１のＡｌ合金膜の上に３５０
℃以下の温度でのスパッタにより第２のＡｌ合金膜を形
成する工程と、 第１及び第２のＡｌ合金膜をパターニングすることによ
り配線を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 絶縁膜に接続孔を設ける工程と、 この接続孔内及び上記絶縁膜上にＴｉ層を形成する工程
と、 このＴｉ層上及び上記接続孔内に第１のＡｌ合金膜を形
成する工程と、 上記接続孔内にＳｉＨ4とＨ2Ｏ2のＣＶＤによりシリコ
ン酸化膜を埋め込む工程と、 このシリコン酸化膜及び第１のＡｌ合金膜の上に３５０
℃以下の温度でのスパッタにより第２のＡｌ合金膜を形
成する工程と、 第１、第２のＡｌ合金膜及びＴｉ層をパターニングする
ことにより配線を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 上記シリコン酸化膜を埋め込む工程は、
上記接続孔内及び第１のＡｌ合金膜上にＳｉＨ4とＨ2Ｏ
2のＣＶＤによりシリコン酸化膜を堆積した後、接続孔
内以外のシリコン酸化膜をＣＭＰにより研磨除去するこ
とにより、接続孔内にシリコン酸化膜を埋め込む工程で
あることを特徴とする請求項１又は２記載の半導体装置
の製造方法。 - 【請求項４】 上記シリコン酸化膜を埋め込む工程は、
上記接続孔内及び第１のＡｌ合金膜上にＳｉＨ4とＨ2Ｏ
2のＣＶＤによりシリコン酸化膜を堆積した後、接続孔
内以外のシリコン酸化膜をエッチバックによって除去す
ることにより、接続孔内にシリコン酸化膜を埋め込む工
程であることを特徴とする請求項１又は２記載の半導体
装置の製造方法。 - 【請求項５】 絶縁膜に接続孔を設ける工程と、 この接続孔内及び上記絶縁膜上に第１のＡｌ合金膜を形
成する工程と、 上記接続孔内に高密度プラズマ化学気相成長法によりシ
リコン酸化膜を埋め込む工程と、 このシリコン酸化膜及び第１のＡｌ合金膜の上に３５０
℃以下の温度でのスパッタにより第２のＡｌ合金膜を形
成する工程と、 第１及び第２のＡｌ合金膜をパターニングすることによ
り配線を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 上記シリコン酸化膜を埋め込む工程は、
上記接続孔内及び第１のＡｌ合金膜上に高密度プラズマ
化学気相成長法によりシリコン酸化膜を堆積した後、接
続孔内以外のシリコン酸化膜をＣＭＰにより研磨除去す
ることにより、接続孔内にシリコン酸化膜を埋め込む工
程であることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】 上記シリコン酸化膜を埋め込む工程は、
上記接続孔内及び第１のＡｌ合金膜上に高密度プラズマ
化学気相成長法によりシリコン酸化膜を堆積した後、接
続孔内以外のシリコン酸化膜をエッチバックによって除
去することにより、接続孔内にシリコン酸化膜を埋め込
む工程であることを特徴とする請求項５記載の半導体装
置の製造方法。 - 【請求項８】 第１及び第２のＡｌ合金膜からなる配線
を備えた半導体装置であって、 絶縁膜に設けられた接続孔と、 この接続孔内及び上記絶縁膜上に形成された第１のＡｌ
合金膜と、 上記接続孔内に埋め込まれたシリコン酸化膜と、 このシリコン酸化膜及び第１のＡｌ合金膜の上に形成さ
れた第２のＡｌ合金膜と、 を具備し、 第２のＡｌ合金膜は、３５０℃以下の温度でのスパッタ
により形成されたものであることを特徴とする半導体装
置。 - 【請求項９】 上記シリコン酸化膜はＳｉＨ4とＨ2Ｏ2
のＣＶＤにより形成されたものであることを特徴とする
請求項８記載の半導体装置。 - 【請求項１０】 上記シリコン酸化膜は高密度プラズマ
化学気相成長法により形成されたものであることを特徴
とする請求項８記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007014A JP2001196453A (ja) | 2000-01-14 | 2000-01-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007014A JP2001196453A (ja) | 2000-01-14 | 2000-01-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196453A true JP2001196453A (ja) | 2001-07-19 |
Family
ID=18535452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000007014A Withdrawn JP2001196453A (ja) | 2000-01-14 | 2000-01-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196453A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335807A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| US7791202B2 (en) | 2005-01-21 | 2010-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having oxidized metal film and manufacture method of the same |
| JP2018067569A (ja) * | 2016-10-17 | 2018-04-26 | 太陽誘電株式会社 | セラミック電子部品及びその製造方法 |
-
2000
- 2000-01-14 JP JP2000007014A patent/JP2001196453A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7791202B2 (en) | 2005-01-21 | 2010-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having oxidized metal film and manufacture method of the same |
| JP2010272898A (ja) * | 2005-01-21 | 2010-12-02 | Toshiba Corp | 半導体装置の製造方法 |
| US7994054B2 (en) | 2005-01-21 | 2011-08-09 | Kabushiki Kaisha Toshiba | Semiconductor device having oxidized metal film and manufacture method of the same |
| US8148274B2 (en) | 2005-01-21 | 2012-04-03 | Kabushiki Kaisha Toshiba | Semiconductor device having oxidized metal film and manufacture method of the same |
| JP2007335807A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JP2018067569A (ja) * | 2016-10-17 | 2018-04-26 | 太陽誘電株式会社 | セラミック電子部品及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3221025B2 (ja) | プラズマプロセス装置 | |
| JP4738568B2 (ja) | 炭素含有層の付着強化と酸化最小限化のためのプラズマ処理 | |
| JP3967567B2 (ja) | 半導体装置およびその製造方法 | |
| JP2973905B2 (ja) | 半導体装置の製造方法 | |
| JPH05226480A (ja) | 半導体装置の製造方法 | |
| JPH10125782A (ja) | 半導体装置の製造方法 | |
| KR100259692B1 (ko) | 매립형 접촉 구조를 가진 반도체 장치의 제조 방법 | |
| US6329261B1 (en) | Method for forming a shallow trench isolation structure | |
| JP2000188332A (ja) | 半導体装置及びその製造方法 | |
| JP3911643B2 (ja) | 埋め込み導電層の形成方法 | |
| US5904576A (en) | Method of forming wiring structure | |
| JP2001196453A (ja) | 半導体装置及びその製造方法 | |
| JPS63147347A (ja) | 半導体装置 | |
| JP2001007049A (ja) | 半導体集積回路装置の製造方法およびその製造装置 | |
| US6544882B1 (en) | Method to improve reliability of multilayer structures of FSG (F-doped SiO2) dielectric layers and aluminum-copper-TiN layers in integrated circuits | |
| JPH08306787A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH05206282A (ja) | 半導体装置の多層配線構造体の製造方法 | |
| JP2000286252A (ja) | 半導体装置の製造方法 | |
| JP2000223485A (ja) | 複合絶縁膜の製造方法及びこれを用いた半導体装置の製造方法 | |
| JP2001284448A (ja) | 半導体装置及びその製造方法 | |
| JP2000058641A (ja) | 半導体装置、その製造方法及び層間絶縁膜の形成方法 | |
| JPH0547720A (ja) | 自然酸化膜の除去方法 | |
| JP2003209169A (ja) | 半導体装置の製造方法 | |
| JPH10242268A (ja) | 多層配線構造における接続孔の埋め込み方法 | |
| JP2001085517A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |