JP2001168322A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
- Publication number
- JP2001168322A JP2001168322A JP34542699A JP34542699A JP2001168322A JP 2001168322 A JP2001168322 A JP 2001168322A JP 34542699 A JP34542699 A JP 34542699A JP 34542699 A JP34542699 A JP 34542699A JP 2001168322 A JP2001168322 A JP 2001168322A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- concentration
- profile
- semiconductor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、短チャネル効果や
製造ばらつきに起因する閾電圧(Vth)のばらつきを
抑える金属・絶縁物・半導体・電界効果トランジスタ
(MISFET)等の半導体装置とその製造方法に係
り、特に、MISFETのチャネル不純物プロファイル
やカウンター不純物プロファイル等の不純物プロファイ
ルの形状に関する。The present invention relates to a semiconductor device such as a metal / insulator / semiconductor / field effect transistor (MISFET) for suppressing variations in threshold voltage (Vth) due to short channel effects and manufacturing variations, and a method of manufacturing the same. In particular, the present invention relates to the shape of an impurity profile such as a channel impurity profile and a counter impurity profile of a MISFET.
【0002】[0002]
【従来の技術】従来、MISFETの微細化に伴ってチ
ャネル不純物プロファイルのばらつきがVthに与える
ばらつきが増大し、回路特性へ与える障害を警告されて
いる。2. Description of the Related Art Conventionally, with the miniaturization of MISFETs, the variation in channel impurity profile giving to Vth has increased, and a warning has been issued about a failure to give circuit characteristics.
【0003】相補型・金属・酸化物・半導体(CMO
S)回路で用いるpMOSFETの場合、n+ポリシリ
コンゲートを用いる時、チャネル表面にカウンタードー
プを行う。このドープによりチャネル領域にチャネル不
純物と異なる導電型の不純物層が設けられ、埋め込みチ
ャネルが形成される。n+ポリシリコンゲートpMOS
FET埋め込みチャネルは浅いカウンタードープ層を用
いなければ短チャネル効果の影響を強く受ける。ここ
で、微細化によりゲート長がリソグラフィーの制御の限
界程度まで短くなると、ゲート長のばらつきのゲート長
に対する比が大きくなる。そして、短チャネル効果に起
因する電気特性のばらつきが生じ、CMOS回路の歩留
まりを落とす原因となっている。また、微細化に伴う電
源電圧を低下させる要請がある。電源電圧の低下にはV
thを下げればよい。しかし、短チャネル効果を抑制す
るには基板濃度を高くすることが有効であり、一般に高
い基板濃度を用いるとVthが高くなってしまう。これ
では、微細化しても高品位の電気特性が得られない。[0003] Complementary metal / oxide / semiconductor (CMO)
S) In the case of a pMOSFET used in a circuit, when an n + polysilicon gate is used, counter doping is performed on the channel surface. With this doping, an impurity layer of a conductivity type different from the channel impurity is provided in the channel region, and a buried channel is formed. n + polysilicon gate pMOS
The FET buried channel is strongly affected by the short channel effect unless a shallow counter-doped layer is used. Here, when the gate length is reduced to the limit of lithography control due to miniaturization, the ratio of variation in gate length to gate length increases. In addition, variations in electrical characteristics due to the short channel effect occur, causing a decrease in the yield of CMOS circuits. There is also a demand for lowering the power supply voltage with miniaturization. V to reduce the power supply voltage
th may be reduced. However, it is effective to increase the substrate concentration in order to suppress the short channel effect. Generally, when a high substrate concentration is used, Vth increases. In this case, high-quality electrical characteristics cannot be obtained even if the size is reduced.
【0004】そこで、基板表面のカウンタードープ層の
濃度を高くすることにより、基板濃度は高く短チャネル
効果抑制の効果はそのままに、埋め込みチャネルpMO
SFETのVthの低減を行おうとすると、高濃度のカ
ウンタードープ層を極めて浅く形成しなければならな
い。しかし、ゲート絶縁膜形成が不純物活性化アニール
などの高温の工程を経る際の熱拡散を受けるために、高
濃度のカウンタードープ層を極めて浅く形成することは
困難な課題となっている。Therefore, by increasing the concentration of the counter-doped layer on the surface of the substrate, the concentration of the substrate is increased, and the effect of suppressing the short channel effect is maintained, while the buried channel pMO is removed.
In order to reduce the Vth of the SFET, a highly doped counter-doped layer must be formed extremely shallow. However, since the gate insulating film is subjected to thermal diffusion during a high-temperature step such as impurity activation annealing, it is difficult to form a highly doped counter-doped layer extremely shallow.
【0005】埋め込みチャネルを形成するためにチャネ
ル不純物層へカウンタードープを行い逆導電型の不純物
層を設けるべく、なだらかなプロファイルをもつn型不
純物分布に、表面部分をうち消すようにp型不純物を浅
く導入する努力が払われてきた(I.C.Kizily
alliら、n+ −Polysilicon Gate
PMOSFET’s with Indium Do
ped Buried−Channels,IEEE
Electron Device Letters,V
ol.17,pp46−49,1996)。カウンター
ドーパントであるp型不純物を浅く導入して浅い正味の
p型領域を形成した方が、深く導入した場合よりも、チ
ャネルがより表面近くに生じ、ゲート絶縁膜の実効的厚
さの増加や短チャネル効果の劣化などの特性劣化が防げ
るられるためである。これには、pn接合位置付近のチ
ャネル不純物であるn型不純物濃度が高く、これをうち
消すために高いp型不純物濃度を必要とした。しかし、
n+ポリシリコンゲート電極による埋め込みチャネルを
有するpMOSFETのように埋め込みチャネル構造を
有するMOSFETはVthのばらつきが大きいことが
知られている。In order to form a buried channel by counter-doping a channel impurity layer and to provide an impurity layer of the opposite conductivity type, a p-type impurity is applied to the n-type impurity distribution having a gentle profile so as to eliminate the surface portion. Efforts have been made to introduce it shallowly (IC Kizilly
alli et al., n + -Polysilicon Gate
PMOSFET's with Indium Do
ped Burried-Channels, IEEE
Electron Device Letters, V
ol. 17, pp 46-49, 1996). When a shallow net p-type region is formed by introducing a shallow p-type impurity as a counter dopant, a channel is formed closer to the surface than when deeply introduced, and an increase in the effective thickness of the gate insulating film or This is because characteristic deterioration such as deterioration of the short channel effect can be prevented. For this purpose, the concentration of the n-type impurity, which is the channel impurity near the pn junction position, is high, and a high p-type impurity concentration is required to eliminate this. But,
It is known that Vth has a large variation in a MOSFET having a buried channel structure, such as a pMOSFET having a buried channel formed by an n + polysilicon gate electrode.
【0006】また、nMOSFETの場合でも低電源電
圧化に伴って低いVthが要求されており、高いチャネ
ル不純物濃度のもとでもカウンタードープを用いること
により低いVthが得られる。特に、微細化に対応して
ゲート抵抗を低減することなどポリゲートの欠点を除く
ことを目的として開発が進められている。ゲート電極に
金型材料を用いるメタルゲートの場合、nMOSFET
の場合でも、高い仕事関数に起因して、短チャネル効果
に耐える高いチャネル不純物濃度のもとで所望の低いV
thを実現するために、埋め込みチャネル構造が用いら
れている (A.Chatterjeeら、CMOS
Metal ReplacementGate Tra
nsistors using Tantalum P
entoxide Gate Insulator,I
EDM 98,pp777−780,1998)。しか
し、メタルゲートで低いVthを実現した例はほとんど
報告されておらず、埋め込みチャネルでVthばらつき
が一般に大きいことなどを理由としてメタルゲートでも
表面チャネルを用いるべきとする主張もあり、メタルゲ
ートでは用いるチャネルプロファイルが大きな課題とな
っている。[0006] Further, even in the case of an nMOSFET, a low Vth is required as the power supply voltage is lowered, and a low Vth can be obtained by using counter doping even under a high channel impurity concentration. In particular, development has been promoted for the purpose of eliminating the drawbacks of poly gates, such as reducing gate resistance in response to miniaturization. In case of metal gate using mold material for gate electrode, nMOSFET
, The desired low V under the high channel impurity concentration that withstands the short channel effect due to the high work function.
embedded channel structures have been used to implement the A. Chatterjee et al., CMOS
Metal ReplacementGate Tra
nsistors using Tantalum P
entoxide Gate Insulator, I
EDM 98, pp777-780, 1998). However, few examples of realizing a low Vth with a metal gate have been reported, and there is an assertion that a surface channel should be used even with a metal gate because the Vth variation is generally large in a buried channel. Channel profile is a major issue.
【0007】[0007]
【発明が解決しようとする課題】このように、埋め込み
チャネル構造を有するMOSFETはVthのばらつき
が大きいことが知られていたが、ばらつきの原因は必ず
しも明らかにされていなかった。そこで、発明者らは、
ばらつきの原因を明らかにすることとした。As described above, it is known that the MOSFET having the buried channel structure has a large variation in Vth, but the cause of the variation has not always been clarified. Therefore, the inventors have
We decided to clarify the cause of the variation.
【0008】図1は埋め込みチャネルを形成するnMO
SFETのゲート酸化膜の直下の半導体中の典型的な不
純物プロファイルの模式図である。横軸はゲート酸化膜
と半導体の界面からの距離であり、縦軸は不純物の濃度
である。チャネル不純物のp+領域を表すチャネル不純
物プロファイル1は半導体界面から内部まで高濃度で一
定であるとみなせる。また、カウンタードーピングした
異なる導電型のn+不純物層を表すカウンター不純物プ
ロファイル2は半導体界面から10nmの深さまで存在
し、濃度はチャネル不純物のp型不純物濃度より高濃度
で一定であるとみなせる。このように不純物プロファイ
ルをみなし、以下のVthとそのばらつきのシミュレー
ションを行った。FIG. 1 shows an nMO for forming a buried channel.
FIG. 4 is a schematic diagram of a typical impurity profile in a semiconductor immediately below a gate oxide film of an SFET. The horizontal axis represents the distance from the interface between the gate oxide film and the semiconductor, and the vertical axis represents the impurity concentration. The channel impurity profile 1 representing the p + region of the channel impurity can be considered to be constant at a high concentration from the semiconductor interface to the inside. Also, the counter impurity profile 2 representing the n + impurity layer of the different conductivity type subjected to the counter doping exists to a depth of 10 nm from the semiconductor interface, and the concentration can be considered to be constant at a higher concentration than the p-type impurity concentration of the channel impurity. In this way, the following Vth and its variation were simulated by considering the impurity profile.
【0009】図2はメタルゲートの場合に、典型的な埋
め込みチャネルの構造を用いた場合の、カウンター不純
物濃度に対するVthとカウンター不純物プロファイル
のばらつきによるVthばらつきをシミュレーションし
た結果である。電源電圧1Vを想定し、ドレイン電極に
1Vを印可してVthを求めた。ここで、図1のチャネ
ル不純物プロファイル1の濃度は、2×1018cm
−3としている。横軸はカウンター不純物濃度であり、
縦軸はVthと、図1のプロファイル2の形状変化によ
るVthの変化量である。+印はVthを表している。
□印は深さ10nmまで存在したプロファイル2が0.
5nm浅くなり深さが9.5nmまでになった時のVt
hの変化量を表している。△印はプロファイル2の濃度
が2%減少した時のVthの変化量を表している。変化
の幅をこの様に設定しているのは半導体製造装置等によ
る製造ばらつきを想定したからである。これより、低V
thである例えば0.4Vを達成するするためには、カ
ウンター不純物濃度は5.3×1018cm−3の高濃
度が必要であることがわかる。また、この濃度におい
て、□印の深さのばらつきによるVthのばらつきは5
0mVに達する。△印の濃度のばらつきによるVthの
ばらつきは10mVに達することがわかった。FIG. 2 shows a simulation result of Vth with respect to the counter impurity concentration and Vth variation due to the variation of the counter impurity profile when a typical buried channel structure is used for a metal gate. Assuming a power supply voltage of 1 V, Vth was obtained by applying 1 V to the drain electrode. Here, the concentration of the channel impurity profile 1 in FIG. 1 is 2 × 10 18 cm
-3 . The horizontal axis is the counter impurity concentration,
The vertical axis represents Vth and the change amount of Vth due to a change in the shape of profile 2 in FIG. The + mark represents Vth.
□ indicates that the profile 2 existing up to a depth of 10 nm is 0.
Vt when it becomes shallow by 5 nm and the depth reaches 9.5 nm
h represents the amount of change. The mark Δ indicates the amount of change in Vth when the density of profile 2 is reduced by 2%. The reason why the width of the change is set in this manner is that manufacturing variations due to semiconductor manufacturing equipment and the like are assumed. From this, low V
It can be seen that the counter impurity concentration needs to be as high as 5.3 × 10 18 cm −3 in order to achieve the threshold value th of, for example, 0.4 V. At this concentration, the variation in Vth due to the variation in the depth of the mark is 5
Reaches 0 mV. It was found that the variation of Vth due to the variation of the density of the mark reached 10 mV.
【0010】このシミュレーションからばらつきが大き
くなる理由は以下のように考えられた。ここではnMI
SFETの場合を例として説明する。The reason for the large variation from the simulation is considered as follows. Here, nMI
The case of the SFET will be described as an example.
【0011】MISFETのVthは、チャネル不純物
およびカウンター不純物それぞれのプロファイルの如何
にかかわらず、正味の不純物プロファイルで決定され
る。ここで「正味の不純物プロファイル」とは、正味の
不純物濃度のプロファイルのことで、「正味の不純物濃
度」とは、同じ位置におけるp型およびn型不純物濃度
の差の絶対値のことである。なお、ここで、不純物濃度
とは全て電気的に活性な不純物の濃度、即ち活性濃度の
意味であり、化学的な不純物原子濃度を意味しない。一
般に、半導体中に導入されて、p型、n型不純物として
振る舞う不純物は物質種、濃度等により電気的に活性化
される割合(活性化率)が異なっている。本願の記載範
囲では、濃度は化学的不純物濃度を意味せず、「濃
度」、「活性濃度」共に、「電気的に活性化された不純
物の濃度」を意味する。従って、例えば、上記の不純物
濃度の差の絶対値」とは、p型不純物濃度がn型不純物
濃度より大きい時はp型不純物濃度を示し、逆にn型不
純物濃度がp型不純物濃度より大きい時はn型不純物濃
度を示す。同じ位置付近の同じ濃度の両極性の不純物の
電荷は互いにうち消し合って、正味の電荷には寄与しな
いからである。トランジスタ動作時においては、ゲート
バイアスを印加するに伴い空乏層端が基板奥側へ延び、
空乏層端よりも浅いシリコン領域の正味の不純物による
空間電荷は電界を形成し、トランジスタ動作を決定して
いる。即ち、空乏層端が延びるに従い、キャリア(この
場合ホール)が基板奥へ排除されて空乏層が広がり、こ
の領域での正味の不純物濃度に対応する空間電荷のうち
キャリア(電子またはホール)の電荷によりうち消され
ない部分がチャネルの電界の形成に加わる。ここで、空
乏層とは、不純物濃度に対してキャリア濃度が10%以
上小さい領域と定義する。The Vth of a MISFET is determined by a net impurity profile irrespective of the respective profiles of channel impurities and counter impurities. Here, the “net impurity profile” is a profile of the net impurity concentration, and the “net impurity concentration” is the absolute value of the difference between the p-type and n-type impurity concentrations at the same position. Here, the impurity concentration means the concentration of electrically active impurities, that is, the active concentration, but does not mean the chemical impurity atomic concentration. In general, impurities introduced into a semiconductor and acting as p-type and n-type impurities have different rates of electrical activation (activation rates) depending on the substance type, concentration, and the like. In the description range of the present application, the concentration does not mean the chemical impurity concentration, but both the “concentration” and the “active concentration” mean the “concentration of the electrically activated impurity”. Therefore, for example, the “absolute value of the difference between the impurity concentrations” indicates the p-type impurity concentration when the p-type impurity concentration is greater than the n-type impurity concentration, and conversely, the n-type impurity concentration is greater than the p-type impurity concentration. Time indicates an n-type impurity concentration. This is because charges of the same concentration of bipolar impurities near the same position cancel each other out and do not contribute to the net charge. During the operation of the transistor, the end of the depletion layer extends toward the back of the substrate as the gate bias is applied,
The space charge due to the net impurity in the silicon region shallower than the end of the depletion layer forms an electric field and determines the operation of the transistor. That is, as the end of the depletion layer is extended, carriers (in this case, holes) are removed to the back of the substrate and the depletion layer is expanded, and the charge of carriers (electrons or holes) in the space charge corresponding to the net impurity concentration in this region. As a result, the portion that is not erased contributes to the formation of the electric field of the channel. Here, the depletion layer is defined as a region where the carrier concentration is lower than the impurity concentration by 10% or more.
【0012】短チャネル効果を抑制するためには空乏層
は基板表面近くに止まる必要があり、このためチャネル
不純物は高濃度が要求される。基板表面における高濃度
のチャネル不純物領域をうち消すために、高濃度のカウ
ンター不純物を導入する必要がある。カウンター不純物
のプロファイル2の濃度が高濃度であるので、深さのば
らつきや濃度のばらつきは、pn接合の位置や接合近く
のp型領域の正味のプロファイルにばらつきを与えると
考えられる。また、チャネル不純物のプロファイル1の
濃度も高濃度であるので、その濃度のばらつきもpn接
合位置やn型領域の正味のプロファイルにばらつきを与
えると考えられる。このことによりチャネル不純物およ
びカウンター不純物の濃度ばらつきの絶対値が大きい
と、pn接合位置付近での正味の濃度のばらつきが大き
くなる。この正味の濃度のプロファイルにVthが依存
している。p型不純物またはn型不純物の少なくともど
ちらか一方のプロファイルがばらつくと、正味のプロフ
ァイルにばらつきが生じVthに変動が生じやすいと考
えられる。埋め込みチャネルが表面チャネルに比べてV
thばらつきが大きい理由も、1つのプロファイルでV
thが決まる表面型トランジスタに比べて、上記のよう
に2つのプロファイルで決定されるチャネル構造が変動
しやすく正味のプロファイルがばらつきやすいためであ
ると説明できる。In order to suppress the short channel effect, the depletion layer needs to stop near the substrate surface, and therefore, a high concentration of channel impurities is required. In order to eliminate the high-concentration channel impurity region on the substrate surface, it is necessary to introduce a high-concentration counter impurity. Since the concentration of the profile 2 of the counter impurity is high, it is considered that the variation in the depth and the variation in the concentration give variation to the position of the pn junction and the net profile of the p-type region near the junction. Further, since the concentration of the channel impurity profile 1 is also high, it is considered that variation in the concentration also causes variation in the net profile of the pn junction position and the n-type region. As a result, if the absolute value of the concentration variation of the channel impurity and the counter impurity is large, the net concentration variation near the pn junction position is large. Vth depends on the net density profile. If at least one of the p-type impurity and the n-type impurity has a non-uniform profile, it is considered that the net profile varies and Vth tends to fluctuate. The buried channel has a V
The reason for the large variation in th is that V
It can be explained that the channel structure determined by the two profiles is more likely to fluctuate and the net profile is more likely to fluctuate than the surface-type transistor whose th is determined.
【0013】以上の事柄は、n型不純物を非常に浅くま
たは低濃度に導入することにより、あるいはゲート電極
材料の仕事関数を制御することにより、あるいは基板バ
イアスをかけることにより、チャネルが埋め込み型とな
らず表面型である場合にも、あるいは表面型と埋め込み
型との境界である場合でも、チャネルにpn接合を有す
るトランジスタにおいては同様に含まれていた問題であ
る。[0013] The above problem is caused by introducing the n-type impurity at a very shallow or low concentration, by controlling the work function of the gate electrode material, or by applying a substrate bias to make the channel buried. However, even in the case of the surface type or the boundary between the surface type and the buried type, there is a problem similarly included in a transistor having a pn junction in a channel.
【0014】一般に金属または金属化合物をゲート電極
に用いた場合、その仕事関数がシリコンのバンドギャッ
プの中程に位置するため、MISFETのVthが高く
なる。このVthを微細化の要求に沿って下げるため
に、先に述べたように埋め込みチャネルが用いられてい
るが、埋め込みチャネルでは一般にVthのばらつきが
大きく、微細化を推し進めた集積回路において、十分な
歩留まりが得られると予測することができなかった。他
方、埋め込みチャネルを用いることを避けるためにシリ
コンのバンドギャップの端に近い仕事関数を持つ金属を
開発して用いようとした場合、CMOS回路に用いるた
めには、nMISFET用とpMISFET用とに異な
る金属材料を用いる(デュアルゲート)こととなり、想
定される製造工程が複雑となるだけでなく、多大な開発
コストが必要となる。このように、メタルゲートMIS
FETをCMOS集積回路に用いるために開発する上で
は、微細化の要求にそった仕事関数値とチャネルプロフ
ァイルの組み合わせの適切な解が見いだせない状況であ
った。In general, when a metal or a metal compound is used for the gate electrode, the work function thereof is located in the middle of the band gap of silicon, so that the Vth of the MISFET becomes high. In order to lower this Vth in accordance with the demand for miniaturization, the buried channel is used as described above. However, the buried channel generally has a large variation in Vth, and therefore, in an integrated circuit which has been miniaturized, there is not enough buried channel. The yield could not be predicted. On the other hand, if a metal having a work function close to the end of the silicon band gap is developed and used to avoid using a buried channel, the metal used for a CMOS circuit is different for an nMISFET and a pMISFET. Since a metal material is used (dual gate), not only the assumed manufacturing process becomes complicated, but also a great development cost is required. Thus, the metal gate MIS
In developing FETs for use in CMOS integrated circuits, it has not been possible to find an appropriate solution for a combination of a work function value and a channel profile that meets the demand for miniaturization.
【0015】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、短チャネル効果や製
造ばらつきに起因するVthのばらつきを抑える半導体
装置を提供することにある。The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device that suppresses a variation in Vth due to a short channel effect and manufacturing variations.
【0016】また、本発明の目的は、短チャネル効果や
製造ばらつきに起因するVthのばらつきを抑える半導
体装置の製造方法を提供することにある。It is another object of the present invention to provide a method of manufacturing a semiconductor device which suppresses a variation in Vth due to a short channel effect and manufacturing variations.
【0017】[0017]
【課題を解決するための手段】次に、発明者らは、Vt
hのばらつきの原因を手掛かりに、Vthのばらつきの
小さい不純物プロファイルを検討することとした。Means for Solving the Problems Next, the present inventors have proposed that Vt
Based on the cause of the variation in h, an impurity profile with a small variation in Vth was considered.
【0018】まずは、p型およびn型不純物の2つのプ
ロファイルを重ねるとVthのばらつきが大きくなりや
すい点に注目し、1つのプロファイルすなわちチャネル
不純物プロファイルの最適化によるVthばらつきの低
減を試みた。First, attention was paid to the fact that when two profiles of p-type and n-type impurities were overlapped, the variation of Vth was likely to increase, and an attempt was made to reduce the variation of Vth by optimizing one profile, that is, the channel impurity profile.
【0019】図3は、表面チャネルを形成するnMOS
FETのゲート酸化膜の直下の半導体のチャネル不純物
プロファイルの模式図である。横軸はゲート酸化膜と半
導体の界面からの距離であり、縦軸はチャネル不純物の
濃度である。まず、基板の深さ方向全域でp+領域で高
濃度で一定である場合を考える。チャネル不純物プロフ
ァイルは線分4と点線3で表される。微細化が進められ
るに従って短チャネル効果によってVthのばらつきが
大きくなる。短チャネル効果はゲート絶縁膜の薄膜化、
基板濃度の高濃度化により抑制できる。短チャネル効果
はソース及びドレインの両方又は特にドレインの拡散層
深さを浅くすることによっても有効に抑制される。しか
し、ここでは特にチャネル不純物が短チャネル効果に与
える影響を考察し、ソース・ドレイン構造は固定してい
る。シミュレーションで用いたソース・ドレイン拡散層
接合深さは35nmである。次に、微細化が進められる
に従い低消費電力化の要求に基づいて低い電源電圧が求
められ、これに合わせて低いVthが求められている。
低いVthを実現するためには基板表面部分の濃度を低
減すれば良い。すなわち、2つの要請を満足させるため
には、チャネル不純物プロファイル1の点線3を線分5
と6に変更し、ステップ状のプロファイルにすれば良い
と考えられる。なお、チャネル不純物プロファイル1は
点線7のような形状であってもよい。線分4が一定以上
の長さを有することにより、所望の短チャネル効果の低
減の効果が得られるからである。FIG. 3 shows an nMOS forming a surface channel.
FIG. 4 is a schematic diagram of a channel impurity profile of a semiconductor immediately below a gate oxide film of an FET. The horizontal axis represents the distance from the interface between the gate oxide film and the semiconductor, and the vertical axis represents the concentration of the channel impurity. First, the case where the concentration is high and constant in the p + region throughout the depth direction of the substrate will be considered. The channel impurity profile is represented by line segment 4 and dotted line 3. As the miniaturization advances, the variation in Vth increases due to the short channel effect. The short channel effect is achieved by reducing the thickness of the gate insulating film,
It can be suppressed by increasing the substrate concentration. The short channel effect can also be effectively suppressed by reducing the depth of the diffusion layer of both the source and the drain, or particularly the drain. However, here, the effect of channel impurities on the short channel effect is particularly considered, and the source / drain structure is fixed. The source / drain diffusion layer junction depth used in the simulation is 35 nm. Next, as miniaturization progresses, a low power supply voltage is required based on a demand for low power consumption, and a low Vth is required accordingly.
In order to realize a low Vth, the concentration on the surface of the substrate may be reduced. That is, in order to satisfy the two requirements, the dotted line 3 of the channel impurity profile 1 is
It is thought that it is sufficient to change to step 6 and to make a step-like profile. Note that the channel impurity profile 1 may have a shape like a dotted line 7. This is because the desired effect of reducing the short channel effect can be obtained when the line segment 4 has a length equal to or more than a certain value.
【0020】ここでステップ状のプロファイル1のVt
hのばらつきやすさを評価するために、Vthのばらつ
きに直接的に影響を与える短チャネル効果の程度を定量
的に評価することを試みた。図4はゲート長(L)のば
らつきに対するVthのばらつきを概念的に示す図であ
る。横軸はゲート長で縦軸はVthである。実線8はゲ
ート長に対するVthを表している。ゲート長が短くな
るとVthは小さくなる傾向があり、この傾向が短チャ
ネル効果である。また、ゲート長が短くなればなるほど
実線8の傾きは大きくなる傾向があり、この傾きの大き
さが短チャネル効果の程度を表すと考えた。そこで、こ
の傾きの大きさが評価できるような短チャネル効果(Sh
ort Channel Effect :SCE)レンジなる評価値を新
たに考えた。SCEレンジは式(1)で表される。Here, Vt of step-like profile 1
In order to evaluate the easiness of variation of h, an attempt was made to quantitatively evaluate the degree of the short channel effect that directly affects the variation of Vth. FIG. 4 is a diagram conceptually showing a variation in Vth with respect to a variation in gate length (L). The horizontal axis is the gate length and the vertical axis is Vth. Solid line 8 represents Vth with respect to the gate length. As the gate length decreases, Vth tends to decrease, and this tendency is the short channel effect. Also, the slope of the solid line 8 tends to increase as the gate length becomes shorter, and it is considered that the magnitude of this slope indicates the degree of the short channel effect. Therefore, the short channel effect (Sh
ort Channel Effect: SCE) A new evaluation value is considered. The SCE range is represented by equation (1).
【0021】 (SCEレンジ:L)=Vth(L+8%)−Vth(L-8%) …………(1) ここで、Lは任意のゲート長であり、L+8%はゲート
長Lを+8%大きくしたゲート長であり、Vth(L
+8%)はL+8%におけるVthである。L−8 %は
ゲート長Lを-8%小さくしたゲート長であり、Vth
(L−8%)はL− 8%におけるVthである。なお、
式(1)では8%としたがこれに限らず設定可能ではあ
り、MOSFETの製造過程で生じるゲート長Lのばら
つきの範囲に設定すれば、製造過程に起因するVthの
ばらつきの評価が可能である。(SCE range: L) = Vth (L + 8% ) − Vth (L− 8% ) (1) where L is an arbitrary gate length, and L + 8% is a gate length. This is a gate length obtained by increasing L by + 8%, and Vth (L
+ 8% ) is Vth at L + 8% . L- 8 % is a gate length obtained by reducing the gate length L by -8%, and Vth
(L- 8% ) is Vth at L - 8% . In addition,
In the equation (1), 8% is set, but it is not limited to this and can be set. If it is set within the range of the variation of the gate length L generated in the manufacturing process of the MOSFET, the variation of Vth caused by the manufacturing process can be evaluated. is there.
【0022】図4でSCEレンジで、短チャネル効果の
程度が有効に評価できるか検証する。ゲート長L1の時
のSCEレンジはVth軸上のレンジR1で表され、ゲ
ート長L2のSCEレンジはレンジR2で表されること
になる。レンジR2はレンジR1より大きくなってお
り、SCEレンジは短チャネル効果を確かに定量化でき
ていると考える。そして不純物プロファイルを変化させ
ることにより実線8を点線9や点線10に変えることが
できるとすれば、例えばゲート長L2を同じくしておい
てSCEレンジが最小になる不純物プロファイルが発明
者等が求めるプロファイルであると判断できることにな
る。チャネル不純物プロファイルのばらつきに起因する
Vthばらつきの大きさは、構造により異なり、チャネ
ルにpn接合をもつトランジスタの場合でも、ゲート材
料およびチャネル不純物プロファイルに対応して決まる
Vthの設定により異なるものである。FIG. 4 verifies that the degree of the short channel effect can be effectively evaluated in the SCE range. The SCE range for the gate length L1 is represented by the range R1 on the Vth axis, and the SCE range for the gate length L2 is represented by the range R2. The range R2 is larger than the range R1, and it is considered that the SCE range can certainly quantify the short channel effect. If the solid line 8 can be changed to the dotted line 9 or the dotted line 10 by changing the impurity profile, for example, the impurity profile that minimizes the SCE range while keeping the gate length L2 the same is the profile that the inventors need. Can be determined. The magnitude of the Vth variation caused by the variation in the channel impurity profile differs depending on the structure, and even in the case of a transistor having a pn junction in a channel, it varies depending on the gate material and the setting of Vth determined according to the channel impurity profile.
【0023】図5は、メタルゲートの場合に、図3に示
すステップ状のプロファイルを用いた場合の、半導体表
面からステップまでの距離(図3の実線5の深さ)に対
するVthとSCEレンジの関係を示すグラフである。
この関係はシミュレーションにより求めた。ここで図3
のチャネル不純物プロファイルの実線4の示す濃度は5
×1018cm−3であり、実線6の示す濃度は1×1
017cm−3である。ゲート長は95nmとしてい
る。横軸は表面の低濃度層の深さ、すなわち、半導体表
面からステップ(実線5)までの距離であり、縦軸はV
thと、SCEレンジである。□印はVthを表してい
る。△印はSCEレンジを表している。これより、表面
の低濃度層の深さが深くなるほどVthは小さくなりS
CEレンジは大きくなることがわかる。また、低Vth
である例えば0.4Vを達成するするためには、表面の
低濃度層の深さは50nmであればよく、この深さにお
いて、SCEレンジは70mVに達することがわかっ
た。さらに、表面の低濃度層の深さが50nmにおける
Vthの傾きから、表面の低濃度層の深さが50nmか
ら2.5nm浅くなり深さが47.5nmになった時の
Vthの変化量は14mVであることがわかる。図2の
Vthが0.4Vにおける深さの変動に対するVthの
変化量は50mVであったから、3分の1以下に低減で
きていることがわかる。また、図3の実線6の示す表面
の低濃度層の濃度を1×1017cm−3未満にする
と、Vthはやや下がるものの、図5のシミュレーショ
ン結果はほとんど変わらない。これより濃度のばらつき
に対しても図3のステップ状のプロファイルは、図1の
プロファイルよりVthのばらつきが小さいと考えられ
る。このように図3のステップ状のプロファイルは、図
1のプロファイルより、プロファイルの形状のばらつき
に対してVthはばらつきにくくなってはいるものの、
SCEレンジはさらに低減する必要があると考えられ
た。FIG. 5 shows the relationship between Vth and SCE range with respect to the distance from the semiconductor surface to the step (depth indicated by the solid line 5 in FIG. 3) when the step profile shown in FIG. 3 is used for a metal gate. It is a graph which shows a relationship.
This relationship was determined by simulation. Here, FIG.
The concentration indicated by the solid line 4 in the channel impurity profile of FIG.
× 10 18 cm −3 , and the concentration indicated by the solid line 6 is 1 × 1
0 17 cm −3 . The gate length is 95 nm. The horizontal axis is the depth of the low concentration layer on the surface, that is, the distance from the semiconductor surface to the step (solid line 5), and the vertical axis is V
th and the SCE range. □ represents Vth. A mark represents the SCE range. Thus, as the depth of the low concentration layer on the surface increases, Vth decreases and S
It can be seen that the CE range increases. In addition, low Vth
In order to achieve, for example, 0.4 V, the depth of the low concentration layer on the surface only needs to be 50 nm, and it has been found that the SCE range reaches 70 mV at this depth. Further, from the slope of Vth when the depth of the low-concentration layer on the surface is 50 nm, the amount of change in Vth when the depth of the low-concentration layer on the surface decreases from 50 nm to 2.5 nm and becomes 47.5 nm is: It turns out that it is 14 mV. Since the amount of change in Vth with respect to the change in depth at Vth of 0.4 V in FIG. 2 was 50 mV, it can be seen that the amount of change in Vth was reduced to one third or less. When the concentration of the low-concentration layer on the surface indicated by the solid line 6 in FIG. 3 is set to less than 1 × 10 17 cm −3 , the Vth slightly decreases, but the simulation result in FIG. 5 hardly changes. Accordingly, it is considered that the variation in Vth is smaller in the step-like profile in FIG. 3 than in the profile in FIG. As described above, in the step-like profile of FIG. 3, Vth is less likely to vary with respect to the variation of the profile shape than the profile of FIG.
It was thought that the SCE range needed to be further reduced.
【0024】そこで、発明者らは、鋭意検討を行い新規
の半導体装置を発明するに至った。The inventors have conducted intensive studies and invented a new semiconductor device.
【0025】すなわち、上記問題点を解決するための本
発明の第1の特徴は、半導体内部に設けられる第1導電
型の第1の半導体領域と、この第1の半導体領域と半導
体の表面との間に設けられ、含有される第1導電型の不
純物の濃度が第1の半導体領域の第1導電型の不純物濃
度の4分の1より小さい第2導電型の第2の半導体領域
と、半導体表面の上で、第2の半導体領域の上方に設け
られる絶縁膜と、絶縁膜の上に設けられる導電体と、半
導体表面を含み第2の半導体領域の側面と接する第2導
電型の第3の半導体領域と、半導体表面を含み第2の半
導体領域の側面と接する第2導電型の第4の半導体領域
とを有する半導体装置であることである。That is, a first feature of the present invention for solving the above problems is that a first semiconductor region of a first conductivity type provided inside a semiconductor, and the first semiconductor region and the surface of the semiconductor. A second conductivity type second semiconductor region, provided between the first semiconductor region and the first conductivity type impurity concentration, wherein the second conductivity type impurity concentration is less than 4 of the first conductivity type impurity concentration of the first semiconductor region; An insulating film provided above the second semiconductor region on the semiconductor surface, a conductor provided on the insulating film, and a second conductive type second conductive type including the semiconductor surface and in contact with the side surface of the second semiconductor region. 3 is a semiconductor device having a semiconductor region and a fourth semiconductor region of the second conductivity type including a semiconductor surface and in contact with a side surface of the second semiconductor region.
【0026】このことにより、接合位置または基板表面
付近での不純物濃度を低くでき、正味の不純物濃度とp
またはn型不純物濃度のとの差を小さくできる。そし
て、pまたはn型不純物濃度のばらつきが正味の不純物
濃度へ与える影響を小さくし、Vthばらつきを抑制す
る。特に、仕事関数の値が高いためにチャネルにpn接
合を設けることが必須であるメタルゲートトランジスタ
において、Vthばらつきを抑制することが可能とな
る。さらに、ダマシンゲート工程を用いることにより、
上記の不純物プロファイルを製造することが可能とな
る。本発明によるメタルゲートによるpおよびnMIS
FETを搭載して高性能半導体集積回路チップを高い歩
留りで製造することができる。As a result, the impurity concentration at the bonding position or near the substrate surface can be reduced, and the net impurity concentration and p
Alternatively, the difference from the n-type impurity concentration can be reduced. Then, the influence of the variation in the p or n-type impurity concentration on the net impurity concentration is reduced, and the Vth variation is suppressed. In particular, in a metal gate transistor in which it is necessary to provide a pn junction in a channel because of a high work function value, it is possible to suppress variation in Vth. Furthermore, by using the damascene gate process,
The above impurity profile can be manufactured. P and nMIS with metal gate according to the invention
A high-performance semiconductor integrated circuit chip can be manufactured with a high yield by mounting an FET.
【0027】本発明の第1の特徴は、第1の半導体領域
を形成する第1導電型の不純物濃度分布の半導体表面へ
向けてのプロファイルは急峻に低濃度となり、3nm当
たりの濃度の比が0.9よりも小さい部分を持つことに
より効果的である。このことにより、p型不純物濃度の
高い領域を確保して短チャネル効果を抑制して、かつ、
正味のn型領域のプロファイルとこの領域のn型不純物
プロファイルとの差を小さくし、Vthばらつきを抑制
することができる。A first feature of the present invention is that the profile of the impurity concentration distribution of the first conductivity type forming the first semiconductor region toward the semiconductor surface is sharply reduced in concentration, and the concentration ratio per 3 nm is reduced. It is effective to have a portion smaller than 0.9. As a result, a region having a high p-type impurity concentration is secured to suppress the short channel effect, and
The difference between the net profile of the n-type region and the n-type impurity profile of this region can be reduced, and Vth variation can be suppressed.
【0028】本発明の第1の特徴は、第2の半導体領域
の半導体内部側の端部での第2導電型の不純物濃度が、
半導体装置の動作時の空乏層中の第1導電型の不純物の
最大濃度の2分の1よりも小さいことにより一層効果的
である。このことにより、例えば、p型不純物濃度の高
い領域を確保して短チャネル効果を抑制して同時にn型
不純物濃度を低くし、同時に、n型不純物分布の場所依
存性を小さくしてn型不純物分布のばらつきを抑え、こ
れにより正味のn型領域分布と正味のp型領域分布との
ばらつきを抑え、Vthばらつきを抑制することができ
る。A first feature of the present invention is that the impurity concentration of the second conductivity type at the end of the second semiconductor region on the semiconductor inside side is:
This is more effective when the maximum concentration of the impurity of the first conductivity type in the depletion layer during operation of the semiconductor device is smaller than half the maximum concentration. Thus, for example, a region having a high p-type impurity concentration is ensured, the short channel effect is suppressed, the n-type impurity concentration is reduced at the same time, and at the same time, the location dependence of the n-type impurity distribution is reduced to reduce the n-type impurity concentration. Variations in the distribution can be suppressed, whereby variations between the net n-type region distribution and the net p-type region distribution can be suppressed, and Vth variations can be suppressed.
【0029】本発明の第1の特徴は、第2の半導体領域
の半導体内部側の端部で、第2導電型の不純物の濃度勾
配が、第1導電型の不純物の濃度勾配よりも小さいこと
により効果的である。このことにより、上記と同様な有
利は効果を得られる。A first feature of the present invention is that the concentration gradient of the impurity of the second conductivity type is smaller than the concentration gradient of the impurity of the first conductivity type at the end inside the semiconductor in the second semiconductor region. Is more effective. This provides the same advantages as described above.
【0030】本発明の第1の特徴は、半導体装置の動作
時の空乏層の端での第2導電型の不純物の濃度が、空乏
層中の第1導電型の不純物の濃度の最大値の4分の1よ
りも小さいことにより一層効果的である。このことによ
り、第1の半導体領域、例えば、p型不純物領域のうち
MISFETの特性に影響を与える領域でのn型不純物
濃度を低くし、この領域での正味のp型プロファイルと
p型不純物プロファイルとの差を小さくし、Vthばら
つきを抑制することができる。A first feature of the present invention is that the concentration of the second conductivity type impurity at the end of the depletion layer during the operation of the semiconductor device is the maximum value of the concentration of the first conductivity type impurity in the depletion layer. It is more effective if it is smaller than a quarter. As a result, the n-type impurity concentration in the first semiconductor region, for example, the region of the p-type impurity region that affects the characteristics of the MISFET is reduced, and the net p-type and p-type impurity profiles in this region are reduced. And Vth variation can be suppressed.
【0031】本発明の第1の特徴は、第2の半導体領域
を形成する第2導電型の不純物プロファイルのピーク位
置が、第2の半導体領域の半導体内部側の端部よりも半
導体表面よりに位置することにより効果的である。この
ことにより、第2導電型、例えば、n型の不純物の主な
分布をp型不純物分布から離して、同時に、正味のn型
領域のプロファイルとこの領域のn型不純物プロファイ
ルとの差を小さくし、Vthばらつきを抑制することが
できる。A first feature of the present invention is that the peak position of the impurity profile of the second conductivity type forming the second semiconductor region is located closer to the semiconductor surface than the end of the second semiconductor region on the semiconductor inner side. Positioning is more effective. Thereby, the main distribution of the second conductivity type, for example, the n-type impurity is separated from the p-type impurity distribution, and at the same time, the difference between the profile of the net n-type region and the n-type impurity profile of this region is reduced. However, Vth variation can be suppressed.
【0032】本発明の第1の特徴は、第2の半導体領域
を形成する第2導電型の不純物プロファイルのピーク位
置において、第1導電型の不純物濃度は、第2導電型の
不純物濃度の2分の1よりも小さいことにより一層効果
的である。このことにより、第2導電型、例えば、n型
の不純物分布のピーク位置におけるp型不純物濃度を低
くすることにより、正味のn型領域のプロファイルとこ
の領域のn型不純物プロファイルとの差を小さくし、V
thばらつきを抑制することができる。A first feature of the present invention is that, at the peak position of the impurity profile of the second conductivity type forming the second semiconductor region, the impurity concentration of the first conductivity type is 2% of the impurity concentration of the second conductivity type. It is more effective if it is smaller than one part. Thus, the difference between the net n-type region profile and the n-type impurity profile of this region is reduced by lowering the p-type impurity concentration at the peak position of the second conductivity type, for example, the n-type impurity distribution. Then V
th variation can be suppressed.
【0033】本発明の第1の特徴は、半導体表面におい
て、第1導電型の不純物濃度は、第2導電型の不純物濃
度の4分の1よりも小さいことによりさらに効果的であ
る。このことにより、Vthに強く影響を与える基板表
面における第1導電型、例えば、p型の不純物濃度を、
n型不純物濃度よりも低くすることにより、正味のn型
領域のプロファイルとここでのn型不純物プロファイル
との差を小さくし、Vthばらつきを抑制することがで
きる。A first feature of the present invention is more effective when the impurity concentration of the first conductivity type is smaller than one fourth of the impurity concentration of the second conductivity type on the semiconductor surface. As a result, the first conductivity type, for example, the p-type impurity concentration on the substrate surface which strongly affects Vth is reduced.
By making the concentration lower than the n-type impurity concentration, the difference between the net n-type region profile and the n-type impurity profile here can be reduced, and Vth variation can be suppressed.
【0034】本発明の第1の特徴は、第2導電型の不純
物の半導体表面における濃度は、第2の半導体領域の半
導体内部側の端部での第2導電型の不純物の濃度、又
は、第2の半導体領域中の第2導電型の不純物の濃度の
最大値との比が2よりも小さく、この端部での第2導電
型の不純物の濃度との比が2分の1よりも大きいことに
よりさらに効果的である。このことにより、第2導電
型、例えば、n型の不純物分布の場所依存性を小さくし
てなだらかな分布とすることができるので、n型不純物
分布のばらつきを抑え、これにより正味のn型領域分布
と正味のp型領域分布とのばらつきを抑え、Vthばら
つきを抑制し、Vth制御を容易にすることができる。A first feature of the present invention is that the concentration of the impurity of the second conductivity type at the semiconductor surface is the concentration of the impurity of the second conductivity type at the end of the second semiconductor region on the semiconductor inside side, or The ratio of the concentration of the impurity of the second conductivity type in the second semiconductor region to the maximum value is smaller than 2 and the ratio of the concentration of the impurity of the second conductivity type at this end is smaller than 1/2. Greater is more effective. This makes it possible to reduce the location dependence of the impurity distribution of the second conductivity type, for example, n-type, so as to obtain a gentle distribution, thereby suppressing the variation in the n-type impurity distribution, thereby reducing the net n-type region. Variation between the distribution and the net p-type region distribution can be suppressed, Vth variation can be suppressed, and Vth control can be facilitated.
【0035】本発明の第1の特徴は、第1の半導体領域
を形成する第1導電型の不純物濃度分布の半導体表面へ
向けてのプロファイルは急峻に低濃度となり、1nm当
たりの濃度の比が0.9よりも小さい部分を持つことに
より一層効果的である。このことにより、第1導電型、
例えば、p型の不純物濃度の高い領域を確保して短チャ
ネル効果を抑制して同時にn型不純物濃度を低くする効
果を高め、同時に、Vthばらつきを抑制する効果を高
めることができる。A first feature of the present invention is that the profile of the impurity concentration distribution of the first conductivity type forming the first semiconductor region toward the semiconductor surface is steeply reduced in concentration, and the concentration ratio per 1 nm is reduced. It is more effective to have a portion smaller than 0.9. Thereby, the first conductivity type,
For example, it is possible to secure a region having a high p-type impurity concentration, suppress the short channel effect, and at the same time enhance the effect of reducing the n-type impurity concentration, and at the same time, enhance the effect of suppressing Vth variation.
【0036】本発明の第1の特徴は、第1導電型の不純
物がインジウムであることによりさらに効果的である。
このことにより、nMISFETの場合に、小さな拡散
係数をもつインジウムの特徴を活用してp型不純物分布
を形成できる。The first feature of the present invention is more effective when the impurity of the first conductivity type is indium.
Thus, in the case of an nMISFET, a p-type impurity distribution can be formed by utilizing the characteristics of indium having a small diffusion coefficient.
【0037】本発明の第1の特徴は、第2導電型の不純
物がリンであることによりさらに効果的である。このこ
とにより、大きな拡散係数をもつリンの特徴を活用し
て、なだらかなn型不純物分布を持つnMISFETを
製造することができる。The first feature of the present invention is more effective when the impurity of the second conductivity type is phosphorus. This makes it possible to manufacture an nMISFET having a gentle n-type impurity distribution by utilizing the feature of phosphorus having a large diffusion coefficient.
【0038】本発明の第1の特徴は、第2導電型の不純
物がアンチモン又は砒素であることによりまたさらに効
果的である。このことにより、小さな拡散係数をもつア
ンチモンの特徴を活用して、狭い分布幅をもつn型不純
物分布を持つnMISFETを実現することができ、p
型不純物分布との重なりの小さなn型不純物分布を実現
し、短チャネル効果を抑制するために十分な正味のp型
不純物濃度を確保した上でVthばらつきが小さいVt
hを持つMISFETを製造することができる。The first feature of the present invention is even more effective when the impurity of the second conductivity type is antimony or arsenic. This makes it possible to realize an nMISFET having an n-type impurity distribution having a narrow distribution width by utilizing the characteristics of antimony having a small diffusion coefficient.
Vt with a small Vth variation after realizing an n-type impurity distribution with a small overlap with the n-type impurity distribution and securing a sufficient net p-type impurity concentration to suppress the short channel effect
h can be manufactured.
【0039】本発明の第1の特徴は、第1導電型の不純
物がアンチモン又は砒素であることにより一層効果的で
ある。このことにより、pMISFETの場合に、小さ
な拡散係数をもつアンチモンまたは砒素の特徴を活用し
てn型不純物分布を形成できる。The first feature of the present invention is more effective when the impurity of the first conductivity type is antimony or arsenic. Thus, in the case of a pMISFET, an n-type impurity distribution can be formed by utilizing the characteristics of antimony or arsenic having a small diffusion coefficient.
【0040】本発明の第1の特徴は、第2導電型の不純
物がボロンであることによりさらに効果的である。この
ことにより、大きな拡散係数をもつボロンの特徴を活用
して、なだらかなp型不純物分布をもつpMISFET
を製造することができる。The first feature of the present invention is more effective when the impurity of the second conductivity type is boron. As a result, a pMISFET having a gentle p-type impurity distribution is utilized by utilizing the feature of boron having a large diffusion coefficient.
Can be manufactured.
【0041】本発明の第1の特徴は、第2導電型の不純
物がインジウムであることによりさらに効果的である。
このことにより、小さな拡散係数をもつインジウムの特
徴を活用して、狭い分布幅のp型不純物分布をもつpM
ISFETを製造することができる。The first feature of the present invention is more effective when the second conductivity type impurity is indium.
This makes it possible to take advantage of the characteristics of indium having a small diffusion coefficient to make pM having a p-type impurity distribution having a narrow distribution width.
An ISFET can be manufactured.
【0042】本発明の第1の特徴は、導電体が金属又は
金属化合物であることによりさらに効果的である。この
ことにより、ゲート電極を低抵抗化でき、しかもポリゲ
ートのように界面の空乏化による実効的ゲート絶縁膜厚
さの増加をなくすことができる。そして、短チャネル効
果に強く低VthのMISFETを小さなVthばらつ
きにおいて実現することができる。The first feature of the present invention is more effective when the conductor is a metal or a metal compound. Thus, the resistance of the gate electrode can be reduced, and the increase in the effective gate insulating film thickness due to the depletion of the interface, unlike a polygate, can be prevented. In addition, a MISFET having a low Vth that is resistant to the short channel effect can be realized with a small Vth variation.
【0043】本発明の第1の特徴は、半導体に、第1導
電型がp型である本発明の第1の特徴である半導体装置
と、第1導電型がn型である本発明の第1の特徴である
半導体装置とを搭載することによりさらに効果的であ
る。このことにより、低いゲート抵抗をもちポリゲート
のようにゲート絶縁膜の実効的厚さの増加を起こさない
メタルゲートのnMISFETおよびpMISFETの
片方又は両方をVthのばらつきが小さくなるよう製造
することができ、低消費電力高性能の半導体集積回路チ
ップを実現することができる。A first feature of the present invention is that a semiconductor device according to the first feature of the present invention in which the first conductivity type is p-type and a semiconductor device in which the first conductivity type is n-type are provided. It is more effective to mount the semiconductor device which is one of the features. As a result, one or both of a metal gate nMISFET and a pMISFET that have a low gate resistance and do not cause an increase in the effective thickness of the gate insulating film like a polygate can be manufactured so that the variation in Vth is reduced. A semiconductor integrated circuit chip with low power consumption and high performance can be realized.
【0044】本発明の第1の特徴は、第1導電型がp型
である本発明の第1の特徴である半導体装置の導電体
と、第1導電型がn型である本発明の第1の特徴である
半導体装置の導電体とが、同一の金属または金属化合物
で構成されていることにより一層効果的である。このこ
とにより、一種類のゲート電極材料によってpMISF
ETとnMISFETの両方をメタルゲートにより製造
することにより、製造工程を簡略化し、半導体集積回路
チップを低いコストで実現することができる。A first feature of the present invention is the first feature of the present invention in which the first conductivity type is p-type and the conductor of the semiconductor device is the first feature of the present invention, and the first conductivity type is n-type in the present invention. It is more effective that the conductor of the semiconductor device, which is the first feature, is made of the same metal or metal compound. As a result, pMISF can be formed by one kind of gate electrode material.
By manufacturing both the ET and the nMISFET with a metal gate, the manufacturing process can be simplified and a semiconductor integrated circuit chip can be realized at low cost.
【0045】本発明の第2の特徴は、半導体表面を含む
第1の領域の濃度より奥の第2の領域の濃度が4倍以上
高濃度となる濃度プロファイルを第1導電型の不純物で
形成する第1工程と、第1の領域に第2導電型の不純物
を第1の領域の濃度を超えて分布させる第2工程と、半
導体表面の上に絶縁膜を成膜する第3工程と、絶縁膜の
上に導電体を形成する第4工程と、第2の領域の両側に
半導体表面を含む第2導電型の半導体領域を形成する第
5工程とを含む半導体装置の製造方法であることであ
る。このことにより、急峻なまたは狭い幅の不純物プロ
ファイルを有する半導体装置を実現することができる。A second feature of the present invention is that a concentration profile in which the concentration of the second region deeper than the concentration of the first region including the semiconductor surface is at least four times higher than that of the first region is formed by impurities of the first conductivity type. A first step of distributing impurities of the second conductivity type in the first region beyond the concentration of the first region; a third step of forming an insulating film on the semiconductor surface; A method of manufacturing a semiconductor device, comprising: a fourth step of forming a conductor on an insulating film; and a fifth step of forming a second conductivity type semiconductor region including a semiconductor surface on both sides of the second region. It is. Thus, a semiconductor device having a steep or narrow width impurity profile can be realized.
【0046】本発明の第2の特徴は、まず、第5工程を
実施し、次に、導電体を埋め込むための開口部を形成
し、次に、第1工程を開口部を介して第1導電型の不純
物を半導体へ導入することにより実施し、最後に、第3
工程と第4工程を実施することにより一層効果的であ
る。このことにより、ダマシン工法でゲート電極である
導電体の形成ができるだけでなく、第1工程で形成する
チャネル不純物プロファイルへ加わる熱工程を少なく
し、濃度変化の急峻な不純物プロファイルを実現するこ
とができる。A second feature of the present invention is that a fifth step is first performed, then an opening for embedding a conductor is formed, and then the first step is performed through the opening to the first step. This is performed by introducing impurities of the conductivity type into the semiconductor.
It is more effective to carry out the step and the fourth step. This makes it possible not only to form a conductor serving as a gate electrode by the damascene method, but also to reduce the number of heat steps applied to the channel impurity profile formed in the first step, thereby realizing an impurity profile with a sharp concentration change. .
【0047】本発明の第2の特徴は、開口部の形成後に
第2工程を実施することによりさらに効果的である。こ
のことにより、第2工程で形成するカウンター不純物プ
ロファイルへ加わる熱工程を少なくし、分布幅の狭い不
純物プロファイルを実現することができる。The second feature of the present invention is more effective by performing the second step after forming the opening. Thus, the number of heat steps applied to the counter impurity profile formed in the second step can be reduced, and an impurity profile with a narrow distribution width can be realized.
【0048】本発明の第2の特徴は、第5工程より前に
第2工程を実施することにより効果的である。このこと
により、例えば、nMISFETの場合については(p
MISFETの場合には極性を逆にする)、「ダマシン
ゲート工法」によりMISFETを製造する際、チャネ
ル不純物のうち、カウンタードープを先に行って表面の
n型不純物領域を熱工程によりなだらかに分布させるこ
とを可能にし、さらに、チャネルのイオン注入をソース
・ドレインの活性化のための熱工程の後に行ってp型不
純物に加わる熱工程を少なくし、急峻なp型不純物分布
を保つことを可能にすることができる。The second feature of the present invention is effective when the second step is performed before the fifth step. Thus, for example, in the case of an nMISFET, (p
When a MISFET is manufactured by the "damascene gate method", counter doping is first performed among the channel impurities to smoothly distribute the n-type impurity region on the surface by a thermal process. In addition, the ion implantation of the channel is performed after the thermal process for activating the source / drain, thereby reducing the thermal process added to the p-type impurity and maintaining a steep p-type impurity distribution. can do.
【0049】本発明の第2の特徴は、絶縁膜は化学気相
成長法を用いて形成することによりさらに効果的であ
る。このことにより、チャネル不純物を注入した後のゲ
ート絶縁膜形成を熱酸化を用いず低温で行うことがで
き、チャネルの急峻なまたは狭い幅をもつ不純物プロフ
ァイルを実現できる。The second feature of the present invention is more effective when the insulating film is formed by using a chemical vapor deposition method. As a result, the gate insulating film after the channel impurity is implanted can be formed at a low temperature without using thermal oxidation, and an impurity profile having a steep or narrow width of the channel can be realized.
【0050】本発明の第2の特徴は、第4工程以後の工
程において850度以上の持続時間が60秒以下である
ことにより効果的である。このことにより、高温の熱工
程を少なくでき、チャネルの急峻なまたは狭い幅をもつ
不純物プロファイルを保つことを可能にし、また、不純
物濃度と不純物分布プロファイルの制御を容易にするこ
とができる。The second feature of the present invention is effective when the duration of 850 degrees or more in the steps after the fourth step is 60 seconds or less. This can reduce the number of high-temperature heating steps, maintain an impurity profile having a steep or narrow channel width, and facilitate control of impurity concentration and impurity distribution profile.
【0051】以上、本発明によれば、プロセスばらつき
による不純物プロファイルのばらつきの影響を受けず、
高性能なトランジスタの微細化を図れる半導体装置およ
びその製造方法を実現できるようになる。さらに、本発
明は、メダルゲートの場合に、チャネルにpn接合をも
つ不純物プロファイルを用いて短チャネル効果に強いM
ISFETを実現し、かつ低いVthを実現した上で、
前記不純物分布の特徴により不純物分布ばらつきに起因
するVthばらつきを抑制し、ポリシリコンゲートの場
合よりも優れた性能をもつトランジスタを実現して高い
歩留まりで微細化を推し進めた集積回路を製造する方法
を提供する。As described above, according to the present invention, the process is not affected by the variation in the impurity profile due to the process variation.
A semiconductor device capable of miniaturizing a high-performance transistor and a method for manufacturing the same can be realized. Further, in the case of the medal gate, the present invention uses an impurity profile having a pn junction in the channel to make the M which is strong against the short channel effect.
After realizing ISFET and realizing low Vth,
A method of manufacturing an integrated circuit that suppresses Vth variation caused by variation in impurity distribution by the characteristics of the impurity distribution, realizes a transistor having performance superior to that of a polysilicon gate, and promotes miniaturization with high yield. provide.
【0052】[0052]
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態としてVthばらつきを低減できる半導体装
置とその製造方法について説明する。以下の図面の記載
において、同一又は類似の部分には同一又は類似の符号
を付している。また、図面は模式的なものであり、厚み
と平面寸法との関係、各層の厚みの比率等は現実のもの
とは異なることに留意すべきである。Referring to the drawings, a semiconductor device capable of reducing Vth variation and a method of manufacturing the same will be described as an embodiment of the present invention. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. In addition, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimension, the ratio of the thickness of each layer, and the like are different from actual ones.
【0053】図6は、半導体装置であるMOSFETの
断面図である。MOSFETは基板11、ソース領域1
2、ドレイン領域13、ゲート絶縁膜14とゲート電極
15で構成される。後の説明のために座標軸17を設定
する。座標軸17は基板11と絶縁膜14の界面をゼロ
点とし真下の方向を正としている。すなわちこの軸17
は基板11内の深さを表す。なお、ゼロ点は図中の位置
に限られるわけでなく、上記界面であればソース領域1
2とドレイン領域13と重ならなければどこでもよい。
また、ソース領域12とドレイン領域13の底面を含む
ように延長した平面16と軸17の交点を深さAとす
る。通常深さAは35nm前後の深さである。FIG. 6 is a sectional view of a MOSFET which is a semiconductor device. MOSFET: substrate 11, source region 1
2, a drain region 13, a gate insulating film 14, and a gate electrode 15. The coordinate axis 17 is set for the later description. The coordinate axis 17 has a zero point at the interface between the substrate 11 and the insulating film 14 and a positive value directly below. That is, this shaft 17
Represents the depth in the substrate 11. It should be noted that the zero point is not limited to the position in the figure, and if it is the above interface, the source region
2 may be anywhere as long as it does not overlap with the drain region 13.
The intersection of the axis 17 and the plane 16 extending to include the bottom surfaces of the source region 12 and the drain region 13 is referred to as depth A. Usually, the depth A is a depth of about 35 nm.
【0054】図7は本発明の実施の形態に係る半導体装
置の基本となる不純物プロファイルである。横軸は図6
の座標軸17である。図7(a)の縦軸は正味の不純物
プロファイルであり、(b)はチャネル不純物プロファ
イルとカウンター不純物プロファイルである。図7の
(a)と(b)の関係は、(b)の深さ毎のチャネル不
純物プロファイルとカウンター不純物プロファイルの差
の絶対値が、(a)の正味の不純物プロファイルである
という関係である。FIG. 7 shows a basic impurity profile of the semiconductor device according to the embodiment of the present invention. The horizontal axis is Fig. 6
Are coordinate axes 17. The vertical axis in FIG. 7A is a net impurity profile, and FIG. 7B is a channel impurity profile and a counter impurity profile. The relationship between (a) and (b) in FIG. 7 is that the absolute value of the difference between the channel impurity profile and the counter impurity profile at each depth in (b) is the net impurity profile in (a). .
【0055】図7(a)では、深さBより深い領域に第
1導電型の正味の不純物プロファイル18が位置してい
る。プロファイル18の濃度は一定値であっても良い
し、点線21のように小さい濃度の領域があってもよ
い。深さゼロから深さBの間の領域には第2導電型の正
味の不純物プロファイル19が位置している。プロファ
イル19の濃度はプロファイル18内の最高濃度より小
さいことが望ましい。深さBは図6の深さAより浅いこ
とが望ましい。ここで、「第1導電型」と「第2導電
型」とは、互いに反対の導電型である。すなわち、第1
導電型をn型とすれば、第2導電型はp型であり、第1
導電型をp型とすれば、第2導電型はn型である。In FIG. 7A, the net impurity profile 18 of the first conductivity type is located in a region deeper than the depth B. The density of the profile 18 may be a constant value, or there may be a small density area as indicated by a dotted line 21. A net impurity profile 19 of the second conductivity type is located in a region between the depth zero and the depth B. It is desirable that the density of the profile 19 be smaller than the highest density in the profile 18. It is desirable that the depth B is shallower than the depth A in FIG. Here, the “first conductivity type” and the “second conductivity type” are the opposite conductivity types. That is, the first
If the conductivity type is n-type, the second conductivity type is p-type and the first conductivity type is p-type.
If the conductivity type is p-type, the second conductivity type is n-type.
【0056】図7(b)では、チャネル不純物プロファ
イル1が、深さBより浅い領域では低濃度に、深いとこ
ろでは高濃度になっている。低濃度はゼロであっても良
い。カウンター不純物プロファイル2は、深さゼロから
深さBの間の領域に位置している。プロファイル2の濃
度は、プロファイル1の深さゼロから深さBの間の領域
の濃度より大きい。すなわち、ソース及びドレイン電極
の接合深さ付近に高濃度不純物領域を設け、この不純物
領域を表面に向けて急峻に低濃度にし、この低濃度部分
に逆の極性の不純物領域を設けるものである。In FIG. 7B, the channel impurity profile 1 has a low concentration in a region shallower than the depth B and a high concentration in a deeper region. The low concentration may be zero. The counter impurity profile 2 is located in a region between zero depth and depth B. The density of profile 2 is greater than the density of the region of profile 1 between zero depth and depth B. That is, a high-concentration impurity region is provided near the junction depth of the source and drain electrodes, the impurity region is sharply reduced in concentration toward the surface, and an impurity region having an opposite polarity is provided in the low-concentration portion.
【0057】本発明者等の考察によれば、カウンター不
純物を導入するMOSFETチャネルプロファイルの場
合に、同じ正味の不純物濃度を与える不純物プロファイ
ルであっても、逆の極性の高濃度不純物が互いに打ち消
しあっている場合よりも、打ち消し合いがないか小さ
く、それぞれの不純物濃度と正味の不純物濃度との差が
無い場合の方が、プロセスばらつきに起因する不純物の
ばらつきによって生じるVthばらつきが小さい。これ
は、複数のプロファイルが互いに打ち消し合って生じる
正味のプロファイルはそれぞれの不純物分布のばらつき
の両方に影響されるためである。さらに、打ち消し合い
を用いないことにより表面カウンター不純物の濃度自体
も低くすることができ、この事実によりさらにVthば
らつきを抑制できる。低い濃度の場合のプロセスばらつ
きによる濃度ばらつきの絶対値は、高い濃度の場合のそ
れよりも一般に小さいからである。According to the study of the present inventors, in the case of the MOSFET channel profile in which the counter impurity is introduced, even if the impurity profile gives the same net impurity concentration, the high-concentration impurities of the opposite polarities cancel each other. In the case where there is no cancellation or the difference between the respective impurity concentrations and the net impurity concentration is smaller than in the case where Vth variation occurs due to the process variation, the Vth variation caused by the impurity variation is smaller. This is because a net profile generated by a plurality of profiles canceling each other is affected by both variations in the respective impurity distributions. Furthermore, by not using the cancellation, the concentration itself of the surface counter impurity can be reduced, and this fact can further suppress the Vth variation. This is because the absolute value of the density variation due to the process variation at a low density is generally smaller than that at a high density.
【0058】さらに、微細化に伴って、チャネル空乏層
領域に含まれる不純物原子数は減少し、その個数乃至配
置の統計的ばらつきがVthにばらつきを与える。カウ
ンター不純物層を設けた場合のこの統計的ばらつきの影
響についてはこれまで学会等でも報告がなく調べられて
いない。本発明者等の考察によれば、同じVthを与え
る不純物分布について比較すると、カウンター不純物の
基板表面近くの濃度が高いほど、その個数及び配置のば
らつきがVthに与える影響は大きい。従って、本発明
の不純物プロファイルにより短チャネル効果を抑制する
ために必要な高濃度チャネル不純物領域の、表面部分を
急峻に低濃度とし、基板表面近くのカウンター不純物濃
度を低くし同じVthを実現するための不純物個数を少
なくすることにより、統計的ばらつきが与えるVthば
らつきを小さくすることができる。Further, with miniaturization, the number of impurity atoms contained in the channel depletion layer region decreases, and the statistical variation in the number or arrangement thereof causes variation in Vth. The effect of this statistical variation when a counter impurity layer is provided has not been reported and reported by academic societies and the like. According to the considerations of the present inventors, when comparing impurity distributions giving the same Vth, the higher the concentration of the counter impurity near the substrate surface, the greater the influence of variations in the number and arrangement on the Vth. Therefore, the surface portion of the high-concentration channel impurity region necessary for suppressing the short channel effect by the impurity profile of the present invention is made steeply low in concentration, and the counter impurity concentration near the substrate surface is lowered to realize the same Vth. By reducing the number of impurities, the variation in Vth caused by the statistical variation can be reduced.
【0059】ここで不純物濃度または不純物原子数とは
前述のように活性不純物濃度または活性不純物原子数で
あり、シリコン中に含まれる当該不純物の化学的濃度の
うち電気的に活性な部分のシリコン中濃度、または原子
数である。一般に、活性不純物濃度は当該不純物の化学
的濃度よりも小さく、その比を活性化率という。イオン
注入等によりシリコン中に導入された不純物は一般に部
分的にのみ活性であり、残りの部分は熱工程により活性
化されるが、一般に高濃度となるほどその活性化率は小
さくなる。また、特に基板表面近くないし基板表面とゲ
ート絶縁膜との界面では、活性化率が小さくなることが
ある。一般にチャネルプロファイルに用いられる濃度領
域、即ち5×1018cm−3程度以下であれば、殆ど
の不純物種について、通常の活性化アニール工程を経れ
ば活性化率はほぼ100%と考えてよいが、基板表面近
くではこの活性化率を確保できないことがある。図1に
示す従来の埋め込みチャネルの不純物プロファイルは、
基板表面近くに高濃度の不純物領域を持ち、活性化率の
低下が生じる怖れがある。図7(b)の活性不純物濃度
分布の場合には、基板奥側の高濃度チャネル不純物領域
は活性化率は一般に十分高く、また、基板表面側は高濃
度を必要としないために活性化率は一般に十分高く、従
って実現するには図7(b)とほぼ同じ当該不純物原子
分布を形成すればよい。この当該不純物の化学的不純物
原子分布は、SIMS分析などの不純物分析技術を用い
ることによって確認することができ、図7(b)のプロ
ファイルは、設計段階において基板表面近くの活性化率
低下を考慮せずにチャネルプロファイル設計ならびにイ
オン注入エネルギーやドーズ量等のプロセス設計を行う
ことができる。図7(b)のチャネル不純物プロファイ
ル1の高濃度部分の十分な高濃度を確保することは、短
チャネル効果を抑制する上で重要である。このため、5
×1018cm−3程度以上の高濃度を用いて、不純物
種に応じてこの部分の活性化率が低下するまで高濃度を
導入し、活性不純物濃度を確保する必要が生じることが
ある。この場合、SIMS分析等で得られる化学的不純
物分布の基板表面へ向けての低濃度領域の急峻さと、活
性不純物分布の急峻さとは厳密には異なり、活性化率の
低下が生じている部分では、活性不純物分布の急峻さは
化学的不純物分布のそれよりも緩やかになる。このた
め、設計に当たっては活性化率により換算して活性不純
物分布を十分急峻に形成するよう留意する必要がある。
但し、この場合でも活性化率により急峻さが影響を受け
るのは一般に高濃度のピーク近辺であり、一方、プロフ
ァイルを設計する上では基板表面部分のチャネル不純物
プロファイル1の低濃度部分を十分に低濃度に保つこと
並びに、この表面へ向かう部分でのチャネル不純物プロ
ファイル1の活性不純物分布を十分急峻に低濃度にする
ことが有効であり、通常この表面近くの濃度におけるチ
ャネル不純物プロファイル1の活性化率は十分に大き
く、SIMS分析等により化学的不純物分布を確認する
ことにより活性不純物分布の急峻さを確認することがで
きる。Here, the impurity concentration or the number of the impurity atoms is the active impurity concentration or the number of the active impurity atoms as described above, and the electrically active portion of the silicon in the chemical concentration of the impurity contained in the silicon. Concentration, or number of atoms. Generally, the active impurity concentration is lower than the chemical concentration of the impurity, and the ratio is called an activation rate. Impurities introduced into silicon by ion implantation or the like are generally only partially active, and the remaining portions are activated by a thermal process. Generally, the higher the concentration, the lower the activation rate. In addition, the activation rate may be small especially near the substrate surface or at the interface between the substrate surface and the gate insulating film. If the concentration region is generally used for the channel profile, that is, about 5 × 10 18 cm −3 or less, the activation rate can be considered to be almost 100% for most of the impurity species through a normal activation annealing step. However, this activation rate may not be able to be secured near the substrate surface. The impurity profile of the conventional buried channel shown in FIG.
There is a possibility that the semiconductor device has a high-concentration impurity region near the substrate surface and the activation rate is reduced. In the case of the active impurity concentration distribution shown in FIG. 7B, the activation rate is generally sufficiently high in the high-concentration channel impurity region on the back side of the substrate, and the activation rate is not high on the substrate surface side. Is generally sufficiently high, so that the impurity distribution can be formed substantially the same as in FIG. 7B. The chemical impurity atom distribution of the impurity can be confirmed by using an impurity analysis technique such as SIMS analysis, and the profile of FIG. 7B takes into account the reduction in the activation rate near the substrate surface in the design stage. Channel profile design and process design such as ion implantation energy and dose can be performed without the need. Ensuring a sufficiently high concentration in the high concentration portion of the channel impurity profile 1 in FIG. 7B is important for suppressing the short channel effect. Therefore, 5
Using a high concentration of about × 10 18 cm −3 or more, it may be necessary to ensure a high active impurity concentration by introducing a high concentration until the activation rate of this portion decreases depending on the impurity species. In this case, the steepness of the chemical impurity distribution obtained by SIMS analysis and the like in the low concentration region toward the substrate surface and the steepness of the active impurity distribution are strictly different, and in a portion where the activation rate is reduced, The steepness of the active impurity distribution becomes gentler than that of the chemical impurity distribution. For this reason, in designing, it is necessary to take care that the active impurity distribution is formed sufficiently steeply in terms of the activation rate.
However, even in this case, the steepness is generally affected by the activation rate near the high concentration peak. On the other hand, in designing the profile, the low concentration portion of the channel impurity profile 1 on the substrate surface is sufficiently low. It is effective to maintain the concentration and to make the active impurity distribution of the channel impurity profile 1 at the portion toward the surface sufficiently low and steep enough. Usually, the activation rate of the channel impurity profile 1 at the concentration near this surface is effective. Is sufficiently large, and the steepness of the active impurity distribution can be confirmed by confirming the chemical impurity distribution by SIMS analysis or the like.
【0060】カウンター不純物の分布の詳細は、状況に
応じて幾つかの場合がある。例として、ゲート電極にシ
リコンのバンドギャップの中央のエネルギレベルにフェ
ルミレベルが一致する金属(ミッドギャップのゲート電
極)を用いる場合の、nMOSFETを主に考える。こ
のゲート材料の場合、pMOSFETに対してもゲート
電極と基板とのバンド図は極性を逆にすれば同じになる
ので、不純物の極性を逆にしたプロファイルを用いるこ
とによりpMOSFETにも適用できる。The details of the distribution of the counter impurity may be some cases depending on the situation. As an example, an nMOSFET in the case of using a metal (mid-gap gate electrode) whose Fermi level matches the energy level at the center of the silicon band gap for the gate electrode is mainly considered. In the case of this gate material, the band diagram of the gate electrode and the substrate becomes the same for the pMOSFET if the polarity is reversed. Therefore, the pMOSFET can be applied by using a profile in which the polarity of the impurity is reversed.
【0061】メタルゲートnMOSFETの場合、基板
とゲート電極との仕事関数差がn+ポリシリコンゲート
の場合よりも小さいため、n+ポリシリコンゲートを用
いたnMOSFETよりもVthが高くなる。低Vth
化の要求に応えるためにカウンター不純物を用いて従来
の埋め込みチャネルを用いて低いVthを得ることが可
能である。しかし、本発明者等がシミュレーションを用
いて検討した結果、従来の埋め込みチャネル構造を用い
るとプロファイルのばらつきに起因するVthのばらつ
きが非常に大きくなることがわかった。。In the case of the metal gate nMOSFET, the work function difference between the substrate and the gate electrode is smaller than that in the case of the n + polysilicon gate, so that Vth is higher than that of the nMOSFET using the n + polysilicon gate. Low Vth
It is possible to obtain a low Vth by using a conventional buried channel by using a counter impurity in order to meet the demand of the semiconductor device. However, as a result of a study conducted by the present inventors using simulations, it was found that when a conventional buried channel structure was used, the variation in Vth caused by the profile variation became extremely large. .
【0062】本発明者等が用いる構造は、メタルゲート
nMOSFETのVthに応じて2つの場合に分類され
る。チャネルp型不純物の表面側にカウンター不純物が
無い時、Vthは高く、チャネルは表面チャネルであ
り、カウンター不純物を加えるに従い、Vthは徐々に
低くなり、チャネルは徐々に埋め込みチャネルになる。
表面チャネルと埋め込みチャネルの中間の、Vthにお
いてチャネルが基板の奥側でなく基板表面に生じている
範囲では、埋め込みチャネルで従来問題となっていたゲ
ート絶縁膜厚さの実効的増加が問題にならない。従っ
て、本発明者等の考察によれば、この範囲では従来の埋
め込みチャネルpMOSFETで行われたようにカウン
ター不純物を浅く導入することが電気特性の改善をもた
らさず、カウンター不純物を浅く導入する必要はない。The structures used by the present inventors are classified into two cases according to the Vth of the metal gate nMOSFET. When there is no counter impurity on the surface side of the channel p-type impurity, Vth is high, the channel is a surface channel, and as the counter impurity is added, Vth gradually decreases and the channel gradually becomes a buried channel.
In a range between the surface channel and the buried channel, in which the channel is formed on the substrate surface instead of the back side of the substrate at Vth, the effective increase of the gate insulating film thickness which has conventionally been a problem with the buried channel does not matter. . Therefore, according to the considerations of the present inventors, in this range, the introduction of the counter impurity shallowly as in the conventional buried channel pMOSFET does not improve the electrical characteristics, and it is necessary to introduce the counter impurity shallowly. Absent.
【0063】この、埋め込みチャネルになる直前のチャ
ネル構造を与えるのは、ミッドギャップのメタルゲート
の場合Vthは0.4V程度になる。Vthが0.4V
程度以下に設定する場合、チャネルは基板表面よりも奥
側に生じ、ゲート絶縁膜の厚さの実効的増加が生じる。The channel structure just before the buried channel is provided is about 0.4 V in the case of a mid-gap metal gate. Vth is 0.4V
When the thickness is set to be less than about, the channel is formed deeper than the substrate surface, and the thickness of the gate insulating film is effectively increased.
【0064】まず、ミッドギャップのメタルゲートを用
いた時のVthは0.4V以下(pMOSFETでは−
0.4Vよりも絶対値が小さいVth)で、チャネルが
埋め込みチャネルとなっている場合、または、n+ポリ
シリコンゲートを用いた場合の埋め込みチャネルpMO
SFETの場合、図8(b)のようなカウンター不純物
プロファイル2を用いることができる。図8(b)で
は、図7(b)のプロファイル1と同じに表面近くのチ
ャネル不純物濃度を急峻に低くすることにより低い濃度
のカウンター不純物により所望のVthを得て、このカ
ウンター不純物プロファイル2を基板表面に浅く形成し
て実効的なゲート絶縁膜厚さの増加を抑えている。な
お、メタルゲートのゲート電極のフェルミレベルがミッ
ドギャップからずれている場合には、Vthの値もそれ
だけずれる。すなわち、ゲート電極のフェルミレベルが
xVだけミッドギャップよりも伝導帯側にずれている場
合には、nMOSFETに対する上記表面チャネルと埋
め込みチャネルの境界のVthは(0.4−x)V程度
に、pMOSFETに対しては−(0.4+x)V程度
になる。なお、図8(a)は(b)の深さ毎のチャネル
不純物濃度とカウンター不純物濃度の差の絶対値から求
まる正味の不純物濃度である。First, when a mid-gap metal gate is used, Vth is 0.4 V or less.
Vth whose absolute value is smaller than 0.4 V), and when the channel is a buried channel, or when the n + polysilicon gate is used, the buried channel pMO
In the case of an SFET, a counter impurity profile 2 as shown in FIG. 8B can be used. In FIG. 8B, as in the case of the profile 1 in FIG. 7B, the channel impurity concentration near the surface is sharply lowered to obtain a desired Vth with a low-concentration counter impurity. It is formed shallow on the substrate surface to suppress an increase in the effective gate insulating film thickness. When the Fermi level of the gate electrode of the metal gate deviates from the mid gap, the value of Vth also deviates accordingly. That is, when the Fermi level of the gate electrode is shifted by xV to the conduction band side from the midgap, the Vth of the boundary between the surface channel and the buried channel with respect to the nMOSFET is about (0.4-x) V, and the pMOSFET Is about-(0.4 + x) V. FIG. 8A shows a net impurity concentration obtained from the absolute value of the difference between the channel impurity concentration and the counter impurity concentration at each depth in FIG.
【0065】次に、メタルゲートの表面チャネルと埋め
込みチャネルの境界付近以上のVth(pMOSFE
T)の場合はこの境界での値よりも絶対値が大きいVt
h)の場合は、必要に応じて、図9(b)と図10
(b)に示すカウンター不純物プロファイル2を用い
る。先に述べたようにこの場合にはカウンタープロファ
イルを浅く形成する必要が無い。図9(b)又は図10
(b)のプロファイルは、チャネルp型不純物とカウン
ターn型不純物とのpn接合での不純物濃度が低く、p
n接合での濃度の打ち消し合いが起こらない。チャネル
p型不純物の活性化濃度が十分に上がらないなど、短チ
ャネル効果を抑制するために十分な不純物濃度が得られ
ない場合に、カウンターn型不純物濃度がチャネルp型
不純物濃度を打ち消さない図9(b)または図10
(b)のカウンター不純物プロファイルを用いる必要が
ある。図10(b)では基板表面のカウンター不純物濃
度を低くしており、チャネルキャリア(電子又はホー
ル)が不純物と散乱することによる移動度の低下を防
ぎ、電流値を大きくすることができる。ただし、浅い表
面低濃度層の幅の中に狭い分布のカウンター不純物プロ
ファイル2をばらつきなく形成することは困難であり、
精密なプロセス制御が可能な場合に用いるのがよい。Next, Vth (pMOSFE) above the boundary between the surface channel of the metal gate and the buried channel.
In the case of T), Vt whose absolute value is larger than the value at this boundary
In the case of h), if necessary, FIG.
The counter impurity profile 2 shown in FIG. As described above, in this case, it is not necessary to form the counter profile shallow. FIG. 9 (b) or FIG.
In the profile (b), the impurity concentration at the pn junction between the channel p-type impurity and the counter n-type impurity is low,
There is no cancellation of the concentration at the n-junction. In the case where a sufficient impurity concentration for suppressing the short channel effect cannot be obtained, for example, when the activation concentration of the channel p-type impurity is not sufficiently increased, the counter n-type impurity concentration does not cancel the channel p-type impurity concentration. (B) or FIG.
It is necessary to use the counter impurity profile of (b). In FIG. 10B, the counter impurity concentration on the surface of the substrate is reduced, so that a decrease in mobility due to scattering of channel carriers (electrons or holes) with the impurity can be prevented, and the current value can be increased. However, it is difficult to form the counter impurity profile 2 having a narrow distribution within the width of the shallow surface low concentration layer without variation.
It is good to use when precise process control is possible.
【0066】本発明者等のシミュレーションが示すよう
に図9(b)又は図10(b)においてカウンター層の
分布の幅は大きい方が、プロセスばらつきがVthばら
つきに与える影響は小さくなる。従って、p型不純物の
活性濃度を打ち消さない程度に幅の大きなカウンターn
型不純物濃度を用いるのがよい。なお、図9(b)と図
10(b)のチャネル不純物プロファイル1は、図7
(b)のチャネル不純物プロファイル1と同じである。
また、図9(a)は(b)の深さ毎のチャネル不純物濃
度とカウンター不純物濃度の差の絶対値から求まる正味
の不純物濃度である。図10(a)は(b)の深さ毎の
チャネル不純物濃度とカウンター不純物濃度の差の絶対
値から求まる正味の不純物濃度である。As shown in the simulations of the present inventors, the larger the width of the distribution of the counter layer in FIG. 9B or FIG. 10B, the smaller the effect of the process variation on the Vth variation. Therefore, the counter n having a width large enough not to cancel the active concentration of the p-type impurity
It is preferable to use a type impurity concentration. The channel impurity profile 1 shown in FIGS. 9B and 10B corresponds to FIG.
This is the same as channel impurity profile 1 in (b).
FIG. 9A shows a net impurity concentration obtained from the absolute value of the difference between the channel impurity concentration and the counter impurity concentration at each depth in FIG. FIG. 10A shows the net impurity concentration obtained from the absolute value of the difference between the channel impurity concentration and the counter impurity concentration at each depth in FIG.
【0067】チャネルp型不純物の活性化濃度が短チャ
ネル効果を抑制するために十分な程度に高くできる場合
には、図11と図12のプロファイルを用いることがで
きる。If the activation concentration of the channel p-type impurity can be made high enough to suppress the short channel effect, the profiles shown in FIGS. 11 and 12 can be used.
【0068】図11(a)では、基板表面のチャネルp
型不純物濃度を表面で急峻に低濃度とすることによりカ
ウンター不純物濃度を低くし、このカウンターn型不純
物プロファイル2がチャネルp型不純物プロファイル1
と重なりを持つ。急峻に低濃度となるチャネルp型不純
物プロファイル1を用いることにより低濃度のカウンタ
ーn型不純物により所望の低いVthを実現することが
できる。低濃度のカウンターn型不純物を用いているこ
とによりチャネルp型不純物濃度のn型不純物による打
ち消しを小さくし短チャネル効果抑制のために必要な正
味のp型不純物濃度を確保することができる。十分な活
性p型不純物濃度が確保できる場合には、図11(b)
のようにn型不純物が基板奥まで広がった分布を持って
いても良い。In FIG. 11A, the channel p on the substrate surface is
The counter impurity concentration is reduced by sharply lowering the impurity concentration at the surface of the channel, and this counter n-type impurity profile 2
And overlap. By using the channel p-type impurity profile 1 having a steeply low concentration, a desired low Vth can be realized by a low-concentration counter n-type impurity. By using a low-concentration counter n-type impurity, cancellation of the channel p-type impurity concentration by the n-type impurity can be reduced, and a net p-type impurity concentration required for suppressing the short channel effect can be secured. When a sufficient active p-type impurity concentration can be ensured, FIG.
The n-type impurity may have a distribution extending to the back of the substrate as shown in FIG.
【0069】図12(a)はカウンターn型不純物プロ
ファイル2は基板表面に低濃度部分を持つ。本発明者等
の考察によれば、非常に微細なMOSFETの場合に重
要になる不純物原子の個数ならびに配置の統計的ばらつ
きが与えるVthのばらつきは基板表面の原子を除くこ
とによって低減される。このVthばらつきは第1導電
型の不純物のばらつきに起因する部分と、第2導電型の
不純物のばらつきに起因する部分とがあり、第2導電型
の不純物の濃度を高くするに従って、第1導電型の不純
物に起因するばらつきは打ち消されて全体のVthばら
つきは小さくなり、表面チャネルと埋め込みチャネルと
の境界付近で最低値を持ち、さらに第二導電型の不純物
濃度を高くするに従って再びVthばらつきが大きくな
る。図12(a)の不純物プロファイルによれば、基板
表面近くのチャネルp型不純物濃度を急峻に低濃度化す
ることにより基板表面近くのp型不純物原子濃度を除い
て統計的ばらつきを低減し、この領域のカウンターn型
不純物濃度を低くした上でさらにn型不純物プロファイ
ル2の最表面を低濃度にすることにより、さらに原子配
置及び原子個数の統計的ばらつきによるVthばらつき
を低減している。図12(a)の不純物分布による不純
物原子数及び原子配置のばらつきに起因するVthばら
つきの低減の効果は、Vthにおいてチャネルが十分に
埋め込みチャネルとなる場合に特に有効となる。カウン
ターn型不純物の表面を低濃度とする構造において、図
12(b)のように低濃度のカウンターn型不純物が基
板奥まで分布していても良い。FIG. 12A shows that the counter n-type impurity profile 2 has a low concentration portion on the substrate surface. According to the considerations of the present inventors, the variation in Vth caused by the statistical variation in the number and arrangement of impurity atoms, which becomes important in a very fine MOSFET, is reduced by removing atoms on the substrate surface. The Vth variation includes a portion caused by the variation of the first conductivity type impurity and a portion caused by the variation of the second conductivity type impurity. As the concentration of the second conductivity type impurity is increased, the first conductivity type is increased. The variation caused by the impurity of the type is canceled out, and the variation of the entire Vth is reduced, has a minimum value near the boundary between the surface channel and the buried channel, and further increases as the impurity concentration of the second conductivity type is increased. growing. According to the impurity profile of FIG. 12A, the p-type impurity concentration near the substrate surface is sharply reduced to reduce the statistical variation except for the p-type impurity atom concentration near the substrate surface. By lowering the counter n-type impurity concentration in the region and further lowering the outermost surface of the n-type impurity profile 2, Vth variations due to statistical variations in atom arrangement and number of atoms are further reduced. The effect of reducing the variation in Vth due to the variation in the number of impurity atoms and the arrangement of the atoms due to the impurity distribution in FIG. 12A is particularly effective when the channel is sufficiently buried at Vth. In a structure in which the surface of the counter n-type impurity has a low concentration, the low-concentration counter n-type impurity may be distributed deep into the substrate as shown in FIG.
【0070】非常に微細なトランジスタにおけるチャネ
ル領域の不純物原子数の減少に伴って生じるこの原子数
及びその配置の統計的ばらつきによるVthのばらつき
は、表面チャネルについて議論されている。表面チャネ
ルの場合、チャネルキャリア分布が生じる基板表面の位
置のチャネル不純物がこのVthばらつきに最も強く寄
与し、また、チャネル空乏層中の基板表面側の不純物ほ
どこのVthばらつきにより強く寄与することが本発明
者等により明らかにされている。The variation in Vth due to the statistical variation in the number of atoms and the arrangement thereof caused by the decrease in the number of impurity atoms in the channel region of a very fine transistor has been discussed for the surface channel. In the case of a surface channel, channel impurities at the position of the substrate surface where a channel carrier distribution occurs most strongly contribute to the Vth variation, and impurities on the substrate surface side in the channel depletion layer more strongly contribute to the Vth variation. It has been made clear by the inventors.
【0071】一方、埋め込みチャネルの場合、浅いカウ
ンター不純物分布を形成する際などのプロセス上のばら
つきに起因するVthばらつきも大きく、上記の統計的
ばらつきについて議論はされておらず、対策も十分でな
い。On the other hand, in the case of a buried channel, Vth variation caused by process variations such as when a shallow counter impurity distribution is formed is large, and the above-mentioned statistical variation is not discussed, and measures are not sufficient.
【0072】例えば、カウンター不純物の基板表面を高
濃度にし、基板表面より奥のチャネルキャリアが生じる
位置の不純物濃度を急峻に低くすることにより、チャネ
ルキャリアへの不純物原子数、及び、その配置の統計的
ばらつきを抑制しようと努力しても、この時のゲート絶
縁膜の厚さの実効的増加が抑制されることによる特性改
善は見込めるものの、不純物原子の統計的ばらつきに起
因するVthばらつきの抑制については、良い結果は得
られない。For example, by increasing the concentration of the counter impurity on the substrate surface and sharply lowering the impurity concentration at the position where the channel carrier is generated deeper than the substrate surface, the number of impurity atoms in the channel carrier and the statistical information on the arrangement thereof are obtained. Even if an effort is made to suppress the variation in the characteristics, the improvement in the characteristics due to the suppression of the effective increase in the thickness of the gate insulating film at this time can be expected, but the suppression of the variation in the Vth caused by the statistical variation of the impurity atoms is considered. Does not give good results.
【0073】埋め込みチャネルの場合には、表面チャネ
ルの場合よりも詳しく原子数及び配置の統計的ばらつき
がVthへ与える影響の要因を分析する必要がある。In the case of the buried channel, it is necessary to analyze in detail the influence of the statistical variation in the number of atoms and the arrangement on Vth in comparison with the case of the surface channel.
【0074】図13に示すように、ゲートバイアス(V
G)を決める電気ポテンシャルは、基板表面での電気ポ
テンシャルの値(Φs)よりも、シリコン基板表面での
電界(Eox)によって決まる傾きにより、ゲート絶縁
膜の厚さ分(tox)だけ、さらに低い値となってい
る。As shown in FIG. 13, the gate bias (V
G ) is lower than the electric potential value (Φs) on the substrate surface by an amount determined by the electric field (Eox) on the silicon substrate surface by the thickness (tox) of the gate insulating film. Value.
【0075】図14に示すように、表面チャネルの場合
にはチャネルキャリア位置は基板表面にあり、チャネル
キャリア位置での電気ポテンシャル(Φch)はΦsと
一致する。なお、表面チャネルでのキャリア分布は電子
波動関数の広がりを持つ。qΦchはこの広がりの重心
位置におけるポテンシャルとすべきであり、基板最表面
とは数nmずれている。空乏層中における不純物原子の
統計的ばらつきは、Φchにばらつきを与えると伴に傾
きEoxにもばらつきを与え、Vthにばらつきを与え
ている。Eoxはゲート電極へ達する電界である。より
ゲート電極に近い側、すなわち、より基板表面側の不純
物原子ほど、そのばらつきがΦsに与える影響が大きく
なる。As shown in FIG. 14, in the case of the surface channel, the channel carrier position is on the substrate surface, and the electric potential (Φch) at the channel carrier position matches Φs. Note that the carrier distribution in the surface channel has a spread of the electron wave function. qΦch should be the potential at the position of the center of gravity of this spread, and is shifted by several nm from the outermost surface of the substrate. The statistical variation of the impurity atoms in the depletion layer causes variation in Φch, variation in the slope Eox, and variation in Vth. Eox is an electric field reaching the gate electrode. The influence of the variation on Φs is greater on the side closer to the gate electrode, that is, on the impurity atoms closer to the substrate surface.
【0076】表面チャネルの場合には、最もΦsに大き
な影響を与える基板表面の位置は、チャネルが生じる位
置であり、チャネル位置での電気ポテンシャルへの不純
物原子ばらつきの影響も、より基板表面側の不純物のば
らつき程大きく、両者が一致していた。In the case of the surface channel, the position of the substrate surface that has the largest influence on Φs is the position where the channel is generated, and the influence of the impurity atom variation on the electric potential at the channel position is smaller on the substrate surface side. The greater the variation of the impurities, the greater the two.
【0077】しかし、図15に示すように埋め込みチャ
ネルの場合、ΦsのばらつきがVthに対応するポテン
シャルにばらつきを与える。Φsはより基板表面側の不
純物プロファイルのばらつきにより大きく影響を受け
る。例えば、基板奥側のチャネルキャリアが生じる位置
のカウンター不純物濃度を下げて、基板表面のカウンタ
ー不純物濃度プロファイルを急峻に高濃度とし、チャネ
ル位置の電気ポテンシャルへの不純物原子のばらつきの
影響を小さくする。しかし、基板表面のカウンター不純
物濃度が高いために、ゲート電極に近い基板表面での不
純物電荷がばらつくことにより、Φsのばらつきはかえ
って大きくなる。従って、この場合の埋め込みチャネル
Vthばらつきはかえって大きくなる。このことより、
不純物原子の統計ばらつきによるVthばらつきを抑制
するためには、チャネル位置でなく、図16のように基
板表面における正味の不純物プロファイル18、19の
ばらつきを抑え、ΦsさらにはEoxのばらつきを抑え
る必要がある。特に、図12(a)と(b)のように基
板表面でのカウンター不純物濃度を低くし、好ましくは
濃度をゼロにすることが、Vthばらつきを抑制するた
めに有効である。また、同様に、基板表面でのチャネル
不純物の表面濃度を、短チャネル効果を劣化させない範
囲で低くし、理想的には濃度をゼロにすることも、不純
物原子の分布の統計ばらつきに起因するVthばらつき
を小さくする上で有効である。ところで、図16は、図
12(a)と(b)の深さ毎のチャネル不純物濃度とカ
ウンター不純物濃度の差の絶対値から求まる正味の不純
物濃度を表すグラフである。なお、カウンター不純物プ
ロファイルが高い表面濃度を持つ形状をしている場合で
も、逆の極性を持つチャネル不純物の表面が低いことに
より、カウンター不純物の濃度を低くして所望のVth
の値を得る事ができ、統計ばらつきによるVthばらつ
きを抑えることができる。However, in the case of a buried channel as shown in FIG. 15, variation in Φs causes variation in the potential corresponding to Vth. Φs is greatly affected by the variation of the impurity profile on the substrate surface side. For example, the counter impurity concentration at the position where the channel carrier occurs on the back side of the substrate is lowered, the profile of the counter impurity concentration on the substrate surface is sharply increased, and the influence of the dispersion of the impurity atoms on the electric potential at the channel position is reduced. However, since the counter impurity concentration on the substrate surface is high, the impurity charge on the substrate surface near the gate electrode varies, so that the variation of Φs is rather large. Therefore, the variation in the buried channel Vth in this case is rather large. From this,
In order to suppress the Vth variation due to the statistical variation of the impurity atoms, it is necessary to suppress the variation of the net impurity profiles 18 and 19 on the substrate surface and the variation of Φs and Eox as shown in FIG. 16 instead of the channel position. is there. In particular, as shown in FIGS. 12A and 12B, it is effective to reduce the counter impurity concentration on the substrate surface, preferably to make the concentration zero, in order to suppress the variation in Vth. Similarly, lowering the surface concentration of the channel impurity on the substrate surface within a range that does not deteriorate the short channel effect, and ideally setting the concentration to zero can also be achieved by reducing the Vth due to the statistical variation in the distribution of impurity atoms. This is effective in reducing variations. FIG. 16 is a graph showing a net impurity concentration obtained from the absolute value of the difference between the channel impurity concentration and the counter impurity concentration for each depth in FIGS. 12 (a) and 12 (b). Even when the counter impurity profile has a shape with a high surface concentration, the surface of the channel impurity having the opposite polarity is low, so that the concentration of the counter impurity is reduced and a desired Vth is obtained.
Can be obtained, and Vth variation due to statistical variation can be suppressed.
【0078】埋め込みチャネルでは、カウンター不純物
を表面側を低濃度として、その奥側を高濃度にする分布
を形成することは、ゲート絶縁膜厚さの実効的増加をも
たらし、S因子劣化や短チャネル効果増大をもたらす。
これらを避けるために、浅いカウンター層形成の必要性
を満たすことができなくなる。In the buried channel, forming a distribution in which the concentration of the counter impurity is low on the surface side and high on the back side of the buried channel effectively increases the thickness of the gate insulating film, deteriorating the S factor and reducing the short channel. The effect is increased.
In order to avoid these, the necessity of forming a shallow counter layer cannot be satisfied.
【0079】カウンター不純物を、低濃度あるいは狭い
範囲に導入して、Vthにおいて基板表面にチャネルが
生じる場合、即ち、カウンター不純物プロファイルを有
するトランジスタを表面チャネルの範囲で動作させる場
合、チャネル不純物の表面濃度が急峻に低濃度となり、
カウンター不純物の表面濃度が低濃度となる不純物プロ
ファイルが有効である。チャネルが基板表面に生じてい
るために、ゲート絶縁膜の厚さの実効的増加が無く、従
って、浅いカウンター不純物層形成の必要性が小さい。
Vthよりもゲートバイアスを下げると、カウンター不
純物層の分布に応じてキャリアは徐々に基板奥となるた
め、ゲートバイアスがゼロの時の電流値が十分小さく保
たれる程度に浅いカウンター層であればよい。特にメタ
ルゲートの場合、カウンター不純物層を有するチャネル
不純物分布を用いてVthが0.4V前後を表面チャネ
ルの範囲で実現できる。When a counter impurity is introduced into a low concentration or a narrow range to form a channel on the substrate surface at Vth, that is, when a transistor having a counter impurity profile is operated in the range of the surface channel, the surface concentration of the channel impurity is reduced. Suddenly has a low concentration,
An impurity profile in which the surface concentration of the counter impurity is low is effective. Since the channel is formed on the substrate surface, there is no effective increase in the thickness of the gate insulating film, and thus the necessity of forming a shallow counter impurity layer is small.
If the gate bias is lower than Vth, the carriers gradually become deeper in the substrate according to the distribution of the counter impurity layer. Therefore, if the counter layer is shallow enough to keep the current value sufficiently small when the gate bias is zero, Good. In particular, in the case of a metal gate, Vth of about 0.4 V can be realized in the range of the surface channel by using a channel impurity distribution having a counter impurity layer.
【0080】図17はメタルゲートの場合に、図7に示
す階段状のプロファイルを用いた場合の、カウンター不
純物の濃度に対するVthとSCEレンジをシミュレー
ションした結果である。ここで図7のp型不純物濃度プ
ロファイルのステップの上段の濃度は5×1018cm
−3であり、ステップ下段の表面近傍の濃度はゼロであ
る。半導体表面からステップまでの距離は25nmとし
た。ゲート長は95nmとしている。横軸はカウンター
不純物の濃度であり、縦軸はVthと、SCEレンジで
ある。□印はVthを表している。△印はSCEレンジ
を表している。これより、カウンター不純物の濃度が高
くなるほどVthは小さくなりSCEレンジは大きくな
ることがわかる。また、低Vthである例えば0.4V
を達成するするためには、カウンター不純物の濃度は9
×1017cm−3であればよく、この濃度において、
SCEレンジは50mV程度であることがわかった。図
2のVthが0.4Vにおけるカウンター不純物の濃度
は5.3×1018cm− 3であることから、同じ大き
さのVthを得るために5分の1以下の濃度で達成でき
ることがわかる。図5のVthが0.4VにおけるSC
Eレンジは70mVであったから、同じ大きさのVth
においてSCEレンジを20mV低減できていることが
わかる。このように図7の階段状のプロファイルは、図
1のプロファイルより、カウンター不純物の濃度の低減
が可能で、図3のステップ状のプロファイルより、SC
Eレンジが低減できVthが変動しにくいことがわかっ
た。FIG. 17 shows the result of simulating the Vth and the SCE range with respect to the concentration of the counter impurity when the stepped profile shown in FIG. 7 is used in the case of the metal gate. Here, the upper concentration of the step of the p-type impurity concentration profile in FIG. 7 is 5 × 10 18 cm.
−3 , and the density near the surface at the lower stage of the step is zero. The distance from the semiconductor surface to the step was 25 nm. The gate length is 95 nm. The horizontal axis represents the concentration of the counter impurity, and the vertical axis represents Vth and the SCE range. □ represents Vth. A mark represents the SCE range. From this, it can be seen that Vth decreases and the SCE range increases as the concentration of the counter impurity increases. In addition, a low Vth of, for example, 0.4 V
In order to achieve the above, the concentration of the counter impurity is 9
× 10 17 cm −3 , and at this concentration,
The SCE range was found to be about 50 mV. The concentration of the counter impurity Vth is in 0.4V in FIG. 2 is 5.3 × 10 18 cm - since it is 3, in order to obtain the Vth of the same size it can be seen that achieved in less than one concentration of 5 minutes. SC at Vth of 0.4 V in FIG.
Since the E range was 70 mV, Vth of the same size
It can be seen that the SCE range was able to be reduced by 20 mV. As described above, the step-like profile in FIG. 7 can reduce the concentration of the counter impurity more than the profile in FIG. 1, and the SC-profile from the step-like profile in FIG.
It has been found that the E range can be reduced and Vth does not easily fluctuate.
【0081】図18もメタルゲートの場合に、図7に示
す階段状のプロファイルを用いた場合の、カウンタード
ーパント濃度に対するVthと逆導電型の不純物層のプ
ロファイルのばらつきによるVthばらつきをシミュレ
ーションした結果である。ここで図7のp型不純物濃度
プロファイル1の形状は図16の場合と同じにした。横
軸はカウンタードーピングしたn+不純物層のn型不純
物濃度であり、縦軸はVthと、図7のプロファイル2
の形状変化によるVthのばらつきである。×印はVt
hを表している。□印は深さ25nmの位置に存在する
pn接合が1nm浅くなり深さが24nmになった時の
Vthのばらつきを表している。△印はプロファイル2
の濃度が2%減少した時のVthのばらつきを表してい
る。従って、図18の×印のVthと図17の□印のV
thとは同じ関係を表していることになる。変化の幅を
この様に設定しているのは半導体製造装置等による製造
ばらつきを想定したからである。これより、低Vthで
ある例えば0.4Vを達成するするためには、n型不純
物濃度は9.3×1017cm−3の高濃度が必要であ
ることがわかる。また、この濃度において、□印の深さ
の変動によるVthの変化量は20mV程度であった。
△印の濃度の変動によるVthの変化量は5mVであっ
た。図2の深さの変動に対するVthの変化量は50m
Vであったから、40%に低減できていることがわか
る。また、図2の濃度の変動に対するVthの変化量は
10mVであったから、半分に低減できていることがわ
かる。このように図7の階段状のプロファイルは、図1
のプロファイルより、プロファイルの形状の変化に対し
てVthは変動しにくいカウンター不純物の濃度ことが
わかった。FIG. 18 also shows a simulation result of Vth variation due to the variation of Vth with respect to the counter dopant concentration and the variation of the profile of the impurity layer of the opposite conductivity type when the stepped profile shown in FIG. 7 is used in the case of the metal gate. is there. Here, the shape of the p-type impurity concentration profile 1 in FIG. 7 is the same as that in FIG. The horizontal axis represents the n-type impurity concentration of the counter-doped n + impurity layer, and the vertical axis represents Vth and the profile 2 in FIG.
Is the variation of Vth due to the change of the shape. X mark is Vt
h. The □ marks indicate the variation in Vth when the pn junction existing at the position of 25 nm depth becomes 1 nm shallower and the depth becomes 24 nm. △ mark is profile 2
Represents the variation of Vth when the concentration of the Vth decreases by 2%. Therefore, Vth indicated by the crosses in FIG. 18 and Vth indicated by the squares in FIG.
th indicates the same relationship. The reason why the width of the change is set in this manner is that manufacturing variations due to semiconductor manufacturing equipment and the like are assumed. This indicates that the n-type impurity concentration needs to be as high as 9.3 × 10 17 cm −3 in order to achieve a low Vth, for example, 0.4 V. At this concentration, the variation of Vth due to the variation of the depth of the mark was about 20 mV.
The amount of change in Vth due to the change in the density of the mark was 5 mV. The change amount of Vth with respect to the change of the depth in FIG.
V, it can be seen that it was reduced to 40%. In addition, since the amount of change in Vth with respect to the change in density in FIG. 2 was 10 mV, it can be seen that it was reduced to half. As described above, the step-like profile of FIG.
From the profile, it was found that the concentration of the counter impurity in which Vth hardly fluctuated with the change in the profile shape.
【0082】(実施例1)図19は、図9の階段状の変
形のプロファイルに基づき、イオン打ち込みや熱拡散等
により実現できるプロファイルを求めてモデル化し、さ
らに、ゲート電圧が閾値電圧Vthであるときのホール
濃度分布をデバイスシミュレーションを用いて求めた本
発明の実施例1のMISトランジスタの深さ方向の不純
物濃度プロファイルである。横軸は、ゲート絶縁膜と半
導体基板との界面23から半導体内部への深さである。
縦軸は不純物濃度である。実線は正味の不純物濃度プロ
ファイルであり、黒四角を付した実線はカウンター(n
型)不純物濃度プロファイルであり、白四角を付した実
線はチャネル(p型)不純物濃度プロファイルであり、
点線はドレイン電極に1Vを印可した時にゲート電圧が
Vthであるときのキャリア(ホール)濃度分布であ
る。ここで、不純物濃度プロファイルとは、集積回路チ
ップ内で、同じ動作をするべく作成されたトランジスタ
について、チャネル領域で、ゲート端から特定の距離に
おける不純物濃度を平均したものの基板深さ方向への分
布とする。以下の実施例では、特に言及する場合を除い
て、nチャネルのMISトランジスタについて説明す
る。pチャネルのMISトランジスタの場合には各導電
型を逆にすればよい。Example 1 FIG. 19 shows a model obtained by obtaining a profile that can be realized by ion implantation, thermal diffusion, or the like based on the profile of the step-like deformation shown in FIG. 9, and furthermore, the gate voltage is the threshold voltage Vth. 4 is an impurity concentration profile in the depth direction of the MIS transistor according to the first embodiment of the present invention obtained by using a device simulation to determine a hole concentration distribution at the time. The horizontal axis represents the depth from the interface 23 between the gate insulating film and the semiconductor substrate to the inside of the semiconductor.
The vertical axis is the impurity concentration. The solid line is the net impurity concentration profile, and the solid line with a black square is the counter (n
Type) impurity concentration profile, and a solid line with a white square is a channel (p-type) impurity concentration profile,
The dotted line shows the carrier (hole) concentration distribution when the gate voltage is Vth when 1 V is applied to the drain electrode. Here, the impurity concentration profile is the distribution in the substrate depth direction of the average of the impurity concentration at a specific distance from the gate end in the channel region of a transistor created to perform the same operation in the integrated circuit chip. And In the following embodiments, an n-channel MIS transistor will be described unless otherwise specified. In the case of a p-channel MIS transistor, the conductivity types may be reversed.
【0083】実施例1では、深さ35nm付近より奥で
のチャネル(p型)不純物濃度を5×1018cm−3
と高くしている。そして、深さ30nm前後で急激に減
少させ、基板表面23へ向けての濃度を低くしている。
チャネル不純物プロファイルは短チャネル効果を抑制す
るために高濃度が要求され、一方、低いVthを得るた
めに、基板表面23近くでは低濃度であることが望まし
い。なお、これらのことから、チャネル不純物プロファ
イルはフェルミ分布関数で近似することとした。In the first embodiment, the channel (p-type) impurity concentration at a depth deeper than around 35 nm is set to 5 × 10 18 cm −3.
And higher. Then, the concentration is sharply reduced at a depth of about 30 nm, and the concentration toward the substrate surface 23 is reduced.
The channel impurity profile is required to have a high concentration in order to suppress the short channel effect, while it is desirable that the channel impurity profile has a low concentration near the substrate surface 23 in order to obtain a low Vth. From these facts, the channel impurity profile was approximated by a Fermi distribution function.
【0084】第1の実施例では、チャネル不純物濃度を
最大で1nm当たり20%減少させ、基板表面1付近で
のチャネル不純物濃度を1×1017cm−3に抑えて
いる。このため、カウンター不純物(n型不純物)の濃
度を低く抑えても低いVthを得ることができた。In the first embodiment, the channel impurity concentration is reduced by at most 20% per 1 nm, and the channel impurity concentration near the substrate surface 1 is suppressed to 1 × 10 17 cm −3 . Therefore, a low Vth could be obtained even if the concentration of the counter impurity (n-type impurity) was kept low.
【0085】即ち、カウンター不純物濃度はおよそ1.
4×1018cm−3であり、正味のn型不純物濃度は
およそ1.3×1018cm−3であり、正味のn型不
純物濃度へのチャネル不純物プロファイルの寄与が小さ
い。このため、正味のn型不純物濃度のばらつきに、チ
ャネル不純物分布が与える影響が小さく、カウンター不
純物濃度ばらつきのみが正味のn型不純物濃度ばらつき
を決める。このことにより、p型不純物濃度のばらつき
がVthへ与えるばらつきを小さくできる。それのみな
らず、同じVthを得るためのカウンター不純物濃度を
低く抑えることができるので、正味のn型不純物濃度の
ばらつきの絶対値が小さくでき、カウンター不純物濃度
のばらつきがVthへ与えるばらつきを小さくできる。That is, the counter impurity concentration is about 1.
It is 4 × 10 18 cm −3 , the net n-type impurity concentration is about 1.3 × 10 18 cm −3 , and the contribution of the channel impurity profile to the net n-type impurity concentration is small. For this reason, the influence of the channel impurity distribution on the net n-type impurity concentration variation is small, and only the counter impurity concentration variation determines the net n-type impurity concentration variation. As a result, the variation in p-type impurity concentration given to Vth can be reduced. In addition, since the counter impurity concentration for obtaining the same Vth can be kept low, the absolute value of the net n-type impurity concentration variation can be reduced, and the variation given by the counter impurity concentration variation to Vth can be reduced. .
【0086】図20に、第1の実施例の有効性を示すた
めに調べた3種のチャネル不純物プロファイルを示す。
一般に、チャネルにpn接合を持つトランジスタにおい
ては、高エネルギーイオン注入および熱工程によって、
チャネル(p型)不純物プロファイルはなだらかな勾配
をもつ。これらのチャネル不純物プロファイルはフェル
ミ分布関数の形状ファクターtを2、4、6に変えて発
生させた。形状ファクターtが2のプロファイルは実施
例1の図19に示したチャネル不純物プロファイルと同
じであり、カウンター不純物のピーク濃度は各々のp型
不純物プロファイルの場合にVthが0.4Vとなるよ
うに調節した。ただ、カウンタードープのピーク位置は
半導体界面から15nmの深さにおいた。一方、tが6
のプロファイルは半導体界面においてtが2のプロファ
イルと同様に1×1017cm− 3程度の表面不純物濃
度をもつものの、表面へむけての濃度の減少がなだらか
である。tが4のプロファイルはtが2と6のプロファ
イルの中間に位置している。tが6のプロファイルの場
合にtが2のプロファイルと同じVth:0.4Vを得
るために必要なカウンター不純物のピーク濃度は2×1
018cm−3であった。また、tが4の場合は、1.
7×1018cm−3であった。これよりtが小さい方
が、必要とされるカウンター不純物濃度が低く、従って
正味のn型不純物濃度のばらつきの絶対値が小さい。さ
らにチャネル不純物プロファイル全域においてチャネル
不純物濃度が低く、正味のn型不純物濃度の大きさがカ
ウンター不純物濃度で決まっているために、Vthばら
つきが小さい。FIG. 20 shows three types of channel impurity profiles examined to show the effectiveness of the first embodiment.
Generally, in a transistor having a pn junction in a channel, high-energy ion implantation and a heat process are used.
The channel (p-type) impurity profile has a gentle gradient. These channel impurity profiles were generated by changing the shape factor t of the Fermi distribution function to 2, 4, and 6. The profile whose shape factor t is 2 is the same as the channel impurity profile shown in FIG. 19 of the first embodiment, and the peak concentration of the counter impurity is adjusted so that Vth becomes 0.4 V in each p-type impurity profile. did. However, the peak position of the counter doping was at a depth of 15 nm from the semiconductor interface. On the other hand, t is 6
Profile 1 × 10 17 cm similarly to the profile t is 2 in the semiconductor surface - but with 3 degree of surface impurity concentration, a decrease in the concentration of towards the surface is smooth. The profile with t = 4 is located between the profiles with t = 2 and t = 6. When the profile of t is 6, the peak concentration of the counter impurity required to obtain the same Vth: 0.4 V as the profile of t is 2 is 2 × 1.
0 18 cm −3 . When t is 4, 1.
It was 7 × 10 18 cm −3 . When t is smaller than this, the required counter impurity concentration is lower, and thus the absolute value of the net n-type impurity concentration variation is smaller. Further, since the channel impurity concentration is low in the entire channel impurity profile and the net n-type impurity concentration is determined by the counter impurity concentration, the Vth variation is small.
【0087】図21は、図20の3種のプロファイルの
それぞれに上記の対応するカウンター不純物プロファイ
ルを加えた場合の、プロファイルばらつきに対するVt
hばらつきを示すグラフである。数値はデバイスシミュ
レーションを用いて求めた。nsc−5%と記した軸
は、カウンター不純物濃度が5%ばらついた時のVth
のばらつきの値を表す。nwell−5%と記した軸
は、チャネル不純物濃度が5%ばらついた時のVthの
ばらつきの値を表す。rgwx−1nmと記した軸は、
チャネル不純物濃度が急激に減少する位置(図20の線
分25で示す深さ:30nm)が1nmばらついた時の
Vthのばらつきの値を表す。scp−1nmの軸はカ
ウンター不純物濃度のピーク位置(図20の線分26で
示す深さ:15nm)が1nmばらついた時のVthの
ばらつきの値を表す。scj−1nmの軸は、カウンタ
ー不純物濃度のピーク位置から、そのピーク位置の濃度
の10分の1の濃度になる位置までの距離(20nmに
設定した)が1nmばらついた時のVthのばらつきの
値を表す。△印はtが6の場合であり、□印はtが4の
場合であり、○印はtが2の場合である。これより、t
が小さい方が、チャネル不純物濃度ばらつき、カウンタ
ー不純物濃度ばらつき、チャネル不純物プロファイルの
ステップ形状の段差の深さのばらつきのいずれについて
も、小さなVthばらつきを与えている。さらに、濃度
ばらつきのみでなく、カウンター不純物濃度のピーク位
置のばらつき、カウンター不純物プロファイルの形状の
ばらつき等に対しても、tが小さい方が小さいVthば
らつきを与えることがわかった。これらのことは、Vt
hのばらつきを小さくするには、チャネル不純物プロフ
ァイルのステップ形状の段差部の傾きをできるだけ急峻
にすればよいと考えられる。FIG. 21 is a graph showing Vt with respect to profile variation when the corresponding counter impurity profile is added to each of the three types of profiles shown in FIG.
6 is a graph showing h variation. Numerical values were obtained using device simulation. The axis labeled nsc-5% is the Vth when the counter impurity concentration varies by 5%.
Represents the value of variation. The axis labeled nwell-5% represents the value of the variation of Vth when the channel impurity concentration varies by 5%. The axis marked rgwx-1 nm is
This represents the value of the variation in Vth when the position where the channel impurity concentration rapidly decreases (depth indicated by the line segment 25 in FIG. 20: 30 nm) varies by 1 nm. The axis of Scp-1 nm represents the value of variation of Vth when the peak position of the counter impurity concentration (depth indicated by the line segment 26 in FIG. 20: 15 nm) varies by 1 nm. The axis of scj-1 nm represents the value of the variation of Vth when the distance (set at 20 nm) from the peak position of the counter impurity concentration to the position at which the concentration at the peak position becomes 1/10 of the concentration is 1 nm. Represents The mark Δ indicates a case where t is 6, the mark □ indicates a case where t is 4, and the mark ○ indicates a case where t is 2. From this, t
The smaller the value, the smaller the Vth variation in the channel impurity concentration variation, the counter impurity concentration variation, and the variation in the depth of the step-shaped step in the channel impurity profile. Further, it was found that a smaller t gives a smaller Vth variation not only in the variation in the concentration but also in the variation in the peak position of the counter impurity concentration and the variation in the shape of the counter impurity profile. These things, Vt
In order to reduce the variation in h, it is considered that the slope of the step portion of the channel impurity profile should be as steep as possible.
【0088】また、図2と比較してみる。まず、不純物
濃度について、図2では2%ばらつくとVthが10m
V変動したが、図21では、5%ばらついているにもか
かわらず10mV程度しか変動していない。プロファイ
ルの深さ方向のばらつきについても図2では0.5nm
ばらつくとVthが50mV変動したが、図21では最
もばらつきやすいtが6のプロファイルのチャネル不純
物のステップの位置が1nmばらついても24mVしか
変動しない。このように、tが6以下であれば図2に比
較して顕著にVthのばらつきを低減できる。なお、t
が6のプロファイルの最大の濃度勾配は1nm当たりの
濃度の比が0.9程度であり、0.9より小さければ、
tが6より小さい場合に該当する。Further, a comparison will be made with FIG. First, as for the impurity concentration, in FIG.
Although the voltage fluctuated, in FIG. 21, it fluctuated only by about 10 mV despite the fluctuation of 5%. The variation in the depth direction of the profile is also 0.5 nm in FIG.
Although Vth fluctuated by 50 mV when it varied, in FIG. 21, even if the position of the step of the channel impurity of the profile with the t of 6 being the most fluctuating varied by 1 nm, it fluctuated only by 24 mV. As described above, when t is 6 or less, variation in Vth can be significantly reduced as compared with FIG. Note that t
The maximum concentration gradient of the profile of 6 is that the ratio of concentration per 1 nm is about 0.9, and if it is smaller than 0.9,
This corresponds to the case where t is smaller than 6.
【0089】実施例1では、カウンター不純物プロファ
イルがチャネル不純物プロファイルの表面低濃度領域内
に含まれるように形成されている。すなわち、カウンタ
ー不純物プロファイルの空乏層端での濃度が空乏層中の
チャネル不純物プロファイルの濃度の最大値の1/4よ
りも小さくなるように形成されている、これらのこと
は、空乏層内の正味のp型不純物プロファイルでのカウ
ンター不純物濃度が低いことにより達成される。短チャ
ネル効果を抑制するためにチャネル不純物プロファイル
の奥側に高濃度のp型不純物分布が用いられる。空乏層
はチャネル不純物プロファイルの高濃度領域にひろが
り、トランジスタ特性は空乏層内の高濃度チャネル(p
型)不純物領域の高濃度の電荷に強く依存する。カウン
ター不純物プロファイルがチャネル不純物プロファイル
の高濃度領域に含まれないために、空乏層内の正味のチ
ャネル(p型)不純物プロファイルはチャネル不純物プ
ロファイルのみで決まる。カウンター不純物プロファイ
ルがばらついても、正味のp型不純物プロファイルのV
thを決定する重要な部分は影響を受けず、Vthばら
つきは小さくなる。なお、カウンター不純物プロファイ
ルの幅を狭く形成するために、図10(b)に示すよう
にカウンター不純物プロファイルの基板表面側に低濃度
のpn接合を形成してもかまわない。In the first embodiment, the counter impurity profile is formed so as to be included in the surface low concentration region of the channel impurity profile. That is, the concentration of the counter impurity profile at the end of the depletion layer is formed to be smaller than 1/4 of the maximum value of the concentration of the channel impurity profile in the depletion layer. Is achieved by a low counter impurity concentration in the p-type impurity profile of FIG. In order to suppress the short channel effect, a high concentration p-type impurity distribution is used on the back side of the channel impurity profile. The depletion layer extends to the high concentration region of the channel impurity profile, and the transistor characteristics are such that the high concentration channel (p
(Type) It depends strongly on the high concentration of charges in the impurity region. Since the counter impurity profile is not included in the high concentration region of the channel impurity profile, the net channel (p-type) impurity profile in the depletion layer is determined only by the channel impurity profile. Even if the counter impurity profile varies, the V of the net p-type impurity profile
The important part that determines th is not affected, and Vth variation is reduced. In order to reduce the width of the counter impurity profile, a low-concentration pn junction may be formed on the substrate surface side of the counter impurity profile as shown in FIG.
【0090】実施例1では、pn接合の位置でのp型お
よびn型不純物濃度を空乏層中での最大のチャネル不純
物濃度よりも1桁以上低くすることにより、これらの変
調がトランジスタ動作へ与える影響を小さくしている。
ここで、空乏層とは、不純物濃度に対してキャリア濃度
が10%以上小さくなる領域と定義し、図19の実施例
1においては空乏層端は深さ38nm付近、空乏層中で
のチャネル不純物濃度の最大値は空乏層端付近に位置
し、濃度は5×1018cm−3である。なお、チャネ
ル不純物濃度の最大値は空乏層端よりも浅い位置に存在
しても良い。In the first embodiment, these modulations affect the transistor operation by making the p-type and n-type impurity concentrations at the position of the pn junction at least one digit lower than the maximum channel impurity concentration in the depletion layer. The effect is reduced.
Here, the depletion layer is defined as a region where the carrier concentration is lower than the impurity concentration by 10% or more. In Example 1 in FIG. 19, the end of the depletion layer is around 38 nm in depth, and the channel impurity in the depletion layer is The maximum value of the concentration is located near the end of the depletion layer, and the concentration is 5 × 10 18 cm −3 . Note that the maximum value of the channel impurity concentration may exist at a position shallower than the end of the depletion layer.
【0091】さらに、実施例1では、半導体界面におい
て、チャネル不純物濃度がカウンター不純物濃度の4分
の1よりも小さい。空乏層中の単位電荷当たりの電気特
性への影響は、半導体界面側における電荷分布が電気特
性に与える単位電荷当たりの影響の方が、半導体奥側に
おける電荷分布によるそれよりも大きい。半導体界面に
おいて、正味のn型不純物濃度に対するチャネル不純物
プロファイルの影響を小さくすることで、チャネル不純
物濃度のばらつきが電気特性へ与えるばらつきを小さく
することができる。一方、空乏層中の正味のn型不純物
濃度プロファイルのうち、最大濃度の電気特性への影響
は一般に大きい。実施例1においては最大の正味のn型
不純物濃度を与える場所でのチャネル不純物濃度をカウ
ンター不純物濃度の1/4よりも小さくしており、チャ
ネル不純物濃度のばらつきが電気特性へ与える影響を小
さくすることができる。Further, in the first embodiment, at the semiconductor interface, the channel impurity concentration is smaller than 4 of the counter impurity concentration. Regarding the influence on the electric characteristics per unit charge in the depletion layer, the influence of the charge distribution on the semiconductor interface side on the electric characteristics per unit charge is larger than that by the charge distribution on the back side of the semiconductor. By reducing the influence of the channel impurity profile on the net n-type impurity concentration at the semiconductor interface, it is possible to reduce the variation of the channel impurity concentration on the electrical characteristics. On the other hand, in the net n-type impurity concentration profile in the depletion layer, the influence of the maximum concentration on the electrical characteristics is generally large. In the first embodiment, the channel impurity concentration at the position where the maximum net n-type impurity concentration is provided is smaller than 1 / of the counter impurity concentration, and the influence of the variation in the channel impurity concentration on the electrical characteristics is reduced. be able to.
【0092】また、実施例1では、カウンター不純物プ
ロファイルのピーク位置が、pn接合の位置よりも浅く
位置する。このことにより、カウンター不純物の主なプ
ロファイルはチャネル不純物プロファイルから離れて位
置し、正味のn型不純物プロファイルは専らカウンター
不純物プロファイルによって決まり、また正味のp型不
純物プロファイルは専らチャネル不純物プロファイルに
よって決まる。カウンター不純物プロファイルとチャネ
ル不純物プロファイルのばらつきによる正味のp型およ
びn型不純物プロファイルのばらつきを小さくし、Vt
hのばらつきを小さくしている。In the first embodiment, the peak position of the counter impurity profile is located shallower than the position of the pn junction. Thus, the main profile of the counter impurity is located away from the channel impurity profile, the net n-type impurity profile is determined exclusively by the counter impurity profile, and the net p-type impurity profile is determined exclusively by the channel impurity profile. The variation in the net p-type and n-type impurity profiles due to the variation in the counter impurity profile and the channel impurity profile is reduced, and Vt
The variation of h is reduced.
【0093】実施例1において、カウンター不純物濃度
を高くすることにより、さらに低いVthのMISFE
TにおいてVthばらつきを小さく抑えることができ
る。その際、カウンター不純物プロファイルをチャネル
不純物プロファイルの表面低濃度部分の深さ程度に抑え
ることが望ましいが、高濃度のカウンター不純物プロフ
ァイルを用いることによりカウンター不純物プロファイ
ルの裾がチャネル不純物プロファイルの高濃度部分に重
なる場合でも、本実施例1に示す表面へ向けて急激に低
濃度となるチャネル不純物プロファイルを用いることに
より、Vthばらつきを小さくすることができる。In the first embodiment, by increasing the counter impurity concentration, the MISFE having a lower Vth
At T, Vth variation can be kept small. At this time, it is desirable to suppress the counter impurity profile to the depth of the surface low-concentration portion of the channel impurity profile. Even in the case of overlapping, the Vth variation can be reduced by using the channel impurity profile in which the concentration becomes sharply low toward the surface described in the first embodiment.
【0094】実施例1においては、図19のようにチャ
ネル不純物プロファイルが表面へ向けて急激に低くなる
場所を30nm付近としているが、この場所をより表面
側へ移動させたプロファイルを用いることにより、短チ
ャネル効果をさらに抑えることができる。この場合、図
19の場合と同じVthを得るためには図19に示した
ものよりも高い濃度のあるいはより広く分布するカウン
ター不純物プロファイルを用いればよい。逆に、急激に
低くなる場所を奥側へ移動させ、同じVthを得るため
に図19の場合よりも低い濃度のあるいはより狭く分布
するn型不純物プロファイルを用いると、図1の場合よ
りも短チャネル効果が大きくなってしまう。ただし、一
般に急激に低くなる場所を表面側へ移動するほど不純物
のばらつきがVthへ与えるばらつきは大きくなってし
まう。このように、短チャネル効果の抑制と不純物分布
ばらつきによるVthのばらつきの抑制はいわゆるトレ
ードオフの関係にある。トランジスタの製造に用いるリ
ソグラフィやエッチングなどゲート加工の精度と、イオ
ン注入や熱工程などチャネル不純物プロファイル制御の
精度とを勘案し、所望のVthを得るために上記トレー
ドオフにおける最適のチャネル不純物分布を用いればよ
い。本発明のチャネル不純物分布を用いることにより、
短チャネル効果と不純物プロファイルばらつきに起因す
るVthばらつきが抑えられる。そして、低いVthの
トランジスタを実現することができ、高い歩留まりによ
り高速で消費電力の低い集積回路を実現することができ
る。In the first embodiment, as shown in FIG. 19, the place where the channel impurity profile sharply decreases toward the surface is set to around 30 nm. However, by using a profile in which this place is further moved to the surface side, The short channel effect can be further suppressed. In this case, to obtain the same Vth as in the case of FIG. 19, a counter impurity profile having a higher concentration or a wider distribution than that shown in FIG. 19 may be used. Conversely, if the location where the temperature suddenly lowers is moved to the back side and an n-type impurity profile having a lower concentration or a narrower distribution than that in FIG. 19 is used to obtain the same Vth, it is shorter than in FIG. The channel effect increases. However, generally, the more the location where the temperature suddenly lowers is moved toward the surface side, the greater the variation in the impurity variation given to Vth. Thus, there is a so-called trade-off relationship between the suppression of the short channel effect and the suppression of Vth variation due to the impurity distribution variation. In consideration of the accuracy of gate processing such as lithography and etching used in the manufacture of transistors and the accuracy of channel impurity profile control such as ion implantation and thermal processes, an optimum channel impurity distribution in the above trade-off is used to obtain a desired Vth. Just fine. By using the channel impurity distribution of the present invention,
Vth variation caused by short channel effect and impurity profile variation can be suppressed. Then, a transistor with low Vth can be realized, and an integrated circuit with high speed and low power consumption can be realized with high yield.
【0095】(実施例2)図22は、図7の階段状のプ
ロファイルに基づき、図19と同様にイオン打ち込みや
熱拡散等により実現できるプロファイルをモデル化して
求め、さらに、ゲート電圧がVthであるときのキャリ
ア(ホール)濃度分布をデバイスシミュレーションを用
いて求めた本発明の実施例2のMISトランジスタの深
さ方向のチャネルプロファイルである。横軸、縦軸、実
線、黒四角を付した実線、白四角を付した実線と点線の
意味は図19の場合と同様である。実施例1と同様に基
板表面23へ向けて急激に濃度が減少するチャネル不純
物プロファイルと、pn接合位置において低濃度のカウ
ンター不純物プロファイルを用いて、短チャネル効果を
抑制している。実施例2においては、実施例1と異な
り、カウンター不純物プロファイルがチャネル不純物プ
ロファイルに交わる位置では、カウンター不純物の濃度
勾配がチャネル不純物の濃度勾配よりもなだらかであ
る。そして、カウンター不純物プロファイルが、チャネ
ル不純物プロファイルの高濃度部分まで広がっている。Embodiment 2 FIG. 22 shows a model obtained by modeling a profile that can be realized by ion implantation, thermal diffusion or the like in the same manner as in FIG. 19, based on the step-like profile of FIG. 9 is a channel profile in the depth direction of the MIS transistor according to the second embodiment of the present invention obtained by determining a carrier (hole) concentration distribution at a certain time using device simulation. The meanings of the horizontal axis, the vertical axis, the solid line, the solid line with a black square, the solid line with a white square, and the dotted line are the same as those in FIG. As in the first embodiment, the short channel effect is suppressed by using a channel impurity profile whose concentration rapidly decreases toward the substrate surface 23 and a low impurity counter impurity profile at the pn junction position. In the second embodiment, unlike the first embodiment, at the position where the counter impurity profile intersects the channel impurity profile, the concentration gradient of the counter impurity is gentler than that of the channel impurity. Then, the counter impurity profile extends to the high concentration portion of the channel impurity profile.
【0096】実施例2では、半導体界面から26nmの
深さ(図22の線分24の位置)でチャネル不純物プロ
ファイルとカウンター不純物プロファイルの濃度が一致
し、pn接合を形成している。界面23へ向けて急激に
低濃度となるステップ状のチャネル不純物プロファイル
を用いており、このことにより、pn接合でのチャネル
不純物およびカウンター不純物の濃度を空乏層中での最
大のチャネル不純物濃度の12%程度に低くできる。p
n接合でのチャネル不純物及びカウンター不純物の濃度
は約6×1017cm−3であり、pn接合におけるチ
ャネル不純物濃度を低くすることにより、接合付近での
チャネル不純物濃度のばらつきが正味のn型不純物濃度
に与えるばらつきが小さくなり、トランジスタ動作への
ばらつきの影響が小さくなる。In the second embodiment, the channel impurity profile and the counter impurity profile have the same concentration at a depth of 26 nm from the semiconductor interface (position of the line segment 24 in FIG. 22), and a pn junction is formed. A step-like channel impurity profile in which the concentration is rapidly reduced toward the interface 23 is used, whereby the concentration of the channel impurity and the counter impurity at the pn junction is reduced to 12 which is the maximum channel impurity concentration in the depletion layer. %. p
The concentration of the channel impurity and the counter impurity at the n-junction is about 6 × 10 17 cm −3 , and by reducing the channel impurity concentration at the pn-junction, the variation in the channel impurity concentration near the junction is a net n-type impurity. The variation in the concentration is reduced, and the influence of the variation on the transistor operation is reduced.
【0097】また、チャネル不純物プロファイルは深さ
15nm付近をピークとしてなだらかに分布する。pn
接合におけるカウンター不純物の濃度勾配はチャネル不
純物の濃度勾配よりも小さい。このため、チャネル不純
物プロファイルの深さ位置依存性が小さく、深さおよび
分布の幅がばらついても正味のn型不純物プロファイル
はばらつかず、電気特性に影響を与えない。The channel impurity profile is gently distributed with a peak near a depth of 15 nm. pn
The concentration gradient of the counter impurity at the junction is smaller than the concentration gradient of the channel impurity. For this reason, the depth position dependence of the channel impurity profile is small, and even if the depth and the width of the distribution vary, the net n-type impurity profile does not vary and does not affect the electrical characteristics.
【0098】図23は、図22のカウンター不純物プロ
ファイルの形状を3通りに変化させたそれぞれの場合に
ついて、プロファイルばらつきに対するVthばらつき
を示すグラフである。数値はデバイスシミュレーション
を用いて求めた。この時、チャネル不純物プロファイル
のtは2で一定にし、チャネル不純物濃度が急激に減少
する深さも30nmで一定にした。また、カウンター不
純物濃度のピーク位置を深さ15nmの位置で一定にし
た。そして、カウンター不純物濃度のピーク位置からそ
のピーク位置の濃度の10分の1の濃度になる位置まで
の距離(scj)を変化させ、プロファイルの濃度勾配
を変化させた。nsc−5%と記した軸、nwell−
5%と記した軸、rgwx−1nmと記した軸、scp
−1nmの軸とscj−1nmの軸の意味は図21と同
じである。□印は、scjが40nmの場合であり、図
22のカウンター不純物プロファイルに該当する。○印
はscjが20nmの場合であり、△印はscjが10
nmの場合である。これより、nsc−5%、nwel
l−5%とrgwx−1nmは、scjを変化させても
一定値をとることがわかった。また、scp−1nmと
scj−1nmは、scjを大きくすればするほど小さ
くなることがわかった。これらのことは、Vthのばら
つきを小さくするには、scjを大きくすればよく、こ
のことを言い換えれば、カウンター不純物の濃度勾配が
なだらかなほどよいと考えられる。FIG. 23 is a graph showing Vth variation with respect to profile variation in each case where the shape of the counter impurity profile in FIG. 22 is changed in three ways. Numerical values were obtained using device simulation. At this time, t of the channel impurity profile was kept constant at 2, and the depth at which the channel impurity concentration rapidly decreased was also kept constant at 30 nm. Further, the peak position of the counter impurity concentration was made constant at a position at a depth of 15 nm. Then, the distance (scj) from the peak position of the counter impurity concentration to a position at which the concentration was 1/10 of the concentration at the peak position was changed to change the concentration gradient of the profile. Axis marked nsc-5%, nwell-
Axis marked 5%, axis marked rgwx-1 nm, scp
The meaning of the axis of -1 nm and the axis of scj-1 nm are the same as in FIG. The squares indicate the case where scj is 40 nm, which corresponds to the counter impurity profile in FIG. ○ indicates a case where scj is 20 nm, and △ indicates a case where scj is 10 nm.
nm. From this, nsc-5%, nwel
It has been found that 1-5% and rgwx-1 nm take constant values even when scj is changed. In addition, it was found that scp-1 nm and scj-1 nm decreased as scj increased. In order to reduce the variation in Vth, it is only necessary to increase scj. In other words, it is considered that the gentler the gradient of the concentration of the counter impurity, the better.
【0099】また、図2と比較してみる。まず、不純物
濃度について、図2では2%ばらつくとVthが10m
V変動したが、図23では、5%ばらついているにもか
かわらず10mV程度しか変動していない。プロファイ
ルの深さ方向のばらつきについても図2では0.5nm
ばらつくとVthが50mV変動したが、図23では最
もばらつきやすいscjが10nmのプロファイルでs
cjが9nmに減少しても17mVしか変動しない。こ
のように、scjが10nm以上であれば図2に比較し
て顕著にVthのばらつきを低減できる。そして、Vt
hを0.4Vに設定するためには、scjが40nmの
カウンター不純物プロファイルのピーク濃度を7.5×
1017cm−3に設定すれば良く、scjが20nm
の場合は9.4×1017cm−3に、scjが10n
mの場合は1.6×1018cm −3に設定すればよい
ことがわかった。このことは、図2の場合にVthを
0.4Vに設定するために、カウンター不純物プロファ
イルのピーク濃度を5×10 18cm−3の高濃度に設
定しなければならないのに比べ3分の1以下に低濃度化
できている。Further, a comparison will be made with FIG. First, impurities
As for the concentration, in FIG.
V fluctuated, but in Fig. 23
Nevertheless, it fluctuates only by about 10 mV. Profile
In FIG. 2, the variation in the depth direction of the
Vth fluctuated by 50 mV when it varied, but in FIG.
The scj which is easy to vary is s with a profile of 10 nm.
Even if cj is reduced to 9 nm, it changes only by 17 mV. This
If scj is 10 nm or more, as shown in FIG.
Thus, variation in Vth can be significantly reduced. And Vt
To set h to 0.4 V, scj is 40 nm
7.5 × the peak concentration of the counter impurity profile
1017cm-3And scj is 20 nm
Is 9.4 × 1017cm-3And scj is 10n
1.6 × 10 for m18cm -3Should be set to
I understand. This means that Vth in FIG.
Set the counter impurity profile to
Peak concentration of 5 × 10 18cm-3High concentration
Lower than one-third compared to what must be specified
is made of.
【0100】pn接合位置でのチャネル不純物の濃度勾
配がカウンター不純物のそれよりも大きく、チャネル不
純物プロファイルは基板奥へ向かって急激に高濃度とな
る。このことにより、正味のp型不純物プロファイルに
重なるカウンター不純物プロファイルはうち消され、高
い濃度を保った正味のp型不純物プロファイルが形成で
きる。カウンター不純物プロファイルが、平坦であれば
濃度が位置によって依存しないので、pn接合付近の正
味のp型不純物プロファイルに重なるカウンター不純物
プロファイルがばらついても、正味のp型不純物プロフ
ァイルはばらつかず、電気特性に影響を与えない。The concentration gradient of the channel impurity at the pn junction position is larger than that of the counter impurity, and the channel impurity profile rapidly increases toward the back of the substrate. As a result, the counter impurity profile overlapping with the net p-type impurity profile is eliminated, and a net p-type impurity profile with a high concentration can be formed. If the counter impurity profile is flat, the concentration does not depend on the position, so even if the counter impurity profile overlapping the net p-type impurity profile near the pn junction varies, the net p-type impurity profile does not vary, and the electrical characteristics Does not affect
【0101】さらに、pn接合付近での正味のp型不純
物プロファイルは主にチャネル不純物プロファイルによ
って決まっているものの、カウンター不純物プロファイ
ルとの差し引きの寄与を受けている。カウンター不純物
の濃度勾配がチャネル不純物のそれよりも小さく、チャ
ネル不純物濃度の位置に対する依存性が小さいために、
チャネル不純物濃度がばらついても、カウンター不純物
濃度の差し引きのばらつきは小さく、正味のp型不純物
濃度のばらつきは抑えられ、電気特性への影響が小さく
抑えられる。Further, although the net p-type impurity profile near the pn junction is mainly determined by the channel impurity profile, it is subtracted from the counter impurity profile. Since the concentration gradient of the counter impurity is smaller than that of the channel impurity and the dependence of the channel impurity concentration on the position is small,
Even if the channel impurity concentration varies, the variation in the subtraction of the counter impurity concentration is small, the variation in the net p-type impurity concentration is suppressed, and the influence on the electrical characteristics is suppressed.
【0102】また、カウンター不純物濃度の最大値を与
える場所において、チャネル不純物の濃度がカウンター
不純物濃度の1/4以下と小さい。空乏層中の正味のn
型不純物濃度の最大値が電気特性へ与える影響は一般に
大きい。チャネル不純物濃度のばらつきが電気特性へ与
える影響を小さくすることができる。At the location where the maximum value of the counter impurity concentration is given, the channel impurity concentration is as small as 1/4 or less of the counter impurity concentration. Net n in the depletion layer
The influence of the maximum value of the type impurity concentration on the electrical characteristics is generally large. The influence of the variation in the channel impurity concentration on the electrical characteristics can be reduced.
【0103】基板表面において、チャネル不純物濃度が
カウンター不純物濃度よりも1/4以下と小さい。な
お、空乏層中の単位電荷当たりの電気特性への影響は、
基板表面側における電荷分布が電気特性に与える単位電
荷当たりの影響の方が、基板奥側における電荷分布によ
るそれよりも大きい。基板表面におけるカウンター不純
物濃度に対しチャネル不純物濃度を1/4以下に小さく
することにより、正味のn型不純物濃度に対するチャネ
ル不純物プロファイルの影響を小さくし、チャネル不純
物濃度のばらつきが電気特性へ与えるばらつきを小さく
することができる。On the surface of the substrate, the channel impurity concentration is smaller than the counter impurity concentration by 1/4 or less. The effect on the electrical characteristics per unit charge in the depletion layer is as follows:
The influence of the charge distribution on the substrate surface side per unit charge on the electrical characteristics is greater than that of the charge distribution on the substrate back side. The effect of the channel impurity profile on the net n-type impurity concentration is reduced by reducing the channel impurity concentration to 1/4 or less of the counter impurity concentration on the substrate surface, and the variation of the channel impurity concentration on the electrical characteristics is reduced. Can be smaller.
【0104】また、図20より空乏層端は深さ38nm
付近、空乏層中でのチャネル不純物濃度の最大値は空乏
層端付近濃度5×1018cm−3である。チャネル不
純物濃度の最大値は空乏層端よりも浅く位置してもよ
い。Further, from FIG. 20, the end of the depletion layer has a depth of 38 nm.
The maximum value of the channel impurity concentration in the vicinity and in the depletion layer is 5 × 10 18 cm −3 near the end of the depletion layer. The maximum value of the channel impurity concentration may be located shallower than the end of the depletion layer.
【0105】基板表面におけるカウンター不純物濃度は
カウンター不純物プロファイルの濃度の最大値の1/2
よりも大きく、pn接合における濃度の1/2よりも大
きく2倍よりも小さいことである。この特徴により、カ
ウンター不純物濃度の場所依存性は小さく、カウンター
不純物プロファイルのばらつきに正味のn型とp型の不
純物濃度プロファイルも影響されにくい。The counter impurity concentration on the substrate surface is は of the maximum value of the counter impurity concentration.
Greater than 、 and less than twice the concentration at the pn junction. Due to this feature, the location dependency of the counter impurity concentration is small, and the net n-type and p-type impurity concentration profiles are hardly influenced by the variation of the counter impurity profile.
【0106】また、カウンター不純物プロファイルのピ
ークはチャネル不純物プロファイルの表面低濃度領域の
中央部付近としたが、より表面側または奥側に位置して
いてもよく、また、ピークが正味のp型不純物プロファ
イルの中またはさらに奥側に位置していてもよい。図1
1(a)と(b)のプロファイル2のようにピークを持
たない均一分布であってもよい。Although the peak of the counter impurity profile is located near the center of the low-concentration region of the surface of the channel impurity profile, the peak may be located further on the front side or the back side. It may be located in the profile or further inside. FIG.
It may be a uniform distribution having no peak like the profile 2 of 1 (a) and (b).
【0107】カウンター不純物濃度を高くすることによ
り、より低いVthを得ることができる。同じVthで
あれば、カウンター不純物濃度は低い方が望ましく、低
濃度のn型不純物層を用いて所望の低Vthが得る場合
にはカウンター不純物プロファイルを平坦にすることが
有効である。チャネル不純物濃度と同程度にカウンター
不純物濃度が高くなり正味のp型不純物濃度にカウンタ
ー不純物濃度が大きく寄与する場合でも、基板表面へ向
けて減少するチャネル不純物の濃度勾配がカウンター不
純物の濃度勾配よりも大きいという特徴により、一般に
従来例よりも小さなVthばらつきが得られる。これ
は、カウンター不純物濃度を高くした場合には、カウン
ター不純物分布に影響を受ける正味のp型不純物プロフ
ァイルは基板表面から遠く、そのばらつきがVthへ与
える影響が一般に基板表面に近い場合よりも小さくなる
だけでなく、カウンター不純物分布はなだらかな形状な
のでばらつきが小さいからである。By increasing the counter impurity concentration, a lower Vth can be obtained. At the same Vth, the counter impurity concentration is desirably low. When a desired low Vth is obtained by using a low-concentration n-type impurity layer, it is effective to flatten the counter impurity profile. Even when the counter impurity concentration increases as much as the channel impurity concentration and the counter impurity concentration greatly contributes to the net p-type impurity concentration, the concentration gradient of the channel impurity that decreases toward the substrate surface is smaller than that of the counter impurity. Due to the large feature, Vth variation generally smaller than that of the conventional example can be obtained. This is because, when the counter impurity concentration is increased, the net p-type impurity profile affected by the counter impurity distribution is far from the substrate surface, and the influence of the variation on Vth is generally smaller than when the counter impurity is closer to the substrate surface. Not only that, the counter impurity distribution has a gentle shape, so that the variation is small.
【0108】実施例2が実施例1に比べて優れている点
は、カウンター不純物プロファイルがなだらかで位置又
は形状依存性が少ないために、このプロファイルの形成
および制御がより容易であることである。実施例1では
カウンター不純物プロファイルの幅をチャネル不純物プ
ロファイルの表面低濃度層の幅程度に抑える必要がある
ため、熱工程を制限する必要があり、カウンター不純物
の濃度、ピーク位置、分布形状などを制御する必要があ
る。実施例2においては、なだらかな分布であるために
カウンター不純物プロファイルの形成について熱工程を
制限する必要性は低く、基本的に濃度のみを制御すれば
よい。但し、濃度を高くするほどVthは低くなる依存
性を持ち、空乏層中のチャネル不純物プロファイルと所
望のVthの値とに対応して、濃度を精密に制御する必
要がある。実施例2では、所望のVthを得るために
は、チャネル不純物プロファイルカウンター不純物を表
面で急峻に低濃度になるように形成した上で、カウンタ
ー不純物の濃度のみをパラメータとして用いればよい。The advantage of the second embodiment over the first embodiment is that the formation and control of this profile are easier because the counter impurity profile is gentle and has little dependence on position or shape. In the first embodiment, since the width of the counter impurity profile needs to be suppressed to about the width of the surface low-concentration layer of the channel impurity profile, it is necessary to limit the heating process, and control the counter impurity concentration, peak position, distribution shape, and the like. There is a need to. In the second embodiment, it is not necessary to limit the heating process for forming the counter impurity profile because of the gentle distribution, and only the concentration needs to be controlled basically. However, the higher the concentration, the lower the Vth becomes, and it is necessary to precisely control the concentration in accordance with the channel impurity profile in the depletion layer and the desired Vth value. In the second embodiment, in order to obtain a desired Vth, a channel impurity profile counter impurity is formed to have a steep low concentration on the surface, and then only the counter impurity concentration is used as a parameter.
【0109】(実施例3)図24は、図9の階段状の変
形のプロファイルに基づき、図19と同様にイオン打ち
込みや熱拡散等により実現できるプロファイルをモデル
化して求め、さらに、ドレイン電極に1Vを印可してゲ
ート電圧がVthであるときのキャリア(ホール)濃度
分布をデバイスシミュレーションを用いて求めた本発明
の実施例3のMISトランジスタの深さ方向のチャネル
プロファイルである。横軸、縦軸、実線、黒四角を付し
た実線、白四角を付した実線と点線の意味は図19の場
合と同様である。実施例1と同様に基板表面へ向けて急
激に濃度が減少するチャネル不純物プロファイルと、p
n接合位置において低濃度のカウンター不純物プロファ
イルを用いて、短チャネル効果を抑制している。実施例
3においては、実施例1及び2と異なり、カウンター不
純物プロファイルのピーク位置が基板表面23にある。
pn接合および正味のn型不純物プロファイルと重なる
チャネル不純物プロファイルの濃度を低くし、カウンタ
ー不純物濃度を高くしている。このことにより、低いV
thを得ることができる。また、高い正味のn型不純物
濃度を得るためのカウンター不純物濃度を低く抑え、カ
ウンター不純物プロファイルのばらつきの絶対値を小さ
くすることができる。このように、チャネルまたはカウ
ンター不純物濃度のばらつきが互いにそれぞれ正味のn
型またはp型不純物濃度のばらつきに与える影響を小さ
くし、電気特性のばらつきを小さくすることができる。(Embodiment 3) FIG. 24 shows, based on the profile of the step-like deformation shown in FIG. 9, a model that can be realized by ion implantation or thermal diffusion as in FIG. 10 is a channel profile in the depth direction of the MIS transistor of Example 3 of the present invention obtained by using a device simulation to determine a carrier (hole) concentration distribution when 1 V is applied and the gate voltage is Vth. The meanings of the horizontal axis, the vertical axis, the solid line, the solid line with a black square, the solid line with a white square, and the dotted line are the same as those in FIG. A channel impurity profile whose concentration rapidly decreases toward the substrate surface as in the first embodiment,
The short channel effect is suppressed by using a low-concentration counter impurity profile at the n-junction position. In the third embodiment, unlike the first and second embodiments, the peak position of the counter impurity profile is on the substrate surface 23.
The concentration of the channel impurity profile overlapping the pn junction and the net n-type impurity profile is reduced, and the counter impurity concentration is increased. This results in a low V
th can be obtained. Further, the counter impurity concentration for obtaining a high net n-type impurity concentration can be suppressed low, and the absolute value of the variation in the counter impurity profile can be reduced. Thus, the variation in the channel or counter impurity concentration is n
The influence on the variation in the type or p-type impurity concentration can be reduced, and the variation in the electrical characteristics can be reduced.
【0110】実施例3のプロファイルが実施例1のプロ
ファイルに比べて優れている点は、基板表面をカウンタ
ー不純物プロファイルのピークとしているために、pn
接合2における不純物濃度を低く保ったままでより多く
のカウンター不純物を基板に導入することが容易であ
る。このことにより、実施例1の場合よりも熱工程への
制限を緩くすることができる。また、熱工程を極力抑え
て浅いカウンター不純物プロファイルを形成した場合に
は、pn接合2での不純物濃度を低く保ったままで、チ
ャネル不純物プロファイルが急激に減少する場所をより
表面側へ移動させることができ、短チャネル効果をより
抑制することが可能である。The point that the profile of the third embodiment is superior to the profile of the first embodiment is that the pnp
It is easy to introduce more counter impurities into the substrate while keeping the impurity concentration at the junction 2 low. As a result, the restriction on the heating step can be relaxed more than in the case of the first embodiment. In the case where a shallow counter impurity profile is formed by minimizing the thermal process, a place where the channel impurity profile sharply decreases may be moved to the surface side while keeping the impurity concentration at the pn junction 2 low. It is possible to further suppress the short channel effect.
【0111】なお、実施例1乃至3は、ゲート電極をポ
リゲートとした場合にも、メタルゲートとした場合にも
適用できる。メタルゲート電極としては、ゲート絶縁膜
と接する部分がIV属、V属、VI属の少なくとも1つ
の遷移金属元素の窒化物、炭素窒化物、および珪素窒化
物の少なくとも1つで構成されているものを用いる。具
体的には、上記ゲート絶縁膜と接する部分がタングステ
ン(W)窒化物、モリブデン(Mo)窒化物、タンタル
(Ta)窒化物、チタン(Ti)窒化物、W珪素窒化
物、Mo珪素窒化物、Ta珪素窒化物、Ti珪素窒化
物、Ti炭素窒化物、W炭素窒化物、Mo炭素窒化物お
よびTa炭素窒化物の少なくとも1つで構成されるもの
を用いる。あるいは、メタルゲート電極のゲート絶縁膜
と接する部分を、酸素を含むルテニウム(Ru)、窒素
を含むRu、および窒素を含む酸化Ru(RuO2)
の少なくとも1つで構成する。The first to third embodiments can be applied to a case where the gate electrode is a poly gate and a case where the gate electrode is a metal gate. As the metal gate electrode, a portion in contact with the gate insulating film is formed of at least one of a nitride, a carbon nitride, and a silicon nitride of at least one transition metal element belonging to Group IV, V, or VI. Is used. Specifically, the portion in contact with the gate insulating film is tungsten (W) nitride, molybdenum (Mo) nitride, tantalum (Ta) nitride, titanium (Ti) nitride, W silicon nitride, Mo silicon nitride. , Ta silicon nitride, Ti silicon nitride, Ti carbon nitride, W carbon nitride, Mo carbon nitride, and Ta carbon nitride. Alternatively, portions of the metal gate electrode that are in contact with the gate insulating film are formed of ruthenium (Ru) containing oxygen, Ru containing nitrogen, and Ru oxide containing Ru (RuO 2 ).
.
【0112】また、ゲート電極のゲート絶縁膜と接する
部分の仕事関数の大きさがVthの値を変化させるた
め、この部分の結晶粒径が大きいと、仕事関数は面方位
により異なるため、Vthのばらつきを生じる。このた
め、この部分の結晶粒径は10nm以下とし、望ましく
は30nm以下とする。Since the magnitude of the work function of the part of the gate electrode in contact with the gate insulating film changes the value of Vth, if the crystal grain size of this part is large, the work function differs depending on the plane orientation. Variations occur. For this reason, the crystal grain size of this portion is set to 10 nm or less, preferably 30 nm or less.
【0113】実施例1乃至3は、メタルゲートのMIS
FETに適用した場合、特に、仕事関数がシリコンのバ
ンドギャップの中央付近に位置する金属材料、例えば、
窒化チタン(TiN)を用いたMISFETに適用した
場合に、重要な効果を発揮する。この時、pMISFE
T、nMISFETのいずれの場合についてのVthも
大きくなってしまう。低いVthを得るために、実施例
1乃至3を適用することにより、デュアルゲートを用い
ず、シリコンバンドギャップの中央付近に仕事関数をも
つ同一の金属又は金属化合物材料を用いて、Vthのば
らつきを抑制した高性能のCMOS用MISFETを実
現できる。In the first to third embodiments, the MIS of the metal gate is used.
When applied to an FET, particularly, a metal material whose work function is located near the center of the band gap of silicon, for example,
When applied to a MISFET using titanium nitride (TiN), an important effect is exhibited. At this time, pMISFE
Vth in any case of T and nMISFET becomes large. In order to obtain a low Vth, by applying the first to third embodiments, the variation of Vth can be reduced by using the same metal or metal compound material having a work function near the center of the silicon band gap without using the dual gate. A suppressed high-performance MISFET for CMOS can be realized.
【0114】(実施例4)実施例4は実施例2に係わる
不純物プロファイルを持つMISFETとその製造方法
に関するものである。図25は、実施例2に係わる不純
物プロファイルを持つMISFETの断面図である。M
ISFETは第1導電型の半導体基板31と、基板31
の上面と面接触するゲート絶縁膜46と、絶縁膜46の
上面と面接触するゲート電極47とで構成される。基板
31は、絶縁膜46の下に位置する第2導電型のカウン
ター不純物領域44と、領域44の下に位置する第1導
電型のチャネル不純物領域45と、基板31の上面を含
み領域44と面接触する第2導電型のソース領域38
と、基板31の上面を含み領域44と面接触する第2導
電型のドレイン領域39とで構成される。領域44と4
5の不純物プロファイルは、実施例2に係わる不純物プ
ロファイルとなっている。なお、ソース領域38とドレ
イン領域39の上面に面接触するように犠牲絶縁膜33
が配置され、絶縁膜33の上面に面接触するように層間
絶縁膜42が配置されている。Fourth Embodiment A fourth embodiment relates to a MISFET having an impurity profile according to the second embodiment and a method of manufacturing the same. FIG. 25 is a cross-sectional view of a MISFET having an impurity profile according to the second embodiment. M
The ISFET includes a semiconductor substrate 31 of a first conductivity type and a substrate 31.
The gate insulating film 46 is in surface contact with the upper surface of the gate insulating film 46, and the gate electrode 47 is in surface contact with the upper surface of the insulating film 46. The substrate 31 includes a second conductivity type counter impurity region 44 located below the insulating film 46, a first conductivity type channel impurity region 45 located below the region 44, and a region 44 including the upper surface of the substrate 31. Source region 38 of second conductivity type in surface contact
And a drain region 39 of the second conductivity type including the upper surface of the substrate 31 and in surface contact with the region 44. Regions 44 and 4
The impurity profile of No. 5 is the impurity profile according to the second embodiment. Note that the sacrificial insulating film 33 is in contact with the upper surfaces of the source region 38 and the drain region 39.
Are arranged, and an interlayer insulating film 42 is arranged so as to be in surface contact with the upper surface of the insulating film 33.
【0115】なお、ここで、ソース領域38、ドレイン
領域39は図面上ゲート電極47下部には延長されてい
ないが、ゲート電極47端部の下部にゲート絶縁膜46
を介してソース領域38、ドレイン領域39が延長形成
されている方が望ましい。これによりゲートソース抵
抗、ゲートドレイン抵抗を削減することが可能となる。Although the source region 38 and the drain region 39 do not extend below the gate electrode 47 in the drawing, the gate insulating film 46
It is preferable that the source region 38 and the drain region 39 are formed so as to extend therethrough. This makes it possible to reduce the gate source resistance and the gate drain resistance.
【0116】図26と図27は、「ダマシンゲート」工
程を用いて実施例2のチャネル不純物分布をもつMIS
FETを製造する方法を示す工程断面図である。「ダマ
シンゲート」を用いることによりゲート電極47にポリ
シリコンを用いず、ソースおよびドレイン不純物の活性
化をゲート電極形成よりも前に行う事ができる。このこ
とにより、金属または金属化合物をゲート電極47とし
て用いることが可能になるだけでなく、ゲート電極47
にポリシリコンを用いた場合に必要であった高温熱工程
またはソース・ドレイン領域38、39の不純物を活性
化するための熱工程がチャネル不純物プロファイルに影
響を与えることがないので、実施例2の特徴である表面
へ向けて急激に濃度が減少するチャネル不純物プロファ
イルを実現できる。以下に製造方法を説明する。FIGS. 26 and 27 show the MIS having the channel impurity distribution of the second embodiment using the “damascene gate” process.
FIG. 4 is a process cross-sectional view illustrating a method for manufacturing the FET. By using a “damascene gate”, activation of source and drain impurities can be performed before forming the gate electrode without using polysilicon for the gate electrode 47. This not only allows a metal or metal compound to be used as the gate electrode 47, but also allows the gate electrode 47 to be used.
In the second embodiment, the high-temperature heat step or the heat step for activating the impurities in the source / drain regions 38 and 39, which is required when polysilicon is used, does not affect the channel impurity profile. It is possible to realize a channel impurity profile in which the concentration sharply decreases toward the surface, which is a characteristic. The manufacturing method will be described below.
【0117】(イ)まず、図26(a)に示すように、
シリコン基板31の上に熱酸化法を用いて厚さ100n
mの犠牲絶縁膜33を形成する。次に、この犠牲絶縁膜
33を介してイオン注入49方法を行い、n型不純物を
導入する。例えば燐を40keVの加速エネルギーを用
いて5×1013cm−2のドーズ量で導入する。これ
は、後の熱工程により拡散し、基板表面付近になだらか
な濃度勾配をもつカウンター不純物プロファイルを形成
するものである。なお、イオン注入方法を用いず、基板
表面に均一にn型不純物を含んだシリコン結晶層を厚さ
50nmエピタキシャル成長させてもよい。(A) First, as shown in FIG.
100 nm thick on a silicon substrate 31 using a thermal oxidation method.
An m-th sacrificial insulating film 33 is formed. Next, an ion implantation method 49 is performed through the sacrificial insulating film 33 to introduce an n-type impurity. For example, phosphorus is introduced at a dose of 5 × 10 13 cm −2 using an acceleration energy of 40 keV. This diffuses in a subsequent thermal process to form a counter impurity profile having a gentle concentration gradient near the substrate surface. Instead of using the ion implantation method, a silicon crystal layer containing an n-type impurity may be epitaxially grown to a thickness of 50 nm uniformly on the substrate surface.
【0118】(ロ)次に、図26(b)に示すように、
犠牲絶縁膜33上に厚さ50〜200nm程度のダミー
ゲート電極パタン35をリソグラフィ法および非等方性
エッチングを用いて形成する。パタン35としては、例
えば水素を含むシリコン酸化膜、熱酸化で形成したシリ
コン酸化膜、熱窒化で形成したシリコン酸化膜、非晶質
シリコン膜または多結晶シリコン膜を用いる。このよう
にパタン35として金属ではなくシリコン系の半導体膜
や絶縁膜を用いることにより、パタン35のリアクティ
ブイオンエッチング(RIE)による側面荒れを小さく
でき、これによりゲート長の寸法のばらつきを少なくす
ることができる。(B) Next, as shown in FIG.
A dummy gate electrode pattern 35 having a thickness of about 50 to 200 nm is formed on the sacrificial insulating film 33 by using lithography and anisotropic etching. As the pattern 35, for example, a silicon oxide film containing hydrogen, a silicon oxide film formed by thermal oxidation, a silicon oxide film formed by thermal nitridation, an amorphous silicon film, or a polycrystalline silicon film is used. By using a silicon-based semiconductor film or an insulating film instead of a metal as the pattern 35 in this manner, the side surface roughness of the pattern 35 due to reactive ion etching (RIE) can be reduced, thereby reducing the variation in the gate length dimension. be able to.
【0119】次に、図26(b)に示すように、パタン
35をマスクにして不純物イオンを注入し、その後アニ
ールを行ってソース・ドレイン不純物領域38および3
9を形成する。Next, as shown in FIG. 26B, impurity ions are implanted using the pattern 35 as a mask, and then annealing is performed to form the source / drain impurity regions 38 and 3.
9 is formed.
【0120】ソース・ドレイン領域38、39の活性化
のためのアニールは、後の工程で行われるチャネル不純
物プロファイルの形成および埋め込みゲート電極47の
形成よりも前に行われるために、これらに特に熱的な影
響を与えることはない。The annealing for activating the source / drain regions 38 and 39 is performed before the formation of the channel impurity profile and the formation of the buried gate electrode 47 which are performed in a later step. Has no real effect.
【0121】(ハ)図26(c)に示すように、層間絶
縁膜42となるシリコン酸化膜をパタン35を覆うよう
に全面にCVD法を用いて形成する。次に、パタン35
が露出するまでシリコン酸化膜を化学的機械的研磨(C
MP)法または機械的研磨(MP)法により研磨する。
このことにより、シリコン酸化膜が平坦化され、層間絶
縁膜42が形成できる。なお、層間絶縁膜42として
は、シリコン酸化膜と、その上に燐を含むシリコン酸化
膜を積層した積層膜を用いてもよい。(C) As shown in FIG. 26C, a silicon oxide film to be an interlayer insulating film 42 is formed on the entire surface by using the CVD method so as to cover the pattern 35. Next, the pattern 35
Until the silicon is exposed by chemical mechanical polishing (C
Polishing is performed by an MP) method or a mechanical polishing (MP) method.
As a result, the silicon oxide film is planarized, and the interlayer insulating film 42 can be formed. Note that the interlayer insulating film 42 may be a stacked film in which a silicon oxide film and a silicon oxide film containing phosphorus are stacked thereon.
【0122】(ニ)図27(a)に示すように、パタン
35および犠牲絶縁膜33をウェットエッチング法を用
いて除去して開口部41を形成する。開口部41の内側
に厚さ5nmの犠牲酸化膜33を堆積する。開口部41
を介して基板31内に選択的にチャネル不純物のイオン
注入50を行う。nMISFETの場合には、インジウ
ム(In)を5×1013cm−2のドーズ量で、20
0keVの加速エネルギーで注入する。注入イオンを9
00℃30秒のラピッドサーマルアニール(RTA)法
を用いて活性化する。pMISFETの場合には、カウ
ンター不純物として例えばボロン(B)を用い、チャネ
ル不純物としてアンチモン(Sb)を用いる。イオン注
入は、nMISFETの場合と同様のドーズ量と加速エ
ネルギーで処理すればよい。(D) As shown in FIG. 27A, the pattern 35 and the sacrificial insulating film 33 are removed by a wet etching method to form an opening 41. A sacrificial oxide film 33 having a thickness of 5 nm is deposited inside the opening 41. Opening 41
, Ion implantation 50 of the channel impurity is selectively performed in the substrate 31 through the substrate. In the case of an nMISFET, indium (In) is injected at a dose of 5 × 10 13 cm −2 and a dose of 20 × 10 13 cm −2.
The injection is performed at an acceleration energy of 0 keV. 9 implanted ions
Activation is performed by using a rapid thermal annealing (RTA) method at 00 ° C. for 30 seconds. In the case of a pMISFET, for example, boron (B) is used as a counter impurity, and antimony (Sb) is used as a channel impurity. The ion implantation may be performed with the same dose and acceleration energy as in the case of the nMISFET.
【0123】(ホ)犠牲酸化膜33を除去し、ゲート絶
縁膜46をCVD法により形成する。次に、図27
(b)に示すように、メタルゲート電極となる金属膜4
7、例えば、TiNを、CVD法を用いて基板表面の全
面に形成して開口部41を充填する。(E) The sacrificial oxide film 33 is removed, and the gate insulating film 46 is formed by the CVD method. Next, FIG.
As shown in (b), a metal film 4 serving as a metal gate electrode
7. For example, TiN is formed on the entire surface of the substrate using the CVD method to fill the opening 41.
【0124】(ヘ)最後に、CMP法またはMP法を用
いて、開口部41の外の余剰の金属膜47を除去し、M
ISFETが完成する。(F) Finally, the excess metal film 47 outside the opening 41 is removed by using the CMP method or the MP method.
ISFET is completed.
【0125】(実施例5)実施例5は実施例1に係わる
不純物プロファイルを持つMISFETとそのの製造方
法に関するものである。図28は、実施例1に係わる不
純物プロファイルを持つMISFETの断面図である。
MISFETは第1導電型の半導体基板31と、基板3
1の上面と面接触するゲート絶縁膜46と、絶縁膜46
の上面と面接触する第1のゲート電極47と、第1のゲ
ート電極47の上面と面接触する第2のゲート電極48
で構成される。基板31は、絶縁膜46の下に位置する
第2導電型のカウンター不純物領域44と、領域44の
下に位置する第1導電型のチャネル不純物領域45と、
基板31の上面を含み領域44と面接触する第2導電型
のソース領域36と、基板31の上面を含み領域44と
面接触する第2導電型のドレイン領域37と、基板31
の上面を含み領域36と面接触する第2導電型の深いソ
ース領域38と、基板31の上面を含み領域37と面接
触する第2導電型の深いドレイン領域39とで構成され
る。領域44と45の不純物プロファイルは、実施例1
に係わる不純物プロファイルとなっている。なお、ソー
ス領域38とドレイン領域39の上面に面接触し絶縁膜
46の側面に面接触するするように犠牲絶縁膜33が配
置され、絶縁膜33の上面に面接触し絶縁膜46の側面
に面接触するするようにサイドウォール40が配置さ
れ、ソース領域38とドレイン領域39の上面に面接触
し絶縁膜33とサイドウォール40の側面に面接触する
するように層間絶縁膜42が配置されている。ソース領
域38とドレイン領域39の側面に面接触し絶縁膜42
の底面に面接触するように素子分離領域32が配置され
ている。Fifth Embodiment A fifth embodiment relates to a MISFET having an impurity profile according to the first embodiment and a method of manufacturing the same. FIG. 28 is a cross-sectional view of a MISFET having an impurity profile according to the first embodiment.
The MISFET comprises a semiconductor substrate 31 of the first conductivity type and a substrate 3
A gate insulating film in surface contact with the upper surface of the first insulating film;
A first gate electrode 47 in surface contact with the upper surface of the first gate electrode, and a second gate electrode 48 in surface contact with the upper surface of the first gate electrode 47
It consists of. The substrate 31 includes a second conductivity type counter impurity region 44 located below the insulating film 46, a first conductivity type channel impurity region 45 located below the region 44,
A second conductivity type source region 36 including the upper surface of the substrate 31 and in surface contact with the region 44; a second conductivity type drain region 37 including the upper surface of the substrate 31 and in surface contact with the region 44;
And a second conductive type deep drain region 39 including the upper surface of the second conductive type and in surface contact with the region 36, and a second conductive type deep drain region 39 including the upper surface of the substrate 31 and in surface contact with the region 37. The impurity profiles of the regions 44 and 45 are as described in the first embodiment.
Is related to the impurity profile. The sacrificial insulating film 33 is arranged so as to be in surface contact with the upper surfaces of the source region 38 and the drain region 39 and in surface contact with the side surface of the insulating film 46. Sidewall 40 is arranged so as to make surface contact, and interlayer insulating film 42 is arranged so as to make surface contact with the upper surfaces of source region 38 and drain region 39 and make surface contact with insulating film 33 and the side surface of sidewall 40. I have. The insulating film 42 comes into surface contact with the side surfaces of the source region 38 and the drain region 39.
The element isolation region 32 is arranged so as to be in surface contact with the bottom surface of the device.
【0126】なお、ここで、ソース領域36(ソースエ
クステンション領域)、ドレイン領域37(ドレインエ
クステンション領域)は図面上ゲート電極47下部にま
で至っていないが、ゲート電極47端部の下部にゲート
絶縁膜46を介してソース領域36、ドレイン領域37
が延長形成されている方が望ましい。これによりゲート
ソース抵抗、ゲートドレイン抵抗を削減することが可能
となる。Although the source region 36 (source extension region) and the drain region 37 (drain extension region) do not reach below the gate electrode 47 in the drawing, the gate insulating film 46 is formed below the end of the gate electrode 47. Through the source region 36 and the drain region 37
It is desirable that the extension be formed. This makes it possible to reduce the gate source resistance and the gate drain resistance.
【0127】図29乃至図31は、「ダマシンゲート」
工程を用いて実施例1の不純物プロファイルをもつMI
SFETを製造する方法を示す工程断面図である。以下
に製造方法を説明する。FIGS. 29 to 31 show a “damascene gate”.
MI having the impurity profile of Example 1 using the process
It is a process sectional view showing a method of manufacturing an SFET. The manufacturing method will be described below.
【0128】(イ)まず、シリコン基板31をドライエ
ッチングいて素子分離用の溝を形成する。次に、シリコ
ン酸化膜などの絶縁材料からなる絶縁膜を堆積または塗
布により溝内に埋め込む。素子分離溝外部の絶縁膜をC
MP法またはMP法により除去することによって、図2
9(a)に示すように、シリコン基板31内に素子分離
領域32を形成する。次に、基板31上に厚さ3nm程
度の犠牲酸化膜33を熱酸化法により形成する。ダミー
ゲートパタン35となる膜34を犠牲酸化膜33と素子
分離領域32の上に成膜する。膜34には、例えば、水
素を含むシリコン酸化膜や2層の積層膜を用いる。積層
膜にする場合は、下層には犠牲酸化膜33よりもエッチ
ング速度の速い膜、例えば、アモルファスシリコン膜を
用い、上層には後工程の層間絶縁膜42の研磨工程にお
いて層間絶縁膜42よりも研磨速度が遅くなる膜、例え
ば、シリコン窒化膜を用いる。(A) First, the silicon substrate 31 is dry-etched to form trenches for element isolation. Next, an insulating film made of an insulating material such as a silicon oxide film is embedded in the groove by deposition or coating. The insulating film outside the isolation groove is C
By removing by MP method or MP method, FIG.
As shown in FIG. 9A, an element isolation region 32 is formed in a silicon substrate 31. Next, a sacrificial oxide film 33 having a thickness of about 3 nm is formed on the substrate 31 by a thermal oxidation method. A film 34 serving as a dummy gate pattern 35 is formed on the sacrificial oxide film 33 and the element isolation region 32. As the film 34, for example, a silicon oxide film containing hydrogen or a two-layer laminated film is used. In the case of a laminated film, a film having an etching rate higher than that of the sacrificial oxide film 33, for example, an amorphous silicon film is used as a lower layer, and an upper layer is formed as compared with the interlayer insulating film 42 in a polishing process of the interlayer insulating film 42 in a later step. A film having a low polishing rate, for example, a silicon nitride film is used.
【0129】(ロ)次に、図29(b)に示すように、
ゲート電極と同じパターンとなるように、膜34をRI
E法などの異方性エッチングを用いて加工し、ダミーゲ
ートパタン35を形成する。続いて、このパタン35を
マスクにして基板表面にイオン注入などによって不純物
を導入する。熱処理して、この不純物を電気的に活性化
することにより、ソース・ドレイン領域36と37を形
成する。不純物の導入は、プラズマドーピング、気相拡
散、あるいは固相拡散によって行ってもよい。また、不
純物の活性化は、昇温速度100℃/秒以上、温度80
0〜900℃程度、30秒以下のRTAによって行うこ
とにより、ソース・ドレイン領域36と37の深さを浅
く保つことができる。(B) Next, as shown in FIG.
The film 34 is subjected to RI so that it has the same pattern as the gate electrode.
The dummy gate pattern 35 is formed by processing using anisotropic etching such as the E method. Subsequently, impurities are introduced into the substrate surface by ion implantation or the like using the pattern 35 as a mask. By heat-treating and electrically activating these impurities, source / drain regions 36 and 37 are formed. The introduction of the impurities may be performed by plasma doping, gas phase diffusion, or solid phase diffusion. The activation of the impurities is performed at a temperature rising rate of 100 ° C./sec or more and a temperature of 80 ° C./sec.
By performing the RTA at about 0 to 900 ° C. for 30 seconds or less, the depth of the source / drain regions 36 and 37 can be kept small.
【0130】(ハ)図29(c)に示すように、厚さ5
〜30nmのシリコン窒化膜またはシリコン窒化酸化膜
からなるサイドウォール40を形成する。サイドウォー
ルを形成するには、パタン35上も含めた基板表面の全
面に絶縁膜を化学気相成長(CVD)法で成膜した後、
その絶縁膜をRIE法を用いて部分的にエッチングし、
パタン35の側壁部分のみに絶縁膜を残すことにより形
成する。ここで、絶縁膜としてはパタン35よりもRI
E法によるエッチング速度が遅くなる材料を用いる。例
えば、パタン35としてシリコン酸化膜を用いる場合に
は、シリコン窒化膜またはシリコン酸化窒化膜(SiO
xNy)などの絶縁膜を用いる。多結晶シリコン膜の場
合は、シリコン酸化膜を用いる。(C) As shown in FIG.
A sidewall 40 made of a silicon nitride film or a silicon oxynitride film having a thickness of about 30 nm is formed. In order to form the sidewall, an insulating film is formed on the entire surface of the substrate including the pattern 35 by a chemical vapor deposition (CVD) method.
The insulating film is partially etched using the RIE method,
It is formed by leaving the insulating film only on the side wall of the pattern 35. Here, the insulating film is made of RI rather than pattern 35.
A material that reduces the etching rate by the E method is used. For example, when a silicon oxide film is used as the pattern 35, a silicon nitride film or a silicon oxynitride film (SiO 2
xNy) or the like. In the case of a polycrystalline silicon film, a silicon oxide film is used.
【0131】なお、サイドウォール40とパタン35と
の間には、後工程のパタン35の除去工程時に、サイド
ウォール40が横方向に後退しないように、厚さ10n
m以下の酸化膜をあらかじめパタン35表面に形成して
おくことが望ましい。The thickness of 10 n is provided between the side wall 40 and the pattern 35 so that the side wall 40 does not recede in the lateral direction during the subsequent step of removing the pattern 35.
It is desirable to form an oxide film of m or less on the surface of the pattern 35 in advance.
【0132】次に、サイドウォール40およびパタン3
5をマスクにして基板表面にイオン注入法などによって
不純物を導入する。この不純物を電気的に活性化するこ
とによって深いソース・ドレイン領域38および39を
形成する。活性化する不純物の濃度を高めるために、電
子ビーム、紫外線領域の波長を有するレーザー、水銀ラ
ンプまたはキセノンランプを用いて、1000℃以上で
1秒以下の熱処理を行ってもよい。また、ソース・ドレ
イン領域36および37の活性化を、深いソース・ドレ
イン領域38および39の不純物を活性化する際に同時
に行ってもよい。深いソース・ドレイン領域38及び3
9の上にコバルトシリサイド(CoSi 2)層などの金
属シリサイド層を形成することもできる。Next, the side wall 40 and the pattern 3
5 as a mask by ion implantation on the substrate surface
Introduce impurities. This impurity can be activated electrically.
To form deep source / drain regions 38 and 39
Form. To increase the concentration of the activating impurities,
Beam, laser with ultraviolet wavelength, mercury laser
Using a lamp or xenon lamp
Heat treatment for one second or less may be performed. In addition, source dress
The activation of the in-regions 36 and 37 is performed by a deep source drain.
At the same time as activating the impurities in
You may go to. Deep source / drain regions 38 and 3
9 on top of cobalt silicide (CoSi 2) Layer of gold
A metal silicide layer can also be formed.
【0133】このように、「ダマシンゲートトランジス
タ」工程においては、通常のプレーナートランジスタ工
程の場合とは異なり、チャネル不純物プロファイルの形
成よりも先に、ソースおよびドレイン領域36、37お
よび深いソースおよびドレイン領域38、39を形成で
きる。このことにより、この活性化のための熱工程をチ
ャネル不純物は受けない。深いソース・ドレイン領域3
8、39の表面をシリサイド化するための熱工程もチャ
ネル不純物は受けない。以上によりライトリードープト
ドレイン(LDD)構造が形成できる。As described above, in the "damascene gate transistor" process, unlike the case of the normal planar transistor process, the source and drain regions 36 and 37 and the deep source and drain regions are formed before the channel impurity profile is formed. 38 and 39 can be formed. As a result, the thermal step for activation does not receive channel impurities. Deep source / drain region 3
The thermal process for silicidizing the surfaces of the layers 8 and 39 does not receive channel impurities. Thus, a lightly doped drain (LDD) structure can be formed.
【0134】(ニ)次に、層間絶縁膜42をCVD法に
より基板表面の全面に成膜する。図30(a)に示すよ
うに、パタン35の表面が現れるまで層間絶縁膜42を
CMP法により研磨する。この研磨によって層間絶縁膜
42の表面は平坦化する。(D) Next, an interlayer insulating film 42 is formed on the entire surface of the substrate by the CVD method. As shown in FIG. 30A, the interlayer insulating film 42 is polished by the CMP method until the surface of the pattern 35 appears. By this polishing, the surface of the interlayer insulating film 42 is flattened.
【0135】(ホ)図30(b)に示すように、選択性
エッチングを用いてパタン35と犠牲酸化膜33を除去
し、開口部41を形成する。次に、図31(a)に示す
ように、開口部41を介して基板表面に不純物イオンを
注入する。まず、ドーズ量5×1013cm−2のイン
ジウムを190keVの加速エネルギーで注入し、続い
て、ドーズ量5×1011cm−2のアンチモンを5k
eVの加速エネルギーで注入する。注入した不純物を8
50℃、30秒のRTA法により活性化する。(E) As shown in FIG. 30B, the pattern 35 and the sacrificial oxide film 33 are removed by using selective etching, and an opening 41 is formed. Next, as shown in FIG. 31A, impurity ions are implanted into the substrate surface through the opening 41. First, indium with a dose of 5 × 10 13 cm −2 is implanted at an acceleration energy of 190 keV, and subsequently, antimony with a dose of 5 × 10 11 cm −2 is injected with 5 k.
The injection is performed at an acceleration energy of eV. 8
Activated by RTA at 50 ° C. for 30 seconds.
【0136】(ヘ)図31(b)に示すように、ゲート
絶縁膜46として、厚さ2〜3nmのSiOxNy膜、
あるいは500℃以下の温度で、窒化種として窒化ラジ
カルなどを用いた窒化によって形成した窒化膜を成膜す
る。図示したようにゲート絶縁膜46をCVDを用いて
開口部41の底面のみでなく側壁上にまで形成するだけ
でなく、開口部41の底面の露出したシリコン基板31
表面を酸化することにより、開口部41の底面のみにゲ
ート絶縁膜46を形成してもよい。(F) As shown in FIG. 31B, as the gate insulating film 46, a SiOxNy film having a thickness of 2 to 3 nm,
Alternatively, a nitride film is formed at a temperature of 500 ° C. or lower by nitridation using a nitride radical or the like as a nitride species. As shown in the figure, the gate insulating film 46 is formed not only on the bottom surface of the opening 41 but also on the side wall using CVD, and also, the silicon substrate 31 with the bottom surface of the opening 41 exposed.
The gate insulating film 46 may be formed only on the bottom surface of the opening 41 by oxidizing the surface.
【0137】次に、ゲートの仕事関数を決定するTiN
などの金属導電性を有する物質からなる厚さ10nm以
下の第1のゲート電極となる導電膜47を形成する。T
iNを用いた場合には、TiNの粒径が30nm以下に
なるように、TiNの組成、成膜温度、圧力などの成膜
条件を設定する。Next, TiN for determining the work function of the gate
A conductive film 47 serving as a first gate electrode having a thickness of 10 nm or less is formed using a material having metal conductivity such as a metal. T
When iN is used, the film forming conditions such as the composition of TiN, the film forming temperature, and the pressure are set so that the particle size of TiN becomes 30 nm or less.
【0138】次に、第2のゲート電極となる導電膜48
を全面に形成する。具体的には、Al膜をスパッタ法に
より全面形成した後、Al膜をリフローさせて開口部4
1の内部を充填する。あるいは導電膜48としてW膜な
どの低抵抗金属膜を、開口部41の内部を充填するよう
に、CVD法により全面に堆積する。Next, a conductive film 48 to be a second gate electrode
Is formed on the entire surface. Specifically, after an Al film is entirely formed by a sputtering method, the Al film is reflowed to form an opening 4.
1 is filled. Alternatively, a low-resistance metal film such as a W film is deposited as the conductive film 48 on the entire surface by the CVD method so as to fill the inside of the opening 41.
【0139】(ト)最後に図28に示すように、開口部
41の外部の余剰なゲート絶縁膜46、導電膜47、4
8をCMP法またはMP法によって除去する。このこと
により研磨表面は平坦化する。以上、開口部41内に埋
め込まれたゲート絶縁膜46、第1のゲート電極47、
第2のゲート電極48を形成することによって、MIS
トランジスタが完成する。その後、配線のためにソース
・ドレイン拡散層へのコンタクトが層間絶縁膜42を貫
通して形成されるが、微細化に伴ってゲート電極とコン
タクトないし配線との間の寄生容量が大きくなりスピー
ド等の回路特性を劣化させている。この寄生容量を低減
するために、前述(ト)のCMP又はMP法によって表
面を平坦化する際に側壁窒化膜の上面を露出させ、次
に、この除去された後の溝の内部へ窒化膜よりも誘電率
の小さな絶縁膜を埋め込んで、側壁40を低誘電率膜に
より置き換えることも有効である。側壁40を置き換え
る膜としては、減圧CVDにより形成するシリコン酸化
膜、プラズマCVDにより形成するフッ素添加シリコン
酸化膜、回転塗布法により形成する低誘電率の有機膜又
は有機無機混合膜又は無機膜等を用いる。(G) Finally, as shown in FIG. 28, surplus gate insulating film 46,
8 is removed by the CMP method or the MP method. This flattens the polished surface. As described above, the gate insulating film 46 buried in the opening 41, the first gate electrode 47,
By forming the second gate electrode 48, the MIS
The transistor is completed. Thereafter, a contact to the source / drain diffusion layer is formed through the interlayer insulating film 42 for wiring, but the parasitic capacitance between the gate electrode and the contact or the wiring increases with miniaturization, and the speed and the like are increased. Degrades the circuit characteristics. In order to reduce this parasitic capacitance, the upper surface of the sidewall nitride film is exposed when the surface is planarized by the above-mentioned (g) CMP or MP method, and then the nitride film is introduced into the trench after the removal. It is also effective to bury an insulating film having a smaller dielectric constant than the above and to replace the side wall 40 with a low dielectric constant film. Examples of the film that replaces the side wall 40 include a silicon oxide film formed by low-pressure CVD, a fluorine-added silicon oxide film formed by plasma CVD, a low dielectric constant organic film or an organic-inorganic mixed film or an inorganic film formed by spin coating. Used.
【0140】(実施例6)実施例6は実施例3に係わる
不純物プロファイルを持つMISFETとそのの製造方
法に関するものである。実施例6は、「ダマシンゲート
プロセス」を用いず本発明のトランジスタを製造する方
法である。実施例3のチャネルプロファイルは、実施例
4または5のような「ダマシンゲートプロセス」を用い
ずに、従来のプレーナートランジスタ製造方法によって
も、チャネル不純物プロファイルを形成する不純物とし
て拡散係数が小さい重金属を用い、かつ、ゲート絶縁膜
形成とソースおよびドレイン不純物活性化またはゲート
電極をポリシリコンで形成する場合の活性化アニール等
の熱工程を極力抑えることにより製造することが可能で
ある。チャネル不純物プロファイルの基板表面への急激
に減少する濃度勾配が緩くなるものの、Vthのばらつ
きを低減できる。Embodiment 6 Embodiment 6 relates to a MISFET having an impurity profile according to Embodiment 3 and a method of manufacturing the same. Example 6 is a method for manufacturing the transistor of the present invention without using the “damascene gate process”. The channel profile of the third embodiment does not use the “damascene gate process” as in the fourth or fifth embodiment, but also uses a heavy metal having a small diffusion coefficient as an impurity for forming a channel impurity profile according to a conventional planar transistor manufacturing method. In addition, it can be manufactured by minimizing a thermal process such as formation of a gate insulating film and activation of source and drain impurities or activation annealing when a gate electrode is formed of polysilicon. Although the concentration gradient that rapidly decreases in the channel surface of the channel impurity profile to the substrate surface becomes gentle, the variation in Vth can be reduced.
【0141】図32は、実施例3に係わるチャネルプロ
ファイルを持つMISFETの断面図である。MISF
ETは第1導電型の半導体基板31と、基板31の上面
と面接触するゲート絶縁膜46と、絶縁膜46の上面と
面接触するゲート電極47で構成される。基板31は、
絶縁膜46の下に位置する第2導電型のカウンター不純
物領域44と、基板31の上面を含み領域44と面接触
する第2導電型のソース領域38と、基板31の上面を
含み領域44と面接触する第2導電型のドレイン領域3
9と、領域44、38と39の下に位置する第1導電型
のチャネル不純物領域45とで構成される。領域44と
45の不純物プロファイルは、実施例3に係わる不純物
プロファイルはとなっている。ソース領域38、ドレイ
ン領域39とチャネル不純物領域45の側面に面接触す
るように素子分離領域32が配置されている。絶縁膜3
2の上面に面接触しゲート電極47の上面と側面に面接
触するするよう層間絶縁膜42が配置され、ソース領域
38とドレイン領域39の上面に面接触し絶縁膜42の
上面と側面に面接触するするように引き出し電極56が
配置されている。FIG. 32 is a sectional view of a MISFET having a channel profile according to the third embodiment. MISF
The ET includes a semiconductor substrate 31 of the first conductivity type, a gate insulating film 46 in surface contact with the upper surface of the substrate 31, and a gate electrode 47 in surface contact with the upper surface of the insulating film 46. The substrate 31
A second conductivity type counter impurity region 44 located below the insulating film 46, a second conductivity type source region 38 including the upper surface of the substrate 31 and in surface contact with the region 44, and a region 44 including the upper surface of the substrate 31; Surface-contact second conductivity type drain region 3
9 and a first conductivity type channel impurity region 45 located below the regions 44, 38 and 39. The impurity profiles of the regions 44 and 45 are the same as those of the third embodiment. The element isolation region 32 is arranged so as to be in surface contact with the side surfaces of the source region 38, the drain region 39, and the channel impurity region 45. Insulating film 3
An interlayer insulating film 42 is arranged so as to make surface contact with the upper surface of the gate electrode 47 and surface contact with the upper surface and the side surface of the gate electrode 47. An extraction electrode 56 is arranged so as to be in contact therewith.
【0142】図31は、プレーナートランジスタ製造方
法を用いて実施例3のチャネル不純物分布をもつMIS
FETを製造する方法を示す工程断面図である。以下に
製造方法を説明する。FIG. 31 shows a MIS having a channel impurity distribution of Example 3 using a planar transistor manufacturing method.
FIG. 4 is a process cross-sectional view illustrating a method for manufacturing the FET. The manufacturing method will be described below.
【0143】(イ)まず、図33(a)に示すように、
基板31上に素子分離領域32を形成する。次に、膜厚
20nmの犠牲酸化膜33を形成する。この犠牲酸化膜
33を通して、ドーズ量1.2×1014cm−2のイ
ンジウムを加速エネルギ60keVでイオン注入する。
このことにより、チャネル不純物領域45を形成する。
次に、砒素を加速エネルギ5keVでドーズ量1×10
12cm−2でイオン注入する。このことにより、カウ
ンター不純物領域44を形成する。(A) First, as shown in FIG.
An element isolation region 32 is formed on a substrate 31. Next, a sacrificial oxide film 33 having a thickness of 20 nm is formed. Indium having a dose of 1.2 × 10 14 cm −2 is ion-implanted through the sacrificial oxide film 33 at an acceleration energy of 60 keV.
Thus, a channel impurity region 45 is formed.
Next, arsenic was implanted at an acceleration energy of 5 keV and a dose of 1 × 10
Ion implantation is performed at 12 cm −2 . Thus, a counter impurity region 44 is formed.
【0144】(ロ)犠牲酸化膜33を剥離し、5nmの
厚さのゲート酸化膜46を850度10分間の水蒸気酸
化(水素添加熱酸化)工程により形成する。ポリシリコ
ンをCVD法により堆積する。ポトリソグラフィ工程と
RIE法によるドライエッチング工程を経ることによ
り、図33(b)に示すように、ゲート電極47を形成
する。(B) The sacrificial oxide film 33 is peeled off, and a gate oxide film 46 having a thickness of 5 nm is formed by a steam oxidation (hydrogen thermal oxidation) process at 850 ° C. for 10 minutes. Polysilicon is deposited by a CVD method. Through a photolithography process and a dry etching process by the RIE method, a gate electrode 47 is formed as shown in FIG.
【0145】(ハ)図33(c)に示すように、ゲート
電極47をマスクとしてイオン注入を行う。このことに
より、ソースおよびドレイン不純物領域38、39を形
成できるだけでなく、ポリシリコンゲート電極47中に
不純物を導入できる。次に、ソース・ドレイン領域3
8、39およびゲート電極47中の不純物を活性化する
ために、基板温度900℃で1分間の活性化アニールを
行う。(C) As shown in FIG. 33C, ion implantation is performed using the gate electrode 47 as a mask. Thus, not only can the source and drain impurity regions 38 and 39 be formed, but also impurities can be introduced into the polysilicon gate electrode 47. Next, the source / drain region 3
In order to activate the impurities in the gate electrodes 8 and 39 and the gate electrode 47, activation annealing is performed at a substrate temperature of 900 ° C. for 1 minute.
【0146】(ニ)最後に、層間絶縁膜42を堆積し、
マスクを用いたリソグラフィの工程を用いて、コンタク
トホールを形成する。そして、図32に示すように、ス
パッタリング法によりアルミニウム膜をコンタクトホー
ルに埋め込みながら成膜し、ポトリソグラフィ工程とR
IE法によるドライエッチング工程を経ることにより引
き出された配線56を形成する。この時、インジウムの
プロファイルのピーク位置はシリコン表面から30nm
付近、ピーク濃度は3×1018cm−3程度となり、
表面濃度は5×1017cm−3程度である。インジウ
ムがイオン注入後の熱工程により拡散し表面濃度が高い
ものの、チャネル領域にpn接合を持つ従来のMISF
ETよりも正味のn型不純物領域におけるチャネル不純
物濃度が低く、小さなVthばらつきが得られる。(D) Finally, an interlayer insulating film 42 is deposited.
A contact hole is formed using a lithography process using a mask. Then, as shown in FIG. 32, an aluminum film is formed by embedding it in the contact hole by a sputtering method.
The wiring 56 drawn out through a dry etching process by the IE method is formed. At this time, the peak position of the indium profile is 30 nm from the silicon surface.
In the vicinity, the peak concentration becomes about 3 × 10 18 cm −3 ,
The surface concentration is about 5 × 10 17 cm −3 . A conventional MISF having a pn junction in the channel region although indium diffuses due to a thermal process after ion implantation and has a high surface concentration
The channel impurity concentration in the net n-type impurity region is lower than that of ET, and a small Vth variation can be obtained.
【0147】(実施例7)実施例7は、本発明のチャネ
ル不純物プロファイルと、メタルゲート電極を備えたC
MOSトランジスタとその製造方法に関するものであ
る。CMOSトランジスタを有する集積回路では同一基
板上にnMOSFETとpMOSFETとの両方を密に
作成する。このため、メタルゲートを用いる場合、nM
OSFETとpMOSFETとに用いるゲート電極製造
工程を簡略化することと、nMOSFETとpMOSF
ETとの所望のVthを実現するそれぞれのチャネルプ
ロファイルをVthのばらつきが小さくなるように製造
できることが必要である。本発明の、低濃度のカウンタ
ー不純物プロファイルと、表面で急峻に低濃度となるチ
ャネル不純物プロファイルを用いることにより、pMO
SFETとnMOSFETに同一のメタルゲート電極材
料を用いる簡便なゲート電極を有していても、低いVt
hを実現し、Vthばらつきの小さいCMOS集積回路
を実現することができる。なお、pMOSFETとnM
OSFETのどちらか片方のみに本発明のチャネルプロ
ファイル等を用い、他方を従来のチャネルプロファイル
とすることもできるが、本実施例ではpMOSFETと
nMOSFETの両方に用いる場合について説明する。(Embodiment 7) In Embodiment 7, a channel impurity profile of the present invention and a C
The present invention relates to a MOS transistor and a method for manufacturing the same. In an integrated circuit having CMOS transistors, both an nMOSFET and a pMOSFET are densely formed on the same substrate. Therefore, when a metal gate is used, nM
Simplification of the manufacturing process of the gate electrode used for the OSFET and the pMOSFET, and the nMOSFET and the pMOSF
It is necessary that each channel profile realizing a desired Vth with ET can be manufactured so that the variation of Vth is reduced. By using the low-concentration counter impurity profile of the present invention and the channel impurity profile having a steeply low concentration on the surface, pMO
Even if the SFET and the nMOSFET have a simple gate electrode using the same metal gate electrode material, a low Vt
h, and a CMOS integrated circuit with small Vth variation can be realized. Note that pMOSFET and nM
The channel profile or the like of the present invention can be used for only one of the OSFETs and the other channel can be used for the conventional channel profile. In this embodiment, a case where the OSFET is used for both the pMOSFET and the nMOSFET will be described.
【0148】図34は、本発明のチャネル不純物プロフ
ァイルと、メタルゲート電極を備えたCMOSトランジ
スタの断面図である。CMOSトランジスタは半導体基
板31上に配置されるnMISFETとpMOSFET
とで構成される。FIG. 34 is a sectional view of a CMOS transistor having a channel impurity profile of the present invention and a metal gate electrode. CMOS transistors are nMISFETs and pMOSFETs arranged on a semiconductor substrate 31.
It is composed of
【0149】nMOSFETはp型半導体基板31と、
基板31の上面と面接触するゲート絶縁膜46と、絶縁
膜46の上面と面接触する第1のゲート電極47と、第
1のゲート電極47の上面と面接触する第2のゲート電
極48で構成される。基板31は、絶縁膜46の下に位
置するカウンターn型不純物領域44と、領域44の下
に位置するチャネルp型不純物領域45と、基板31の
上面を含み領域44と面接触するn型ソース領域38
と、基板31の上面を含み領域44と面接触するn型ド
レイン領域39とで構成される。領域44と45の不純
物プロファイルは、実施例2に係わる不純物プロファイ
ルとなっている。なお、ソース領域38とドレイン領域
39の上面に面接触し絶縁膜46の側面に面接触するす
るように層間絶縁膜42が配置されている。ソース領域
38とドレイン領域39の側面に面接触し絶縁膜42の
底面に面接触するように素子分離領域32が配置されて
いる。ソース電極とドレイン電極とには層間絶縁膜を貫
通してコンタクトが形成され(図示せず)、集積回路の
配線へと接続している。The nMOSFET includes a p-type semiconductor substrate 31,
A gate insulating film 46 in surface contact with the upper surface of the substrate 31, a first gate electrode 47 in surface contact with the upper surface of the insulating film 46, and a second gate electrode 48 in surface contact with the upper surface of the first gate electrode 47; Be composed. The substrate 31 includes a counter n-type impurity region 44 located below the insulating film 46, a channel p-type impurity region 45 located below the region 44, and an n-type source in contact with the region 44 including the upper surface of the substrate 31. Region 38
And an n-type drain region 39 including the upper surface of the substrate 31 and in surface contact with the region 44. The impurity profiles of the regions 44 and 45 are the impurity profiles according to the second embodiment. The interlayer insulating film 42 is arranged so as to make surface contact with the upper surfaces of the source region 38 and the drain region 39 and make surface contact with the side surface of the insulating film 46. The element isolation region 32 is arranged so as to make surface contact with the side surfaces of the source region 38 and the drain region 39 and make surface contact with the bottom surface of the insulating film 42. A contact (not shown) is formed between the source electrode and the drain electrode through the interlayer insulating film, and is connected to the wiring of the integrated circuit.
【0150】pMOSFETはp型半導体基板31と、
基板31の上面と面接触するゲート絶縁膜46と、絶縁
膜46の上面と面接触する第1のゲート電極47と、第
1のゲート電極47の上面と面接触する第2のゲート電
極48で構成される。基板31は、絶縁膜46の下に位
置するカウンターp型不純物領域44pと、領域44p
の下に位置するチャネルn型不純物領域45pと、基板
31の上面を含み領域44pと面接触するp型ソース領
域38pと、基板31の上面を含み領域44pと面接触
するp型ドレイン領域39pと、領域45p、38pと
39pの底面と面接触するn型ウェル領域52で構成さ
れる。領域44pと45pの不純物プロファイルは、実
施例2に係わる不純物プロファイルとなっている。な
お、ソース領域38pとドレイン領域39pの上面に面
接触し絶縁膜46の側面に面接触するするように層間絶
縁膜42が配置されている。ソース領域38pとドレイ
ン領域39pの側面に面接触し絶縁膜42の底面に面接
触するように素子分離領域32が配置されている。The pMOSFET includes a p-type semiconductor substrate 31 and
A gate insulating film 46 in surface contact with the upper surface of the substrate 31, a first gate electrode 47 in surface contact with the upper surface of the insulating film 46, and a second gate electrode 48 in surface contact with the upper surface of the first gate electrode 47; Be composed. The substrate 31 includes a counter p-type impurity region 44p located below the insulating film 46 and a region 44p.
, A p-type source region 38p including the upper surface of the substrate 31 and in surface contact with the region 44p, a p-type drain region 39p including the upper surface of the substrate 31 and in surface contact with the region 44p. , Regions 45p, 38p, and 39p. The impurity profiles of the regions 44p and 45p are the impurity profiles according to the second embodiment. The interlayer insulating film 42 is arranged so as to make surface contact with the upper surfaces of the source region 38p and the drain region 39p and make surface contact with the side surface of the insulating film 46. The element isolation region 32 is arranged so as to make surface contact with the side surfaces of the source region 38p and the drain region 39p and make surface contact with the bottom surface of the insulating film 42.
【0151】図35は、「ダマシンゲート」工程を用い
て、本発明のチャネル不純物プロファイルと、メタルゲ
ート電極を備えたCMOSトランジスタを製造する方法
を示す工程断面図である。製造方法としては既に実施例
1乃至6で述べた方法のいずれを用いても実現すること
が可能である。ここでは例として実施例4のチャネルプ
ロファイルの製造方法を用いてCMOS構造を製造す
る。以下にこの製造方法を説明する。FIG. 35 is a process sectional view showing a method of manufacturing a CMOS transistor having a channel impurity profile and a metal gate electrode of the present invention by using a “damascene gate” process. As a manufacturing method, any of the methods described in the first to sixth embodiments can be used. Here, as an example, a CMOS structure is manufactured by using the manufacturing method of the channel profile of the fourth embodiment. Hereinafter, this manufacturing method will be described.
【0152】(イ)まず、nMOSFETとpMOSF
ETを電気的に分離するために、p型シリコン基板31
の上に図35(a)に示すように、例えば、実施例5の
図29(a)を用いて説明したのと同様に、溝への酸化
膜埋め込み工程とCMP法を用いて平坦化された素子分
離領域32を形成する。(A) First, nMOSFET and pMOSF
In order to electrically separate ET, a p-type silicon substrate 31 is used.
As shown in FIG. 35A, for example, in the same manner as described with reference to FIG. 29A of the fifth embodiment, the oxide film is flattened by a step of embedding an oxide film in a groove and a CMP method. The element isolation region 32 is formed.
【0153】次に、pMOSFETを作製する領域の基
板内にnウェル領域52を形成する。このためにまず、
素子領域の表面に例えば4nmの犠牲酸化膜を熱酸化に
より形成する。次に、光リソグラフィの技術を用いてn
MOSFETを形成する領域をレジスト51で覆う。こ
のレジストをマスクとして例えば燐を500keVの加
速エネルギでドーズ量2×1013cm−2のイオン注
入する。最後に、熱アニールを行いnウェル領域52の
不純物を所望の深さまで拡散させると同時に活性化させ
る。なお、このアニールの代わりに、後のゲート酸化等
の熱工程により活性化を行っての良い。Next, an n-well region 52 is formed in the substrate where the pMOSFET is to be formed. First of all,
For example, a 4 nm sacrificial oxide film is formed on the surface of the element region by thermal oxidation. Next, n
A region where a MOSFET is to be formed is covered with a resist 51. Using this resist as a mask, for example, phosphorus ions are implanted at an acceleration energy of 500 keV and a dose of 2 × 10 13 cm −2 . Finally, thermal annealing is performed to diffuse the impurity in the n-well region 52 to a desired depth and activate the impurity at the same time. Instead of this annealing, activation may be performed by a heat process such as gate oxidation later.
【0154】次に、本発明の実施例4のカウンター不純
物プロファイルの製造方法をpMOSFETに用いる。
まず、nウェル領域52を形成した時と同じレジストを
マスクとして、イオン注入53を行い、pMOSFET
のカウンター不純物を注入し、カウンターp型不純物領
域44pを形成する。pMOSFETのカウンター不純
物としては例えばボロンであり、10keVの加速エネ
ルギで0度の注入角度によりドーズ量1×1013cm
−2のイオン注入する。Next, the method for manufacturing a counter impurity profile according to the fourth embodiment of the present invention is used for a pMOSFET.
First, ion implantation 53 is performed using the same resist as that used when the n-well region 52 is formed as a mask, and the pMOSFET
Is implanted to form a counter p-type impurity region 44p. The counter impurity of the pMOSFET is, for example, boron, and a dose of 1 × 10 13 cm at an acceleration energy of 10 keV and an implantation angle of 0 °.
-2 ions are implanted.
【0155】次に、基板上のレジスト51を剥離し、本
発明の実施例4のカウンタープロファイルの製造方法を
実施する。まず、pMOSFETを形成する領域を光リ
ソグラフィの技術を用いてレジストで覆い、このレジス
トをマスクとしてイオン注入を行い、nMOSFETの
カウンター不純物領域44を形成する。nMOSFET
のカウンター不純物としては、例えば、砒素が用いら
れ、砒素を5keVの加速エネルギで2×1012cm
−2のドーズ量で0度で注入する。Next, the resist 51 on the substrate is peeled off, and the method for manufacturing a counter profile according to the fourth embodiment of the present invention is performed. First, a region for forming a pMOSFET is covered with a resist by using a photolithography technique, and ions are implanted using the resist as a mask to form a counter impurity region 44 of an nMOSFET. nMOSFET
As a counter impurity of arsenic, for example, arsenic is used, and arsenic is accelerated to 2 × 10 12 cm at an acceleration energy of 5 keV.
The implantation is performed at a dose of -2 at 0 degree.
【0156】(ロ)次に、レジストを剥離し、実施例5
で説明したように図29(b)のダミーゲートパタンと
なる膜34を成膜する。次に、図29(b)において説
明したように、リソグラフィと異方性エッチングの方法
によりダミーゲートパタン35を形成する。(B) Next, the resist was peeled off.
As described above, the film 34 serving as the dummy gate pattern in FIG. 29B is formed. Next, as described in FIG. 29B, a dummy gate pattern 35 is formed by lithography and anisotropic etching.
【0157】次に、図27(b)において説明したよう
に、このパタン35をマスクとしてパタン35の両側に
隣接するソースならびにドレイン領域を形成する。nM
OSFETまたはpMOSFETを形成する領域を順次
光リソグラフィの方法を用いてレジストで覆って片方を
マスクし、pMOSFETのソースならびにドレイン領
域38pならびに39pにはp型不純物を、nMOSF
ETのソースならびにドレイン領域38ならびに39に
はn型不純物を、それぞれ選択的にイオン注入する。次
に、望ましくは、図29(c)で説明したように、サイ
ドウォール40を用いてチャネル領域から後退させた深
い拡散層を加えたLDD構造のソース・ドレイン構造を
形成した方が良い。この時にも先に説明したように順次
レジスト等によりマスクを行って、pMOSFETに対
してはp型の深い不純物層を、nMOSFETに対して
はn型の深い不純物層を選択的に導入する。Next, as described with reference to FIG. 27B, using the pattern 35 as a mask, source and drain regions adjacent to both sides of the pattern 35 are formed. nM
A region where an OSFET or a pMOSFET is to be formed is sequentially covered with a resist using a photolithography method and one of the regions is masked. A p-type impurity is added to the source and drain regions 38p and 39p of the pMOSFET, and an nMOSF
N-type impurities are selectively ion-implanted into the source and drain regions 38 and 39 of the ET, respectively. Next, as described with reference to FIG. 29C, it is preferable to form a source / drain structure having an LDD structure in which a deep diffusion layer recessed from the channel region is added using the sidewall 40. At this time, as described above, a mask is sequentially formed using a resist or the like, and a p-type deep impurity layer is selectively introduced into the pMOSFET and an n-type deep impurity layer is selectively introduced into the nMOSFET.
【0158】その後基板上のレジストを除去して不純物
の活性化を行う。また、同じく実施例5で説明したよう
に、ソース・ドレイン領域38、39、38p、39p
上にチタンまたはコバルト等の金属を堆積し、シリサイ
ドを形成することにより、ソース・ドレインへのコンタ
クト抵抗を小さくすることが望ましい。本実施例ではp
MOSFETとnMOSFETのそれぞれのカウンター
不純物を基板中に導入した後に、ソース・ドレイン不純
物領域の形成と活性化、シリサイド化する場合の熱工程
等を行う。実施例4において説明したように、カウンタ
ー不純物がこれらの熱工程によりなだらかな分布とな
り、実施例2において説明したように、なだらかなカウ
ンター不純物分布によりプロファイルのばらつきがVt
hへ与えるばらつきを小さくすることができる。Thereafter, the resist on the substrate is removed to activate the impurities. Also, as described in the fifth embodiment, the source / drain regions 38, 39, 38p, 39p
It is desirable to reduce the contact resistance to the source / drain by depositing a metal such as titanium or cobalt thereon and forming a silicide. In this embodiment, p
After the respective counter impurities of the MOSFET and the nMOSFET are introduced into the substrate, a heat step for forming and activating the source / drain impurity regions and silicidation is performed. As described in the fourth embodiment, the counter impurity has a gentle distribution due to these heat processes, and as described in the second embodiment, the variation in the profile is Vt due to the gentle counter impurity distribution.
The variation given to h can be reduced.
【0159】次に、図30(a)で説明したように、層
間絶縁膜42を堆積し、CMP法により平坦化し、エッ
チングによりパタン35を除去し、図35(b)のよう
に、開口部41を形成する。Next, as described with reference to FIG. 30A, the interlayer insulating film 42 is deposited, flattened by the CMP method, the pattern 35 is removed by etching, and the opening is formed as shown in FIG. 41 is formed.
【0160】(ハ)次に、チャネル不純物を注入し、n
MOSFET及びpMOSFETのチャネル不純物領域
45、45pを形成する。まず、開口部41内のシリコ
ン基板表面の酸化膜を剥離した後、露出したシリコン基
板の表面に、例えば、2nmの犠牲酸化膜を750度程
度の水蒸気酸化により形成する。犠牲酸化膜としては熱
工程を軽減するためCOM処理等による化学酸化膜を用
いてもよい。次に、図35(c)のように、光リソグラ
フィの方法を用いて順次nMOSFET及びpMOSF
ETの片方をレジストで覆ってマスクし、pMOSFE
Tのチャネル領域に、開口部41を介して、表面が急峻
に低濃度となるn型不純物イオン注入55を選択的に、
かつ、短チャネル効果を抑えるために十分に高濃度に行
う。表面が急峻に低濃度となるn型不純物としては例え
ばアンチモンがあり、130keVの加速エネルギによ
り0度の注入角度で、4×1013cm−2のドーズ量
を注入する。同様に、nMOSFETのチャネル領域
に、p型不純物イオン注入を選択的に、また、十分に高
濃度に行う。p型不純物としては例えばインジウムがあ
り、130keVの加速エネルギにより0度の注入角度
で、2×1013cm −2のドーズ量を注入する。(C) Next, channel impurities are implanted and n
Channel impurity region of MOSFET and pMOSFET
45 and 45p are formed. First, the silicon inside the opening 41
After removing the oxide film on the substrate surface, the exposed silicon substrate
On the surface of the plate, for example, a sacrifice oxide film of 2 nm is formed at about 750 degrees.
Formed by moderate steam oxidation. Heat as sacrificial oxide film
Use chemical oxide film by COM processing etc. to reduce the process
May be. Next, as shown in FIG.
NMOSFET and pMOSF using the method of
One of the ETs is covered with a resist and masked, and pMOSFE
The surface is steep in the channel region of T through the opening 41.
N-type impurity ion implantation 55 having a low concentration
In addition, the concentration must be high enough to suppress short channel effects.
U. As an n-type impurity whose surface becomes steeply low concentration,
If antimony is present, the acceleration energy of 130 keV
At an injection angle of 0 °, 4 × 1013cm-2Dose
Inject. Similarly, the channel region of the nMOSFET
In addition, the p-type impurity ion implantation is selectively and sufficiently high.
Perform the concentration. As a p-type impurity, for example, indium is used.
And an injection angle of 0 degree with an acceleration energy of 130 keV
And 2 × 1013cm -2Is implanted.
【0161】(ニ)最後に、基板のレジストを除去し、
実施例5の図31(b)で説明したように、ゲート絶縁
膜及びゲート電極を形成し、図34に示すように、pM
OSFET及びnMOSFETを完成させる。(D) Finally, the resist on the substrate is removed,
A gate insulating film and a gate electrode are formed as described with reference to FIG.
Complete OSFET and nMOSFET.
【0162】ゲート電極の仕事関数に応じて本発明のチ
ャネルプロファイルを用いて所望のVthをばらつきな
く実現できることにより、pMOSFETとnMOSF
ETの両方のゲート電極を同時に形成でき、即ちシング
ルゲート構造を用いることができ、デュアルゲートの場
合よりも大幅にプロセスを簡略化してコストを削除し、
また、歩留まりを上げることが可能になる。Since the desired Vth can be realized without variation using the channel profile of the present invention in accordance with the work function of the gate electrode, pMOSFET and nMOSF
Both gate electrodes of ET can be formed at the same time, that is, a single gate structure can be used, greatly simplifying the process and eliminating costs compared to the case of dual gate,
Further, the yield can be increased.
【0163】なお、シングルゲート構造を用いるために
本発明のチャネルプロファイルをpMOSFETとnM
OSFETとの両方に用いることは、チャネルプロファ
イル形成プロセスの難度を高くしている。所望のVth
に応じてnMOSFET又はpMOSFETのプロファ
イル形成がより容易になるように、シングルゲートの仕
事関数値をミッドギャップからずれた値に設定すること
も有効である。また、同一の金属又は金属化合物材料を
用いてシングルゲートとしてpMOSFETとnMOS
FETの両方の第1のゲート電極47並びに第2のゲー
ト電極48を形成し、その際、片方についてのみ追加の
工程を加えて、片方の第1のゲート電極47のみを改質
又は組成を変化させてその仕事関数を変化させ、pMO
SFETとnMOSFETの両方に所望のVthを実現
しても良い。In order to use a single gate structure, the channel profile of the present invention is changed to pMOSFET and nM
The use of both with the OSFET increases the difficulty of the channel profile forming process. Desired Vth
It is also effective to set the work function value of the single gate to a value deviated from the mid gap so that the profile formation of the nMOSFET or the pMOSFET becomes easier according to the above. Also, pMOSFET and nMOS are formed as a single gate using the same metal or metal compound material.
The first gate electrode 47 and the second gate electrode 48 of both FETs are formed, and at this time, an additional step is added to only one of them, and only one of the first gate electrodes 47 is modified or its composition is changed. To change its work function,
A desired Vth may be realized for both the SFET and the nMOSFET.
【0164】片方について加える追加の工程としては、
ゲート電極47をCVD又はPVDを用いて形成した
後、その金属又は金属化合物の結晶方位を変化させてそ
の仕事関数を変化させることができる。或いは片方のゲ
ート電極47に追加の不純物、例えば、窒素を注入して
その仕事関数を変化させることができる。As an additional step to be added to one side,
After the gate electrode 47 is formed using CVD or PVD, the work function of the metal or metal compound can be changed by changing the crystal orientation of the metal or metal compound. Alternatively, an additional impurity such as nitrogen can be implanted into one of the gate electrodes 47 to change its work function.
【0165】本発明のチャネルプロファイルをpMOS
FETとnMOSFETの両方又は片方に用いた上で、
シングルゲートの仕事関数値を調節し、さらに必要なら
ばpMOSFETとnMOSFETの両方又は片方につ
いて追加の調節を行うことにより、ばらつきの小さなV
thを持つ高性能メタルゲートCMOS集積回路を実現
できる。The channel profile of the present invention is pMOS
After using both or one of FET and nMOSFET,
By adjusting the work function value of the single gate and, if necessary, making additional adjustments to pMOSFETs and / or nMOSFETs, V
and a high-performance metal gate CMOS integrated circuit having a threshold value th.
【0166】(実施例8)図36は本発明に係る実施例
8のメタルゲートを有するpMOSFETのチャネル不
純物プロファイルとカウンター不純物プロファイルを表
す図である。横軸はシリコン界面からの深さであり、縦
軸は不純物濃度を、プロセスシミュレーションを用いて
求めたものである。図中のドットがイオン注入直後のプ
ロファイルを、実線が熱工程を経た最終プロファイルを
表す。チャネル不純物がアンチモン(Sb)であり、カ
ウンター不純物がボロン(B)である。なお、リンはn
ウェルを形成するため予め深くイオン注入されている不
純物である。これより、チャネル不純物のアンチモンは
シリコン表面から40nm付近の濃度が5×1018c
m−3以上と高く、かつ、基板表面へ向けて急峻に低濃
度となっている。さらに、この低濃度領域にカウンター
不純物のボロンがドープされており、基板表面へ向けて
濃度が低下しており、基板表面においてボロン濃度は低
くなっている。これらのことは、図12(a)と(b)
のチャネル不純物プロファイルとカウンター不純物プロ
ファイルが形成されていることを表している。(Eighth Embodiment) FIG. 36 is a diagram showing a channel impurity profile and a counter impurity profile of a pMOSFET having a metal gate according to an eighth embodiment of the present invention. The horizontal axis is the depth from the silicon interface, and the vertical axis is the impurity concentration obtained by using a process simulation. The dots in the figure indicate the profile immediately after ion implantation, and the solid line indicates the final profile after the thermal process. The channel impurity is antimony (Sb), and the counter impurity is boron (B). Note that phosphorus is n
This is an impurity that has been deeply ion-implanted in advance to form a well. As a result, the concentration of antimony as a channel impurity at a concentration of about 40 nm from the silicon surface is 5 × 10 18 c.
The density is as high as m −3 or more, and the concentration is sharply lowered toward the substrate surface. Further, the low concentration region is doped with boron as a counter impurity, and the concentration decreases toward the substrate surface, and the boron concentration decreases at the substrate surface. These are shown in FIGS. 12A and 12B.
, A channel impurity profile and a counter impurity profile are formed.
【0167】次に、実施例8のメタルゲートを有するp
MOSFETの製造方法を示す。まずは、実施例5と同
じに図30(b)に説明した工程までを行う。次に、ダ
ミーゲート除去後、厚さ3nmの犠牲酸化膜を介してア
ンチモンを加速エネルギ130keV、ドーズ量4×1
013cm−2でイオン注入し、続けてボロンを加速エ
ネルギ5keV、ドーズ量8×1012cm−2でイオ
ン注入する。次に、犠牲酸化膜を剥離し、750度の水
蒸気酸化により厚さ3nmのゲート絶縁膜を形成する。
後の工程は、実施例5と同じに図31(b)に説明した
工程から先を行う。Next, the p-type semiconductor device according to the eighth embodiment having the metal gate
A method for manufacturing a MOSFET will be described. First, the steps up to the step illustrated in FIG. 30B are performed as in the fifth embodiment. Next, after removing the dummy gate, antimony is accelerated at an energy of 130 keV and a dose of 4 × 1 through a sacrificial oxide film having a thickness of 3 nm.
Ion implantation is performed at 0 13 cm −2 , and then boron is implanted at an acceleration energy of 5 keV and a dose of 8 × 10 12 cm −2 . Next, the sacrificial oxide film is peeled off, and a 3 nm-thick gate insulating film is formed by steam oxidation at 750 degrees.
Subsequent steps are the same as those of the fifth embodiment, and start with the step described with reference to FIG.
【0168】このように、アンチモンのイオン注入直後
に、表面が急峻に低濃度となるアンチモンプロファイル
の基板表面側に重なるように、ボロンを重ねて深く導入
している。そして、ゲート酸化工程等の終わった最終工
程後にも基板中のボロン濃度を高く保っている。一方、
基板表面に浅くイオン注入する場合のボロンは、その後
の熱処理によって、シリコン表面から酸化膜中へ拡散
し、さらに、基板外へと外方拡散し、ボロン濃度は減少
する。さらに、本実施例8では、マイナスの電荷を持つ
ボロンを、逆のプラスの電荷を持つアンチモンに重ねて
分布させることにより、ボロンが電界効果によりアンチ
モンに引き寄せられる。これらのことにより、pn接合
部からシリコン基板表面へ向けて低濃度となるカウンタ
ー不純物分布が得られる。As described above, immediately after antimony ion implantation, boron is superimposed and deeply introduced so as to overlap with the substrate surface side of the antimony profile where the surface sharply becomes low in concentration. The boron concentration in the substrate is kept high even after the final step such as the gate oxidation step. on the other hand,
Boron, which is ion-implanted shallowly into the substrate surface, diffuses from the silicon surface into the oxide film by the subsequent heat treatment, and further diffuses out of the substrate, reducing the boron concentration. Further, in the eighth embodiment, by distributing boron having a negative charge on antimony having an opposite positive charge, boron is attracted to antimony by an electric field effect. As a result, a counter impurity distribution having a low concentration from the pn junction toward the silicon substrate surface can be obtained.
【0169】(実施例9)図37はデバイスシミュレー
ションを用いてチャネル不純物並びにカウンター不純物
の原子の個数ないし配置の統計的ばらつきがVthに与
えるばらつきを計算機実験した結果である。この計算機
実験方法は、表面チャネルデバイスの場合に本発明者ら
が用いた方法と基本的に同じである(Kazumi Nishinoha
ra ら“Effects of Microscopic Fluctuztions in Dopa
nt Distributions on MOSFET Threshold Voltage,” IE
EE Transactions onElectron Devices,Vo1,39,pp634-63
9,1992)。以下にこの方法を説明する。(Embodiment 9) FIG. 37 shows the result of a computer experiment on the variation of Vth caused by the statistical variation in the number or arrangement of the atoms of channel impurities and counter impurities using device simulation. This computer experiment method is basically the same as the method used by the present inventors in the case of a surface channel device (Kazumi Nishinoha
ra et al. “Effects of Microscopic Fluctuztions in Dopa
nt Distributions on MOSFET Threshold Voltage, ”IE
EE Transactions onElectron Devices, Vo1,39, pp634-63
9,1992). Hereinafter, this method will be described.
【0170】まず、デバイスシミュレーションにおいて
デバイス構造を格子状に離散化してデバイス特性を計算
する際に、各々の離散化された単位領域に対し、設定さ
れた不純物濃度とこの単位領域の体積とから得られる不
純物個数を算出する。次に、この不純物個数をこの単位
領域の不純物個数の平均値として、計算機上で別途乱数
を発生することによりこの平均値の回りに不純物個数を
変動させる。この変動した不純物個数に対応する不純物
濃度へと設定された不純物濃度を置き換える。このよう
にしてばらつきをもつ不純物濃度プロファイルを求め、
これを用いてデバイスシミュレーションを行うものであ
る。用いた乱数の分布はポアソン分布である。First, in the device simulation, when the device structure is discretized in a lattice shape to calculate the device characteristics, for each discretized unit region, the device concentration is obtained from the set impurity concentration and the volume of this unit region. The number of impurities to be obtained is calculated. Next, the number of impurities is set as an average value of the number of impurities in the unit region, and a random number is separately generated on a computer to vary the number of impurities around the average value. The set impurity concentration is replaced with the impurity concentration corresponding to the changed number of impurities. In this way, an impurity concentration profile having variation is obtained,
The device simulation is performed using this. The random number distribution used is a Poisson distribution.
【0171】一回の乱数列発生によりこの乱数列に対応
して1つのデバイス構造サンプルが得られる。各々の不
純物プロファイルに対してそれぞれ10サンプルを生成
し、それぞれのVthを求めた。実験に用いた3種の不
純物プロファイルを説明する。これらは、メタルゲート
nMOSFETの場合に関するもので以下に詳細を示
す。One device structure sample corresponding to the random number sequence is obtained by one random number sequence generation. Ten samples were generated for each impurity profile, and each Vth was determined. Three types of impurity profiles used in the experiment will be described. These relate to the case of a metal gate nMOSFET and will be described in detail below.
【0172】(1)図1の不純物プロファイル。チャネ
ル不純物濃度は2×1018cm−3、カウンター不純
物濃度は5.3×1018cm−3、カウンター不純物
領域2は半導体表面から深さ10nmまで達していると
した。(1) The impurity profile of FIG. The channel impurity concentration was 2 × 10 18 cm −3 , the counter impurity concentration was 5.3 × 10 18 cm −3 , and the counter impurity region 2 reached a depth of 10 nm from the semiconductor surface.
【0173】(2)図8(b)の不純物プロファイル。
チャネル不純物プロファイルの高濃度域の濃度は5×1
018cm−3、カウンター不純物濃度は1.6×10
18cm−3、点Bの深さは25nm、カウンター不純
物領域2は半導体表面から深さ10nmまで達している
とした。(2) The impurity profile of FIG.
The concentration in the high concentration region of the channel impurity profile is 5 × 1
0 18 cm −3 , counter impurity concentration 1.6 × 10
18 cm −3 , the depth at point B was 25 nm, and the counter impurity region 2 reached a depth of 10 nm from the semiconductor surface.
【0174】(3)図7(b)の不純物プロファイル。
チャネル不純物プロファイルの高濃度域の濃度は5×1
018cm−3、カウンター不純物濃度は8.3×10
17cm−3、点Bの深さは25nmとした。(3) The impurity profile of FIG. 7 (b).
The concentration in the high concentration region of the channel impurity profile is 5 × 1
0 18 cm −3 , counter impurity concentration is 8.3 × 10
17 cm −3 and the depth of point B were 25 nm.
【0175】なお、ゲート長L=95nm、チャネルの
幅W0=95nmとした。The gate length L = 95 nm and the channel width W0 = 95 nm.
【0176】一般に幅WをW0に対して大きくすること
により不純物分布の統計ばらつきは平均化され、Vth
ばらつきは(W0/W)1/2程度に小さくなる。各々
のカウンター不純物濃度はばらつきを与えない不純物分
布においてVth=0.4Vとなるように調節した。図
37より、図1のプロファイルの基板表面で高いn型不
純物濃度と高いp型不純物濃度がうち消し合っている場
合には、原子分布の統計ばらつきは最も大きなVthば
らつきを与えている。本発明の不純物プロファイルであ
る図8の基板表面にカウンター不純物の高濃度部分を設
けているプロファイルの場合には、図1のプロファイル
に比べ1/3程度ないしそれ以下のVthばらつきであ
った。さらに、図8のプロファイルの場合よりも、基板
奥までカウンター不純物が分布を持ち基板表面濃度がよ
り低い図7のプロファイルの場合の方が、Vthばらつ
きが小さくなっている。In general, the statistical variation of the impurity distribution is averaged by increasing the width W with respect to W0, and Vth
The variation is reduced to about (W0 / W) 1/2 . Each counter impurity concentration was adjusted so that Vth = 0.4 V in an impurity distribution that did not cause variation. As shown in FIG. 37, when the high n-type impurity concentration and the high p-type impurity concentration cancel each other out on the substrate surface having the profile of FIG. 1, the statistical variation in the atomic distribution gives the largest Vth variation. In the case of the impurity profile of the present invention, in which the high concentration portion of the counter impurity is provided on the substrate surface of FIG. 8, the Vth variation was about 1/3 or less as compared with the profile of FIG. Further, the Vth variation is smaller in the case of the profile of FIG. 7 in which the counter impurity is distributed to the depth of the substrate and the substrate surface concentration is lower than in the case of the profile in FIG.
【0177】原子分布の統計ばらつきは、イオン注入、
熱拡散などの、統計的性質をもつ製造プロセスを用いて
デバイスを製造する場合には、原理的に除くことができ
ない。微細化に伴ってゲート長が短くなるに従い、チャ
ネル領域の面積は小さくなり、チャネル空乏層中に含ま
れる不純物原子個数は小さくなり、この個数ならびに配
置のばらつきがデバイス特性に与えるばらつきは大きく
なると考えられる。本発明のチャネルプロファイルは、
カウンター不純物をもつチャネル不純物分布によるMI
SFETを非常に微細化された集積回路のために製造す
る際に、歩留まりを向上させるために有効である。The statistical variation of the atomic distribution is caused by ion implantation,
If a device is manufactured using a manufacturing process having statistical properties such as thermal diffusion, it cannot be excluded in principle. It is thought that as the gate length becomes shorter with miniaturization, the area of the channel region becomes smaller, the number of impurity atoms contained in the channel depletion layer becomes smaller, and the variation in the number and arrangement of the device characteristics increases the device characteristics. Can be The channel profile of the present invention is:
MI due to channel impurity distribution with counter impurity
This is effective for improving the yield when manufacturing SFETs for very miniaturized integrated circuits.
【0178】上記のように、本発明は9つの実施例によ
って記載したが、この開示の一部をなす論述及び図面は
この発明を限定するものであると理解すべきではない。
この開示から当業者には様々な代替実施の形態、実施例
及び運用技術が明らかとなろう。したがって、本発明の
技術的範囲は上記の説明から妥当な特許請求の範囲に係
る発明特定事項によってのみ定められるものである。As described above, the present invention has been described with nine embodiments, but it should not be understood that the description and drawings forming part of this disclosure limit the present invention.
From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art. Therefore, the technical scope of the present invention is defined only by the matters specifying the invention according to the claims that are appropriate from the above description.
【0179】[0179]
【発明の効果】以上説明したように、本発明によれば、
短チャネル効果や製造ばらつきに起因するVthのばら
つきを抑える半導体装置を提供できる。As described above, according to the present invention,
A semiconductor device capable of suppressing variation in Vth due to a short channel effect and manufacturing variation can be provided.
【0180】また、本発明によれば、短チャネル効果や
製造ばらつきに起因するVthのばらつきを抑える半導
体装置の製造方法を提供できる。Further, according to the present invention, it is possible to provide a method of manufacturing a semiconductor device which suppresses variations in Vth due to short channel effects and manufacturing variations.
【図1】埋め込みチャネルを形成するnMOSFETの
ゲート酸化膜の直下の半導体中の典型的な不純物プロフ
ァイルの模式図である。FIG. 1 is a schematic diagram of a typical impurity profile in a semiconductor immediately below a gate oxide film of an nMOSFET forming a buried channel.
【図2】メタルゲートの場合に、典型的な埋め込みチャ
ネルの構造を用いた場合の、カウンター不純物濃度に対
するVthとカウンター不純物プロファイルのばらつき
によるVthばらつきを示すグラフである。FIG. 2 is a graph showing Vth with respect to a counter impurity concentration and Vth variation due to variation in a counter impurity profile when a typical buried channel structure is used for a metal gate.
【図3】表面チャネルを形成するnMOSFETのゲー
ト酸化膜の直下の半導体のチャネル不純物プロファイル
の模式図である。FIG. 3 is a schematic diagram of a channel impurity profile of a semiconductor immediately below a gate oxide film of an nMOSFET forming a surface channel.
【図4】ゲート長(L)のばらつきに対するVthのば
らつきを概念的に示す図である。FIG. 4 is a diagram conceptually showing a variation in Vth with respect to a variation in gate length (L).
【図5】メタルゲートの場合に、図3に示すステップ状
のプロファイルを用いた場合の、半導体表面からステッ
プまでの距離に対するVthとSCEレンジの関係を示
すグラフである。5 is a graph showing the relationship between Vth and the SCE range with respect to the distance from the semiconductor surface to the step when the step-like profile shown in FIG. 3 is used for a metal gate.
【図6】MOSFETの断面図である。FIG. 6 is a sectional view of a MOSFET.
【図7】本発明の実施の形態に係る半導体装置のゲート
絶縁膜直下の基本的な不純物プロファイルである。図7
(a)は正味の不純物に関し、(b)はチャネル不純物
とカウンター不純物に関する。FIG. 7 is a basic impurity profile immediately below a gate insulating film of a semiconductor device according to an embodiment of the present invention. FIG.
(A) relates to net impurities and (b) relates to channel impurities and counter impurities.
【図8】本発明の実施の形態に係る半導体装置のゲート
絶縁膜直下の図7の基本的な不純物プロファイルの変形
例(その1)である。FIG. 8 is a modification (part 1) of the basic impurity profile of FIG. 7 immediately below the gate insulating film of the semiconductor device according to the embodiment of the present invention;
【図9】本発明の実施の形態に係る半導体装置のゲート
絶縁膜直下の図7の基本的な不純物プロファイルの変形
例(その2)である。FIG. 9 is a modification (part 2) of the basic impurity profile of FIG. 7 immediately below the gate insulating film of the semiconductor device according to the embodiment of the present invention;
【図10】本発明の実施の形態に係る半導体装置のゲー
ト絶縁膜直下の図7の基本的な不純物プロファイルの変
形例(その3)である。FIG. 10 is a modification (part 3) of the basic impurity profile of FIG. 7 immediately below the gate insulating film of the semiconductor device according to the embodiment of the present invention;
【図11】本発明の実施の形態に係る半導体装置のゲー
ト絶縁膜直下の図7の基本的な不純物プロファイルの変
形例(その4)である。FIG. 11 is a modification (part 4) of the basic impurity profile of FIG. 7 immediately below the gate insulating film of the semiconductor device according to the embodiment of the present invention;
【図12】本発明の実施の形態に係る半導体装置のゲー
ト絶縁膜直下の図7の基本的な不純物プロファイルの変
形例(その5)である。FIG. 12 is a modification (part 5) of the basic impurity profile of FIG. 7 immediately below the gate insulating film of the semiconductor device according to the embodiment of the present invention;
【図13】nMOSFETのエネルギバンド図と深さ方
向の電位を表すグラフである。FIG. 13 is a graph showing an energy band diagram of an nMOSFET and a potential in a depth direction.
【図14】表面チャネルを生成するnMOSFETのエ
ネルギバンド図である。FIG. 14 is an energy band diagram of an nMOSFET for generating a surface channel.
【図15】埋め込みチャネルを生成するnMOSFET
のエネルギバンド図である。FIG. 15 shows an nMOSFET for generating a buried channel.
FIG. 4 is an energy band diagram of FIG.
【図16】本発明の実施の形態に係る半導体装置のゲー
ト絶縁膜直下の図7の基本的な不純物プロファイルの変
形例(その6)である。FIG. 16 is a modification (part 6) of the basic impurity profile of FIG. 7 immediately below the gate insulating film of the semiconductor device according to the embodiment of the present invention;
【図17】メタルゲートに図7に示す階段状のプロファ
イルを用いた場合の、カウンター不純物の濃度に対する
VthとSCEレンジの関係を示すグラフである。FIG. 17 is a graph showing the relationship between the Vth and the SCE range with respect to the concentration of counter impurities when the stepped profile shown in FIG. 7 is used for the metal gate.
【図18】メタルゲートに図7に示す階段状のプロファ
イルを用いた場合の、カウンター不純物の濃度に対する
VthとVthばらつきの関係を示すグラフである。FIG. 18 is a graph showing the relationship between Vth and Vth variation with respect to the concentration of counter impurities when the stepped profile shown in FIG. 7 is used for a metal gate.
【図19】図9の階段状の変形のプロファイルに基づ
き、イオン打ち込みや熱拡散等により実現可能な不純物
プロファイル(その1)と、ゲート電圧が閾値電圧Vt
hであるときのホール濃度分布である。19 is an impurity profile (part 1) that can be realized by ion implantation, thermal diffusion, or the like based on the profile of the step-like deformation in FIG. 9, and the gate voltage is equal to the threshold voltage Vt.
h represents the hole concentration distribution.
【図20】第1の実施例の有効性を示すために調べた3
種のチャネル不純物プロファイルである。FIG. 20 is a table 3 showing the effectiveness of the first embodiment.
4 is a diagram showing a kind of channel impurity profile.
【図21】図20の3種のプロファイルにおける、チャ
ネル不純物とカウンター不純物のプロファイルばらつき
に対するVthばらつきを示すグラフである。21 is a graph showing Vth variation with respect to profile variation of channel impurities and counter impurities in the three types of profiles of FIG. 20.
【図22】図7の階段状のプロファイルに基づき、イオ
ン打ち込みや熱拡散等により実現可能な不純物プロファ
イルと、ゲート電圧が閾値電圧Vthであるときのホー
ル濃度分布である。FIG. 22 shows an impurity profile that can be realized by ion implantation, thermal diffusion, or the like based on the step-like profile of FIG. 7, and a hole concentration distribution when the gate voltage is a threshold voltage Vth.
【図23】図22のカウンター不純物プロファイルの形
状を3通りに変化させたそれぞれの場合について、チャ
ネル不純物とカウンター不純物のプロファイルばらつき
に対するVthばらつきを示すグラフである。23 is a graph showing Vth variation with respect to profile variation of channel impurity and counter impurity in each case where the shape of the counter impurity profile of FIG. 22 is changed in three ways.
【図24】図9の階段状の変形のプロファイルに基づ
き、イオン打ち込みや熱拡散等により実現可能な不純物
プロファイル(その2)と、ゲート電圧がVthである
ときのホール濃度分布である。FIG. 24 shows an impurity profile (part 2) that can be realized by ion implantation, thermal diffusion, or the like based on the profile of the step-like deformation in FIG. 9, and a hole concentration distribution when the gate voltage is Vth.
【図25】実施例2に係わる不純物プロファイルを持つ
MISFETの断面図である。FIG. 25 is a cross-sectional view of a MISFET having an impurity profile according to the second embodiment.
【図26】「ダマシンゲート」工程を用いて実施例2の
不純物プロファイルをもつMISFETを製造する方法
を示す工程断面図(その1)である。FIG. 26 is a process cross-sectional view (part 1) illustrating a method for manufacturing a MISFET having an impurity profile of Example 2 using the “damascene gate” process.
【図27】「ダマシンゲート」工程を用いて実施例2の
不純物プロファイルをもつMISFETを製造する方法
を示す工程断面図(その2)である。FIG. 27 is a process cross-sectional view (part 2) illustrating the method for manufacturing the MISFET having the impurity profile of the second embodiment by using the “damascene gate” process.
【図28】実施例1に係わる不純物プロファイルを持つ
MISFETの断面図である。FIG. 28 is a cross-sectional view of a MISFET having an impurity profile according to the first embodiment.
【図29】「ダマシンゲート」工程を用いて実施例1の
不純物プロファイルをもつMISFETを製造する方法
を示す工程断面図(その1)である。FIG. 29 is a process cross-sectional view (part 1) illustrating the method of manufacturing the MISFET having the impurity profile of the first embodiment using the “damascene gate” process.
【図30】「ダマシンゲート」工程を用いて実施例1の
不純物プロファイルをもつMISFETを製造する方法
を示す工程断面図(その2)である。FIG. 30 is a process cross-sectional view (part 2) illustrating the method of manufacturing the MISFET having the impurity profile of the first embodiment using the “damascene gate” process.
【図31】「ダマシンゲート」工程を用いて実施例1の
不純物プロファイルをもつMISFETを製造する方法
を示す工程断面図(その3)である。FIG. 31 is a process cross-sectional view (part 3) illustrating the method of manufacturing the MISFET having the impurity profile of the first embodiment using the “damascene gate” process.
【図32】実施例3に係わるチャネルプロファイルを持
つMISFETの断面図である。FIG. 32 is a cross-sectional view of a MISFET having a channel profile according to the third embodiment.
【図33】プレーナートランジスタ製造方法を用いて実
施例3のチャネル不純物分布をもつMISFETを製造
する方法を示す工程断面図である。FIG. 33 is a process sectional view illustrating the method of manufacturing the MISFET having the channel impurity distribution of the third embodiment using the method of manufacturing the planar transistor.
【図34】本発明のチャネル不純物プロファイルと、メ
タルゲート電極を備えたCMOSトランジスタの断面図
である。FIG. 34 is a cross-sectional view of a CMOS transistor provided with a channel impurity profile and a metal gate electrode according to the present invention.
【図35】「ダマシンゲート」工程を用いて、本発明の
チャネル不純物プロファイルと、メタルゲート電極を備
えたCMOSトランジスタを製造する方法を示す工程断
面図である。FIG. 35 is a process sectional view showing a method of manufacturing a CMOS transistor having a channel impurity profile and a metal gate electrode of the present invention by using a “damascene gate” process.
【図36】本発明に係る実施例8のメタルゲートを有す
るpMOSFETのチャネル不純物プロファイルとカウ
ンター不純物プロファイルを表す図である。FIG. 36 is a diagram illustrating a channel impurity profile and a counter impurity profile of a pMOSFET having a metal gate according to an eighth embodiment of the present invention.
【図37】チャネル不純物並びにカウンター不純物の原
子の個数ないし配置の統計的ばらつきがVthに与える
ばらつきを示すグラフである。FIG. 37 is a graph showing variations in the number or arrangement of atoms of channel impurities and counter impurities given to Vth.
1 チャネル不純物プロファイル 2 カウンター不純物プロファイル 3、7、9、10、21 点線 4、5、6 線分 8 実線 11 半導体基板 12、36 ソース領域 13、37 ドレイン領域 14、46 ゲート絶縁膜 15、47 ゲート電極 16 ソース領域とドレイン領域の底面を含むように延
長した平面 17 座標軸 18 第1導電型の正味の不純物プロファイル 19 第2導電型の正味の不純物プロファイル 23 ゲート絶縁膜と半導体基板との界面(基板表面) 24 pn接合面 25 チャネル不純物濃度が急激に減少する位置 26 カウンター不純物濃度のピーク位置 31 半導体基板 32 素子分離領域 33 犠牲絶縁膜 34 膜 35 ダミーゲート電極パタン 38、38p 深いソース領域 39、39p 深いドレイン領域 40 サイドウォール 41 開口部 42 層間絶縁膜 43、49、50、53、55 イオン注入 44、44p カウンター不純物領域 45、45p チャネル不純物領域 48 第2のゲート電極 51、54 レジスト 52 nウェル領域 56 引き出し電極Reference Signs List 1 channel impurity profile 2 counter impurity profile 3, 7, 9, 10, 21 dotted line 4, 5, 6 line segment 8 solid line 11 semiconductor substrate 12, 36 source region 13, 37 drain region 14, 46 gate insulating film 15, 47 gate Electrode 16 Plane extending to include bottom surfaces of source region and drain region 17 Coordinate axis 18 Net impurity profile of first conductivity type 19 Net impurity profile of second conductivity type 23 Interface between gate insulating film and semiconductor substrate (substrate) Front surface) 24 pn junction surface 25 Position where channel impurity concentration sharply decreases 26 Peak position of counter impurity concentration 31 Semiconductor substrate 32 Element isolation region 33 Sacrificial insulating film 34 Film 35 Dummy gate electrode pattern 38, 38p Deep source region 39, 39p Deep drain region 40 side wall Lumpur 41 opening 42 interlayer insulating film 43,49,50,53,55 ion implantation 44,44p counter impurity regions 45,45p channel impurity region 48 a second gate electrode 51, 54 resist 52 n-well region 56 extraction electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/8238 H01L 29/78 301L 27/092 21/336 (72)発明者 須黒 恭一 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 Fターム(参考) 5F040 DA06 DC01 EC04 EC07 ED03 ED04 EE04 EE05 EF01 EF02 EM01 EM02 FA01 FA03 FA04 FA07 FB02 FB05 5F048 AA07 AC03 BA01 BB04 BB05 BB09 BB18 BC06 BD05 BG13 DA23 DA24 DA27 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/8238 H01L 29/78 301L 27/092 21/336 (72) Inventor Kyoichi Suguro Isogo, Yokohama-shi, Kanagawa 8F, Shinsugita-cho, Tokushima F-term in Toshiba Yokohama Office (Reference)
Claims (25)
1の半導体領域と、 前記第1の半導体領域と前記半導体の表面との間に設け
られ、含有される前記第1導電型の不純物の活性濃度が
前記第1の半導体領域の前記第1導電型の不純物活性濃
度の4分の1より小さい第2導電型の第2の半導体領域
と、 前記表面の上で、前記第2の半導体領域の上方に設けら
れる絶縁膜と、 前記絶縁膜の上に設けられる導電体と、 前記表面を含み第2の半導体領域の側面と接する第2導
電型の第3の半導体領域と、 前記表面を含み第2の半導体領域の側面と接する第2導
電型の第4の半導体領域とを有することを特徴とする半
導体装置。A first conductive type first semiconductor region provided inside a semiconductor; and a first conductive type impurity provided and contained between the first semiconductor region and a surface of the semiconductor. A second semiconductor region of a second conductivity type having an active concentration of less than one-fourth of an active concentration of the impurity of the first conductivity type of the first semiconductor region; and An insulating film provided above the region; a conductor provided on the insulating film; a third semiconductor region of the second conductivity type including the surface and in contact with a side surface of the second semiconductor region; And a fourth semiconductor region of a second conductivity type in contact with a side surface of the second semiconductor region.
電型の不純物活性濃度が前記表面へ向けて低濃度とな
り、3nm当たりの濃度の比が0.9よりも小さい部分
を持つことを特徴とする請求項1に記載の半導体装置。2. The method according to claim 1, wherein an active concentration of impurities of a first conductivity type forming the first semiconductor region becomes lower toward the surface, and a ratio of a concentration per 3 nm is smaller than 0.9. The semiconductor device according to claim 1, wherein:
側の端部での第2導電型の不純物活性濃度が、前記半導
体装置の動作時の空乏層中の第1導電型の不純物の最大
濃度の2分の1よりも小さいことを特徴とする請求項1
又は請求項2に記載の半導体装置。3. An impurity active concentration of a second conductivity type at an end of the second semiconductor region on the semiconductor inner side is equal to a maximum of an impurity of a first conductivity type in a depletion layer during operation of the semiconductor device. 2. The method according to claim 1, wherein the density is less than one half.
Alternatively, the semiconductor device according to claim 2.
側の端部で、第2導電型の不純物の活性濃度勾配が、第
1導電型の不純物の活性濃度勾配よりも小さいことを特
徴とする請求項1又は請求項2に記載の半導体装置。4. The semiconductor device according to claim 1, wherein an active concentration gradient of the second conductivity type impurity is smaller than an active concentration gradient of the first conductivity type impurity at an end of the second semiconductor region on the semiconductor inner side. The semiconductor device according to claim 1 or 2, wherein
の前記第2導電型の不純物の活性濃度が、前記空乏層中
の前記第1導電型の不純物の活性濃度の最大値の4分の
1よりも小さいことを特徴とする請求項1乃至4のいず
れか1に記載の半導体装置。5. An active concentration of said second conductivity type impurity at an end of a depletion layer during operation of said semiconductor device is 4 times a maximum of an active concentration of said first conductivity type impurity in said depletion layer. The semiconductor device according to claim 1, wherein the semiconductor device is smaller than one-half.
電型の不純物プロファイルのピーク位置が、前記第2の
半導体領域の前記半導体内部側の端部よりも前記表面よ
りに位置することを特徴とする請求項1乃至5のいずれ
か1に記載の半導体装置。6. A semiconductor device according to claim 1, wherein a peak position of an impurity profile of a second conductivity type forming the second semiconductor region is located closer to the surface than an end of the second semiconductor region on the semiconductor inner side. The semiconductor device according to claim 1, wherein:
2導電型の不純物プロファイルのピーク位置において、
前記第1導電型の不純物活性濃度は、前記第2導電型の
不純物活性濃度の2分の1よりも小さいことを特徴とす
る請求項1乃至6のいずれか1に記載の半導体装置。7. The method according to claim 7, wherein a peak position of the impurity profile of the second conductivity type forming the second semiconductor region is
7. The semiconductor device according to claim 1, wherein the first conductive type impurity active concentration is lower than half of the second conductive type impurity active concentration. 8.
純物活性濃度は、前記第2導電型の不純物活性濃度の4
分の1よりも小さいことを特徴とする請求項1乃至7の
いずれか1に記載の半導体装置。8. An impurity active concentration of the first conductivity type on the surface is 4% of an impurity active concentration of the second conductivity type.
The semiconductor device according to claim 1, wherein the semiconductor device is smaller than one-half.
ける活性濃度は、前記第2の半導体領域の前記半導体内
部側の端部での第2導電型の不純物の活性濃度、又は、
前記第2の半導体領域中の第2導電型の不純物の活性濃
度の最大値との比が10よりも小さく、前記端部での第
2導電型の不純物の活性濃度との比が10分の1よりも
大きいことを特徴とする請求項1乃至8のいずれか1に
記載の半導体装置。9. The active concentration of the impurity of the second conductivity type at the surface of the second semiconductor region at an end of the second semiconductor region on the semiconductor inner side, or
The ratio of the active concentration of the impurity of the second conductivity type to the maximum value of the impurity of the second conductivity type in the second semiconductor region is smaller than 10, and the ratio of the active concentration of the impurity of the second conductivity type at the end portion is 10 minutes. The semiconductor device according to claim 1, wherein the semiconductor device is larger than one.
導電型の不純物活性濃度分布の前記表面へ向けてのプロ
ファイルは急峻に低濃度となり、1nm当たりの濃度の
比が0.9よりも小さい部分を持つことを特徴とする請
求項1乃至9のいずれか1に記載の半導体装置。10. The method according to claim 1, further comprising: forming a first semiconductor region.
10. The method according to claim 1, wherein the profile of the conductivity type active impurity concentration distribution toward the surface has a steep low concentration, and has a portion having a concentration ratio per nm of less than 0.9. 2. The semiconductor device according to item 1.
であることを特徴とする請求項1乃至10のいずれか1
に記載の半導体装置。11. The semiconductor device according to claim 1, wherein the first conductivity type impurity is indium.
3. The semiconductor device according to claim 1.
ことを特徴とする請求項1乃至11のいずれか1に記載
の半導体装置。12. The semiconductor device according to claim 1, wherein the impurity of the second conductivity type is phosphorus.
又は砒素であることを特徴とする請求項1乃至11のい
ずれか1に記載の半導体装置。13. The semiconductor device according to claim 1, wherein the second conductivity type impurity is antimony or arsenic.
又は砒素であることを特徴とする請求項1乃至10のい
ずれか1に記載の半導体装置。14. The semiconductor device according to claim 1, wherein said first conductivity type impurity is antimony or arsenic.
ることを特徴とする請求項1乃至10及び請求項14の
いずれか1に記載の半導体装置。15. The semiconductor device according to claim 1, wherein the impurity of the second conductivity type is boron.
であることを特徴とする請求項1乃至10及び請求項1
4のいずれか1に記載の半導体装置。16. The semiconductor device according to claim 1, wherein said impurity of the second conductivity type is indium.
5. The semiconductor device according to any one of 4.
ることを特徴とする請求項1乃至16のいずれか1に記
載の半導体装置。17. The semiconductor device according to claim 1, wherein the conductor is a metal or a metal compound.
である前記半導体装置と、前記第1導電型がn型である
前記半導体装置とを搭載することを特徴とする請求項1
乃至17のいずれか1に記載の半導体装置。18. The semiconductor device according to claim 1, wherein the semiconductor device includes the semiconductor device having the first conductivity type of p-type and the semiconductor device having the first conductivity type of n-type.
18. The semiconductor device according to any one of claims 17 to 17.
体装置の前記導電体と、前記第1導電型がn型である前
記半導体装置の前記導電体とが、同一の金属または金属
化合物で構成されていることを特徴とする請求項18に
記載の半導体装置。19. The conductor of the semiconductor device, wherein the first conductivity type is p-type, and the conductor of the semiconductor device, wherein the first conductivity type is n-type, are the same metal or metal compound. The semiconductor device according to claim 18, wherein:
度より、奥の第2の領域の活性濃度が4倍以上高濃度と
なる活性濃度プロファイルを、第1導電型の不純物で形
成する第1工程と、 前記第1の領域に第2導電型の不純物を前記第1の領域
の活性濃度を超えて分布させる第2工程と、 前記半導体表面の上に絶縁膜を成膜する第3工程と、 前記絶縁膜の上に導電体を形成する第4工程と、 前記第2の領域の両側に半導体表面を含む第2導電型の
半導体領域を形成する第5工程とを含むことを特徴とす
る半導体装置の製造方法。20. An active concentration profile in which an active concentration of a second region deeper than that of a first region including a semiconductor surface is four times or more higher than an active concentration of a first region including a semiconductor surface. A first step, a second step of distributing a second conductivity type impurity in the first region beyond an active concentration of the first region, and a third step of forming an insulating film on the semiconductor surface A fourth step of forming a conductor on the insulating film; and a fifth step of forming a second conductivity type semiconductor region including a semiconductor surface on both sides of the second region. Semiconductor device manufacturing method.
電型の不純物を前記半導体へ導入することにより実施
し、 最後に、前記第3工程と、前記第4工程を実施すること
を特徴とする請求項20に記載の半導体装置の製造方
法。21. First, the fifth step is performed. Next, an opening for embedding the conductor is formed. Next, the first step is performed through the first conductive layer through the opening. 21. The method of manufacturing a semiconductor device according to claim 20, wherein the method is performed by introducing a type impurity into the semiconductor, and finally, the third step and the fourth step are performed.
実施することを特徴とする請求項21に記載の半導体装
置の製造方法。22. The method according to claim 21, wherein the second step is performed after forming the opening.
実施することを特徴とする請求項21に記載の半導体装
置の製造方法。23. The method according to claim 21, wherein the second step is performed before the fifth step.
形成することを特徴とする請求項20乃至23のいずれ
か1に記載の半導体装置の製造方法。24. The method according to claim 20, wherein the insulating film is formed by using a chemical vapor deposition method.
0度以上の持続時間が60秒以下であることを特徴とす
る請求項20乃至24のいずれか1に記載の半導体装置
の製造方法。25. In a step after the fourth step, 85
25. The method of manufacturing a semiconductor device according to claim 20, wherein a duration of 0 degree or more is 60 seconds or less.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34542699A JP4761599B2 (en) | 1999-12-03 | 1999-12-03 | Semiconductor device |
US09/726,486 US6541829B2 (en) | 1999-12-03 | 2000-12-01 | Semiconductor device and method of manufacturing the same |
KR10-2000-0072842A KR100387389B1 (en) | 1999-12-03 | 2000-12-04 | Semiconductor device and manufacturing method of the same |
US10/303,806 US6770944B2 (en) | 1999-12-03 | 2002-11-26 | Semiconductor device having counter and channel impurity regions |
US10/867,797 US7078776B2 (en) | 1999-12-03 | 2004-06-16 | Low threshold voltage semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34542699A JP4761599B2 (en) | 1999-12-03 | 1999-12-03 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001168322A true JP2001168322A (en) | 2001-06-22 |
JP4761599B2 JP4761599B2 (en) | 2011-08-31 |
Family
ID=18376523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34542699A Expired - Lifetime JP4761599B2 (en) | 1999-12-03 | 1999-12-03 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4761599B2 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6956259B2 (en) | 2002-06-13 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2014179528A (en) * | 2013-03-15 | 2014-09-25 | Mitsubishi Electric Corp | Semiconductor element manufacturing method |
CN104247023A (en) * | 2012-03-20 | 2014-12-24 | 金本位模拟有限公司 | Variation resistant metal-oxide-semiconductor field effect transistor (mosfet) |
JP2015226059A (en) * | 2014-05-23 | 2015-12-14 | 三重富士通セミコンダクター株式会社 | Embedded channel type deep depletion channel transistor |
JPWO2020129694A1 (en) * | 2018-12-21 | 2020-06-25 |
-
1999
- 1999-12-03 JP JP34542699A patent/JP4761599B2/en not_active Expired - Lifetime
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6956259B2 (en) | 2002-06-13 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US7285461B2 (en) | 2002-06-13 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
CN104247023A (en) * | 2012-03-20 | 2014-12-24 | 金本位模拟有限公司 | Variation resistant metal-oxide-semiconductor field effect transistor (mosfet) |
JP2014179528A (en) * | 2013-03-15 | 2014-09-25 | Mitsubishi Electric Corp | Semiconductor element manufacturing method |
JP2015226059A (en) * | 2014-05-23 | 2015-12-14 | 三重富士通セミコンダクター株式会社 | Embedded channel type deep depletion channel transistor |
JPWO2020129694A1 (en) * | 2018-12-21 | 2020-06-25 | ||
WO2020129694A1 (en) * | 2018-12-21 | 2020-06-25 | ソニーセミコンダクタソリューションズ株式会社 | Imaging element and imaging device |
US12046605B2 (en) | 2018-12-21 | 2024-07-23 | Sony Semiconductor Solutions Corporation | Imaging element and imaging device |
US12136635B2 (en) | 2018-12-21 | 2024-11-05 | Sony Semiconductor Solutions Corporation | Imaging element and imaging device with selection and amplication transistor gates formed on same silicon channel |
Also Published As
Publication number | Publication date |
---|---|
JP4761599B2 (en) | 2011-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11757002B2 (en) | Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation | |
KR100387389B1 (en) | Semiconductor device and manufacturing method of the same | |
CN106409767B (en) | Multi-threshold voltage field effect transistor and manufacturing method thereof | |
JP4937253B2 (en) | Techniques for forming contact insulation layers and silicide regions with different properties | |
TWI436430B (en) | An soi transistor having a reduced body potential and a method of forming the same | |
US7105891B2 (en) | Gate structure and method | |
US9768074B2 (en) | Transistor structure and fabrication methods with an epitaxial layer over multiple halo implants | |
US7737009B2 (en) | Method of implanting a non-dopant atom into a semiconductor device | |
US6642119B1 (en) | Silicide MOSFET architecture and method of manufacture | |
US20120153401A1 (en) | Differential Threshold Voltage Adjustment in PMOS Transistors by Differential Formation of a Channel Semiconductor Material | |
JPH098297A (en) | Semiconductor device, manufacture thereof and field-effect transistor | |
US20110186937A1 (en) | Adjustment of transistor characteristics based on a late well implantation | |
US6252283B1 (en) | CMOS transistor design for shared N+/P+ electrode with enhanced device performance | |
WO2007068393A1 (en) | Mos transistor with better short channel effect control and corresponding manufacturing method | |
US8338306B2 (en) | Forming semiconductor resistors in a semiconductor device comprising metal gates by increasing etch resistivity of the resistors | |
US20150200270A1 (en) | Field effect transistors for high-performance and low-power applications | |
US9219117B2 (en) | Semiconductor structure and a method for processing a carrier | |
WO2004017412A1 (en) | Semiconductor device and method for forming | |
US20040188765A1 (en) | Cmos device integration for low external resistance | |
US20110186916A1 (en) | Semiconductor resistors formed in a semiconductor device comprising metal gates by reducing conductivity of a metal-containing cap material | |
JP4761599B2 (en) | Semiconductor device | |
US7232731B2 (en) | Method for fabricating transistor of semiconductor device | |
US7736961B2 (en) | High voltage depletion FET employing a channel stopping implant | |
EP1479100A1 (en) | Method for fabricating a semiconductor device having different metal silicide portions | |
JP2001274382A (en) | Semiconductor device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050520 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070507 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080318 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080515 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080526 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080620 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110325 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110607 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4761599 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |