JP2001166960A - 共有メモリに個別領域を有するマルチプロセッサシステム - Google Patents
共有メモリに個別領域を有するマルチプロセッサシステムInfo
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Abstract
(57)【要約】
【課題】 各プロセッサモジュールの個別メモリを共有
メモリ内に個別領域として割当てたマルチプロセッサシ
ステムに関し、処理能力の低下を防ぎ、信頼性の高い安
定したシステムを効率良く且つ経済的に構築する。 【解決手段】 少なくとも一つの予備プロセッサモジュ
ール１０＿ｎを含む複数のプロセッサモジュール１０＿
０〜１０＿ｎと、各プロセッサモジュールに共通に使用
される共有メモリ１５とを備え、共有メモリ１５は各プ
ロセッサモジュール対応に割当てた個別領域１７＿０〜
１７＿ｎ−１を有し、各プロセッサモジュールからのメ
モリアクセスを共有メモリ１５内の各個別領域へのアク
セスに変換する共有メモリマッピングテーブル１６＿１
とアドレス変換部１６＿２を備える。また、各プロセッ
サモジュールを監視し、障害発生プロセッサモジュール
と予備プロセッサモジュールの個別領域の割当てを互い
に切替る切替え制御１８＿１を備える。
メモリ内に個別領域として割当てたマルチプロセッサシ
ステムに関し、処理能力の低下を防ぎ、信頼性の高い安
定したシステムを効率良く且つ経済的に構築する。 【解決手段】 少なくとも一つの予備プロセッサモジュ
ール１０＿ｎを含む複数のプロセッサモジュール１０＿
０〜１０＿ｎと、各プロセッサモジュールに共通に使用
される共有メモリ１５とを備え、共有メモリ１５は各プ
ロセッサモジュール対応に割当てた個別領域１７＿０〜
１７＿ｎ−１を有し、各プロセッサモジュールからのメ
モリアクセスを共有メモリ１５内の各個別領域へのアク
セスに変換する共有メモリマッピングテーブル１６＿１
とアドレス変換部１６＿２を備える。また、各プロセッ
サモジュールを監視し、障害発生プロセッサモジュール
と予備プロセッサモジュールの個別領域の割当てを互い
に切替る切替え制御１８＿１を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
システムにおける各プロセッサモジュール毎の個別メモ
リを、各プロセッサモジュールに共通に使用される共有
メモリ内に個別領域として割当てたマルチプロセッサシ
ステムに関する。
システムにおける各プロセッサモジュール毎の個別メモ
リを、各プロセッサモジュールに共通に使用される共有
メモリ内に個別領域として割当てたマルチプロセッサシ
ステムに関する。
【０００２】近年、ＣＤＭＡ（Code Division Multiple
Access ）通信システムの開発が急速にすすみ、狭帯域
ＣＤＭＡ通信システムの商用サービス等も実施されてい
る。また、音声のみならず、画像などの大きなデータを
やりとりするために、より帯域の広いシステム（Ｗ−Ｃ
ＤＭＡ：Wide band −ＣＤＭＡ）の開発が急がれてい
る。
Access ）通信システムの開発が急速にすすみ、狭帯域
ＣＤＭＡ通信システムの商用サービス等も実施されてい
る。また、音声のみならず、画像などの大きなデータを
やりとりするために、より帯域の広いシステム（Ｗ−Ｃ
ＤＭＡ：Wide band −ＣＤＭＡ）の開発が急がれてい
る。
【０００３】本発明は、ＣＤＭＡ通信システム等におけ
るプロセッサシステムのように、膨大なデータを効率良
く高速且つ安定に処理しなければならないシステムに好
適に適用されるマルチプロセッサシステムに関する。
るプロセッサシステムのように、膨大なデータを効率良
く高速且つ安定に処理しなければならないシステムに好
適に適用されるマルチプロセッサシステムに関する。
【０００４】
【従来の技術】図８にＷ−ＣＤＭＡ通信システムの基本
構成を示す。移動機８０は複数の基地局８１＿１〜８１
＿３に対してデータを送信する。各基地局８１＿１〜８
１＿３はこのデータを受信したのち、ＡＴＭ（Asynchro
nous Transfer Mode）セルに変換し、有線で無線ネット
ワーク制御装置８２に送信する。
構成を示す。移動機８０は複数の基地局８１＿１〜８１
＿３に対してデータを送信する。各基地局８１＿１〜８
１＿３はこのデータを受信したのち、ＡＴＭ（Asynchro
nous Transfer Mode）セルに変換し、有線で無線ネット
ワーク制御装置８２に送信する。
【０００５】無線ネットワーク制御装置８２は、マルチ
メディアプロセシング装置８３と協働してこれらのデー
タの処理を行った後、再びＡＴＭセルに変換し、有線で
交換機８４に送信する。この無線ネットワーク制御装置
８２とマルチメディアプロセシング装置８３とには、プ
ロトコル終端装置及び該装置を制御する制御装置が内蔵
されている。
メディアプロセシング装置８３と協働してこれらのデー
タの処理を行った後、再びＡＴＭセルに変換し、有線で
交換機８４に送信する。この無線ネットワーク制御装置
８２とマルチメディアプロセシング装置８３とには、プ
ロトコル終端装置及び該装置を制御する制御装置が内蔵
されている。
【０００６】このような処理システムにおいて、特に膨
大なデータを扱う場合、無線ネットワーク制御装置８２
やマルチメディアプロセシング装置８３のプロトコル終
端装置及びその制御装置等には、大容量の処理能力が要
求される。従って、これらの装置はマルチプロセッサ構
成を採ることにより、処理の高速化や効率化を図ること
が必要となる。
大なデータを扱う場合、無線ネットワーク制御装置８２
やマルチメディアプロセシング装置８３のプロトコル終
端装置及びその制御装置等には、大容量の処理能力が要
求される。従って、これらの装置はマルチプロセッサ構
成を採ることにより、処理の高速化や効率化を図ること
が必要となる。
【０００７】従来のマルチプロセッサシステムとして、
図９に示すような共有メモリ型負荷分散マルチプロセッ
サシステムや、図１０に示すような個別メモリ型機能分
散マルチプロセッサシステム等が知られている（例え
ば、特開平１−３１８１３８号公報等を参照。）
図９に示すような共有メモリ型負荷分散マルチプロセッ
サシステムや、図１０に示すような個別メモリ型機能分
散マルチプロセッサシステム等が知られている（例え
ば、特開平１−３１８１３８号公報等を参照。）
【０００８】共有メモリ型負荷分散マルチプロセッサシ
ステムは、図９に示すように、複数のマルチプロセッサ
モジュール９０＿０〜９０＿ｎ（それぞれＣＰＵ９１＿
０〜９１＿ｎを内蔵）に対して、共通の共有メモリ９２
を備え、各マルチプロセッサモジュール９０＿０〜９０
＿ｎと共有メモリ９２とをグローバルバス９３により接
続したものである。
ステムは、図９に示すように、複数のマルチプロセッサ
モジュール９０＿０〜９０＿ｎ（それぞれＣＰＵ９１＿
０〜９１＿ｎを内蔵）に対して、共通の共有メモリ９２
を備え、各マルチプロセッサモジュール９０＿０〜９０
＿ｎと共有メモリ９２とをグローバルバス９３により接
続したものである。
【０００９】個別メモリ型機能分散マルチプロセッサシ
ステムは、図１０に示すように、複数のマルチプロセッ
サモジュール１００＿０〜１００＿ｎ（それぞれＣＰＵ
１０１＿０〜１０１＿ｎを内蔵）に、それぞれ個別にメ
モリ１０２＿０〜１０２＿ｎを備え、各マルチプロセッ
サモジュール１００＿０〜１００＿ｎをプロセッサ間通
信路１０３により接続したものである。
ステムは、図１０に示すように、複数のマルチプロセッ
サモジュール１００＿０〜１００＿ｎ（それぞれＣＰＵ
１０１＿０〜１０１＿ｎを内蔵）に、それぞれ個別にメ
モリ１０２＿０〜１０２＿ｎを備え、各マルチプロセッ
サモジュール１００＿０〜１００＿ｎをプロセッサ間通
信路１０３により接続したものである。
【００１０】
【発明が解決しようとする課題】経済的にマルチプロセ
ッサシステムを構築する際に、異なるアーキテクチャに
基づいて設計されたハードウェアとアプリケーションと
を効率的に組み合わせられるかどうかが重要なキーポイ
ントとなる。
ッサシステムを構築する際に、異なるアーキテクチャに
基づいて設計されたハードウェアとアプリケーションと
を効率的に組み合わせられるかどうかが重要なキーポイ
ントとなる。
【００１１】しかしながら、例えば、共有メモリ型負荷
分散マルチプロセッサ構成を採るハードウェア上に、個
別メモリ型機能分散マルチプロセッサシステム用に設計
されたアプリケーションを動作させる場合、各プロセッ
サが共有リソースに対して同時にアクセスすることを排
除する排他制御が必要となり、その結果、処理が複雑化
して信頼性が低下し、又、プロセッサモジュールに障害
が発生した際に、予備プロセッサモジュールに処理を引
き継ぐことができないといった問題が生じる。
分散マルチプロセッサ構成を採るハードウェア上に、個
別メモリ型機能分散マルチプロセッサシステム用に設計
されたアプリケーションを動作させる場合、各プロセッ
サが共有リソースに対して同時にアクセスすることを排
除する排他制御が必要となり、その結果、処理が複雑化
して信頼性が低下し、又、プロセッサモジュールに障害
が発生した際に、予備プロセッサモジュールに処理を引
き継ぐことができないといった問題が生じる。
【００１２】本発明は、上述のように、共有メモリ型負
荷分散マルチプロセッサ構成のハードウェア上に、個別
メモリ型機能分散マルチプロセッサシステム用のアプリ
ケーションを組合わせて経済的にシステムを構築する際
に、共有リソースに対する排他制御による信頼性の低下
を防ぎ、かつ、プロセッサ障害発生時にそのプロセッサ
で処理していた情報を他のプロセッサに速やかに引き継
がせ、負荷分散マルチプロセッサ構成のシステムと同様
に安定した高信頼性を維持することができる、共有メモ
リに個別領域を有するマルチプロセッサシステムを提供
することを目的とする。
荷分散マルチプロセッサ構成のハードウェア上に、個別
メモリ型機能分散マルチプロセッサシステム用のアプリ
ケーションを組合わせて経済的にシステムを構築する際
に、共有リソースに対する排他制御による信頼性の低下
を防ぎ、かつ、プロセッサ障害発生時にそのプロセッサ
で処理していた情報を他のプロセッサに速やかに引き継
がせ、負荷分散マルチプロセッサ構成のシステムと同様
に安定した高信頼性を維持することができる、共有メモ
リに個別領域を有するマルチプロセッサシステムを提供
することを目的とする。
【００１３】
【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、（１）少なくとも一つの予備プロセッサ
モジュールを含む複数のプロセッサモジュールと、該複
数のプロセッサモジュールに共通に使用される共有メモ
リとを備えたマルチプロセッサシステムにおいて、前記
共有メモリは、各プロセッサモジュールが個別メモリと
して占有し、各プロセッサモジュール対応に割当てた個
別領域を有し、各プロセッサモジュールからその個別メ
モリに対するアクセスを、該共有メモリ内の各個別領域
へのアクセスに変換する個別領域アクセス手段と、プロ
セッサモジュールの障害発生時に、障害発生プロセッサ
モジュールと予備プロセッサモジュールの共有メモリ内
における個別領域の割当てを互いに切替る切替え制御手
段とを備え、障害発生プロセッサモジュールの個別領域
を予備プロセッサモジュールが引継いで継続処理する構
成を有するものである。
サシステムは、（１）少なくとも一つの予備プロセッサ
モジュールを含む複数のプロセッサモジュールと、該複
数のプロセッサモジュールに共通に使用される共有メモ
リとを備えたマルチプロセッサシステムにおいて、前記
共有メモリは、各プロセッサモジュールが個別メモリと
して占有し、各プロセッサモジュール対応に割当てた個
別領域を有し、各プロセッサモジュールからその個別メ
モリに対するアクセスを、該共有メモリ内の各個別領域
へのアクセスに変換する個別領域アクセス手段と、プロ
セッサモジュールの障害発生時に、障害発生プロセッサ
モジュールと予備プロセッサモジュールの共有メモリ内
における個別領域の割当てを互いに切替る切替え制御手
段とを備え、障害発生プロセッサモジュールの個別領域
を予備プロセッサモジュールが引継いで継続処理する構
成を有するものである。
【００１４】また、（２）前記マルチプロセッサシステ
ムは、状態監視バスを介して各プロセッサモジュールの
障害を監視する主制御部を備え、該主制御部は前記切替
え制御手段を備え、該切替え制御手段により共有メモリ
内の個別領域の割当てを切替え、障害発生プロセッサモ
ジュールの処理を予備プロセッサモジュールに引継がせ
る構成を有するものである。
ムは、状態監視バスを介して各プロセッサモジュールの
障害を監視する主制御部を備え、該主制御部は前記切替
え制御手段を備え、該切替え制御手段により共有メモリ
内の個別領域の割当てを切替え、障害発生プロセッサモ
ジュールの処理を予備プロセッサモジュールに引継がせ
る構成を有するものである。
【００１５】また、（３）前記マルチプロセッサシステ
ムは、前記各プロセッサモジュールがプロセッサ間通信
バスにより互いに接続され、且つ、各プロセッサモジュ
ール内に前記切替え制御手段をそれぞれ備えた構成を有
し、障害の発生したプロセッサモジュールと予備プロセ
ッサモジュールとの間でプロセッサ間通信バスを介して
障害情報を通信し、予備プロセッサモジュール内の切替
え制御手段により共有メモリ内の個別領域の割当てを切
替え、予備プロセッサモジュールが障害発生プロセッサ
モジュールの処理を引継ぐ構成を有するものである。
ムは、前記各プロセッサモジュールがプロセッサ間通信
バスにより互いに接続され、且つ、各プロセッサモジュ
ール内に前記切替え制御手段をそれぞれ備えた構成を有
し、障害の発生したプロセッサモジュールと予備プロセ
ッサモジュールとの間でプロセッサ間通信バスを介して
障害情報を通信し、予備プロセッサモジュール内の切替
え制御手段により共有メモリ内の個別領域の割当てを切
替え、予備プロセッサモジュールが障害発生プロセッサ
モジュールの処理を引継ぐ構成を有するものである。
【００１６】また、（４）前記個別領域アクセス手段
は、各プロセッサモジュール対応にその割当て容量を格
納した共有メモリマッピングテーブルと、該共有メモリ
マッピングテーブルを用いて、各プロセッサモジュール
毎の個別メモリへのアドレスを共有メモリにおける個別
領域のアドレスに変換するアドレス変換部と、を備えた
ものである。
は、各プロセッサモジュール対応にその割当て容量を格
納した共有メモリマッピングテーブルと、該共有メモリ
マッピングテーブルを用いて、各プロセッサモジュール
毎の個別メモリへのアドレスを共有メモリにおける個別
領域のアドレスに変換するアドレス変換部と、を備えた
ものである。
【００１７】また、（５）前記マルチプロセッサシステ
ムは、プロセッサモジュールの閉塞時又は活線挿抜時
に、該閉塞又は活線挿抜のプロセッサモジュールを前記
障害発生プロセッサモジュールとして、前記切替え制御
手段により、その共有メモリ内における個別領域と予備
プロセッサモジュールの個別領域の割当てを切替え、該
プロセッサモジュールの個別領域を予備プロセッサモジ
ュールが引継いで継続処理する構成を有するものであ
る。
ムは、プロセッサモジュールの閉塞時又は活線挿抜時
に、該閉塞又は活線挿抜のプロセッサモジュールを前記
障害発生プロセッサモジュールとして、前記切替え制御
手段により、その共有メモリ内における個別領域と予備
プロセッサモジュールの個別領域の割当てを切替え、該
プロセッサモジュールの個別領域を予備プロセッサモジ
ュールが引継いで継続処理する構成を有するものであ
る。
【００１８】また、（６）前記共有メモリ内の各個別領
域は、一定容量のメモリブロックを一又は複数個割当て
た構成とし、該個別領域の容量が、該個別領域に割当て
る該メモリブロックの個数の変更によって変化する構成
としたものである。
域は、一定容量のメモリブロックを一又は複数個割当て
た構成とし、該個別領域の容量が、該個別領域に割当て
る該メモリブロックの個数の変更によって変化する構成
としたものである。
【００１９】また、（７）前記マルチプロセッサシステ
ムは、前記個別アクセス手段を、各プロセッサモジュー
ルの全てがアクセス可能な共有メモリ内の共通領域内に
配置して構成したものである。
ムは、前記個別アクセス手段を、各プロセッサモジュー
ルの全てがアクセス可能な共有メモリ内の共通領域内に
配置して構成したものである。
【００２０】また、（８）前記共有メモリマッピングテ
ーブルは、共有メモリにおける個別領域を構成する単位
メモリブロックの容量を示す情報を格納する格納部と、
プロセッサモジュールの識別情報と該プロセッサモジュ
ールの個別領域に割当てられたメモリブロック数との対
応関係を格納する格納部と、予備プロセッサモジュール
の識別情報を格納する格納部と、を備えたものである。
ーブルは、共有メモリにおける個別領域を構成する単位
メモリブロックの容量を示す情報を格納する格納部と、
プロセッサモジュールの識別情報と該プロセッサモジュ
ールの個別領域に割当てられたメモリブロック数との対
応関係を格納する格納部と、予備プロセッサモジュール
の識別情報を格納する格納部と、を備えたものである。
【００２１】また、（９）前記個別領域アクセス手段に
おける共有メモリマッピングテーブルは、共有メモリ内
の個別領域を構成する単位メモリブロックの容量の情報
を格納する格納部と、各プロセッサモジュールの識別情
報と各プロセッサモジュールに割当てられた個別領域の
メモリブロック数とを対応付けて格納する格納部とを有
し、予備プロセッサモジュールの識別情報に対応する個
別領域のメモリブロック数の格納部には、予備状態を表
す情報を格納したものである。
おける共有メモリマッピングテーブルは、共有メモリ内
の個別領域を構成する単位メモリブロックの容量の情報
を格納する格納部と、各プロセッサモジュールの識別情
報と各プロセッサモジュールに割当てられた個別領域の
メモリブロック数とを対応付けて格納する格納部とを有
し、予備プロセッサモジュールの識別情報に対応する個
別領域のメモリブロック数の格納部には、予備状態を表
す情報を格納したものである。
【００２２】また、（１０）前記プロセッサモジュール
の少なくとも一つは、共有メモリのアドレス空間の全て
をカバーするメモリアドレス空間を少なくとも有し、該
一つのプロセッサモジュールは、共有メモリ内の領域の
再割当てを含む共有メモリの設定を一括して実行し得る
構成を有するものである。
の少なくとも一つは、共有メモリのアドレス空間の全て
をカバーするメモリアドレス空間を少なくとも有し、該
一つのプロセッサモジュールは、共有メモリ内の領域の
再割当てを含む共有メモリの設定を一括して実行し得る
構成を有するものである。
【００２３】また、少なくとも重複した機能を持つ複数
のプロセッサモジュールと、該複数のプロセッサモジュ
ールの処理結果を、該複数のプロセッサモジュールごと
に割当てた格納領域で区別して格納する共有メモリと、
を備えたマルチプロセッサシステムにおいて、前記プロ
セッサモジュールの予備用の予備プロセッサモジュール
と、障害が発生した障害プロセッサモジュールに割当て
られた格納領域を、該予備プロセッサモジュールの格納
領域として割当てる切替制御手段と、該予備プロセッサ
モジュールにも障害が発生した場合に、前記障害プロセ
ッサモジュールに割当てられていた格納領域の初期化を
行なう初期化手段と、を備えたものである。
のプロセッサモジュールと、該複数のプロセッサモジュ
ールの処理結果を、該複数のプロセッサモジュールごと
に割当てた格納領域で区別して格納する共有メモリと、
を備えたマルチプロセッサシステムにおいて、前記プロ
セッサモジュールの予備用の予備プロセッサモジュール
と、障害が発生した障害プロセッサモジュールに割当て
られた格納領域を、該予備プロセッサモジュールの格納
領域として割当てる切替制御手段と、該予備プロセッサ
モジュールにも障害が発生した場合に、前記障害プロセ
ッサモジュールに割当てられていた格納領域の初期化を
行なう初期化手段と、を備えたものである。
【００２４】本発明によれば、共有メモリ型負荷分散マ
ルチプロセッサのハードウェア構成において、個別メモ
リ型機能分散マルチプロセッサ用のアプリケーションを
用いる際に、共有メモリ上に各プロセッサ対応に個別領
域を確保することにより排他制御が不要となり、排他制
御に伴う処理の複雑化による信頼性の低下を防止すると
ともに、プロセッサモジュールの障害発生時に予備プロ
セッサモジュールが機能を引き継ぐことが可能となり、
簡素な構成で高信頼性を確保することができる。
ルチプロセッサのハードウェア構成において、個別メモ
リ型機能分散マルチプロセッサ用のアプリケーションを
用いる際に、共有メモリ上に各プロセッサ対応に個別領
域を確保することにより排他制御が不要となり、排他制
御に伴う処理の複雑化による信頼性の低下を防止すると
ともに、プロセッサモジュールの障害発生時に予備プロ
セッサモジュールが機能を引き継ぐことが可能となり、
簡素な構成で高信頼性を確保することができる。
【００２５】
【発明の実施の形態】図１は本発明の第１の実施形態の
システム構成を示す図である。同図に示すように、本発
明によるマルチプロセッサシステムは、複数のプロセッ
サモジュール１０＿０〜１０＿ｎ、共有メモリ１５、主
制御部１８、及び状態監視バス１９、グローバルバス１
１０、Ｉ／Ｏバス１１１を備える。複数のプロセッサモ
ジュール１０＿０〜１０＿ｎのうち、少なくとも一つは
予備プロセッサモジュールとして使用される。
システム構成を示す図である。同図に示すように、本発
明によるマルチプロセッサシステムは、複数のプロセッ
サモジュール１０＿０〜１０＿ｎ、共有メモリ１５、主
制御部１８、及び状態監視バス１９、グローバルバス１
１０、Ｉ／Ｏバス１１１を備える。複数のプロセッサモ
ジュール１０＿０〜１０＿ｎのうち、少なくとも一つは
予備プロセッサモジュールとして使用される。
【００２６】各プロセッサモジュール１０＿０〜１０＿
ｎと主制御部１８は、状態監視バス１９によりに接続さ
れ、各プロセッサモジュール１０＿０〜１０＿ｎと共有
メモリ１５は、グローバルバス１１０によりに接続され
る。また、主制御部１８と共有メモリ１５は、状態監視
バス１９によりに接続される。更に、各プロセッサモジ
ュール１０＿０〜１０＿ｎは、Ｉ／Ｏバス１１１を介し
て周辺機能部（図示省略）と信号の送受を行う。
ｎと主制御部１８は、状態監視バス１９によりに接続さ
れ、各プロセッサモジュール１０＿０〜１０＿ｎと共有
メモリ１５は、グローバルバス１１０によりに接続され
る。また、主制御部１８と共有メモリ１５は、状態監視
バス１９によりに接続される。更に、各プロセッサモジ
ュール１０＿０〜１０＿ｎは、Ｉ／Ｏバス１１１を介し
て周辺機能部（図示省略）と信号の送受を行う。
【００２７】各プロセッサモジュール１０＿０〜１０＿
ｎは、中央処理ユニット（ＣＰＵ）１１＿０〜１１＿
ｎ、レジスタ手段（ＲＥＧ）１２＿０〜１２＿ｎ、Ｉ／
Ｏインタフェース１３＿０〜１３＿ｎを備える。
ｎは、中央処理ユニット（ＣＰＵ）１１＿０〜１１＿
ｎ、レジスタ手段（ＲＥＧ）１２＿０〜１２＿ｎ、Ｉ／
Ｏインタフェース１３＿０〜１３＿ｎを備える。
【００２８】ここで、レジスタ手段（ＲＥＧ）１２＿０
〜１２＿ｎには、各プロセッサモジュールを識別するた
めの識別情報( モジュール識別ＩＤ、機能識別ＩＤ等)
が格納され、それらの識別情報は共有メモリ１５内の個
別領域をアクセスする際に使用される。
〜１２＿ｎには、各プロセッサモジュールを識別するた
めの識別情報( モジュール識別ＩＤ、機能識別ＩＤ等)
が格納され、それらの識別情報は共有メモリ１５内の個
別領域をアクセスする際に使用される。
【００２９】また、共有メモリ１５は、全てのプロセッ
サモジュールがアクセス可能な共通領域１６と、各プロ
セッサモジュールが個別にアクセスするｎ個の個別領域
１７＿０〜１７＿ｎ−１とに分割され、上記共通領域１
６は、共有メモリマッピングテーブル１６＿１とアドレ
ス変換部１６＿２とを備えている。
サモジュールがアクセス可能な共通領域１６と、各プロ
セッサモジュールが個別にアクセスするｎ個の個別領域
１７＿０〜１７＿ｎ−１とに分割され、上記共通領域１
６は、共有メモリマッピングテーブル１６＿１とアドレ
ス変換部１６＿２とを備えている。
【００３０】ここで、アドレス変換部１６＿２は、各Ｃ
ＰＵ１１＿０〜１１＿ｎから入力されるローカルな個別
アドレスをグローバルな共有メモリのアドレスに変換す
る。また、主制御部１８は切替え制御部１８＿１を備
え、切替え制御部１８＿１は、或プロセッサモジュール
が障害になったときに、該障害プロセッサモジュールを
予備系のプロセッサモジュールに切替えるための処理を
行う。
ＰＵ１１＿０〜１１＿ｎから入力されるローカルな個別
アドレスをグローバルな共有メモリのアドレスに変換す
る。また、主制御部１８は切替え制御部１８＿１を備
え、切替え制御部１８＿１は、或プロセッサモジュール
が障害になったときに、該障害プロセッサモジュールを
予備系のプロセッサモジュールに切替えるための処理を
行う。
【００３１】図２に共有メモリマッピングテーブルの構
成例を示す。共有メモリの領域はブロック単位に分割さ
れ、各プロセッサモジュールは該ブロックを幾つか割当
てられ、それらのブロックを個別領域として占有する。
共有メモリマッピングテーブルは、各プロセッサモジュ
ールが占有する該ブロック数を格納する。
成例を示す。共有メモリの領域はブロック単位に分割さ
れ、各プロセッサモジュールは該ブロックを幾つか割当
てられ、それらのブロックを個別領域として占有する。
共有メモリマッピングテーブルは、各プロセッサモジュ
ールが占有する該ブロック数を格納する。
【００３２】図２に示すように、各プロセッサモジュー
ルを識別する識別情報（モジュール識別ＩＤ、機能識別
ＩＤ等）をレジスタ手段２２＿０〜２２＿ｎ−１に格納
し、該識別情報対応に各プロセッサモジュールが占有す
るブロック数をレジスタ手段２３＿０〜２３＿ｎ−１に
格納する。
ルを識別する識別情報（モジュール識別ＩＤ、機能識別
ＩＤ等）をレジスタ手段２２＿０〜２２＿ｎ−１に格納
し、該識別情報対応に各プロセッサモジュールが占有す
るブロック数をレジスタ手段２３＿０〜２３＿ｎ−１に
格納する。
【００３３】この共有メモリマッピングテーブルによ
り、各プロセッサモジュールとその個別領域のメモリ容
量との対応関係が表される。また、該テーブルには、１
単位ブロックの容量を表す情報をキャパシタレジスタ手
段（ＣＲＥＧ）２０に格納する。更に、プロセッサモジ
ュール切替え時に用いる予備プロセッサモジュール識別
ＩＤを格納するスペアモジュールレジスタ手段（ＳＲＥ
Ｇ）２１を備えている。
り、各プロセッサモジュールとその個別領域のメモリ容
量との対応関係が表される。また、該テーブルには、１
単位ブロックの容量を表す情報をキャパシタレジスタ手
段（ＣＲＥＧ）２０に格納する。更に、プロセッサモジ
ュール切替え時に用いる予備プロセッサモジュール識別
ＩＤを格納するスペアモジュールレジスタ手段（ＳＲＥ
Ｇ）２１を備えている。
【００３４】ここでプロセッサモジュールを識別する情
報としては、プロセッサモジュールの論理的な識別情報
（論理ＩＤ）、実装位置に対応した識別情報（物理Ｉ
Ｄ）、機能種別に応じた識別情報（機能ＩＤ）等を用い
ることができ、これらの識別情報は、プロセッサモジュ
ール１０＿０〜１０＿ｎ内のレジスタ手段（ＲＥＧ）１
２＿０〜１２＿ｎ内に格納された情報と対応している。
報としては、プロセッサモジュールの論理的な識別情報
（論理ＩＤ）、実装位置に対応した識別情報（物理Ｉ
Ｄ）、機能種別に応じた識別情報（機能ＩＤ）等を用い
ることができ、これらの識別情報は、プロセッサモジュ
ール１０＿０〜１０＿ｎ内のレジスタ手段（ＲＥＧ）１
２＿０〜１２＿ｎ内に格納された情報と対応している。
【００３５】図３に、プロセッサモジュール＃０（１０
＿０）に障害が発生し、該モジュールと予備プロセッサ
モジュール＃ｎ（１０＿ｎ）の切替えを行う際の切替え
処理フローを示す。
＿０）に障害が発生し、該モジュールと予備プロセッサ
モジュール＃ｎ（１０＿ｎ）の切替えを行う際の切替え
処理フローを示す。
【００３６】プロセッサモジュール＃０（１０＿０）に
障害が発生すると（Ｓ３＿１）、該プロセッサモジュー
ルはアラーム信号とプロセッサモジュール識別情報（モ
ジュールＩＤ＃０）を状態監視バス１９経由で、主制御
部内の切替え制御部１８＿１に通知する( Ｓ３＿２) 。
障害が発生すると（Ｓ３＿１）、該プロセッサモジュー
ルはアラーム信号とプロセッサモジュール識別情報（モ
ジュールＩＤ＃０）を状態監視バス１９経由で、主制御
部内の切替え制御部１８＿１に通知する( Ｓ３＿２) 。
【００３７】切替え制御部１８＿１は、上記のステップ
（Ｓ３＿２）で送出されたアラーム信号を受信すると、
切替え処理を開始する（Ｓ３＿３）。この際、モジュー
ルＩＤ＃０は切替え制御部１８＿１の内部レジスタに格
納される。
（Ｓ３＿２）で送出されたアラーム信号を受信すると、
切替え処理を開始する（Ｓ３＿３）。この際、モジュー
ルＩＤ＃０は切替え制御部１８＿１の内部レジスタに格
納される。
【００３８】切替え制御部１８＿１は、まず、共有メモ
リ１５内の共有メモリマッピングテーブル１６＿１にア
クセスし、スペアモジュールレジスタ手段（ＳＲＥＧ）
２１に格納されている予備プロセッサモジュールの識別
情報を、障害プロセッサモジュールのＩＤ格納レジスタ
手段２２＿０に書き込む( Ｓ３＿４) 。
リ１５内の共有メモリマッピングテーブル１６＿１にア
クセスし、スペアモジュールレジスタ手段（ＳＲＥＧ）
２１に格納されている予備プロセッサモジュールの識別
情報を、障害プロセッサモジュールのＩＤ格納レジスタ
手段２２＿０に書き込む( Ｓ３＿４) 。
【００３９】その後、切替え制御部１８＿１は、共有メ
モリマッピングテーブル中のスペアモジュールレジスタ
手段２１に障害モジュール＃０のモジュール識別ＩＤを
書き込む（Ｓ３＿５）。その後、切替え制御部１８＿１
は、予備プロセッサモジュール＃ｎに対して、共有メモ
リマッピングテーブルにアクセスするよう通知する(Ｓ
３＿６) 。
モリマッピングテーブル中のスペアモジュールレジスタ
手段２１に障害モジュール＃０のモジュール識別ＩＤを
書き込む（Ｓ３＿５）。その後、切替え制御部１８＿１
は、予備プロセッサモジュール＃ｎに対して、共有メモ
リマッピングテーブルにアクセスするよう通知する(Ｓ
３＿６) 。
【００４０】予備プロセッサモジュール＃ｎは、共有メ
モリマッピングテーブル内の自己のモジュール識別ＩＤ
に対応するブロック数Ｎｕｍ＃０をレジスタ手段２３＿
０から読み込むことにより、障害プロセッサモジュール
＃０の処理を引き継ぎ、以上の動作フローにより、予備
プロセッサモジュールへの切替えが完了する( Ｓ３＿
７) 。
モリマッピングテーブル内の自己のモジュール識別ＩＤ
に対応するブロック数Ｎｕｍ＃０をレジスタ手段２３＿
０から読み込むことにより、障害プロセッサモジュール
＃０の処理を引き継ぎ、以上の動作フローにより、予備
プロセッサモジュールへの切替えが完了する( Ｓ３＿
７) 。
【００４１】図４に、プロセッサモジュール内の中央処
理ユニット（ＣＰＵ）が用いるメモリアドレス空間のマ
ッピング例を示す。各プロセッサモジュール内のＣＰＵ
は、共有メモリ内の自己に割当てられた個別領域に対応
するメモリアドレス空間４−１と、共通領域のメモリア
ドレス空間４−２とを有する。プロセッサモジュール内
のＣＰＵのメモリアドレス空間は、その外に、ローカル
メモリや内部レジスタ、ブートＲＯＭ、内部Ｉ／Ｏ等に
対するアドレス空間４−３を有している。
理ユニット（ＣＰＵ）が用いるメモリアドレス空間のマ
ッピング例を示す。各プロセッサモジュール内のＣＰＵ
は、共有メモリ内の自己に割当てられた個別領域に対応
するメモリアドレス空間４−１と、共通領域のメモリア
ドレス空間４−２とを有する。プロセッサモジュール内
のＣＰＵのメモリアドレス空間は、その外に、ローカル
メモリや内部レジスタ、ブートＲＯＭ、内部Ｉ／Ｏ等に
対するアドレス空間４−３を有している。
【００４２】各プロセッサに割当てられる個別領域の大
きさは、図２に示す共有メモリマッピングテーブルのメ
モリブロック数を格納するレジスタ２３＿０〜２３＿ｎ
−１の設定値をシステム起動時に変化させることによ
り、可変にすることが可能で、各プロセッサモジュール
は、このメモリブロック数２３＿０〜２３＿ｎ−１を読
み出すことにより、各プロセッサモジュールの個別領域
のメモリアドレス空間を変更する。
きさは、図２に示す共有メモリマッピングテーブルのメ
モリブロック数を格納するレジスタ２３＿０〜２３＿ｎ
−１の設定値をシステム起動時に変化させることによ
り、可変にすることが可能で、各プロセッサモジュール
は、このメモリブロック数２３＿０〜２３＿ｎ−１を読
み出すことにより、各プロセッサモジュールの個別領域
のメモリアドレス空間を変更する。
【００４３】各プロセッサモジュール間で処理するデー
タ量に差が生じる場合でも、各プロセッサモジュールの
個別領域のメモリ容量及びそのアドレス空間を、データ
量に応じて変化させることにより、個別メモリ型機能分
散マルチプロセッサシステムと同様に、処理量に応じた
柔軟なシステムを構築することができる。
タ量に差が生じる場合でも、各プロセッサモジュールの
個別領域のメモリ容量及びそのアドレス空間を、データ
量に応じて変化させることにより、個別メモリ型機能分
散マルチプロセッサシステムと同様に、処理量に応じた
柔軟なシステムを構築することができる。
【００４４】また、マルチプロセッサシステムが障害に
なった場合や、システム初期化、再設定が必要な場合に
は、共有メモリ内の領域の再割当てを含む共有メモリの
設定を、一括して一つのプロセッサモジュールで行える
ように、少なくとも一つのプロセッサモジュールは、共
有メモリに対するアドレス空間として、該共有メモリの
全アドレス空間を覆うメモリアドレス空間を有するよう
に構成する。
なった場合や、システム初期化、再設定が必要な場合に
は、共有メモリ内の領域の再割当てを含む共有メモリの
設定を、一括して一つのプロセッサモジュールで行える
ように、少なくとも一つのプロセッサモジュールは、共
有メモリに対するアドレス空間として、該共有メモリの
全アドレス空間を覆うメモリアドレス空間を有するよう
に構成する。
【００４５】更に、予備モジュールが存在しなかった
り、或いは使用不可能なときにモジュールの障害が発生
した場合には、モジュールの切り替えは行わず、図４の
共通領域４−２を用いて、障害が発生したモジュールの
個別領域を初期化可能とする。このことにより、障害モ
ジュールを新しいモジュールに交換した際の起動時間を
短縮することができる。
り、或いは使用不可能なときにモジュールの障害が発生
した場合には、モジュールの切り替えは行わず、図４の
共通領域４−２を用いて、障害が発生したモジュールの
個別領域を初期化可能とする。このことにより、障害モ
ジュールを新しいモジュールに交換した際の起動時間を
短縮することができる。
【００４６】次に、切り替え制御の実施形態として前述
の図１に示した第１の実施形態のように、主制御部１８
に備えた切替え制御部１８＿１により、予備プロセッサ
モジュールと切替える実施形態のほかに、主制御部１８
が何ら制御することなく、プロセッサモジュールがプロ
セッサモジュール間通信を行って切替えを行う構成とす
ることも可能である。以下、この第２の実施形態につい
て説明する。
の図１に示した第１の実施形態のように、主制御部１８
に備えた切替え制御部１８＿１により、予備プロセッサ
モジュールと切替える実施形態のほかに、主制御部１８
が何ら制御することなく、プロセッサモジュールがプロ
セッサモジュール間通信を行って切替えを行う構成とす
ることも可能である。以下、この第２の実施形態につい
て説明する。
【００４７】図５は、この第２の実施形態のプロセッサ
モジュール間通信を用いた切替え制御システムを示す図
である。この実施形態のシステムは、プロセッサモジュ
ール５０＿０〜５０＿ｎ、共有メモリ５５、主制御部５
８、状態監視バス５９、グローバルバス５１０、Ｉ／Ｏ
バス５１１、プロセッサ間通信バス５１２を備える。
モジュール間通信を用いた切替え制御システムを示す図
である。この実施形態のシステムは、プロセッサモジュ
ール５０＿０〜５０＿ｎ、共有メモリ５５、主制御部５
８、状態監視バス５９、グローバルバス５１０、Ｉ／Ｏ
バス５１１、プロセッサ間通信バス５１２を備える。
【００４８】各プロセッサモジュール５０＿０〜５０＿
ｎと主制御部５８は、状態監視バス５９により接続さ
れ、各プロセッサモジュール５０＿０〜５０＿ｎと共有
メモリ５５は、グローバルバス５１０により接続され
る。
ｎと主制御部５８は、状態監視バス５９により接続さ
れ、各プロセッサモジュール５０＿０〜５０＿ｎと共有
メモリ５５は、グローバルバス５１０により接続され
る。
【００４９】また、各プロセッサモジュール５０＿０〜
５０＿ｎは、プロセッサモジュール間バス５１２で接続
され、各プロセッサモジュール間で通信を行う。各プロ
セッサモジュール５０＿０〜５０＿ｎは、Ｉ／Ｏバス５
１１により周辺機能部（図示省略）と信号の送受信を行
う。
５０＿ｎは、プロセッサモジュール間バス５１２で接続
され、各プロセッサモジュール間で通信を行う。各プロ
セッサモジュール５０＿０〜５０＿ｎは、Ｉ／Ｏバス５
１１により周辺機能部（図示省略）と信号の送受信を行
う。
【００５０】各プロセッサモジュール５０＿０〜５０＿
ｎは、中央処理ユニット（ＣＰＵ）５１＿０〜５１＿
ｎ、レジスタ手段（ＲＥＧ）５２＿０〜５２＿ｎ、Ｉ／
Ｏインタフェース５３＿０〜５３＿ｎ、切替え制御部５
４＿０〜５４＿ｎを備える。
ｎは、中央処理ユニット（ＣＰＵ）５１＿０〜５１＿
ｎ、レジスタ手段（ＲＥＧ）５２＿０〜５２＿ｎ、Ｉ／
Ｏインタフェース５３＿０〜５３＿ｎ、切替え制御部５
４＿０〜５４＿ｎを備える。
【００５１】ここで、レジスタ手段（ＲＥＧ）５２＿０
〜５２＿ｎは、各プロセッサモジュールを識別する識別
情報( モジュール識別ＩＤ、機能識別ＩＤ等) を格納
し、該識別情報は、共有メモリ５５内の個別領域５７＿
０〜５７＿ｎ−１にアクセスする際に使用される。
〜５２＿ｎは、各プロセッサモジュールを識別する識別
情報( モジュール識別ＩＤ、機能識別ＩＤ等) を格納
し、該識別情報は、共有メモリ５５内の個別領域５７＿
０〜５７＿ｎ−１にアクセスする際に使用される。
【００５２】また、各切替え制御部５４＿０〜５４＿ｎ
は、プロセッサモジュールが障害になったときに、障害
プロセッサモジュールを予備系のプロセッサモジュール
に切替えるための処理を行う。
は、プロセッサモジュールが障害になったときに、障害
プロセッサモジュールを予備系のプロセッサモジュール
に切替えるための処理を行う。
【００５３】共有メモリ５５は、全てのプロセッサモジ
ュールがアクセス可能な共通領域５６と、各プロセッサ
モジュールが個別にアクセスするｎ個の個別領域５７＿
０〜５７＿ｎ−１とに分割され、共通領域５６は、共有
メモリマッピングテーブル部５６＿１とアドレス変換部
５６＿２とを有する。アドレス変換部５６＿２は、ＣＰ
Ｕ５１＿０〜５１＿ｎから入力される個別アドレスを共
通アドレスに変換する。
ュールがアクセス可能な共通領域５６と、各プロセッサ
モジュールが個別にアクセスするｎ個の個別領域５７＿
０〜５７＿ｎ−１とに分割され、共通領域５６は、共有
メモリマッピングテーブル部５６＿１とアドレス変換部
５６＿２とを有する。アドレス変換部５６＿２は、ＣＰ
Ｕ５１＿０〜５１＿ｎから入力される個別アドレスを共
通アドレスに変換する。
【００５４】図６は図５に示す第２の実施形態における
切替え制御フローを示す。同図に示すように、プロセッ
サモジュール＃０( ５０＿０) が障害になると（Ｓ６＿
１）、プロセッサモジュール＃０( ５０＿０) は、アラ
ーム信号と自己のモジュール識別ＩＤとをプロセッサモ
ジュール間バス５１２上に送出する（Ｓ６＿２）。送出
された信号は、予備プロセッサモジュール＃ｎのみが、
その切替え制御部５４＿ｎにより受信する( Ｓ６＿３)
。
切替え制御フローを示す。同図に示すように、プロセッ
サモジュール＃０( ５０＿０) が障害になると（Ｓ６＿
１）、プロセッサモジュール＃０( ５０＿０) は、アラ
ーム信号と自己のモジュール識別ＩＤとをプロセッサモ
ジュール間バス５１２上に送出する（Ｓ６＿２）。送出
された信号は、予備プロセッサモジュール＃ｎのみが、
その切替え制御部５４＿ｎにより受信する( Ｓ６＿３)
。
【００５５】予備プロセッサモジュール＃ｎは、受信し
たモジュール識別ＩＤ情報（＃０）を切替え制御部５４
＿ｎ内のレジスタ手段等に保持し、該切替え制御部５４
＿ｎは、共有メモリ内の共有メモリマッピングテーブル
５６＿１にアクセスし、障害の発生したプロセッサモジ
ュール＃０のモジュール識別ＩＤを、プロセッサモジュ
ール＃ｎ( 予備) のＩＤ情報に上書きする（Ｓ６-
４）。
たモジュール識別ＩＤ情報（＃０）を切替え制御部５４
＿ｎ内のレジスタ手段等に保持し、該切替え制御部５４
＿ｎは、共有メモリ内の共有メモリマッピングテーブル
５６＿１にアクセスし、障害の発生したプロセッサモジ
ュール＃０のモジュール識別ＩＤを、プロセッサモジュ
ール＃ｎ( 予備) のＩＤ情報に上書きする（Ｓ６-
４）。
【００５６】次に、予備プロセッサモジュール＃ｎの切
替え制御部５４＿ｎは、共有メモリマッピングテーブル
５６＿１にアクセスし、自己のモジュール識別ＩＤ情報
（＃ｎ）を、障害プロセッサモジュール＃０のＩＤ情報
が格納されていた領域に上書きする（Ｓ６＿５）。
替え制御部５４＿ｎは、共有メモリマッピングテーブル
５６＿１にアクセスし、自己のモジュール識別ＩＤ情報
（＃ｎ）を、障害プロセッサモジュール＃０のＩＤ情報
が格納されていた領域に上書きする（Ｓ６＿５）。
【００５７】以上の処理により、共有メモリマッピング
テーブル５６＿１上で、障害プロセッサモジュールと予
備プロセッサモジュールの、共有メモリにおける個別割
当て領域の切替え処理が完了し、予備プロセッサモジュ
ール＃ｎは障害プロセッサモジュール＃０から処理を引
き継いで開始する( Ｓ６＿６) 。
テーブル５６＿１上で、障害プロセッサモジュールと予
備プロセッサモジュールの、共有メモリにおける個別割
当て領域の切替え処理が完了し、予備プロセッサモジュ
ール＃ｎは障害プロセッサモジュール＃０から処理を引
き継いで開始する( Ｓ６＿６) 。
【００５８】図７は、本発明の第２の実施形態における
共有メモリマッピングテーブルの構成例を示す。この場
合、図２のスペアモジュールレジスタ手段２１の代わり
に、予備プロセッサモジュール＃ｎのマッピングレジス
タ( ７１＿ｎ，７２＿ｎ) が必要となり、プロセッサモ
ジュール切替え時には、障害プロセッサモジュールと予
備プロセッサモジュールとでＩＤ情報を入れ替えことに
より、共有メモリにおける個別割当て領域が切替えられ
る。
共有メモリマッピングテーブルの構成例を示す。この場
合、図２のスペアモジュールレジスタ手段２１の代わり
に、予備プロセッサモジュール＃ｎのマッピングレジス
タ( ７１＿ｎ，７２＿ｎ) が必要となり、プロセッサモ
ジュール切替え時には、障害プロセッサモジュールと予
備プロセッサモジュールとでＩＤ情報を入れ替えことに
より、共有メモリにおける個別割当て領域が切替えられ
る。
【００５９】各プロセッサモジュールに割当てられた共
有メモリ上の個別領域のアドレスは、共有メモリマッピ
ングテーブルに格納されたメモリブロック数と、共有メ
モリにおける個別メモリの先頭アドレスとから、アドレ
ス変換部が算出する。アドレス変換部によるこの共有メ
モリ上の個別領域のアドレス算出は、第１及び第２のい
ずれの実施形態においても同様である。
有メモリ上の個別領域のアドレスは、共有メモリマッピ
ングテーブルに格納されたメモリブロック数と、共有メ
モリにおける個別メモリの先頭アドレスとから、アドレ
ス変換部が算出する。アドレス変換部によるこの共有メ
モリ上の個別領域のアドレス算出は、第１及び第２のい
ずれの実施形態においても同様である。
【００６０】なお、第２の実施形態において、共有メモ
リマッピングテーブルは、図７に示すように、予備プロ
セッサモジュール＃ｎのマッピングレジスタ( ７１＿
ｎ，７２＿ｎ) に、予備プロセッサモジュールのモジュ
ール識別ＩＤ（＃ｎ）と、メモリブロック数格納部に予
備であることを表示する情報（“予備" ）とを格納す
る。
リマッピングテーブルは、図７に示すように、予備プロ
セッサモジュール＃ｎのマッピングレジスタ( ７１＿
ｎ，７２＿ｎ) に、予備プロセッサモジュールのモジュ
ール識別ＩＤ（＃ｎ）と、メモリブロック数格納部に予
備であることを表示する情報（“予備" ）とを格納す
る。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
共有メモリに各プロセッサモジュール毎に個別領域を割
当て、各プロセッサモジュールは該個別領域を占有し、
該個別領域に個々にアクセスし得る構成としたことによ
り、各プロセッサモジュールは共有メモリ内のそれぞれ
の個別領域に並行して随時アクセスすることができ、共
有メモリに対する排他制御を行う必要がない。
共有メモリに各プロセッサモジュール毎に個別領域を割
当て、各プロセッサモジュールは該個別領域を占有し、
該個別領域に個々にアクセスし得る構成としたことによ
り、各プロセッサモジュールは共有メモリ内のそれぞれ
の個別領域に並行して随時アクセスすることができ、共
有メモリに対する排他制御を行う必要がない。
【００６２】従って、マルチプロセッサシステム全体と
して、排他制御等の複雑な処理による処理能力や信頼性
の低下を防ぐだけでなく、個別メモリ型機能分散マルチ
プロセッサのアーキテクチャに基づいて設計されたアプ
リケーションを共有メモリ型負荷分散マルチプロセッサ
システム上で動作させることができるため、効率良く且
つ経済的にプロセッサシステムを構築することが可能と
なる。
して、排他制御等の複雑な処理による処理能力や信頼性
の低下を防ぐだけでなく、個別メモリ型機能分散マルチ
プロセッサのアーキテクチャに基づいて設計されたアプ
リケーションを共有メモリ型負荷分散マルチプロセッサ
システム上で動作させることができるため、効率良く且
つ経済的にプロセッサシステムを構築することが可能と
なる。
【００６３】また、共有メモリの共通領域内に共有メモ
リマッピングテーブルとアドレス変換部とを設け、各プ
ロセッサモジュール毎のローカルな個別メモリへのアド
レスを共有メモリにおけるグローバルな個別領域のアド
レスに変換することにより、各プロセッサモジュールは
共有メモリを使用していることを意識することなく、そ
れぞれの個別領域にアクセスすることができる。
リマッピングテーブルとアドレス変換部とを設け、各プ
ロセッサモジュール毎のローカルな個別メモリへのアド
レスを共有メモリにおけるグローバルな個別領域のアド
レスに変換することにより、各プロセッサモジュールは
共有メモリを使用していることを意識することなく、そ
れぞれの個別領域にアクセスすることができる。
【００６４】また、共有メモリマッピングテーブルに、
運用中の各プロセッサモジュールのモジュール識別ＩＤ
と予備プロセッサモジュールのモジュール識別ＩＤとを
格納し、障害発生時に障害プロセッサモジュールと予備
プロセッサモジュールとでモジュール識別ＩＤを該テー
ブル上で書替えることにより、障害プロセッサモジュー
ルを速やかに予備プロセッサモジュールに切替えられる
だけでなく、障害プロセッサモジュールをその復旧後に
予備プロセッサモジュールとして待機させ、他のプロセ
ッサモジュールの障害に対して切替えを行って繰返し動
作させることができ、安定したシプロセッサステムを安
価に構成することができる。
運用中の各プロセッサモジュールのモジュール識別ＩＤ
と予備プロセッサモジュールのモジュール識別ＩＤとを
格納し、障害発生時に障害プロセッサモジュールと予備
プロセッサモジュールとでモジュール識別ＩＤを該テー
ブル上で書替えることにより、障害プロセッサモジュー
ルを速やかに予備プロセッサモジュールに切替えられる
だけでなく、障害プロセッサモジュールをその復旧後に
予備プロセッサモジュールとして待機させ、他のプロセ
ッサモジュールの障害に対して切替えを行って繰返し動
作させることができ、安定したシプロセッサステムを安
価に構成することができる。
【図１】本発明の第１の実施形態のシステム構成を示す
図である。
図である。
【図２】本発明の第１の実施形態の共有メモリマッピン
グテーブルを示す図である。
グテーブルを示す図である。
【図３】本発明の第１の実施形態のプロセッサモジュー
ル切替えフロー図である。
ル切替えフロー図である。
【図４】本発明のプロセッサモジュールのメモリアドレ
ス空間のマッピングを示す図である。
ス空間のマッピングを示す図である。
【図５】本発明の第２の実施形態のシステム構成を示す
図である。
図である。
【図６】本発明の第２の実施形態のプロセッサモジュー
ル切替えフロー図である。
ル切替えフロー図である。
【図７】本発明の第２の実施形態の共有メモリマッピン
グテーブルを示す図である。
グテーブルを示す図である。
【図８】Ｗ−ＣＤＭＡ通信システムの基本構成を示す図
である。
である。
【図９】共有メモリ型負荷分散マルチプロセッサシステ
ムの構成図である。
ムの構成図である。
【図１０】個別メモリ型機能分散マルチプロセッサシス
テムの構成図である。
テムの構成図である。
１０＿０〜１０＿ｎ プロセッサモジュール １１＿０〜１１＿ｎ 中央処理ユニット（ＣＰＵ） １２＿０〜１２＿ｎ レジスタ手段（ＲＥＧ） １３＿０〜１３＿ｎ Ｉ／Ｏインタフェース １５ 共有メモリ １６ 共通領域 １６＿１ 共有メモリマッピングテーブル １６−２ アドレス変換部 １７＿０〜１７＿ｎ−１ 個別領域 １８ 主制御部 １８＿１ 切替え制御部 １９ 状態監視バス １１０ グローバルバス １１１ Ｉ／Ｏバス
Claims (11)
- 【請求項１】 少なくとも一つの予備プロセッサモジュ
ールを含む複数のプロセッサモジュールと、該複数のプ
ロセッサモジュールに共通に使用される共有メモリとを
備えたマルチプロセッサシステムにおいて、 前記共有メモリは、各プロセッサモジュールが個別メモ
リとして占有し、各プロセッサモジュール対応に割当て
た個別領域を有し、 各プロセッサモジュールからその個別メモリに対するア
クセスを、該共有メモリ内の各個別領域へのアクセスに
変換する個別領域アクセス手段と、 プロセッサモジュールの障害発生時に、障害発生プロセ
ッサモジュールと予備プロセッサモジュールの共有メモ
リ内における個別領域の割当てを互いに切替る切替え制
御手段とを備え、 障害発生プロセッサモジュールの個別領域を予備プロセ
ッサモジュールが引継いで継続処理する構成を有するこ
とを特徴とするマルチプロセッサシステム。 - 【請求項２】 前記マルチプロセッサシステムは、状態
監視バスを介して各プロセッサモジュールの障害を監視
する主制御部を備え、 該主制御部は前記切替え制御手段を備え、該切替え制御
手段により共有メモリ内の個別領域の割当てを切替え、
障害発生プロセッサモジュールの処理を予備プロセッサ
モジュールに引継がせる構成を有することを特徴とする
請求項１に記載のマルチプロセッサシステム。 - 【請求項３】 前記マルチプロセッサシステムは、前記
各プロセッサモジュールがプロセッサ間通信バスにより
互いに接続され、且つ、各プロセッサモジュール内に前
記切替え制御手段をそれぞれ備えた構成を有し、 障害の発生したプロセッサモジュールと予備プロセッサ
モジュールとの間でプロセッサ間通信バスを介して障害
情報を通信し、予備プロセッサモジュール内の切替え制
御手段により共有メモリ内の個別領域の割当てを切替
え、予備プロセッサモジュールが障害発生プロセッサモ
ジュールの処理を引継ぐ構成を有することを特徴とする
請求項１に記載のマルチプロセッサシステム。 - 【請求項４】 前記個別領域アクセス手段は、各プロセ
ッサモジュール対応にその割当て容量を格納した共有メ
モリマッピングテーブルと、該共有メモリマッピングテ
ーブルを用いて、各プロセッサモジュール毎の個別メモ
リへのアドレスを共有メモリにおける個別領域のアドレ
スに変換するアドレス変換部と、を備えたことを特徴と
する請求項１に記載のマルチプロセッサシステム。 - 【請求項５】 前記マルチプロセッサシステムは、プロ
セッサモジュールの閉塞時又は活線挿抜時に、該閉塞又
は活線挿抜のプロセッサモジュールを前記障害発生プロ
セッサモジュールとして、前記切替え制御手段により、
その共有メモリ内における個別領域と予備プロセッサモ
ジュールの個別領域の割当てを切替え、該プロセッサモ
ジュールの個別領域を予備プロセッサモジュールが引継
いで継続処理する構成を有することを特徴とする請求項
１に記載のマルチプロセッサシステム。 - 【請求項６】 前記共有メモリ内の各個別領域は、一定
容量のメモリブロックを一又は複数個割当てた構成と
し、該個別領域の容量が、該個別領域に割当てる該メモ
リブロックの個数の変更によって変化する構成としたこ
とを特徴とする請求項１に記載のマルチプロセッサシス
テム。 - 【請求項７】 前記マルチプロセッサシステムは、前記
個別アクセス手段を、各プロセッサモジュールの全てが
アクセス可能な共有メモリ内の共通領域内に配置して構
成したことを特徴とする請求項１に記載のマルチプロセ
ッサシステム。 - 【請求項８】 前記共有メモリマッピングテーブルは、
共有メモリにおける個別領域を構成する単位メモリブロ
ックの容量を示す情報を格納する格納部と、プロセッサ
モジュールの識別情報と該プロセッサモジュールの個別
領域に割当てられたメモリブロック数との対応関係を格
納する格納部と、予備プロセッサモジュールの識別情報
を格納する格納部と、を備えたことを特徴とする請求項
４に記載のマルチプロセッサシステム。 - 【請求項９】 前記個別領域アクセス手段における共有
メモリマッピングテーブルは、共有メモリ内の個別領域
を構成する単位メモリブロックの容量の情報を格納する
格納部と、各プロセッサモジュールの識別情報と各プロ
セッサモジュールに割当てられた個別領域のメモリブロ
ック数とを対応付けて格納する格納部とを有し、予備プ
ロセッサモジュールの識別情報に対応する個別領域のメ
モリブロック数の格納部には、予備状態を表す情報を格
納したことを特徴とする請求項８に記載のマルチプロセ
ッサシステム。 - 【請求項１０】 前記プロセッサモジュールの少なくと
も一つは、共有メモリのアドレス空間の全てを覆うメモ
リアドレス空間を少なくとも有し、該一つのプロセッサ
モジュールは、共有メモリ内の領域の再割当てを含む共
有メモリの設定を一括して実行し得る構成を有すること
を特徴とする請求項１に記載のマルチプロセッサシステ
ム。 - 【請求項１１】 少なくとも重複した機能を有する複数
のプロセッサモジュールと、該複数のプロセッサモジュ
ールの処理結果を、該複数のプロセッサモジュールごと
に割当てた格納領域で区別して格納する共有メモリと、
を備えたマルチプロセッサシステムにおいて、 前記プロセッサモジュールの予備用の予備プロセッサモ
ジュールと、 障害が発生した障害プロセッサモジュールに割当てられ
た格納領域を、該予備プロセッサモジュールの格納領域
として割当てる切替制御手段と、 該予備プロセッサモジュールにも障害が発生した場合
に、前記障害プロセッサモジュールに割当てられていた
格納領域の初期化を行なう初期化手段と、 を備えたことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35156599A JP2001166960A (ja) | 1999-12-10 | 1999-12-10 | 共有メモリに個別領域を有するマルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35156599A JP2001166960A (ja) | 1999-12-10 | 1999-12-10 | 共有メモリに個別領域を有するマルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001166960A true JP2001166960A (ja) | 2001-06-22 |
Family
ID=18418146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35156599A Withdrawn JP2001166960A (ja) | 1999-12-10 | 1999-12-10 | 共有メモリに個別領域を有するマルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001166960A (ja) |
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- 1999-12-10 JP JP35156599A patent/JP2001166960A/ja not_active Withdrawn
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