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JP2001156620A - プログラマブルロジックデバイス及びその設定方法 - Google Patents

プログラマブルロジックデバイス及びその設定方法

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JP2001156620A
JP2001156620A JP33634899A JP33634899A JP2001156620A JP 2001156620 A JP2001156620 A JP 2001156620A JP 33634899 A JP33634899 A JP 33634899A JP 33634899 A JP33634899 A JP 33634899A JP 2001156620 A JP2001156620 A JP 2001156620A
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Toshimasa Mimori
敏正 三森
Takuya Sayama
卓也 佐山
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Matsushita Electric Industrial Co Ltd
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    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Abstract

(57)【要約】 【課題】 プログラマブルロジックデバイス（ＰＬＤ）
の設定期間中における不定状態の期間を短縮し、システ
ムの起動時における不安定性を解消する。 【解決手段】 ＰＬＤの論理設定データをメモリから転
送する前に、ＰＬＤの外部ピンの初期状態を定義するた
めのピン設定データを転送して全外部ピンの設定を行う
ことにより、ＰＬＤ周辺のロジック回路への不定状態の
伝播を防ぐ。また、論理設定データをシステムの安定動
作に必要な機能を定義するための最小限論理設定データ
と、それ以外の機能を含む全機能を定義するための完全
論理設定データとに分割し、前者を優先的に転送するこ
とで、システム起動時のＰＬＤの不定状態の期間を短縮
することにより、既存システムに組み込む場合の起動時
の不安定性を解消する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プログラマブルロ
ジックデバイス（ＰＬＤ）及びその設定方法に関するも
のである。
【０００２】
【従来の技術】近年、回路コンフィギュレーションを自
由にプログラムできるＰＬＤが幅広く用いられている。
ＰＬＤ内部のメモリ領域又は外部メモリにプログラムデ
ータが格納されており、ＰＬＤに電源が投入された時や
リセットがかけられた時にプログラムデータを内部論理
回路へ転送することによって、当該ＰＬＤの機能設定が
達成される。
【０００３】例えば、米国特許第４，８７０，３０２号
には、内部論理回路（配線を含む）のコンフィギュレー
ションを自由に設定できるＰＬＤの一例が示されてい
る。
【０００４】
【発明が解決しようとする課題】従来のＰＬＤの第１の
ステートは電源投入からの初期ステート、第２のステー
トはプログラムデータの転送ステート、第３のステート
は定常ステートである。第２のステート（転送ステー
ト）までの期間中はＰＬＤの外部ピンの状態及び内部論
理回路の状態が不定であり、全プログラムデータの転送
完了後に定常ステートとなって初めて、外部ピンの状態
及び内部論理回路の状態が確定する。
【０００５】上記第２のステート（転送ステート）はＰ
ＬＤの回路規模が拡大するとともに長くなり、それに伴
い外部ピン及び内部論理回路の不定状態の期間が長くな
ることになる。従来、このような不定状態がＰＬＤの周
辺のロジック回路に伝搬し、システム全体の安定性低下
を招いている。特に、パーソナルコンピュータのような
電子回路システム内に存在するバスにＰＬＤを接続する
構成を採る場合には、システムを起動した後、ＰＬＤの
状態が確定するのを待って、改めてシステム全体を初期
化しなければならず、既存の確定した起動シーケンスを
持つシステム中のバスにＰＬＤを接続することは困難と
なる。
【０００６】上記不定状態の回避策として、ＰＬＤとロ
ジック回路との間にトランシーバを挿入し、トランシー
バにて不定状態の伝播を抑制させることも可能である
が、この場合は、部品点数の増加とともに接続遅延の増
大、またＰＬＤの状態が確定するまでロジック回路がＰ
ＬＤの状態を参照することができないといった問題があ
る。
【０００７】本発明は、上記課題に鑑みてなされたもの
であって、その目的はシステム起動時のＰＬＤの不定状
態の期間を短縮することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、プログラムデータを、複数の外部ピン
の各々の初期状態を定義するためのピン設定データブロ
ックと、内部論理回路の機能を定義するための論理設定
データブロックとに分割し、論理設定データブロックに
先行してピン設定データブロックをＰＬＤが受け取るこ
ととした。これにより、システム起動時にＰＬＤの外部
ピンの状態が早期に確定する。
【０００９】また、本発明では、論理設定データブロッ
クのうちシステム起動時に必要な一部の内部論理回路の
機能（システムの安定動作に必要な機能）を定義するた
めの最小限論理設定データブロックを、全内部論理回路
の機能を定義するための完全論理設定データブロックに
先行してＰＬＤが受け取ることとした。これにより、シ
ステム起動時に周辺ロジック回路がＰＬＤの状態を早期
に参照できることとなる。
【００１０】
【発明の実施の形態】図１は、本発明に係るＰＬＤを用
いたシステムの構成例を示している。図１のシステム
は、各々電源電圧Ｖｄｄ及びＶｓｓ並びにリセット（Ｒ
ＳＴ）信号の供給を受ける、ＰＬＤ１０と、メモリ回路
１１と、ロジック回路１２とを備えている。ＲＳＴ信号
は、システムの電源投入時などに一定時間だけアクティ
ブレベル（Ｈレベル）を保持するようになっている。メ
モリ回路１１は、ＰＬＤ１０に設定すべきプログラムデ
ータを格納した書き換え可能な不揮発性メモリ（例えば
１Ｍビットの容量）と、クロックジェネレータと、ステ
ート管理のためのユニットとを内蔵したものであって、
クロック（ＣＬＫ）信号と、コントロール（ＣＴＬ）信
号と、データ（ＤＴ）信号とをＰＬＤ１０へ与える。Ｐ
ＬＤ１０は、ＣＴＬ信号がアクティブレベル（Ｌレベ
ル）を保持している間に、プログラムデータを表すＤＴ
信号をＣＬＫ信号に同期して受け取る。例えばマイクロ
プロセッサを含むロジック回路１２は、プログラミング
が完了したＰＬＤ１０と協働して一定のシステム機能を
達成する。
【００１１】図２は、図１中のＰＬＤ１０の内部構成例
を示している。ＰＬＤ１０は実際には多数のロジックア
レイ（プログラマブルな内部論理回路ユニット）を内蔵
したものであるが、図２では説明の簡略化のために第１
及び第２のロジックアレイ２０，３０のみが示されてい
る。また、ＰＬＤ１０は実際にはロジック回路１２との
接続のための多数の外部ピン（例えば２４０ピン）を有
するものであるが、図２では説明の簡略化のために２本
の外部ピン２４，３４のみが示されている。第１のロジ
ックアレイ２０は、セレクタ２２を内蔵した外部ピン制
御回路２１と、Ｉ／Ｏパッド２３とを介して外部ピン２
４に接続され、第２のロジックアレイ３０は、セレクタ
３２を内蔵した外部ピン制御回路３１と、Ｉ／Ｏパッド
３３とを介して外部ピン３４に接続されている。セレク
タ２２は、外部ピン２４が出力ピンとして使用される場
合に、システム起動時にはＨ又はＬの固定レベルを、最
終的には第１のロジックアレイ２０の出力をそれぞれＩ
／Ｏパッド２３へ選択的に伝達するものである。セレク
タ３２は、外部ピン３４が出力ピンとして使用される場
合に、システム起動時にはＨ又はＬの固定レベルを、最
終的には第２のロジックアレイ３０の出力をそれぞれＩ
／Ｏパッド３３へ選択的に伝達するものである。両ロジ
ックアレイ２０，３０の間の情報交換は、幹線バス４０
を介して行われる。図２のＰＬＤ１０は、メモリ回路１
１から与えられたＣＬＫ信号、ＣＴＬ信号及びＤＴ信号
を受け取るＰＬＤ制御回路４１を更に備えている。ＰＬ
Ｄ制御回路４１は、ＣＴＬ信号がアクティブレベル（Ｌ
レベル）を保持している間にＣＬＫ信号に同期してＤＴ
信号を受け取り、第１及び第２のロジックアレイ２０，
３０並びに外部ピン制御回路２１，３１へプログラムデ
ータを供給する。また、ＰＬＤ１０の各内部回路は、Ｈ
レベルのＲＳＴ信号により初期化されるようになってい
る。
【００１２】図３は、図２中の第１のロジックアレイ２
０の内部構成例を示している。このロジックアレイ２０
は、多数のロジックユニット５０を備えている。各ロジ
ックユニット５０は、プログラマブルなロジックエレメ
ント５１と、セレクタ５２とで構成されている。セレク
タ５２の第１入力は当該ロジックユニット５０中のロジ
ックエレメント５１の出力を幹線バス４０へ伝達するも
のであり、セレクタ５２の第２入力は隣接ロジックユニ
ットの出力を幹線バス４０へ直接に伝達するためのバイ
パス線５３に接続されている。ロジックアレイ２０は、
幹線バス４０から受け取った情報のバイパス経路を形成
するためのセレクタ（不図示）をも備えている。図２中
の第２のロジックアレイ３０もまた、同様のバイパス経
路を備えている。
【００１３】図４は、図１中のメモリ回路１１の格納デ
ータの例を示している。図４に示すとおり、プログラム
データは、アドレスの若い方から順に、外部ピン２４，
３４の各々の初期状態を定義するためのピン設定データ
ブロック６０と、システム起動時に必要な一部の内部論
理回路（第１のロジックアレイ２０）の機能を定義する
ための最小限論理設定データブロック６１と、全内部論
理回路（第１及び第２のロジックアレイ２０，３０）の
機能を定義するための完全論理設定データブロック６２
とに分割されている。最小限論理設定データブロック６
１に格納されたプログラムデータは、第２のロジックア
レイ３０を使用せずに第１のロジックアレイ２０のみで
システム起動時に必要なＰＬＤ１０の機能を実現できる
ように作成されている。
【００１４】図５は、図１のシステムの起動時のステー
ト遷移を示している。第１のステートＳ１は初期ステー
トであり、第２のステートＳ２はピン設定データブロッ
ク６０の転送ステートであり、第３のステートＳ３は最
小限論理設定データブロック６１の転送ステートであ
り、第４のステートＳ４はシステム起動時に必要な機能
をＰＬＤ１０に設定し終えた第１次定常ステートであ
り、第５のステートＳ５は完全論理設定データブロック
６２の転送ステートであり、第６のステートＳ６はＰＬ
Ｄ１０の全ての機能を設定し終えた第２次定常ステート
である。以下、各ステートについて順次説明する。
【００１５】図１のシステムの電源が投入された時、す
なわちシステム起動時には、ＲＳＴ信号が一定時間だけ
アクティブレベル（Ｈレベル）を保持する。メモリ回路
１１は、電源の投入に応答してＣＬＫ信号の供給を開始
し、かつＨレベルのＲＳＴ信号に応答してＣＴＬ信号を
非アクティブレベル（Ｈレベル）に保持する。この状態
が第１のステートＳ１、すなわち初期ステートである。
ＰＬＤ１０の内部では、ＨレベルのＲＳＴ信号に応答し
て、第１及び第２のロジックアレイ２０，３０の各々の
中の全てのセレクタ５２がバイパス線５３を選択する。
したがって、全てのロジックエレメント５１が幹線バス
４０から切り離されている。外部ピン制御回路２１，３
１は、全ての外部ピン２４、３４の属性を「入力」に設
定し、かつ全てのセレクタ２２，３２にＬレベルの固定
入力を選択させる。ただし、全てのセレクタ２２，３２
にＨレベルの固定入力を選択させるようにしてもよい。
【００１６】ＲＳＴ信号が非アクティブレベル（Ｌレベ
ル）になると、メモリ回路１１は、ＣＴＬ信号をアクテ
ィブレベル（Ｌレベル）に変更したうえ、ＣＬＫ信号の
供給を継続しながら、このＣＬＫ信号に同期して、ピン
設定データブロック６０に係るＤＴ信号をＰＬＤ１０へ
順次与える。この状態が第２のステートＳ２である。Ｐ
ＬＤ１０の内部では、ＰＬＤ制御回路４１が、Ｌレベル
のＣＴＬ信号を確認しながらＣＬＫ信号に同期してＤＴ
信号を受け取り、外部ピン制御回路２１，３１へピン設
定データを供給する。このピン設定データは、各ピンに
ついてピン属性及びピン値が１組になったデータであ
る。これにより、全ての外部ピン２４，３４の状態が確
定する。特に、「出力」の属性が設定された外部ピンの
論理レベルが所定のピン値（セレクタ２２又は３２によ
り選択されたＨ又はＬの固定レベル）に確定するので、
第１及び第２のロジックアレイ２０，３０がいずれも不
定（未定義）状態のままであっても、この不定状態がロ
ジック回路１２へ伝搬することはない。
【００１７】全ての外部ピン２４，３４の状態設定が完
了すると、第３のステートＳ３へ移行する。第３のステ
ートＳ３では、メモリ回路１１が、ＣＴＬ信号をアクテ
ィブレベル（Ｌレベル）に保持しながら、ＣＬＫ信号に
同期して、最小限論理設定データブロック６１に係るＤ
Ｔ信号をＰＬＤ１０へ順次与える。ＰＬＤ１０の内部で
は、ＰＬＤ制御回路４１が、ＬレベルのＣＴＬ信号を確
認しながらＣＬＫ信号に同期してＤＴ信号を受け取り、
第１のロジックアレイ２０へ最小限論理設定データを供
給する。これにより、システム起動時に必要な機能（シ
ステムの安定動作に必要な機能）を実現するための第１
のロジックアレイ２０の回路コンフィギュレーションが
確定する。ただし、第２のロジックアレイ３０は不定状
態のままである。
【００１８】最小限論理設定データブロック６１の転送
が完了すると、メモリ回路１１は、ＣＴＬ信号を一旦非
アクティブレベル（Ｈレベル）に戻す。この状態が第４
のステートＳ４、すなわち第１次定常ステートである。
既に機能が確定した第１のロジックアレイ２０は、第２
のロジックアレイ３０の中のバイパス経路を介して外部
ピン３４にアクセスすることも可能である。図１中のロ
ジック回路１２は、第１次定常ステートにあるＰＬＤ１
０から、外部ピン２４，３４を介して情報を受け取るこ
とができる。したがって、ＰＬＤ１０の状態に応じたロ
ジック回路１２の初期化が可能である。
【００１９】システムがＰＬＤ１０の全機能を使用する
段階になると、メモリ回路１１は、ＣＴＬ信号をアクテ
ィブレベル（Ｌレベル）に戻したうえ、ＣＬＫ信号に同
期して、完全論理設定データブロック６２に係るＤＴ信
号をＰＬＤ１０へ順次与える。この状態が第５のステー
トＳ５である。ＰＬＤ１０の内部では、ＰＬＤ制御回路
４１が、ＬレベルのＣＴＬ信号を確認しながらＣＬＫ信
号に同期してＤＴ信号を受け取り、第１及び第２のロジ
ックアレイ２０，３０へ完全論理設定データを供給す
る。これにより、第１及び第２のロジックアレイ２０，
３０の最終的な回路コンフィギュレーションが確定す
る。
【００２０】完全論理設定データブロック６２の転送が
完了すると、メモリ回路１１は、ＣＴＬ信号を非アクテ
ィブレベル（Ｈレベル）に戻す。この状態が第６のステ
ートＳ６、すなわち第２次定常ステートである。これ以
後は、ロジック回路１２と、プログラミングが完了した
ＰＬＤ１０とが協働して一定のシステム機能を達成す
る。
【００２１】以上のとおり、本発明に係るＰＬＤ１０を
備えたシステムでは、ピン設定データブロック６０の転
送が第２のステートＳ２において早期に完了するので、
システム起動時のＰＬＤ１０の不定状態の期間が短縮さ
れる。しかも、完全論理設定データブロック６２に先行
した最小限論理設定データブロック６１の転送が第３の
ステートＳ３において完了するので、システム起動時に
ロジック回路１２がＰＬＤ１０の状態を早期に参照でき
ることとなる。ピン設定データブロック６０のデータ数
はＰＬＤ１０の外部ピンの数に応じて、また最小限論理
設定データブロック６１のデータ数はＰＬＤ１０の内部
論理回路の規模やシステム仕様に応じてそれぞれ増減す
る。
【００２２】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、論理設定データブロックに先行してピン設定データ
ブロックをＰＬＤが受け取ることとしたので、システム
起動時のＰＬＤの不定状態の期間が短縮される。
【００２３】また、本発明によれば、完全論理設定デー
タブロックに先行して最小限論理設定データブロックを
ＰＬＤが受け取ることとしたので、システム起動時に周
辺ロジック回路がＰＬＤの状態を早期に参照できること
となる。特に、パーソナルコンピュータのような電子回
路システム内に存在するバスにＰＬＤを接続する構成を
採る場合でも、デバイス認識システムが早い段階でＰＬ
Ｄの状態を参照できるようになる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＤを用いたシステムの構成例
を示すブロック図である。
【図２】図１中のＰＬＤの内部構成例を示すブロック図
である。
【図３】図２中のロジックアレイの内部構成例を示すブ
ロック図である。
【図４】図１中のメモリ回路の格納データの例を示す概
念図である。
【図５】図１のシステムの起動時のステート遷移を示す
流れ図である。
【符号の説明】
１０ プログラマブルロジックデバイス（ＰＬＤ） １１ メモリ回路 １２ ロジック回路 ２０ 第１のロジックアレイ（内部論理回路） ２１ 外部ピン制御回路 ２２ セレクタ ２３ Ｉ／Ｏパッド ２４ 外部ピン ３０ 第２のロジックアレイ（内部論理回路） ３１ 外部ピン制御回路 ３２ セレクタ ３３ Ｉ／Ｏパッド ３４ 外部ピン ４０ 幹線バス ４１ ＰＬＤ制御回路 ５０ ロジックユニット ５１ ロジックエレメント ５２ セレクタ ５３ バイパス線 ６０ ピン設定データブロック ６１ 最小限論理設定データブロック ６２ 完全論理設定データブロック
フロントページの続き Ｆターム(参考） 5F064 AA07 BB12 DD25 HH06 HH12 HH13 5J042 AA10 BA01 BA04 CA00 CA20 CA21 DA00 DA03

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 プログラマブルロジックデバイス（ＰＬ
    Ｄ）の設定方法であって、 前記ＰＬＤの複数の外部ピンの各々の初期状態を定義す
    るためのピン設定データブロックを前記ＰＬＤへ転送す
    るステップと、 前記ピン設定データブロックの転送完了後に、前記ＰＬ
    Ｄの内部論理回路の機能を定義するための論理設定デー
    タブロックを前記ＰＬＤへ転送するステップとを備えた
    ことを特徴とする方法。
  2. 【請求項２】 プログラマブルロジックデバイス（ＰＬ
    Ｄ）の設定方法であって、 前記ＰＬＤの全内部論理回路のうち、前記ＰＬＤを含む
    システムの起動時に必要な一部の内部論理回路の機能を
    定義するための最小限論理設定データブロックを前記Ｐ
    ＬＤへ転送するステップと、 前記最小限論理設定データブロックの転送完了後に、前
    記ＰＬＤの全内部論理回路の機能を定義するための完全
    論理設定データブロックを前記ＰＬＤへ転送するステッ
    プとを備えたことを特徴とする方法。
  3. 【請求項３】 プログラマブルロジックデバイス（ＰＬ
    Ｄ）の設定方法であって、 前記ＰＬＤの複数の外部ピンの各々の初期状態を定義す
    るためのピン設定データブロックを前記ＰＬＤへ転送す
    るステップと、 前記ピン設定データブロックの転送完了後に、前記ＰＬ
    Ｄの全内部論理回路のうち、前記ＰＬＤを含むシステム
    の起動時に必要な一部の内部論理回路の機能を定義する
    ための最小限論理設定データブロックを前記ＰＬＤへ転
    送するステップと、 前記最小限論理設定データブロックの転送完了後に、前
    記ＰＬＤの全内部論理回路の機能を定義するための完全
    論理設定データブロックを前記ＰＬＤへ転送するステッ
    プとを備えたことを特徴とする方法。
  4. 【請求項４】 内部論理回路の機能を定義するための論
    理設定データブロックに先行して、複数の外部ピンの各
    々の初期状態を定義するためのピン設定データブロック
    を受け取るように構成されたことを特徴とするプログラ
    マブルロジックデバイス。
  5. 【請求項５】 全内部論理回路の機能を定義するための
    完全論理設定データブロックに先行して、システム起動
    時に必要な一部の内部論理回路の機能を定義するための
    最小限論理設定データブロックを受け取るように構成さ
    れたことを特徴とするプログラマブルロジックデバイ
    ス。
  6. 【請求項６】 複数の外部ピンの各々の初期状態を定義
    するためのピン設定データブロックを受け取った後、全
    内部論理回路の機能を定義するための完全論理設定デー
    タブロックに先行して、システム起動時に必要な一部の
    内部論理回路の機能を定義するための最小限論理設定デ
    ータブロックを受け取るように構成されたことを特徴と
    するプログラマブルロジックデバイス。
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