JP2001144273A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001144273A JP2001144273A JP32693199A JP32693199A JP2001144273A JP 2001144273 A JP2001144273 A JP 2001144273A JP 32693199 A JP32693199 A JP 32693199A JP 32693199 A JP32693199 A JP 32693199A JP 2001144273 A JP2001144273 A JP 2001144273A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- layer
- forming
- element forming
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000005247 gettering Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000007547 defect Effects 0.000 claims abstract description 20
- 239000013078 crystal Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000007790 solid phase Substances 0.000 claims description 3
- 239000008187 granular material Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 7
- 238000005488 sandblasting Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 69
- 235000012431 wafers Nutrition 0.000 description 57
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000011109 contamination Methods 0.000 description 3
- 229910001385 heavy metal Inorganic materials 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板において確実にゲッタリング効果
が得られるようにする。 【解決手段】 シリコン基板からなる素子形成用ウェハ
２を用意し、このウェハ２の一面側にｎ+型層４を形成
する。そして、素子形成用ウェハ２のうち、ｎ+型層４
が形成された側の表面に、サンドブラスト法にて結晶欠
陥を形成し、ゲッタリング層５を構成する。続いて、支
持ウェハ１を用意し、支持ウェハ１の一面側に酸化膜３
を形成したのち、酸化膜３とゲッタリング層５とが向か
い合うように、素子形成用ウェハ２と支持ウェハ１とを
貼り合わせる。このように、素子形成用ウェハ２のうち
ｎ+型層４が形成された側の表面に直接結晶欠陥を形成
することにより、確実にゲッタリング層５を構成するこ
とができる。これにより、確実にゲッタリング効果を得
ることができ、素子形成用ウェハ２の上に形成されるゲ
ート酸化膜の膜質を良好にすることができる。
が得られるようにする。 【解決手段】 シリコン基板からなる素子形成用ウェハ
２を用意し、このウェハ２の一面側にｎ+型層４を形成
する。そして、素子形成用ウェハ２のうち、ｎ+型層４
が形成された側の表面に、サンドブラスト法にて結晶欠
陥を形成し、ゲッタリング層５を構成する。続いて、支
持ウェハ１を用意し、支持ウェハ１の一面側に酸化膜３
を形成したのち、酸化膜３とゲッタリング層５とが向か
い合うように、素子形成用ウェハ２と支持ウェハ１とを
貼り合わせる。このように、素子形成用ウェハ２のうち
ｎ+型層４が形成された側の表面に直接結晶欠陥を形成
することにより、確実にゲッタリング層５を構成するこ
とができる。これにより、確実にゲッタリング効果を得
ることができ、素子形成用ウェハ２の上に形成されるゲ
ート酸化膜の膜質を良好にすることができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板にゲッ
タリング層を有する半導体装置の製造方法に関する。
タリング層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ基板にトレンチを形成することに
よって素子分離を行う半導体装置では、パワーデバイス
やＭＯＳＦＥＴといった使用電圧の異なるデバイスを１
チップ上に混載できると共に、寄生容量を考慮しなくて
もよいというメリットがある。しかしながら、その反
面、ゲート酸化膜の膜質が悪くなるという問題を有して
いる。この理由は定かではないが、基板内の欠陥、重金
属汚染などの影響によるものと考えられている。
よって素子分離を行う半導体装置では、パワーデバイス
やＭＯＳＦＥＴといった使用電圧の異なるデバイスを１
チップ上に混載できると共に、寄生容量を考慮しなくて
もよいというメリットがある。しかしながら、その反
面、ゲート酸化膜の膜質が悪くなるという問題を有して
いる。この理由は定かではないが、基板内の欠陥、重金
属汚染などの影響によるものと考えられている。
【０００３】従来より、デバイスの活性領域から重金属
汚染などを効果的に除去する方法として、基板の裏面側
にゲッタリング層を形成する手段がとられている。
汚染などを効果的に除去する方法として、基板の裏面側
にゲッタリング層を形成する手段がとられている。
【０００４】このゲッタリング効果を利用したＳＯＩ基
板の製造方法として、特開平１０−２５６２６１号公報
に示されるものがある。この公報に示される方法では、
酸化膜を介して支持ウェハと素子形成用ウェハとを貼り
合わせてＳＯＩ基板を形成し、このＳＯＩ基板のうち素
子形成用ウェハ側の表面から不純物をイオン注入し、不
純物のイオン濃度ピーク位置が素子形成用ウェハ内にあ
るようにすることで、イオン濃度ピーク位置にゲッタリ
ング層が形成されるようにしている。
板の製造方法として、特開平１０−２５６２６１号公報
に示されるものがある。この公報に示される方法では、
酸化膜を介して支持ウェハと素子形成用ウェハとを貼り
合わせてＳＯＩ基板を形成し、このＳＯＩ基板のうち素
子形成用ウェハ側の表面から不純物をイオン注入し、不
純物のイオン濃度ピーク位置が素子形成用ウェハ内にあ
るようにすることで、イオン濃度ピーク位置にゲッタリ
ング層が形成されるようにしている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記公
報で提案されている方法では十分にゲッタリング層を形
成することができず、ゲッタリング効果が得られないと
いう問題がある。
報で提案されている方法では十分にゲッタリング層を形
成することができず、ゲッタリング効果が得られないと
いう問題がある。
【０００６】本発明は上記点に鑑みて、ＳＯＩ基板にお
いて確実にゲッタリング効果が得られるようにすること
を目的とする。
いて確実にゲッタリング効果が得られるようにすること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１又は２に記載の発明では、シリコン基板か
らなり、一面側に第１導電型層（４）が形成されている
素子形成用ウェハ（２）を用意する工程と、素子形成用
ウェハのうち、第１導電型層が形成された側の表面に結
晶欠陥を形成することによってゲッタリング層（５）を
構成する工程と、支持ウェハ（１）を用意し、支持ウェ
ハの一面側に絶縁膜（３）を形成する工程と、絶縁膜と
ゲッタリング層とが向かい合うように、素子形成用ウェ
ハと支持ウェハとを貼り合わせる工程と、を備えている
ことを特徴としている。
め、請求項１又は２に記載の発明では、シリコン基板か
らなり、一面側に第１導電型層（４）が形成されている
素子形成用ウェハ（２）を用意する工程と、素子形成用
ウェハのうち、第１導電型層が形成された側の表面に結
晶欠陥を形成することによってゲッタリング層（５）を
構成する工程と、支持ウェハ（１）を用意し、支持ウェ
ハの一面側に絶縁膜（３）を形成する工程と、絶縁膜と
ゲッタリング層とが向かい合うように、素子形成用ウェ
ハと支持ウェハとを貼り合わせる工程と、を備えている
ことを特徴としている。
【０００８】このように、素子形成用ウェハのうち第１
導電型層が形成された側の表面に直接結晶欠陥を形成す
ることにより、確実に結晶欠陥が形成されたゲッタリン
グ層を構成することができる。これにより、確実にゲッ
タリング効果を得ることができ、素子形成用ウェハの上
に形成されるゲート酸化膜の膜質を良好にすることがで
きる。
導電型層が形成された側の表面に直接結晶欠陥を形成す
ることにより、確実に結晶欠陥が形成されたゲッタリン
グ層を構成することができる。これにより、確実にゲッ
タリング効果を得ることができ、素子形成用ウェハの上
に形成されるゲート酸化膜の膜質を良好にすることがで
きる。
【０００９】例えば、請求項３に示すように、素子形成
用ウェハのうち、第１導電型層が形成された側の表面
に、粒状物を衝突させるサンドブラスト法により結晶欠
陥を形成することができる。また、請求項４に示すよう
に、素子形成用ウェハのうち、第１導電型層が形成され
た側の表面に、ポリシリコン層を成膜することによりゲ
ッタリング層を形成することができる。
用ウェハのうち、第１導電型層が形成された側の表面
に、粒状物を衝突させるサンドブラスト法により結晶欠
陥を形成することができる。また、請求項４に示すよう
に、素子形成用ウェハのうち、第１導電型層が形成され
た側の表面に、ポリシリコン層を成膜することによりゲ
ッタリング層を形成することができる。
【００１０】請求項５に記載の発明においては、素子形
成用ウェハのうち第１導電型層が形成されている側の表
面は、素子形成用ウェハのうち第１導電型層の接合深さ
よりも深い位置よりも酸素濃度を高く設定することを特
徴としている。
成用ウェハのうち第１導電型層が形成されている側の表
面は、素子形成用ウェハのうち第１導電型層の接合深さ
よりも深い位置よりも酸素濃度を高く設定することを特
徴としている。
【００１１】このように、ゲッタリング層を形成する部
分が他の部分よりも酸素濃度が高くなるようにすること
で、より結晶欠陥を形成され易いようにすることができ
る。
分が他の部分よりも酸素濃度が高くなるようにすること
で、より結晶欠陥を形成され易いようにすることができ
る。
【００１２】なお、請求項６に示すように、例えば、素
子形成用ウェハとしては、一面側に第１導電型層を備え
たポリッシュしていないウェハ、例えばエッチドウェハ
を用いることができる。
子形成用ウェハとしては、一面側に第１導電型層を備え
たポリッシュしていないウェハ、例えばエッチドウェハ
を用いることができる。
【００１３】請求項７に記載の発明においては、素子形
成用ウェハの一面側に第１導電型不純物がドーピングさ
れたポリシリコン層を成膜することにより、少なくとも
表面が結晶欠陥となったゲッタリング層（５）を有する
第１導電型層（４）を形成することを特徴としている。
成用ウェハの一面側に第１導電型不純物がドーピングさ
れたポリシリコン層を成膜することにより、少なくとも
表面が結晶欠陥となったゲッタリング層（５）を有する
第１導電型層（４）を形成することを特徴としている。
【００１４】このように、第１導電型不純物がドーピン
グされたポリシリコン層を成膜することによって、ゲッ
タリング層を形成すると同時に、ポリシリコン層からの
固相拡散により第１導電型層を形成することが可能であ
る。
グされたポリシリコン層を成膜することによって、ゲッ
タリング層を形成すると同時に、ポリシリコン層からの
固相拡散により第１導電型層を形成することが可能であ
る。
【００１５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１６】
【発明の実施の形態】以下、図に示す実施形態について
説明する。図１に、本発明の一実施形態を適用して形成
したゲッタリング層を備えたＳＯＩ基板を示す。以下、
図１に基づいてゲッタリング層を備えたＳＯＩ基板の構
成について説明する。
説明する。図１に、本発明の一実施形態を適用して形成
したゲッタリング層を備えたＳＯＩ基板を示す。以下、
図１に基づいてゲッタリング層を備えたＳＯＩ基板の構
成について説明する。
【００１７】図１に示すように、シリコン基板からなる
支持ウェハ１及び素子形成用ウェハ２が酸化膜３を介し
て貼り合わせられている。
支持ウェハ１及び素子形成用ウェハ２が酸化膜３を介し
て貼り合わせられている。
【００１８】素子形成用ウェハ２のうち、支持ウェハ１
に貼り合わされる側の表層部には、アンチモンを拡散さ
せたｎ+型層４が形成されている。そして、このｎ+型層
４となった素子形成用ウェハ２の表面には結晶欠陥が形
成されており、ゲッタリング層５を構成している。
に貼り合わされる側の表層部には、アンチモンを拡散さ
せたｎ+型層４が形成されている。そして、このｎ+型層
４となった素子形成用ウェハ２の表面には結晶欠陥が形
成されており、ゲッタリング層５を構成している。
【００１９】このように素子形成用ウェハ２の表面に直
接ゲッタリング層５が形成され、このゲッタリング層５
が形成された表面と、支持ウェハ１の上に形成された酸
化膜３とを貼り合わせることによってＳＯＩ基板が形成
されている。
接ゲッタリング層５が形成され、このゲッタリング層５
が形成された表面と、支持ウェハ１の上に形成された酸
化膜３とを貼り合わせることによってＳＯＩ基板が形成
されている。
【００２０】図２に、図１に示したＳＯＩ基板の製造工
程を示す。以下、図２に基づいてＳＯＩ基板の製造方法
を説明する。
程を示す。以下、図２に基づいてＳＯＩ基板の製造方法
を説明する。
【００２１】まず、図２（ａ）に示すように、素子形成
用ウェハ２を用意し、この素子形成用ウェハ２の表面を
酸化することで酸化膜１０を形成する。そして、図２
（ｂ）に示すように、酸化膜１０をマスクとして気相拡
散法を用いてアンチモンを３μｍ程度拡散して、素子形
成用ウェハ２の表層部にｎ+型層４を形成する。
用ウェハ２を用意し、この素子形成用ウェハ２の表面を
酸化することで酸化膜１０を形成する。そして、図２
（ｂ）に示すように、酸化膜１０をマスクとして気相拡
散法を用いてアンチモンを３μｍ程度拡散して、素子形
成用ウェハ２の表層部にｎ+型層４を形成する。
【００２２】次に、図２（ｃ）に示すように、素子形成
用ウェハ２の表面に形成されていた酸化膜１０を除去
し、素子形成用ウェハ２の表面（ｎ+型層４の表面）を
露出させる。この後、サンドブラスト法によって素子形
成用ウェハ２の表面に粒状物を衝突させ、素子形成用ウ
ェハ２の表面に結晶欠陥を形成し、ゲッタリング層５を
構成する。このように、素子形成用ウェハ２の表面に直
接ゲッタリング層５を形成することにより、確実にゲッ
タリング層５が形成される。
用ウェハ２の表面に形成されていた酸化膜１０を除去
し、素子形成用ウェハ２の表面（ｎ+型層４の表面）を
露出させる。この後、サンドブラスト法によって素子形
成用ウェハ２の表面に粒状物を衝突させ、素子形成用ウ
ェハ２の表面に結晶欠陥を形成し、ゲッタリング層５を
構成する。このように、素子形成用ウェハ２の表面に直
接ゲッタリング層５を形成することにより、確実にゲッ
タリング層５が形成される。
【００２３】なお、素子形成用ウェハ２のうちｎ+型層
４が形成される側の表面が他の部分（例えば、素子形成
用ウェハ２のうち、ｎ+型層４の接合深さよりも深い位
置）よりも酸素濃度が高くなるように設定しておけば、
より結晶欠陥が形成され易くなるようにすることも可能
である。なお、現在使用されているウェハの酸素濃度は
１×１０18個／ｃｍ3程度であるため、この値よりも酸
素濃度が高くなるようにすればよい。
４が形成される側の表面が他の部分（例えば、素子形成
用ウェハ２のうち、ｎ+型層４の接合深さよりも深い位
置）よりも酸素濃度が高くなるように設定しておけば、
より結晶欠陥が形成され易くなるようにすることも可能
である。なお、現在使用されているウェハの酸素濃度は
１×１０18個／ｃｍ3程度であるため、この値よりも酸
素濃度が高くなるようにすればよい。
【００２４】続いて、図２（ｄ）に示すように、支持ウ
ェハ１を用意し、支持ウェハ１の表面に酸化膜３を形成
する。そして、図２（ｅ）に示すように、支持ウェハ１
に形成された酸化膜３と素子形成用ウェハ２のうちｎ+
型層４が形成された側とを親水処理した後、対向させ、
高温アニール（例えば、１１００℃）することで、支持
ウェハ１と素子形成用ウェハ２とを貼り合わせる。な
お、貼り合わせ前の親水化処理は、少なくとも素子形成
用ウェハのｎ+型層４が形成された面に行うようにすれ
ばよい。
ェハ１を用意し、支持ウェハ１の表面に酸化膜３を形成
する。そして、図２（ｅ）に示すように、支持ウェハ１
に形成された酸化膜３と素子形成用ウェハ２のうちｎ+
型層４が形成された側とを親水処理した後、対向させ、
高温アニール（例えば、１１００℃）することで、支持
ウェハ１と素子形成用ウェハ２とを貼り合わせる。な
お、貼り合わせ前の親水化処理は、少なくとも素子形成
用ウェハのｎ+型層４が形成された面に行うようにすれ
ばよい。
【００２５】これにより、図１に示したＳＯＩ基板が完
成する。なお、この後、素子形成用ウェハ２の表面を研
磨する等により、素子形成用ウェハ２の厚みを薄くした
のち、所望の素子が形成される。
成する。なお、この後、素子形成用ウェハ２の表面を研
磨する等により、素子形成用ウェハ２の厚みを薄くした
のち、所望の素子が形成される。
【００２６】このように、素子形成用ウェハ２の表面に
直接ゲッタリング層５を形成することにより、確実にゲ
ッタリング層５を形成することができ、ゲッタリング層
５によって素子形成用ウェハ２のデバイスの活性領域か
ら重金属汚染などを効果的に除去することができる。こ
のため、素子形成用ウェハ２のうちｎ+型層４が形成さ
れた側とは反対側にパワーデバイスやＭＯＳＦＥＴを形
成したときに、ゲート酸化膜の膜質が良好になるように
できる。
直接ゲッタリング層５を形成することにより、確実にゲ
ッタリング層５を形成することができ、ゲッタリング層
５によって素子形成用ウェハ２のデバイスの活性領域か
ら重金属汚染などを効果的に除去することができる。こ
のため、素子形成用ウェハ２のうちｎ+型層４が形成さ
れた側とは反対側にパワーデバイスやＭＯＳＦＥＴを形
成したときに、ゲート酸化膜の膜質が良好になるように
できる。
【００２７】なお、このようなゲッタリング層５におけ
る結晶欠陥が素子に影響を与える可能性があるため、ゲ
ッタリング層５が素子形成用ウェハ２のうち素子が形成
される側の表面からできるだけ遠くに形成されているの
が望ましい。これに対し、本実施形態では、素子形成用
ウェハ２のうち素子が形成されない側の表面にゲッタリ
ング層５を形成しているため、素子が形成される側の面
から最も遠い位置にゲッタリング層５が形成され、結晶
欠陥が素子に与える影響を最も小さくすることができ
る。
る結晶欠陥が素子に影響を与える可能性があるため、ゲ
ッタリング層５が素子形成用ウェハ２のうち素子が形成
される側の表面からできるだけ遠くに形成されているの
が望ましい。これに対し、本実施形態では、素子形成用
ウェハ２のうち素子が形成されない側の表面にゲッタリ
ング層５を形成しているため、素子が形成される側の面
から最も遠い位置にゲッタリング層５が形成され、結晶
欠陥が素子に与える影響を最も小さくすることができ
る。
【００２８】（他の実施形態）上記実施形態では、サン
ドブラスト法により素子形成用ウェハ２の表面（ｎ+型
層４の表面）に結晶欠陥を形成しているが、他の方法に
よって、又はそれらの組み合わせにより結晶欠陥を形成
するようにしてもよい。
ドブラスト法により素子形成用ウェハ２の表面（ｎ+型
層４の表面）に結晶欠陥を形成しているが、他の方法に
よって、又はそれらの組み合わせにより結晶欠陥を形成
するようにしてもよい。
【００２９】例えば、素子形成用ウェハ２のうちｎ+型
層４が形成された側の表面にポリシリコン層を成膜し、
このポリシリコン層を結晶欠陥が形成されたゲッタリン
グ層５とすることも可能である。この場合、ポリシリコ
ン層にｎ+型層４と同等の不純物濃度となるｎ型不純物
をドーピングしておけば、ｎ+型層４内のｎ型不純物が
ポリシリコン層に拡散することによってｎ+型層４が低
濃度化することを防止することができる。
層４が形成された側の表面にポリシリコン層を成膜し、
このポリシリコン層を結晶欠陥が形成されたゲッタリン
グ層５とすることも可能である。この場合、ポリシリコ
ン層にｎ+型層４と同等の不純物濃度となるｎ型不純物
をドーピングしておけば、ｎ+型層４内のｎ型不純物が
ポリシリコン層に拡散することによってｎ+型層４が低
濃度化することを防止することができる。
【００３０】さらに、素子形成用ウェハ２に直接、高濃
度にｎ型不純物がドーピングされたポリシリコン層を成
膜するようにすれば、ゲッタリング層を形成すると同時
に、ポリシリコン層からの固相拡散によってｎ+型層４
を形成することが可能となる。
度にｎ型不純物がドーピングされたポリシリコン層を成
膜するようにすれば、ゲッタリング層を形成すると同時
に、ポリシリコン層からの固相拡散によってｎ+型層４
を形成することが可能となる。
【００３１】また、ＳＯＩ基板として、ポリッシュして
いないウェハ、例えばエッチドウェハを用いてもよい。
いないウェハ、例えばエッチドウェハを用いてもよい。
【００３２】また、上記実施形態では、素子形成用ウェ
ハ２のうち支持ウェハ１に貼り合わされる側の表面にゲ
ッタリング層５を形成しているが、支持ウェハ１のうち
素子形成用ウェハ２に貼り合わされる側の表面にゲッタ
リング層５を設けることによっても上記した効果を得る
ことが可能である。
ハ２のうち支持ウェハ１に貼り合わされる側の表面にゲ
ッタリング層５を形成しているが、支持ウェハ１のうち
素子形成用ウェハ２に貼り合わされる側の表面にゲッタ
リング層５を設けることによっても上記した効果を得る
ことが可能である。
【図１】本発明の一実施形態におけるゲッタリング層５
を形成したＳＯＩ基板の断面構成を示した図である。
を形成したＳＯＩ基板の断面構成を示した図である。
【図２】図１に示すＳＯＩ基板の製造工程を示した図で
ある。
ある。
１…支持ウェハ、２…素子形成用ウェハ、３…酸化膜、
４…ｎ+型層、５…ゲッタリング層。
４…ｎ+型層、５…ゲッタリング層。
Claims (7)
- 【請求項１】 シリコン基板からなり、一面側に第１導
電型層（４）が形成されている素子形成用ウェハ（２）
を用意する工程と、 前記素子形成用ウェハのうち、前記第１導電型層が形成
された側の表面に結晶欠陥を形成することによってゲッ
タリング層（５）を構成する工程と、 支持ウェハ（１）を用意し、該支持ウェハの一面側に絶
縁膜（３）を形成する工程と、 前記絶縁膜と前記ゲッタリング層とが向かい合うよう
に、前記素子形成用ウェハと前記支持ウェハとを貼り合
わせる工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記素子形成用ウェハのうち、前記第１
導電型層が形成された側とは反対側を目的の厚さまで薄
くする工程を含んでいることを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 前記ゲッタリング層を構成する工程で
は、前記素子形成用ウェハのうち、前記第１導電型層が
形成された側の表面に、粒状物を衝突させるサンドブラ
スト法により結晶欠陥を形成することを特徴とする請求
項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記ゲッタリング層を構成する工程で
は、前記素子形成用ウェハのうち、前記第１導電型層が
形成された側の表面に、ポリシリコン層を成膜すること
により前記ゲッタリング層を形成することを特徴とする
請求項１又は２に記載の半導体装置の製造方法。 - 【請求項５】 前記素子形成用ウェハのうち前記第１導
電型層が形成されている側の表面は、該素子形成用ウェ
ハのうち前記第１導電型層の接合深さよりも深い位置よ
りも酸素濃度を高く設定することを特徴とする請求項１
乃至４のいずれか１つに記載の半導体装置の製造方法。 - 【請求項６】 前記素子形成用ウェハとして、一面側に
前記第１導電型層を備えたエッチドウェハを用いること
を特徴とする請求項１乃至５のいずれか１つに記載の半
導体装置の製造方法。 - 【請求項７】 シリコン基板からなる素子形成用ウェハ
（２）を用意する工程と、 前記素子形成用ウェハの一面側に第１導電型不純物がド
ーピングされたポリシリコン層を成膜することにより、
結晶欠陥を有するゲッタリング層（５）を形成すると共
に、ポリシリコン層からの固相拡散によって第１導電型
層（４）を形成する工程と、 支持ウェハ（１）を用意し、該支持ウェハの一面側に絶
縁膜（３）を形成する工程と、 前記絶縁膜と前記ゲッタリング層とが向かい合うよう
に、前記素子形成用ウェハと前記支持ウェハとを貼り合
わせる工程と、 を備えていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32693199A JP2001144273A (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32693199A JP2001144273A (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144273A true JP2001144273A (ja) | 2001-05-25 |
Family
ID=18193375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32693199A Pending JP2001144273A (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144273A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005341A (ja) * | 2004-05-19 | 2006-01-05 | Sumco Corp | 貼り合わせｓｏｉ基板およびその製造方法 |
| JP2007515779A (ja) * | 2003-05-19 | 2007-06-14 | ジプトロニクス・インコーポレイテッド | 室温共有結合方法 |
| US7397063B2 (en) * | 2003-08-27 | 2008-07-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| CN100437899C (zh) * | 2006-01-27 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 减少制程环境内的杂质的装置及其方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329937A (ja) * | 1986-07-23 | 1988-02-08 | Sony Corp | 半導体基板 |
| JPH0258873A (ja) * | 1988-08-25 | 1990-02-28 | Toshiba Corp | 積層構造半導体基板および半導体装置 |
| JPH0738102A (ja) * | 1993-07-20 | 1995-02-07 | Fuji Electric Co Ltd | 高耐圧半導体装置の製造方法 |
-
1999
- 1999-11-17 JP JP32693199A patent/JP2001144273A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329937A (ja) * | 1986-07-23 | 1988-02-08 | Sony Corp | 半導体基板 |
| JPH0258873A (ja) * | 1988-08-25 | 1990-02-28 | Toshiba Corp | 積層構造半導体基板および半導体装置 |
| JPH0738102A (ja) * | 1993-07-20 | 1995-02-07 | Fuji Electric Co Ltd | 高耐圧半導体装置の製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515779A (ja) * | 2003-05-19 | 2007-06-14 | ジプトロニクス・インコーポレイテッド | 室温共有結合方法 |
| US8163373B2 (en) | 2003-05-19 | 2012-04-24 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| US8841002B2 (en) | 2003-05-19 | 2014-09-23 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| US10434749B2 (en) | 2003-05-19 | 2019-10-08 | Invensas Bonding Technologies, Inc. | Method of room temperature covalent bonding |
| US11760059B2 (en) | 2003-05-19 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Method of room temperature covalent bonding |
| US7397063B2 (en) * | 2003-08-27 | 2008-07-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006005341A (ja) * | 2004-05-19 | 2006-01-05 | Sumco Corp | 貼り合わせｓｏｉ基板およびその製造方法 |
| CN100437899C (zh) * | 2006-01-27 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 减少制程环境内的杂质的装置及其方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2806277B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04154147A (ja) | 半導体装置およびその製造方法 | |
| US5897362A (en) | Bonding silicon wafers | |
| JPH11274290A (ja) | 半導体素子の製造方法 | |
| JPH11297703A (ja) | 半導体装置の製造方法 | |
| GB2437995A (en) | Semiconductor processing | |
| JP2001144273A (ja) | 半導体装置の製造方法 | |
| JP3484961B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH11330437A (ja) | Ｓｏｉ基板とその製造方法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JPH05152306A (ja) | 半導体基板及びその製造方法 | |
| JP3295171B2 (ja) | 半導体基板の製造方法 | |
| WO2022001779A1 (zh) | 绝缘体上半导体结构的制造方法 | |
| JPH0212960A (ja) | 半導体装置の製造方法 | |
| JP2763216B2 (ja) | 半導体装置の製造方法 | |
| JPH11214503A (ja) | 半導体装置の製造方法 | |
| JP3312384B2 (ja) | ラテラルバイポーラトランジスタとその製造方法 | |
| JPH02126650A (ja) | 誘電体分離半導体装置の製造方法 | |
| JPH08213578A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JP2001230392A (ja) | Ｓｏｉウェーハの製造方法 | |
| JPS61198648A (ja) | 半導体装置の製造方法 | |
| JPH07249634A (ja) | ゲッタリング方法およびそれを用いた半導体集積回路装置 | |
| JPH1167684A (ja) | 半導体装置およびその製造方法 | |
| JPH1050824A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH04299859A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040610 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050628 |