JP2001034237A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、小型化、低コスト化及び高品質な液
晶表示等が可能な液晶表示装置を提供することを目的と
する。 【解決手段】本発明による液晶表示装置５０が備えるデ
ータドライバ５２は、Ｎ個のデジタルドライバと、Ｎ×
ｋ組の共通信号線と、内部に所定数の選択スイッチを含
むＮ×ｋ×ｎ組のスイッチブロックを有する。液晶表示
装置５０の１水平走査期間Ｔｈは、タイミングブロック
ＢＬ１〜ＢＬｎによってｎ等分されている。そして、例
えば、１水平走査期間Ｔｈ内の最初のタイミングブロッ
クＢＬ１では、スイッチブロックＡ１１〜Ａｋ１、スイ
ッチブロックＢ１１〜Ｂｋ１及びスイッチブロックＮ１
１〜Ｎｋ１等の合計Ｎ×ｋ個のスイッチブロックが選択
され、選択されたスイッチブロック内の選択スイッチ６
０を介して表示マトリクス５４内の画素セルに表示信号
Ｖｓが供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
り、特に、大型で高詳細な液晶表示を行い得る、周辺回
路一体型の液晶表示装置に関する。近年、液晶表示装置
に対する大型高詳細化及び小型詳細化の要請に伴い、周
辺回路と液晶表示表示部を一体化できるｐ−ＳｉＴＦＴ
(poly-Silicone Thin FilmTransistor)を用いた液晶表
示装置が注目されている。

【０００２】

【従来の技術】複数のブロックに分割された液晶表示領
域に対して、１ブロックずつ順次表示信号の書き込みが
行われる液晶表示装置がある。以下、このような駆動方
式を単純ブロック順次方式と称す。図１は、単純ブロッ
ク順次方式で駆動される液晶表示装置の一例である液晶
表示装置１０の構成図である。

【０００３】図１に示すように、液晶表示装置１０は、
デジタルドライバＬＳＩ１２、共通信号線Ｄ１〜Ｄｎ、
アナログスイッチ１４、ブロック制御線ＢＬ、ゲートド
ライバ１６、表示マトリクス１８等を備えている。デジ
タルドライバＬＳＩ１２、共通信号線Ｄ１〜Ｄｎ、アナ
ログスイッチ１４等は、データドライバ１９を構成して
いる。

【０００４】表示マトリクス１８は、Ｎ個のブロックＢ
１〜ＢＮに分割されており、各ブロックには、マトリク
ス状に走査線２０と信号線２２が配列されている。そし
て、走査線２０と信号線２２の各交点には、画素セル２
４が設けられている。複数のアナログスイッチ１４は、
各ブロックＢ１〜ＢＮ毎にｎ個ずつ配置されている。ア
ナログスイッチ１４と共通信号線Ｄ１〜Ｄｎは、引き出
し線３１を介して接続されている。各アナログスイッチ
１４には、また、ブロック制御線ＢＬが接続されてい
る。アナログスイッチ１４は、ブロック制御線ＢＬを介
してブロック制御信号ＢＬ１〜ＢＬＮが与えられるとオ
ン状態となる。

【０００５】デジタルドライバＬＳＩ１２は、図示しな
い外部のデータ供給装置から供給されるデジタル信号に
基づき表示信号Ｖｓを生成する。そして、デジタルドラ
イバＬＳＩ１２は、共通信号線Ｄ１〜Ｄｎを介して時分
割で各ブロックＢ１〜ＢＮに表示信号Ｖｓを供給する。
液晶表示装置１０の駆動時には、ゲートドライバ１６か
ら与えられる走査信号Ｖｇにより列毎に画素セル２４が
順次活性化される。液晶表示装置１０における１水平走
査期間Ｔｈは、Ｎ回のブロック制御期間Ｔｂからなる。
第１のブロック制御期間Ｔｂでは、ブロック制御信号Ｂ
Ｌ１によりブロックＢ１内の信号線２２に接続されたｎ
個のアナログスイッチ１４がオン状態とされ、次の第２
のブロック制御期間Ｔｂでは、ブロック制御信号ＢＬ２
によってブロックＢ１の隣のブロックＢ２内の信号線２
２に接続されたｎ個のアナログスイッチ１４がオン状態
とされる。また、１水平走査期間Ｔｈにおける第Ｎの
（最後の）ブロック制御期間Ｔｂでは、ブロック制御信
号ＢＬＮによりブロックＢＮ内の信号線２２に接続され
たｎ個のアナログスイッチ１４がオン状態とされる。そ
して、デジタルドライバＬＳＩ１２により生成された表
示信号Ｖｓが、オン状態のアナログスイッチ１４を介し
て活性化された画素セル２４内に入力することで液晶表
示が行なわれる。

【０００６】図２は、液晶表示装置１０が備えるデータ
ドライバ１９及び表示マトリクス１８の構成を説明する
ためのブロック図である。ここでは、図１の構成におい
て、ｎ＝３８４、Ｎ＝１０の場合、すなわち、表示マト
リクス１８が１０ブロックに分割されており、その水平
画素数が３８４×１０＝３８４０ビットである場合の構
成例を示す。

【０００７】図２に示すように、データドライバ１９
は、デジタルドライバＬＳＩ１２、共通信号線Ｄ１〜Ｄ
３８４、アナログスイッチ１４等を含む。デジタルドラ
イバＬＳＩ１２の出力数は３８４ビットであり、それぞ
れ３８４本の共通信号線Ｄ１〜Ｄ３８４のうち、対応す
る１本に接続されている。アナログスイッチ１４は、各
ブロックＢ１〜Ｂ１０用に３８４個ずつ設けられてい
る。共通信号線Ｄ１〜Ｄ３８４は、それぞれブロックＢ
１〜Ｂ１０内において対応する１個のアナログスイッチ
１４に接続されている。

【０００８】

【発明が解決しようとする課題】一般に、液晶表示領域
の大型化に伴って１水平走査期間Ｔｈは短くなる。例え
ば、画素数が６４０×３（ＲＧＢ）×４８０のＶＧＡで
は１水平走査期間Ｔｈは約３４．６μｓであり、画素数
が２０４８×３×１５３６のＱＸＧＡでは１水平走査期
間Ｔｈは約１０．８μｓである。

【０００９】上記の液晶表示装置１０では、１ブロック
当たりの信号書き込み時間、すなわちブロック制御期間
Ｔｂは、１水平走査期間Ｔｈ／ブロック数Ｎで決定され
るので、液晶表示領域の大型化に伴って１水平走査期間
Ｔｈが減少すると、ブロック制御期間Ｔｂも減少してし
まう。一方、ブロック制御期間Ｔｂを十分に確保するた
めに、液晶表示装置１０の各ブロック幅（ビット数）を
大きくしてブロック数Ｎを低減させると、以下のような
問題が生じる。

【００１０】先ず、図１に示すように、液晶表示装置１
０では、１ブロック当たりのデータ幅（ビット数）は共
通信号線Ｄ１〜Ｄｎの本数ｎと等しいので、データ幅を
大きくすることにより共通信号線Ｄ１〜Ｄｎの本数も増
え、その配線幅が拡大する。この結果、液晶表示装置１
０のパネル額縁面積が広くなってしまう。例えば、１水
平画素数が３０７２ビット、１水平走査期間Ｔｈが約２
２μｓのＸＧＡパネルを、それぞれが３８４ビットのデ
ータ幅を有する８つのブロックで構成すると、ブロック
制御期間Ｔｂは２．０μｓ以上となる。２．０μｓのブ
ロック制御期間Ｔｂを、１水平画素数が６１４４ビッ
ト、１水平走査期間Ｔｈが約１１μｓのＱＸＧＡパネル
で実現するには、それぞれが１５３６ビットのデータ幅
を有する４ブロック構成とする必要がある。この場合、
配線ピッチを１６μｍとすると、ＸＧＡパネルの共通信
号線Ｄ１〜Ｄ３８４の配線幅は、１６μｍ×３８４ビッ
ト＝６．１４ｍｍとなるのに対して、ＱＸＧＡパネルの
共通信号線Ｄ１〜Ｄ１５３６の配線幅は、１６μｍ×１
５３６ビット＝２４．６ｍｍとなり、非常に大きくな
る。

【００１１】また、液晶表示装置１０に外付けのデジタ
ルドライバＬＳＩ１２が使用される場合、共通信号線Ｄ
１〜Ｄｎの幅の拡大に伴ってデジタルドライバＬＳＩ１
２の出力数が大きくなるので、非常に高価なデジタルド
ライバＬＳＩ１２が必要になり、製造工程における歩留
りも低下してしまう。また、データ幅を広くすることに
よって、図１に示す共通信号線Ｄ１〜Ｄｎと引き出し線
３１との交差点が増えるため、共通信号線Ｄ１〜Ｄｎの
容量性負荷が大きくなり、その結果、時定数も大きくな
ってしまう。例えば、ＱＸＧＡパネルでは、１本の共通
信号線が６１４４箇所以上の交差点を有することがあ
る。この場合、１交差点当たりの容量性負荷値を４ｆＦ
とすると全容量は約２５ｐＦにも達する。

【００１２】更に、図１に示すように、液晶表示装置１
０では共通信号線Ｄ１〜Ｄｎの長さが表示マトリクス１
８の横幅とほぼ等しい。このため、表示マトリクス１８
の大型化に伴って共通信号線Ｄ１〜Ｄｎが長くなり、そ
の抵抗値の増大によっても時定数が増大してしまうとい
う問題があった。本発明は、上記の点に鑑みてなされた
ものであり、小型化、低コスト化及び高品質な液晶表示
等が可能な液晶表示装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記の目的は、請求項１
に記載する如く、表示マトリクス内において、ゲートド
ライバから供給された走査信号により活性化された画素
セルにデータドライバから表示信号を与えて液晶表示を
行う液晶表示装置であって、前記データドライバは、Ｎ
個のデジタルドライバと、前記デジタルドライバ毎にｋ
組ずつ接続された共通信号線と、前記共通信号線毎にｎ
組ずつ設けられ、各組内に前記共通信号線の本数ｍと等
しい数の選択スイッチを含むスイッチブロックとを有す
る液晶表示装置により達成される。

【００１４】このような液晶表示装置では、各デジタル
ドライバにｋ組の共通信号線が接続されているので、各
共通信号線内の本数ｍは、従来例の液晶表示装置に比し
て１／ｋでよい。このため、各共通信号線の配線幅もほ
ぼ１／ｋにすることができる。これは、液晶表示装置の
パネル額縁面積の縮小を可能にする。また、本発明の液
晶表示装置では、各共通信号線の本数ｍが従来例の液晶
表示装置に比して１／ｋになるため、共通信号線を選択
スイッチに接続するための引き出し線と共通信号線との
交差数も１／ｋになる。このため、各共通信号線の交差
点容量が減少する。

【００１５】また、本発明によれば、データドライバ内
に出力数の少ない複数のデジタルドライバを配設する構
成とすることによってデジタルドライバの単価を下げる
ことも可能となる。上記の液晶表示装置は、請求項２に
記載する如く、１水平走査期間はｎ回のタイミング期間
からなり、各タイミング期間において、各共通信号線に
設けられたｎ組のスイッチブロックのうちの何れか１組
のスイッチブロックが制御信号によって順次選択され、
前記デジタルドライバは、選択されたスイッチブロック
内の選択スイッチに接続された前記画素セルに表示信号
を供給する構成としてもよい。

【００１６】このような液晶表示装置では、各タイミン
グ期間において、各共通信号線に係る複数のスイッチブ
ロックが選択されるので、共通信号線の配線幅を広くし
てその容量性負荷と抵抗性負荷を増大させることなく、
全体として広いデータ幅で表示信号を書き込むことがで
きる。データ幅と信号書き込み時間は、デジタルドライ
バの数Ｎを増やすことで更に拡大可能である。

【００１７】上記のデータドライバは、請求項３に記載
する如く、第１〜第３階層を有し、前記デジタルドライ
バは、前記第１階層内において一列に配列されており、
前記共通信号線は、前記第２階層内において一列に配列
されており、前記スイッチブロックは、前記第３階層内
において一列に配列された構成としてもよい。データド
ライバが備えるｋ組の共通信号線の水平方向の長さを従
来例に比して１／ｋにして一列に配列した場合、各共通
信号線の配線抵抗が１／ｋに減少する。本発明の液晶表
示装置では、従来例に比して各共通信号線の交差点容量
と配線抵抗値とが減少するので、そのＲＣ時定数も大幅
に減少する。従って、本発明によれば、時定数が改善さ
れることにより、液晶表示の画質の向上が実現する。

【００１８】上記のデジタルドライバは、請求項４に記
載する如く、ＴＡＢ実装されたＬＳＩチップであり、前
記スイッチブロックに前記制御信号を供給するためのｎ
本のスイッチブロック制御線を備えた構成としてもよ
い。また、前記ゲートドライバに対して最も近くに設け
られたデジタルドライバは、請求項５に記載する如く、
前記ゲートドライバに制御信号を供給するためのゲート
ドライバ制御線を備えた構成にしてもよい。

【００１９】上記のデジタルドライバは、請求項６に記
載する如く、ＣＯＧ又はＣＯＦ実装されたＬＳＩチップ
としてもよい。また、上記のデジタルドライバは、請求
項７に記載する如く、ｐ−ＳｉＴＦＴにより前記表示マ
トリクスと一体形成されたパネル内蔵型回路としてもよ
い。デジタルドライバを回路規模の小型化の容易なｐ−
ＳｉＴＦＴを用いたパネル内蔵型回路とした場合、消費
電力の低減化が可能となる。また、デジタルドライバを
構成するＴＦＴ数も少なくなるため、製造工程における
歩留りが向上する。更に、本発明によれば、デジタルド
ライバの出力端子ピッチを拡大することができる。

【００２０】上記のデータドライバは、請求項８に記載
する如く、更に、ｐ−ＳｉＴＦＴにより前記表示マトリ
クスと一体形成され、前記スイッチブロックに所定のタ
イミングで制御信号を与えるブロック選択回路を有する
構成としてもよい。上記の選択スイッチは、請求項９に
記載する如く、Ｎチャネルトランジスタを用いたＮＭＯ
Ｓ型と、Ｐチャネルトランジスタを用いたＰＭＯＳ型
と、Ｎ及びＰチャネルトランジスタを用いたＣＭＯＳ型
のうちの何れかの型のアナログスイッチとしてもよい。

【００２１】本発明の液晶表示装置が備える表示マトリ
クスにおける水平画素セル数は、請求項１０に記載する
如く、整数２００、２４０、２５６、３００、３８４の
うちの何れかの整数倍としてもよい。上記のデータドラ
イバは、請求項１１に記載する如く、前記表示マトリク
スを間に対向して２つ設けられており、該２つのデータ
ドライバは、前記表示マトリクス内において互いに異な
る領域の画素セルに表示信号を供給する構成としてもよ
い。

【００２２】また、上記のデータドライバは、請求項１
２に記載する如く、前記表示マトリクスを間に対向して
２つ設けられており、一方のデータドライバは、前記表
示マトリクス内において奇数列に配列された信号線に接
続された画素セルに表示信号を供給し、他方のデータド
ライバは、前記表示マトリクス内において偶数列に配設
された信号線に接続された画素セルに表示信号を供給す
る構成としてもよい。

【００２３】上記のゲートドライバは、請求項１３に記
載する如く、前記表示マトリクスを間に対向して２つ設
けられており、該２つのゲートドライバは、前記表示マ
トリクス内において互いに異なる画素セルに走査信号を
供給する構成としてもよい。また、本発明の液晶表示装
置は、請求項１４に記載する如く、前記表示マトリクス
内に配列された信号線の欠陥を修復するリペア回路を備
えた構成としてもよい。

【００２４】また、本発明の液晶表示装置は、請求項１
５に記載する如く、マルチドメイン垂直配向方式の液晶
表示を行うようにしてもよい。更に、本発明の液晶表示
装置は、請求項１６に記載する如く、ＩＰＳ方式の液晶
表示を行うようにしてもよい。

【００２５】

【発明の実施の形態】本発明の原理は、データドライバ
内にＮ個のデジタルドライバと、Ｎ×ｋ組の共通信号線
と、内部に所定数の選択スイッチを含むＮ×ｋ×ｎ組の
スイッチブロックとを配設し、各共通信号線に設けられ
たｎ組のスイッチブロックの中から所定のタイミングで
順次選択されるスイッチブロック内の選択スイッチを介
してデジタルドライバから画素セルに表示信号を供給す
る点にある。

【００２６】先ず、図３、図４及び表１を用いて、本発
明の基本構成を説明する。図３は、本発明の基本構成を
説明するための図である。図３に示すように、本発明が
適用された液晶表示装置５０は、データドライバ５２
と、表示マトリクス５４等を備えている。データドライ
バ５２は、第１階層ＤＢと第２階層ＣＢと第３階層ＳＢ
の３つの階層を含む階層構造とされている。

【００２７】ここで、Ｎ、ｋ、ｎを整数とすると、第１
階層ＤＢには、Ｎ個のデジタルドライバＩＣ（以下、ド
ライバと称す）Ａ、Ｂ、・・・が設けられており、第２
階層ＣＢには、Ｎ×ｋ組の共通信号線Ａ１、Ａ２、・・
・が設けられており、第３階層ＳＢには、Ｎ×ｋ×ｎ組
のスイッチブロックＡ１１、Ａ１２、・・・が設けられ
ている。

【００２８】ドライバＡ、Ｂ、・・・は、外部の図示し
ない制御回路から供給されるラッチ信号Ｌによって制御
される。また、ドライバＡ、Ｂ、・・・には、それぞれ
のデータ入力端子ａ、ｂ、・・・を介して外部の図示し
ないデータ供給装置から液晶表示用のデータが供給され
る。第１階層ＤＢ内のＮ個のドライバＡ、Ｂ、・・・
は、それぞれ第２階層ＣＢ内の対応するｋ組の共通信号
線Ａ１、Ａ２、・・・に接続されている。例えば、ドラ
イバＡは、共通信号線Ａ１〜Ａｋに接続されており、ド
ライバＢは、共通信号線Ｂ１〜Ｂｋに接続されている。
また、Ｎ×ｋ組の共通信号線Ａ１、Ａ２、・・・は、そ
れぞれ第３階層ＳＢ内の対応するｎ組のスイッチブロッ
クＡ１１、Ａ１２、・・・に接続されている。例えば、
共通信号線Ａ１は、スイッチブロックＡ１１〜Ａ１ｎに
接続されており、共通信号線Ａ２は、スイッチブロック
Ａ２１〜Ａ２ｎに接続されており、共通信号線Ａｋは、
スイッチブロックＡｋ１〜Ａｋｎに接続されている。

【００２９】なお、スイッチブロックＡ１１、Ａ１２、
・・・は、後述するようにそれぞれ所定数の選択スイッ
チ６０で構成されている。また、選択スイッチ６０は、
それぞれ表示マトリクス５４内の信号線５６に接続され
ている。表示マトリクス５４は、スイッチブロックＡ１
１、Ａ１２、・・・に対応してＮ×ｋ×ｎ個のブロック
に分割されている。

【００３０】図４は、液晶表示装置５０のドライバＢに
係る構成を示す図である。図４に示すように、ドライバ
Ｂは、共通信号線Ｂ１〜Ｂｋに接続されており、所定の
タイミングで共通信号線Ｂ１〜Ｂｋに表示信号Ｖｓを供
給する。共通信号線Ｂ１〜Ｂｋは、それぞれｍ本の信号
線Ｄ１〜Ｄｍで構成されている。また、各スイッチブロ
ックＢ１１、Ｂ１２、・・・、Ｂｋｎは、それぞれ共通
信号線Ｂ１〜Ｂｋを構成する信号線Ｄ１〜Ｄｍの本数ｍ
と同数の選択スイッチ６０を備えている。各選択スイッ
チ６０は、対応する共通信号線Ｂ１〜Ｂｋ内の信号線Ｄ
１〜Ｄｍのうち、何れか１本に引き出し線６１を介して
接続されている。例えば、スイッチブロックＢ１１〜Ｂ
１ｎ内の選択スイッチ６０は、共通信号線Ｂ１内の信号
線Ｄ１〜Ｄｍの何れか１本に接続されており、スイッチ
ブロックＢ２１〜Ｂ２ｎ内の選択スイッチ６０は、共通
信号線Ｂ２内の信号線Ｄ１〜Ｄｍの何れか１本に接続さ
れている。また、同一のスイッチブロックＢ１１、Ｂ１
２、・・・、Ｂｋｎ内の選択スイッチ６０は、互いに異
なる信号線Ｄ１〜Ｄｍに接続されている。

【００３１】選択スイッチ６０は、更に、ｎ本の制御線
（スイッチブロック制御線）ＢＬの何れか１本に接続さ
れており、制御線ＢＬを介して外部の制御回路から与え
られる制御信号ＢＬ１〜ＢＬｎによってオン・オフ制御
される。例えば、スイッチブロックＢ１１、Ｂ２１、・
・・、Ｂｋ１内の選択スイッチ６０は、制御信号ＢＬ１
により制御され、スイッチブロックＢ１２、Ｂ２２、・
・・、Ｂｋ２内の選択スイッチ６０は、制御信号ＢＬ２
により制御され、スイッチブロックＢ１ｎ、Ｂ２ｎ、・
・・、Ｂｋｎ内の選択スイッチ６０は、制御信号ＢＬｎ
により制御される。

【００３２】表示マトリクス５４は、複数の走査線６２
と、選択スイッチ６０と同数のＮ×ｋ×ｎ×ｍ本の信号
線５６を備えている。各走査線６２には図示しないゲー
トドライバが接続されており、各信号線５６には対応す
る選択スイッチ６０が接続されている。また、走査線６
２と信号線５６との各交点には、画素セル６４が配設さ
れている。画素セル６４は、ハイレベルの走査信号Ｖｇ
が供給されることによって列単位で順次活性化される。

【００３３】なお、液晶表示装置５０が備えるドライバ
Ｂ以外のドライバに係る構成も図４に示すものと同様で
あり、その説明を省略する。続いて、図３、図４及び表
１を用いて、液晶表示装置５０の動作を説明する。表１
は、液晶表示装置５０の１水平走査期間Ｔｈにおけるス
イッチブロックの制御タイミングを示す。

【００３４】

【表１】

【００３５】液晶表示装置５０では、１水平走査期間Ｔ
ｈの間に制御信号ＢＬ１〜ＢＬｎが順次供給されること
によって、対応するスイッチブロックＡ１１、Ａ１２、
・・・内の選択スイッチ６０がオン状態とされる。以
下、説明の便宜上、制御信号ＢＬ１〜ＢＬｎが供給され
ているタイミング期間を、それぞれタイミングブロック
ＢＬ１〜ＢＬｎとする。すなわち、１水平走査期間Ｔｈ
は、タイミングブロックＢＬ１〜ＢＬｎによってｎ等分
されている。

【００３６】表１に示すように、１水平走査期間Ｔｈ内
の最初のタイミングブロックＢＬ１では、スイッチブロ
ックＡ１１〜Ａｋ１、スイッチブロックＢ１１〜Ｂｋ１
及びスイッチブロックＮ１１〜Ｎｋ１等の合計Ｎ×ｋ個
のスイッチブロックが選択され、選択されたスイッチブ
ロック内の選択スイッチ６０が制御信号ＢＬ１によりオ
ンとされる。

【００３７】タイミングブロックＢＬ１に続くタイミン
グブロックＢＬ２では、スイッチブロックＡ１２〜Ａｋ
２、スイッチブロックＢ１２〜Ｂｋ２及びスイッチブロ
ックＮ１２〜Ｎｋ２等の合計Ｎ×ｋ個のスイッチブロッ
クが選択され、選択されたスイッチブロック内の選択ス
イッチ６０が制御信号ＢＬ２によりオンとされる。この
ような制御が繰り返されて最後のタイミングブロックＢ
Ｌｎにおいて、スイッチブロックＡ１ｎ〜Ａｋｎ、Ｂ１
ｎ〜Ｂｋｎ、・・・、Ｎ１ｎ〜Ｎｋｎが選択され、その
内部の選択スイッチ６０がオンとされると、１水平走査
期間Ｔｈが終了となる。各タイミングブロックＢＬ１〜
ＢＬｎにおいて、表示信号ＶｓがドライバＡ、Ｂ、・・
・から選択スイッチ６０を介して活性化された画素セル
６４に順次供給されることで液晶表示が行われる。

【００３８】以上のように、本発明では、データドライ
バ５２が階層構造を有し、各タイミングブロックＢＬ１
〜ＢＬｎにおいて、複数（Ｎ×ｋ組）のスイッチブロッ
クＡ１１、Ａ１２、・・・が選択される。そして、Ｎ×
ｋ組のスイッチブロックＡ１１、Ａ１２、・・・が選択
されるタイミングブロックがｎ回繰り返されることによ
って１水平走査期間Ｔｈ内に、合計Ｎ×ｋ×ｎ組の全て
のスイッチブロックが選択される。以下、このような駆
動方式を階層型ブロック順次方式と称す。

【００３９】なお、走査信号Ｖｇ、制御信号ＢＬ１〜Ｂ
Ｌｎ、及び、表示信号Ｖｓの転送による遅延等を考慮し
て、走査信号Ｖｇや表示信号Ｖｓ等は、液晶表示装置５
０が高品位の画質を実現するように最適なタイミングで
供給されるものとする。上述の如く、液晶表示装置５０
では、各ドライバＡ、Ｂ、・・・にｋ組の共通信号線Ａ
１、Ａ２、・・・が接続されているので、各共通信号線
Ａ１、Ａ２、・・・内の信号線本数ｍが図１、２に示す
従来例の液晶表示装置１０に比して１／ｋになる。この
ため、各共通信号線Ａ１、Ａ２、・・・の配線幅もほぼ
１／ｋになる。

【００４０】また、液晶表示装置５０では、各共通信号
線Ａ１、Ａ２、・・・内の信号線本数ｍが従来例の液晶
表示装置１０に比して１／ｋになるため、各共通信号線
Ａ１、Ａ２、・・・と図４に示す引き出し線６１との交
差数も１／ｋになる。このため、各共通信号線Ａ１、Ａ
２、・・・の交差点容量が減少する。また、液晶表示装
置５０内のドライバＡ、Ｂ、・・・は、それぞれｋ組の
共通信号線Ａ１、Ａ２、・・・を有するため、図１と図
４の比較により明らかなように、共通信号線Ａ１、Ａ
２、・・・の水平方向の長さが従来例に比して１／ｋに
なる。このため、共通信号線Ａ１、Ａ２、・・・の配線
抵抗も減少する。

【００４１】このように液晶表示装置５０では、従来例
に比して、各共通信号線Ａ１、Ａ２、・・・の交差点容
量と配線抵抗値とが減少するので、そのＲＣ時定数も大
幅に減少する。従って、本発明によれば、時定数が改善
されることにより、液晶表示の画質の向上が実現する。
また、各タイミングブロックＢＬ１〜ＢＬｎでは、各共
通信号線Ａ１、Ａ２、・・・に係る複数のブロックが選
択されるので、共通信号線Ａ１、Ａ２、・・・の配線幅
を広くしてその容量性負荷と抵抗性負荷を増大させるこ
となく、全体として広いデータ幅で表示信号Ｖｓを書き
込むことができる。データ幅と信号書き込み時間は、ド
ライバＡ、Ｂ、・・・の数Ｎを増やすことで更に拡大可
能である。

【００４２】更に、本発明によれば、データドライバ５
２内に出力数の少ない複数のドライバＡ、Ｂ、・・・を
配設する構成とすることによってドライバＡ、Ｂ、・・
・の単価を下げることも可能となる。次に、図５〜図１
０及び表２を用いて、本発明の第１実施例であるＸＧＡ
型の液晶表示装置１００について説明する。

【００４３】図５は、液晶表示装置１００の全体構成図
である。図５に示すように、液晶表示装置１００は、デ
ータドライバ１０２、ゲートドライバ１０４、表示マト
リクス１０６等を備えている。液晶表示装置１００は、
図３に示した液晶表示装置５０において、Ｎ＝１、ｋ＝
２、ｎ＝８、ｍ＝１９２とした場合の実施例である。す
なわち、データドライバ１０２は、出力数が３８４ビッ
トのドライバＡ、１９２ビットの共通信号線Ａ１、Ａ
２、１６組のスイッチブロックＡ１１〜Ａ１８、Ａ２１
〜Ａ２８を備えている。また、表示マトリクス１０６
は、３０７２ビット×７６８ビットのマトリクス状に配
列された画素セル１１４を含む。

【００４４】図６は、液晶表示装置１００が備えるデー
タドライバ１０２の構成図である。図６に示すように、
データドライバ１０２は、第１階層ＤＢにおいてドライ
バＡを有し、第２階層ＣＢにおいて、それぞれ１９２本
のＤ１〜Ｄ１９２、Ｄ１９３〜Ｄ３８４を含む共通信号
線Ａ１、Ａ２を有し、第３階層ＳＢにおいて１６組のス
イッチブロックＡ１１〜Ａ１８、Ａ２１〜Ａ２８を有す
る。スイッチブロックＡ１１〜Ａ１８、Ａ２１〜Ａ２８
は、それぞれ例えば、ＮチャネルトランジスタとＰチャ
ネルトランジスタを用いたＣＭＯＳ型のアナログスイッ
チ（選択スイッチ）１０８を１９２個ずつ含む。すなわ
ち、データドライバ１０２は、１６×１９２＝３０７２
個のアナログスイッチ１０８を備えている。なお、アナ
ログスイッチ１０８は、ＣＭＯＳ型に限らずＮＭＯＳ型
又はＰＭＯＳ型のものでもよい。

【００４５】ドライバＡの３８４ビットの出力端は、そ
れぞれ１９２ビット分ずつ共通信号線Ａ１、Ａ２に接続
されている。また、共通信号線Ａ１内の信号線Ｄ１〜Ｄ
１９２は、それぞれスイッチブロックＡ１１〜Ａ１８内
の対応するアナログスイッチ１０８に接続されており、
共通信号線Ａ２内の信号線Ｄ１９３〜Ｄ３８４は、それ
ぞれスイッチブロックＡ２１〜Ａ２８内の対応するアナ
ログスイッチ１０８に接続されている。

【００４６】図７は、液晶表示装置１００の回路構成図
である。図７に示すように、ドライバＡは、８ビット
（又は６ビット）×６ポートのデジタル信号入力端子ａ
を有する。ドライバＡの３８４ビットの出力端は、１９
２ビットずつそれぞれ共通信号線Ａ１、Ａ２内の信号線
Ｄ１〜Ｄ１９２、Ｄ１９３〜Ｄ３８４に接続されてい
る。アナログスイッチ１０８のゲートには、制御線ＢＬ
が接続されており、制御線ＢＬを介して与えられる制御
信号ＢＬ１〜ＢＬ８によってアナログスイッチ１０８は
制御される。また、アナログスイッチ１０８は、信号線
１１０を介して表示マトリクス１０６側に接続されてい
る。

【００４７】表示マトリクス１０６には、複数の信号線
１１０及び走査線１１２が配列されている。各走査線１
１２は、ゲートドライバ１０４に接続されている。信号
線１１０と走査線１１２の各交点には、画素セル１１４
が配設されている。画素セル１１４は、画素ＴＦＴ１１
６、液晶セル１１８及び蓄積容量１２０を含む。ここ
で、ドライバＡは、例えば、ＴＡＢ実装のＬＳＩチップ
であり、外付けされている。また、ゲートドライバ１０
４は、例えば、低温ｐ−ＳｉＴＦＴで構成された内蔵型
ゲートドライバである。

【００４８】図８は、液晶表示装置１００が備える外付
けタイプのドライバＡの内部構成例を示すブロック図で
ある。図８に示すように、ドライバＡは、シフトレジス
タからなるアドレス選択回路１４０、サンプリングラッ
チ１４２、ロードラッチ１４４、レベルシフタ１４６、
デコーダからなるＤ／Ａコンバータ１４８、オペアンプ
からなる出力バファー１５０、デジタル信号入力部１５
２及び制御信号入力部１５４等を備えている。

【００４９】デジタル信号入力部１５２には、外部の信
号供給回路から８又は６ビットの表示用デジタル信号が
供給される。また、Ｄ／Ａコンバータ１４８には、外部
から階調基準電圧が供給される。また、制御信号入力部
１５４には、外部の制御回路から制御信号が供給され
る。制御信号入力部１５４は、与えられた制御信号に基
づき、ラッチ制御信号ＬによってドライバＡ内のロード
ラッチ１４４、Ｄ／Ａコンバータ１４８、出力バファー
１５０等の制御を行う。デジタル信号入力部１５２に供
給されたデジタル信号は、サンプリングラッチ１４２、
ロードラッチ１４４、レベルシフタ１４６、Ｄ／Ａコン
バータ１４８及び出力バファー１５０によって、例え
ば、２５６階調の液晶駆動用アナログ階調信号に変換さ
れ、表示信号Ｖｓとして共通信号線Ａ１、Ａ２側に出力
される。

【００５０】図８において、水平方向に配線された共通
信号線Ａ１、Ａ２内の１９２本ずつの信号線Ｄ１〜Ｄ１
９２、Ｄ１９３〜Ｄ３８４は、それぞれ垂直方向に配線
された引き出し線１５６を介してアナログスイッチ１０
８と接続されている。共通信号線Ａ１、Ａ２は、それぞ
れ８組のスイッチブロックＡ１１〜Ａ１８、Ａ２１〜Ａ
２８に接続されている。このため、各信号線Ｄ１〜Ｄ１
９２、Ｄ１９３〜Ｄ３８４は、引き出し線１５６と最大
（１９２−１）×８箇所で交差している。この信号線Ｄ
１〜Ｄ１９２、Ｄ１９３〜Ｄ３８４と引き出し線１５６
との交差点は容量性負荷となるので、交差点の数は少な
い方が望ましい。

【００５１】図７に示す低温ｐ−ＳｉＴＦＴを用いて形
成された内蔵型ゲートドライバ１０４は、例えば、以下
のような構成とされる。図９は、液晶表示装置１００が
備えるゲートドライバ１０４の構成例を示す図である。
図９に示すように、ゲートドライバ１０４は、双方向ス
イッチ部１６０、シフトレジスタ部１６２、マルチプレ
クサ部１６４、及び、出力バファー部１６６を有する。

【００５２】双方向スイッチ部１６０は、４つのトラン
ジスタ１６７〜１７０を有する。また、シフトレジスタ
部１６２は、８つのトランジスタ１７１〜１７８と、イ
ンバータ１７９、１８０及びＮＡＮＤ回路１８１を有す
る。更に、マルチプレクサ部１６４は、４つのＮＡＮＤ
回路１８２〜１８５を有する。ＮＡＮＤ回路１８２〜１
８５の一方の入力端子は、それぞれシフトレジスタ部１
６２の出力部にあたるインバータ１８０に接続されてい
る。また、ＮＡＮＤ回路１８２〜１８５の他方の入力端
子には、それぞれ所定のタイミングで信号ＭＰ１〜ＭＰ
４が供給される。出力バファー部１６６は、インバータ
１９１〜１９４を有する。インバータ１９１〜１９４の
入力側は、それぞれマルチプレクサ部１６４のＮＡＮＤ
回路１８２〜１８５に接続されている。更に、インバー
タ１９１〜１９４の出力側は、表示マトリクス１０６内
の走査線１１２に接続されている。

【００５３】ゲートドライバ１０４には、信号ＭＰ１〜
ＭＰ４の他、図示しない制御信号発生回路からクロック
信号ＣＬ、／ＣＬ、信号ＵＰ、ＤＷ等も供給される。図
９に示すゲートドライバ１０４において、例えば、シフ
トレジスタ部１６２からハイレベルの信号が出力され、
マルチプレクサ部１６４内のＮＡＮＤ回路１８２に対し
てハイレベルの信号ＭＰ１が供給された場合、ハイレベ
ルの走査信号Ｖｇが表示マトリクス１０６内の走査線１
１２に供給される。

【００５４】ゲートドライバ１０４内に４ビットのマル
チプレクサ部１６４を採用することによって、シフトレ
ジスタ部１６２の段数を１９２段に減らすことができ
た。これは、従来広く使用されていたゲートドライバ内
のシフトレジスタの段数が７６８段であったのに比して
非常に少ない。表２は、液晶表示装置１００の１水平走
査期間Ｔｈにおけるスイッチブロックの制御タイミング
を示す。

【００５５】

【表２】

【００５６】液晶表示装置１００では、１水平走査期間
Ｔｈが８つのタイミングブロックＢＬ１〜ＢＬ８で構成
され、制御信号ＢＬ１〜ＢＬ８が順次供給されることに
よって、対応するスイッチブロックＡ１１〜Ａ１８、Ａ
２１〜Ａ２８内のアナログスイッチ１０８がオン状態と
される。具体的には、例えば、１水平走査期間Ｔｈ内の
最初のタイミングブロックＢＬ１では、スイッチブロッ
クＡ１１、Ａ２１内の合計３８４個のアナログスイッチ
１０８が制御信号ＢＬ１によりオンとされる。

【００５７】続いて、図５〜図１０及び表１を用いて、
液晶表示装置１００の動作を説明する。液晶表示装置１
００は、液晶表示装置５０と同様に階層型ブロック順次
方式で動作する。図１０は、液晶表示装置１００の動作
タイミング図である。図１０に示すように、１水平走査
期間Ｔｈ内のタイミングブロックＢＬ１〜ＢＬ８では、
それぞれ制御運号ＢＬ１〜ＢＬ８が供給される。また、
１水平走査期間Ｔｈの両端には、走査信号Ｖｇの立ち上
がり時間と立ち下がり時間とからなるブランキング期間
Ｔｂｋが設けられている。ここで、例えば、１水平走査
期間Ｔｈは約２１．７μｓであり、各タイミングブロッ
クＢＬ１〜ＢＬ８の時間長Ｔｂは約２．０μｓであり、
１ブランキング期間Ｔｂｋは約５．７μｓである。

【００５８】液晶表示装置１００では、上記したラッチ
信号Ｌによって、ドライバＡからの表示信号Ｖｓが共通
信号線Ａ１、Ａ２に一括転送される。１走査線１１２分
の表示信号Ｖｓを転送するために、１水平走査期間Ｔｈ
中に８回のラッチ信号Ｌが図８に示す各回路に供給され
る。なお、説明の便宜上、表示マトリクス１０６におい
て、第１列目〜第３０７２列目に配設された信号線１１
０をそれぞれｄ０００１〜ｄ３０７２とする。

【００５９】図７に示すゲートドライバ１０４から表示
マトリクス１０６内の第１行目の走査線１１２にハイレ
ベルの走査信号Ｖｇが供給されると、先ず、第１のタイ
ミングブロックＢＬ１の間、スイッチブロックＡ１１、
Ａ２１内のアナログスイッチ１０８に対して制御信号Ｂ
Ｌ１が供給される。この結果、スイッチブロックＡ１
１、Ａ２１内の合計３８４個のアナログスイッチ１０８
はオン状態となる。この時、オン状態となったアナログ
スイッチ１０８と、信号線ｄ０００１〜ｄ０１９２、ｄ
１５３７〜ｄ１７２８を介して接続された画素セル１１
４にドライバＡから表示信号Ｖｓが供給される。そし
て、表示信号Ｖｓは、画素セル１１４内の画素ＴＦＴ１
１６を介して液晶セル１１８及び蓄積容量１２０に書き
込まれる。

【００６０】次に、第２のタイミングブロックＢＬ２の
間、スイッチブロックＡ１２、Ａ２２内のアナログスイ
ッチ１０８に対して制御信号ＢＬ２が供給される。この
結果、スイッチブロックＡ１２、Ａ２２内の合計３８４
個のアナログスイッチ１０８は、オン状態となる。この
時、オン状態となったアナログスイッチ１０８と、信号
線ｄ０１９３〜ｄ０３８４、ｄ１７２９〜ｄ１９２０を
介して接続された画素セル１１４にドライバＡから表示
信号Ｖｓが与えられる。そして、表示信号Ｖｓは、画素
セル１１４内の画素ＴＦＴ１１６を介して液晶セル１１
８及び蓄積容量１２０に書き込まれる。

【００６１】上記のような動作が繰り返され、第８のタ
イミングブロックＢＬ８において、スイッチブロックＡ
１８、Ａ２８内のアナログスイッチ１０８に対して制御
信号ＢＬ８が供給され、対応する３８４個の画素セル１
１４内に表示信号Ｖｓが書き込まれると、１水平走査期
間Ｔｈが終了となる。表示信号Ｖｓが書き込まれた画素
セル１１４は、次の走査信号Ｖｇが与えられるまで表示
信号Ｖｓを保持する。このような信号書き込み動作と信
号保持動作は、６０Ｈｚ程度のフレーム周期で繰り返さ
れる。

【００６２】次に、図１１及び表３を用いて、本発明の
第２実施例であるＳＸＧＡ型の液晶表示装置２００につ
いて説明する。図１１は、液晶表示装置２００が備える
データドライバ２０２の構成図である。図１１に示すよ
うに、データドライバ２０２は、第１階層ＤＢにおい
て、ＴＡＢ実装のドライバＡを有し、第２階層ＣＢにお
いて、それぞれ１９２本の信号線Ｄ１〜Ｄ１９２、Ｄ１
９３〜Ｄ３８４を含む共通信号線Ａ１、Ａ２を有し、第
３階層ＳＢにおいて２０組のスイッチブロックＡ１１〜
Ａ１１０、Ａ２１〜Ａ２１０を有する。スイッチブロッ
クＡ１１〜Ａ１１０、Ａ２１〜Ａ２１０は、それぞれ例
えば、ＣＭＯＳ型のアナログスイッチ１０８を１９２個
ずつ含む。

【００６３】すなわち、液晶表示装置２００は、図３に
示した液晶表示装置５０において、Ｎ＝１、ｋ＝２、ｎ
＝１０、ｍ＝１９２とした場合の実施例であり、データ
ドライバ２０２内に２０×１９２＝３８４０個のアナロ
グスイッチ２０８を備えている。なお、アナログスイッ
チ２０８は、ＣＭＯＳ型に限らずＮＭＯＳ型又はＰＭＯ
Ｓ型のものでもよい。

【００６４】ドライバＡの３８４ビットの出力端は、そ
れぞれ１９２ビット分ずつ共通信号線Ａ１、Ａ２に接続
されている。また、共通信号線Ａ１内の信号線Ｄ１〜Ｄ
１９２は、それぞれスイッチブロックＡ１１〜Ａ１１０
内の対応するアナログスイッチ２０８に接続されてお
り、共通信号線Ａ２内の信号線Ｄ１９３〜Ｄ３８４は、
それぞれスイッチブロックＡ２１〜Ａ２１０内の対応す
るアナログスイッチ２０８に接続されている。

【００６５】なお、液晶表示装置２００における他の構
成は、図５に示す液晶表示装置１００と同様であり、そ
の説明を省略する。続いて、図１１及び表３を用いて液
晶表示装置２００の動作を説明する。表３は、液晶表示
装置２００の１水平走査期間Ｔｈにおけるスイッチブロ
ックの制御タイミングを示す。

【００６６】

【表３】

【００６７】液晶表示装置２００では、１水平走査期間
Ｔｈが１０回のタイミングブロックＢＬ１〜ＢＬ１０で
構成され、制御信号ＢＬ１〜ＢＬ１０が順次供給される
ことによって、対応するスイッチブロックＡ１１〜Ａ１
１０、Ａ２１〜Ａ２１０内のアナログスイッチ２０８が
オン状態とされる。具体的には、例えば、１水平走査期
間Ｔｈ内の最初のタイミングブロックＢＬ１では、スイ
ッチブロックＡ１１、Ａ２１内の合計３８４個のアナロ
グスイッチ２０８が制御信号ＢＬ１によりオンとされ
る。

【００６８】また、タイミングブロックＢＬ１に続くタ
イミングブロックＢＬ２では、スイッチブロックＡ１
２、Ａ２２内の合計３８４個のアナログスイッチ２０８
が制御信号ＢＬ２によりオンとされる。このような制御
が繰り返されて最後のタイミングブロックＢＬ１０にお
いて、スイッチブロックＡ１１０、Ａ２１０内の合計３
８４個のアナログスイッチ２０８が制御信号ＢＬ１０に
よりオンとされると１水平走査期間Ｔｈが終了となる。
表示信号Ｖｓは、各タイミングブロックＢＬ１〜ＢＬ１
０において、オン状態とされたアナログスイッチ２０８
を介して、活性化された画素セル内に順次書き込まれ
る。

【００６９】上述の如く、第１及び第２実施例の液晶表
示装置１００、２００では、ドライバＡに２組の共通信
号線Ａ１、Ａ２が接続されており、各共通信号線Ａ１、
Ａ２は１９２本の信号線Ｄ１〜Ｄ１９２、Ｄ１９３〜Ｄ
３８４で構成されている。この結果、各共通信号線Ａ
１、Ａ２内の信号線本数（１９２本）が図１、２に示す
従来例の液晶表示装置１０に比して半減するので、共通
信号線Ａ１、Ａ２の配線幅もほぼ半減する。例えば、共
通信号線の配線ピッチを１６μｍとした場合、従来例の
共通信号線Ｄ１〜Ｄ３８４の配線幅は、約６．１４（１
６μｍ×３８４）ｍｍとなるのに対し、第１及び第２実
施例の液晶表示装置１００、２００の共通信号線Ａ１、
Ａ２の配線幅は、共に約３．０７（１６μｍ×１９２）
ｍｍとなる。従って、本実施例によれば、共通信号線Ａ
１、Ａ２の配線幅の縮小によるパネル額縁の縮小化と液
晶表示装置１００、２００の軽量化が実現される。

【００７０】また、本第１及び第２実施例では、各共通
信号線Ａ１、Ａ２内の信号線本数が従来例に比して半減
するので、データドライバ１０２内において共通信号線
Ａ１、Ａ２と制御線ＢＬとの交差点も半減する。これ
は、図１０に示す制御信号ＢＬ１〜ＢＬ８の立ち上がり
及び立ち下がり時間の短縮化に寄与する。図１に示す従
来例の液晶表示装置１０をＸＧＡ型として、２．０μｓ
／ブロックの信号書き込み時間を確保するには、表示マ
トリクス１８を８ブロックで構成し、各ブロックＢ１〜
Ｂ８のデータ幅を３８４ビットにする必要がある。この
場合、共通信号線Ｄ１〜Ｄ３８４と図１に示す引き出し
線３１とは、最大（３８４−１）×８＝３０６４箇所で
交差する。

【００７１】一方、例えば、第１実施例の液晶表示装置
１００が備える共通信号線Ｄ１〜Ｄ１９２は、図８に示
す引き出し線１５６と最大（１９２−１）×８＝１５２
８箇所で交差する。ここで、１交差点当たりの交差容量
を５ｆＦとすると、従来例における共通信号線Ｄ１〜Ｄ
３８４の容量は約１５．３ｐＦであるのに対し、第１実
施例における共通信号線Ｄ１〜Ｄ１９２の容量は約７．
６ｐＦとなる。このように本第１及び第２実施例によれ
ば、各共通信号線Ａ１、Ａ２の交差点容量が大幅に減少
する。

【００７２】また、第１及び第２実施例の液晶表示装置
１００、２００は、２組の共通信号線Ａ１、Ａ２を有す
るため、各共通信号線Ａ１、Ａ２の（例えば、図５にお
ける）水平方向の長さが従来例に比して半分になる。こ
のため、第１及び第２実施例によれば、共通信号線Ａ
１、Ａ２の配線抵抗も減少する。例えば、画素ピッチが
０．２４μｍ、表示マトリクスの横方向の長さが（０．
２４μｍ×１０２４）＝２４５．７６ｍｍ、共通信号線
の配線ピッチが１６μｍ、単位配線シート抵抗が０．２
Ωである１２．１型ＸＧＡパネルの場合、上記従来例で
は総抵抗値が６．１４ｋΩであるのに対し、第１実施例
では総抵抗値が３．０７ｋΩとなり半減する。

【００７３】このように第１及び第２実施例の液晶表示
装置１００、２００では、従来例に比して、共通信号線
Ａ１、Ａ２の交差点容量と配線抵抗値とが減少するの
で、そのＲＣ時定数も大幅に減少する。例えば、第１実
施例の時定数ＲＣは、３．０７ｋΩ×７．６ｐＦ＝２
３．３ｎｓである。これは、時定数が６．１４ｋΩ×１
５．３ｐＦ＝９３．９ｎｓであるＸＧＡ型の従来例の１
／４である。

【００７４】以上のように、第１及び第２実施例では、
時定数が改善されることにより、液晶表示の画質の向上
が実現する。特に、本実施例によれば、２５６階調のフ
ルカラー表示時において、中間色の表現能力が非常に良
くなる。次に、図１２及び図１３を用いて、本発明の第
３実施例であるＸＧＡ型の液晶表示装置３００について
説明する。

【００７５】図１２は、液晶表示装置３００の回路構成
図である。図１２に示すように、液晶表示装置３００
は、データドライバ３０２、ゲートドライバ３０４、表
示マトリクス３０６等を備えている。液晶表示装置３０
０は、図３に示した液晶表示装置５０において、Ｎ＝
１、ｋ＝２、ｎ＝８、ｍ＝１９２とした場合の実施例で
ある。すなわち、データドライバ３０２は、出力数が３
８４ビットのドライバＡ、１９２ビットの共通信号線Ａ
１、Ａ２、１６組のスイッチブロックＡ１１〜Ａ１８、
Ａ２１〜Ａ２８を備えている。また、各スイッチブロッ
クは、それぞれ１９２個のアナログスイッチ３０８を含
む。

【００７６】液晶表示装置３００は、更に、データドラ
イバ３０２内にパネル内蔵型のブロック選択回路３０９
を備えている。表示マトリクス３０６は、３０７２ビッ
ト×７６８ビットのマトリクス状に配列された画素セル
３１４を含む。液晶表示装置３００は、データドライバ
３０２内のドライバＡが、外付けではなく、低温ｐ−Ｓ
ｉＴＦＴを用いて表示マトリクス３０６と一体形成され
たパネル内蔵型ドライバである点と、データドライバ３
０２内にｐ−ＳｉＴＦＴを用いて形成された内蔵型ブロ
ック選択回路３０９を備えている点に特徴を有する。

【００７７】ドライバＡをパネル内蔵型とすることで、
データドライバ３０２の入力信号用の端子数を大幅に減
らすことが可能となる。入力信号線３０１の本数は、ビ
ット数×ポート数で表される。内蔵型ブロック選択回路
３０９は、制御線ＢＬを介して合計３０７２個のアナロ
グスイッチ３０８のゲートと接続されている。内蔵型ブ
ロック選択回路３０９は、制御線ＢＬを介して制御信号
ＢＬ１〜ＢＬ８を与えることでアナログスイッチ３０８
を制御する。制御信号ＢＬ１〜ＢＬ８の周波数として
は、例えば、０．５ＭＨｚ程度が要求される。従って、
２０ｃｍ² ／Ｖｓ以上の移動度を有するｐ−ＳｉＴＦＴ
を用いれば、内蔵型ブロック選択回路３０９を容易に形
成することができる。

【００７８】なお、液晶表示装置３００の他の構成は、
図５に示す液晶表示装置１００と同様であり、その説明
を省略する。図１３は、液晶表示装置３００が備えるデ
ジタルドライバＡの内部構成例を示すブロック図であ
る。図１３に示すように、ドライバＡは、信号入力／デ
ータ分割回路３４０、シリアル／パラレル変換回路３４
２、ラッチ回路３４６、レベルシフタ３４８、デコーダ
からなるＤ／Ａコンバータ３５０、オペアンプからなる
出力バファー３５２及びクロック制御回路３５４等を備
えている。

【００７９】信号入力／データ分割回路３４０には、図
示しない外部の信号供給回路から、例えば、８ビットの
表示用デジタル信号が供給される。また、Ｄ／Ａコンバ
ータ３５０には、外部から階調基準電圧が供給される。
更に、クロック制御回路３５４には、外部の制御回路か
ら制御信号が供給される。クロック制御回路３５４は、
与えられた制御信号に基づき、ラッチ制御信号Ｌによっ
てドライバＡ内の信号入力／データ分割回路３４０、ラ
ッチ回路３４６、Ｄ／Ａコンバータ３５０、出力バファ
ー３５２等の制御を行う。

【００８０】表示マトリクス３０６と一体形成するため
にｐ−ＳｉＴＦＴで構成されたドライバＡは、外付け用
の半導体ＬＳＩのドライバに比して動作周波数が低いた
め、そのＴＦＴ性能に合わせて入力された表示用データ
を最適な転送レート（周波数）に変換する必要がある。
そこで、信号入力／データ分割回路３４０は、データド
ライバ３０２内に供給された８ビットの表示用デジタル
信号を更に分割して、動作周波数を下げる。なお、低温
ｐ−ＳｉＴＦＴの移動度は、１５０ｃｍ² ／Ｖｓ以下で
あるため、クロック周波数を１０ＭＨｚ以下に設定した
方がマージンが広くなる。

【００８１】シリアル／パラレル変換回路３４２は複数
チャンネルのシリアル信号をパラレル信号に変換し、そ
の信号をラッチ回路３４６に転送する。ラッチ回路３４
６は、転送されたパラレル信号を一時保持して所定のタ
イミングでレベルシフタ３４８及びＤ／Ａコンバータ３
５０側に転送する。レベルシフタ３４８は、約５〜１０
Ｖのロジックレベルを約１０〜１５Ｖの液晶駆動電圧レ
ベルに変換する。Ｄ／Ａコンバータ３５０は、供給され
た階調基準電圧に基づき２５６階調信号を生成し、デジ
タル階調コードをその階調に応じた電圧（２５６階調か
ら選択）に変換する。そして、出力バファー回路３５２
は、Ｄ／Ａコンバータ３５０から供給された階調電圧を
所定のタイミングで共通信号線Ａ１、Ａ２側に出力す
る。

【００８２】なお、公知の高移動度ｐ−ＳｉＴＦＴのＣ
ＧＳ技術等を採用すれば、クロック周波数が数十ＭＨｚ
の内蔵型ｐ−ＳｉＴＦＴドライバＡを実現することも可
能である。本実施例のドライバＡは、出力ビット数がブ
ロック幅分しかないため、従来のビット対応のドライバ
を有する線順次駆動方式の液晶表示装置に比して回路規
模を小さくすることができ、その消費電力も下げること
ができる。

【００８３】内蔵型データドライバＡを有する液晶表示
装置を以下のように構成してもよい。図１４は、本発明
の第４実施例であるＸＧＡ型の液晶表示装置４００の回
路構成図である。図１４に示すように、液晶表示装置４
００は、データドライバ４０２、ゲートドライバ４０
４、表示マトリクス４０６等を備えている。液晶表示装
置４００は、図３に示した液晶表示装置５０において、
Ｎ＝１、ｋ＝３、ｎ＝８、ｍ＝１２８とした場合の実施
例である。すなわち、データドライバ４０２は、出力数
が３８４ビットのドライバＡ、１２８ビットの共通信号
線Ａ１、Ａ２、Ａ３、２４組のスイッチブロックＡ１１
〜Ａ１８、Ａ２１〜Ａ２８、Ａ３１〜Ａ３８を備えてい
る。各スイッチブロックは、それぞれ１２８個のアナロ
グスイッチ４０８を含む。アナログスイッチ４０８のゲ
ートには、制御線ＢＬが接続されている。アナロスイッ
チ４０８は、制御線ＢＬを介して与えられる制御信号Ｂ
Ｌ１〜ＢＬ８によって制御される。

【００８４】また、表示マトリクス４０６は、３０７２
ビット×７６８ビットのマトリクス状に配列された画素
セル４１４を含む。液晶表示装置４００は、液晶表示装
置３００と同様に、内蔵型ｐ−ＳｉＴＦＴドライバＡを
有し、ドライバＡが１２８ビットの３組の共通信号線Ａ
１、Ａ２、Ａ３に接続されている点に特徴を有する。３
組の共通信号線Ａ１、Ａ２、Ａ３を配設することによ
り、液晶表示装置３００に比してパネル額縁の更なる縮
小化と時定数の低減化が実現される。

【００８５】なお、液晶表示装置４００の他の構成は、
図１２に示す液晶表示装置３００と同様であり、その説
明を省略する。続いて、図１４及び図１５を用いて液晶
表示装置４００の動作を説明する。図１５は、液晶表示
装置４００の動作タイミング図である。図１５に示すよ
うに、１水平走査期間Ｔｈは、８つのタイミングブロッ
クＢＬ１〜ＢＬ８を含んでいる。また、１水平走査期間
Ｔｈの両端には、走査信号Ｖｇの立ち上がり時間と立ち
下がり時間とからなるブランキング期間Ｔｂｋが設けら
れている。ここで、例えば、１水平走査期間Ｔｈは約２
１．７μｓであり、各タイミングブロックＢＬ１〜ＢＬ
８の時間長Ｔｂは約２．０μｓであり、１ブランキング
期間Ｔｂｋは約５．７μｓである。なお、説明の便宜
上、表示マトリクス４０６において、第１列目〜第３０
７２列目に配設された信号線４１０をそれぞれｄ０００
１〜ｄ３０７２とする。

【００８６】図１４に示すゲートドライバ４０４から表
示マトリクス４０６内の第１行目の走査線４１２にハイ
レベルの走査信号Ｖｇが供給されると、先ず、第１のタ
イミングブロックＢＬ１の間、制御信号ＢＬ１により、
スイッチブロックＡ１１、Ａ２１、Ａ３１内の合計３８
４個のアナログスイッチ４０８はオン状態となる。この
時、オン状態となったアナログスイッチ４０８と、信号
線ｄ０００１〜ｄ０１２８、ｄ１０２５〜ｄ１１５２、
ｄ２０４９〜ｄ２１７６を介して接続された画素セル４
１４にドライバＡから表示信号Ｖｓが供給され、液晶表
示が行われる。

【００８７】次に、第２のタイミングブロックＢＬ２の
間、制御信号ＢＬ２により、スイッチブロックＡ１２、
Ａ２２、Ａ３２内の合計３８４個のアナログスイッチ４
０８は、オン状態となる。この時、オン状態となったア
ナログスイッチ４０８と、信号線ｄ０１２９〜ｄ０２５
６、ｄ１１５３〜ｄ１２８０、ｄ２１７７〜ｄ２３０４
を介して接続された画素セル４１４にドライバＡから表
示信号Ｖｓが与えられ、液晶表示が行われる。

【００８８】上記のような動作が繰り返され、第８のタ
イミングブロックＢＬ８において、スイッチブロックＡ
１８、Ａ２８、Ａ３８内のアナログスイッチ４０８に対
して制御信号ＢＬ８が供給され、対応する３８４個の画
素セル４１４内に表示信号Ｖｓが書き込まれると、１水
平走査期間Ｔｈが終了となる。表示信号Ｖｓが書き込ま
れた画素セル４１４は、次の走査信号Ｖｇが与えられる
まで表示信号Ｖｓを保持する。このような信号書き込み
動作と信号保持動作は、６０Ｈｚ程度のフレーム周期で
繰り返される。

【００８９】上述の如く、第３及び第４実施例の液晶表
示装置３００、４００の各タイミングブロックＢＬ１〜
ＢＬ８では、各共通信号線Ａ１、Ａ２（Ａ１〜Ａ３）に
係る複数のブロックが順次選択されるので、共通信号線
Ａ１、Ａ２の配線幅を拡大せずに、全体として広いデー
タ幅で表示信号Ｖｓを書き込むことができる。例えば、
液晶表示装置４００によれば、従来のデジタル線順次駆
動方式に比して回路規模が１／８の内蔵型ドライバＡに
より、水平画素数が３０７２ビットの表示マトリクス４
０６に２．０μｓの転送レートで表示信号Ｖｓを書き込
むことができる。

【００９０】また、液晶表示装置３００、４００内に回
路規模の小さい内蔵型ｐ−ＳｉＴＦＴドライバＡを用い
ることによって、消費電力の低減化が可能となる。ま
た、ドライバＡを構成するＴＦＴ数も少なくなるため、
製造工程における歩留りが向上する。また、第３及び第
４実施例が備えるドライバＡの出力ビット数（３８４）
は、表示マトリクス３０６、４０６の水平画素数（３０
７２）の１／８であるため、ドライバＡの出力端子ピッ
チを水平画素ピッチの８倍まで広めることができる。例
えば、画素ピッチが０．２４ｍｍの１２．１型ＸＧＡパ
ネルに本第３及び第４実施例を適用した場合、ドライバ
Ａの出力端子ピッチを０．２４ｍｍ×８＝１．９２ｍｍ
にすることができる。これは、従来の内蔵型線順次ドラ
イバに比して回路幅を大幅に縮小可能であることを意味
する。本実施例は、画素ピッチの小さい小型パネルに特
に有効である。

【００９１】また、上述の如く、第３及び第４実施例で
はドライバＡの出力端子ピッチの設計自由度が高いた
め、共通信号線の組数の設計自由度も高くなる。例え
ば、データドライバ３０２、４０２内の第２階層ＣＢ
を、４８ビットの８組の共通信号線Ａ１〜Ａ８で構成し
た場合、３８４ビットの従来例の共通信号線Ｄ１〜Ｄ３
８４に比して、各共通信号線Ａ１〜Ａ８の容量性負荷及
び抵抗性負荷が共に１／８程度となり、ＲＣ時定数が１
／１６程度となる。

【００９２】次に、図１６〜図１８及び表４を用いて、
本発明の第５実施例であるＱＸＧＡ型の液晶表示装置５
００について説明する。図１６は、液晶表示装置５００
の全体構成図である。図１６に示すように、液晶表示装
置５００は、データドライバ５０２、ゲートドライバ５
０４、表示マトリクス５０６等を備えている。液晶表示
装置５００は、図３に示した液晶表示装置５０におい
て、Ｎ＝４、ｋ＝１、ｎ＝４、ｍ＝３８４とした場合の
実施例である。すなわち、データドライバ５０２は、出
力数が３８４ビットの４つのＴＡＢ実装されたドライバ
Ａ、Ｂ、Ｃ、Ｄ、３８４ビットの共通信号線Ａ１、Ｂ
１、Ｃ１、Ｄ１、１６組のスイッチブロックＡ１１〜Ａ
１４、Ｂ１１〜Ｂ１４、Ｃ１１〜Ｃ１４、Ｄ１１〜Ｄ１
４を備えている。また、表示マトリクス５０６は、６１
４４ビット×１５３６ビットのマトリクス上に配設され
た画素セル５１４を含む。

【００９３】液晶表示装置５００は、複数のドライバ
Ａ、Ｂ、Ｃ、Ｄを備えたマルチドライバ型である点に特
徴を有する。なお、液晶表示装置５００の他の構成は、
図５に示す液晶表示装置１００と同様であり、その説明
を省略する。図１７は、液晶表示装置５００が備えるデ
ータドライバ５０２の構成図である。

【００９４】図１７に示すように、データドライバ５０
２は、第１階層ＤＢにおいてドライバＡ、Ｂ、Ｃ、Ｄを
有し、第２階層ＣＢにおいて、それぞれ３８４ビットの
共通信号線Ａ１、Ｂ１、Ｃ１、Ｄ１を有し、第３階層Ｓ
Ｂにおいて１６組のスイッチブロックＡ１１〜Ａ１４、
Ｂ１１〜Ｂ１４、Ｃ１１〜Ｃ１４、Ｄ１１〜Ｄ１４を有
する。スイッチブロックＡ１１〜Ａ１４、Ｂ１１〜Ｂ１
４、Ｃ１１〜Ｃ１４、Ｄ１１〜Ｄ１４は、それぞれ例え
ば、ＣＭＯＳ型のアナログスイッチ５０８を３８４個ず
つ含む。すなわち、データドライバ５０２は、１６×３
８４＝６１４４個のアナログスイッチ５０８を備えてい
る。なお、アナログスイッチ５０８は、ＣＭＯＳ型に限
らずＮＭＯＳ型又はＰＭＯＳ型のものでもよい。

【００９５】ドライバＡの３８４ビットの出力端は、共
通信号線Ａ１に接続されている。また、共通信号線Ａ１
内の３８４本の信号線Ｄ１〜Ｄ３８４は、それぞれスイ
ッチブロックＡ１１〜Ａ１４内の対応するアナログスイ
ッチ５０８に接続されている。なお、液晶表示装置５０
０において、ドライバＢ、Ｃ、Ｄに係る構成もドライバ
Ａと同様であり、その説明を省略する。

【００９６】表４は、液晶表示装置５００の１水平走査
期間Ｔｈにおけるスイッチブロックの制御タイミングを
示す。

【００９７】

【表４】

【００９８】液晶表示装置５００では、１水平走査期間
Ｔｈが４つのタイミングブロックＢＬ１〜ＢＬ４で構成
され、制御信号ＢＬ１〜ＢＬ４が順次供給されることに
よって、対応するスイッチブロックＡ１１〜Ａ１４、Ｂ
１１〜Ｂ１４、Ｃ１１〜Ｃ１４、Ｄ１１〜Ｄ１４内のア
ナログスイッチ５０８がオン状態とされる。続いて、図
１６〜図１８及び表４を用いて、液晶表示装置５００の
動作を説明する。

【００９９】図１８は、液晶表示装置５００の動作タイ
ミング図である。図１８に示すように、１水平走査期間
Ｔｈは、４つのタイミングブロックＢＬ１〜ＢＬ４を含
んでいる。また、１水平走査期間Ｔｈの両端には、走査
信号Ｖｇの立ち上がり時間と立ち下がり時間とからなる
ブランキング期間Ｔｂｋが設けられている。ここで、例
えば、１水平走査期間Ｔｈは約１０．８μｓであり、各
タイミングブロックＢＬ１〜ＢＬ４の時間長Ｔｂは約
１．８μｓであり、１ブランキング期間Ｔｂｋは約３．
６μｓである。なお、説明の便宜上、表示マトリクス５
０６において、第１列目〜第６１４４列目に配設された
信号線５１０をそれぞれｄ０００１〜ｄ６１４４とす
る。

【０１００】図１６に示すゲートドライバ５０４から表
示マトリクス５０６内の第１行目の走査線５１２にハイ
レベルの走査信号Ｖｇが供給されると、先ず、第１のタ
イミングブロックＢＬ１において、制御信号ＢＬ１によ
り、スイッチブロックＡ１１、Ｂ１１、Ｃ１１、Ｄ１１
内の合計１５３６個のアナログスイッチ５０８はオン状
態となる。この時、オン状態となったアナログスイッチ
５０８と、信号線ｄ０００１〜ｄ０３８４、ｄ１５３７
〜ｄ１９２０、ｄ３０７３〜ｄ３４５６、ｄ４６０９〜
ｄ４９９２を介して接続された画素セル５１４にドライ
バＡ、Ｂ、Ｃ、Ｄから表示信号Ｖｓが供給され、液晶表
示が行われる。

【０１０１】次に、第２のタイミングブロックＢＬ２に
おいて、制御信号ＢＬ２により、スイッチブロックＡ１
２、Ｂ１２、Ｃ１２、Ｄ１２内の合計１５３６個のアナ
ログスイッチ５０８は、オン状態となる。この時、オン
状態となったアナログスイッチ５０８と、信号線ｄ０３
８５〜ｄ０７６８、ｄ１９２１〜ｄ２３０４、ｄ３４５
７〜ｄ３８４０、ｄ４９９３〜ｄ５３７６を介して接続
された画素セル５１４にドライバＡ、Ｂ、Ｃ、Ｄ、から
表示信号Ｖｓが与えられ、液晶表示が行われる。

【０１０２】上記のような動作が繰り返され、スイッチ
ブロックＡ１４、Ｂ１４、Ｃ１４、Ｄ１４内のアナログ
スイッチ５０８に対して制御信号ＢＬ４が供給され、対
応する１５３６個の画素セル５１４内に表示信号Ｖｓが
書き込まれると、１水平走査期間Ｔｈが終了となる。ド
ライバＡ、Ｂ、Ｃ、Ｄの配置場所は、図１６に示す位置
に限らず、例えば、以下の液晶表示装置６００のように
配置してもよい。

【０１０３】図１９は、本発明の第６実施例であるＱＸ
ＧＡ型の液晶表示装置６００の全体構成図である。図１
９に示すように、液晶表示装置６００は、データドライ
バ６０２、６０３ゲートドライバ６０４、表示マトリク
ス６０６等を備えている。液晶表示装置６００は、図１
６に示す液晶表示装置５００と同様に、図３の液晶表示
装置５０において、Ｎ＝４、ｋ＝１、ｎ＝４、ｍ＝３８
４とした場合の実施例である。

【０１０４】液晶表示装置６００は、液晶表示装置５０
０と同様に、マルチドライバ型であり、かつ、表示マト
リクス６０６を間に対向する２つのデータドライバ６０
２、６０３を備えている点に特徴を有する。スイッチブ
ロックＡ１１〜Ａ１４、Ｂ１１〜Ｂ１４内の合計３０７
２個のアナログスイッチ６０８は、表示マトリクス６０
６内の奇数列に配列された信号線６１２に接続されてい
る。また、スイッチブロックＣ１１〜Ｃ１４、Ｄ１１〜
Ｄ１４内の合計３０７２個のアナログスイッチ６０８
は、表示マトリクス６０６内の偶数列に配列された信号
線６１０に接続されている。

【０１０５】なお、液晶表示装置６００の他の構成及び
動作は、図１６に示す液晶表示装置５００と同様であ
り、その説明を省略する。次に、図２０及び表５を用い
て、本発明の第７実施例であるＱＳＸＧＡ型の液晶表示
装置７００について説明する。図２０は、液晶表示装置
７００が備えるデータドライバ７０２の構成図である。
図２０に示すように、データドライバ７０２は、第１階
層ＤＢにおいて、４つのＴＡＢ実装されたドライバＡ、
Ｂ、Ｃ、Ｄを有し、第２階層ＣＢにおいて、それぞれ３
８４ビットの共通信号線Ａ１、Ｂ１、Ｃ１、Ｄ１を有
し、第３階層ＳＢにおいて２０組のスイッチブロックＡ
１１〜Ａ１５、Ｂ１１〜Ｂ１５、Ｃ１１〜Ｃ１５、Ｄ１
１〜Ｄ１５を有する。スイッチブロックＡ１１〜Ａ１
５、Ｂ１１〜Ｂ１５、Ｃ１１〜Ｃ１５、Ｄ１１〜Ｄ１５
は、それぞれ例えば、ＣＭＯＳ型のアナログスイッチ７
０８を３８４個ずつ含む。

【０１０６】すなわち、液晶表示装置７００は、図３に
示した液晶表示装置５０において、Ｎ＝４、ｋ＝１、ｎ
＝５、ｍ＝３８４とした場合の実施例であり、データド
ライバ７０２内に２０×３８４＝７６８０個のアナログ
スイッチ７０８を備えている。なお、アナログスイッチ
７０８は、ＣＭＯＳ型に限らずＮＭＯＳ型又はＰＭＯＳ
型のものでもよい。

【０１０７】液晶表示装置７００は、液晶表示装置５０
０、６００と同様に、マルチドライバ型であり、各共通
信号線Ａ１、Ｂ１、Ｃ１、Ｄ１にそれぞれ５組のスイッ
チブロックが接続されている点に特徴を有する。ドライ
バＡの３８４ビットの出力端は、共通信号線Ａ１に接続
されている。また、共通信号線Ａ１内の３８４本の信号
線Ｄ１〜Ｄ３８４は、それぞれスイッチブロックＡ１１
〜Ａ１５内の対応するアナログスイッチ７０８に接続さ
れている。

【０１０８】なお、液晶表示装置７００において、ドラ
イバＢ、Ｃ、Ｄに係る構成もドライバＡと同様であり、
その説明を省略する。また、液晶表示装置７００におけ
る他の構成は、図１６に示す液晶表示装置５００と同様
であり、その説明を省略する。表５は、液晶表示装置７
００の１水平走査期間Ｔｈにおけるスイッチブロックの
制御タイミングを示す。

【０１０９】

【表５】

【０１１０】液晶表示装置７００では、例えば、８．１
μｓの１水平走査期間Ｔｈが５つのタイミングブロック
ＢＬ１〜ＢＬ５で構成され、制御信号ＢＬ１〜ＢＬ５が
順次供給されることによって、対応するスイッチブロッ
クＡ１１〜Ａ１５、Ｂ１１〜Ｂ１５、Ｃ１１〜Ｃ１５、
Ｄ１１〜Ｄ１５内のアナログスイッチ７０８が１５３６
個ずつオン状態とされる。

【０１１１】上述の如く、第５〜第７実施例の液晶表示
装置５００、６００、７００では、４組の共通信号線Ａ
１、Ｂ１、Ｃ１、Ｄ１が設けられており、各タイミング
ブロックＢＬ１〜ＢＬ４（ＢＬ１〜ＢＬ５）では、各共
通信号線Ａ１〜Ｄ１に係る複数のブロックが選択される
ので、共通信号線Ａ１〜Ｄ１の配線幅を拡大せずに、全
体として広いデータ幅で表示信号Ｖｓを書き込むことが
できる。例えば、液晶表示装置５００では、それぞれが
３８４ビットの共通信号線Ａ１〜Ｄ１によって水平画素
数が６１４４ビットの表示マトリクス５０６に表示信号
Ｖｓを書き込むことが可能となっている。このように第
５〜第７実施例では、ビット数の少ない共通信号線Ａ１
〜Ｄ１を配設することで、それぞれの容量性負荷、抵抗
性負荷及びＲＣ時定数が非常に低減されている。

【０１１２】第５〜第７実施例は、４つのドライバＡ１
〜Ｄ１を備えたマルチドライバ構成であるため、各ドラ
イバＡ１〜Ｄ１には、出力ビット数の少ないものを使用
することができる。これは、液晶表示装置５００〜７０
０の低コスト化に寄与する。従来のａ−Ｓｉパネルの場
合、ドライバの全出力数は水平画素数と等しい。従っ
て、例えば、ＱＸＧＡ（水平画素数６１４４ビット）パ
ネルを駆動するには、３８４ビットの出力数のドライバ
を１６個も備える必要があった。一方、第５〜第７実施
例では、各ドライバが１水平走査期間Ｔｈに４回ずつ表
示信号Ｖｓを出力するので、４つのドライバＡ１〜Ｄ１
でＱＸＧＡパネルを駆動することができる。

【０１１３】次に、図２１〜図２３及び表６を用いて、
本発明の第８実施例であるＸＧＡ型の液晶表示装置８０
０について説明する。図２１は、液晶表示装置８００の
全体構成図である。図２１に示すように、液晶表示装置
８００は、データドライバ８０２、ゲートドライバ８０
４、表示マトリクス８０６等を備えている。液晶表示装
置８００は、図３に示した液晶表示装置５０において、
Ｎ＝２、ｋ＝２、ｎ＝４、ｍ＝３８４とした場合の実施
例である。すなわち、データドライバ８０２は、出力数
が３８４ビットの２つのＴＡＢ実装されたドライバＡ、
Ｂ、３８４ビットの共通信号線Ａ１、Ａ２、Ｂ１、Ｂ
２、１６組のスイッチブロックＡ１１〜Ａ１４、Ａ２１
〜Ａ２４、Ｂ１１１〜Ｂ１４、Ｂ２１〜Ｂ２４を備えて
いる。また、表示マトリクス８０６は、３０７２ビット
×７６８ビットのマトリクス上に配設された画素セル８
１４を含む。

【０１１４】液晶表示装置８００は、液晶表示装置５０
０、６００、７００と同様にマルチドライバ型であり、
かつ、各ドライバが２組の共通信号線に接続されている
点に特徴を有する。なお、液晶表示装置８００における
他の構成は、図５に示す液晶表示装置１００と同様であ
り、その説明を省略する。

【０１１５】図２２は、液晶表示装置８００が備えるデ
ータドライバ８０２の構成図である。図２２に示すよう
に、データドライバ８０２は、第１階層ＤＢにおいて、
２つのドライバＡ、Ｂを有し、第２階層ＣＢにおいて、
それぞれ１９２ビットの共通信号線Ａ１、Ａ２、Ｂ１、
Ｂ２を有し、第３階層ＳＢにおいて１６組のスイッチブ
ロックＡ１１〜Ａ１４、Ａ２１〜Ａ２４、Ｂ１１１〜Ｂ
１４、Ｂ２１〜Ｂ２４を有する。スイッチブロックＡ１
１〜Ａ１４、Ａ２１〜Ａ２４、Ｂ１１１〜Ｂ１４、Ｂ２
１〜Ｂ２４は、それぞれ例えば、ＣＭＯＳ型のアナログ
スイッチ８０８を１９２個ずつ含む。すなわち、データ
ドライバ８０２は、１６×１９２＝３０７２個のアナロ
グスイッチ８０８を備えている。

【０１１６】なお、アナログスイッチ８０８は、ＣＭＯ
Ｓ型に限らずＮＭＯＳ型又はＰＭＯＳ型のものでもよ
い。ドライバＡの３８４ビットの出力端は、共通信号線
Ａ１、Ａ２に接続されている。また、共通信号線Ａ１内
の１９２本の信号線Ｄ１〜Ｄ１９２は、それぞれスイッ
チブロックＡ１１〜Ａ１４内の対応するアナログスイッ
チ８０８に接続されている。また、共通信号線Ａ２内の
１９２本の信号線Ｄ１９３〜Ｄ３８４は、それぞれスイ
ッチブロックＡ２１〜Ａ２４内の対応するアナログスイ
ッチ８０８に接続されている。

【０１１７】なお、液晶表示装置８００において、ドラ
イバＢに係る構成もドライバＡと同様であり、その説明
を省略する。表６は、液晶表示装置８００の１水平走査
期間Ｔｈにおけるスイッチブロックの制御タイミングを
示す。

【０１１８】

【表６】

【０１１９】液晶表示装置８００では、１水平走査期間
Ｔｈが４つのタイミングブロックＢＬ１〜ＢＬ４で構成
され、制御信号ＢＬ１〜ＢＬ４が順次供給されることに
よって、対応するスイッチブロックＡ１１〜Ａ１４、Ａ
２１〜Ａ２４、Ｂ１１１〜Ｂ１４、Ｂ２１〜Ｂ２４内の
アナログスイッチ８０８がオン状態とされる。続いて、
図２１〜図２３及び表６を用いて液晶表示装置８００の
動作を説明する。

【０１２０】図２３は、液晶表示装置８００の動作タイ
ミング図である。図２３に示すように、１水平走査期間
Ｔｈは、４つのタイミングブロックＢＬ１〜ＢＬ４を含
んでいる。また、１水平走査期間Ｔｈの両端には、走査
信号Ｖｇの立ち上がり時間と立ち下がり時間とからなる
ブランキング期間Ｔｂｋが設けられている。ここで、例
えば、１水平走査期間Ｔｈは約２１．７μｓであり、各
タイミングブロックＢＬ１〜ＢＬ４の時間長Ｔｂは約
４．０μｓであり、１ブランキング期間Ｔｂｋは約５．
７μｓである。なお、説明の便宜上、表示マトリクス８
０６において、第１列目〜第３０７２列目に配設された
信号線８１０をそれぞれｄ０００１〜ｄ３０７２とす
る。

【０１２１】図２１に示すゲートドライバ８０４から表
示マトリクス８０６内の第１行目の走査線８１２にハイ
レベルの走査信号Ｖｇが供給されると、先ず、第１のタ
イミングブロックＢＬ１において、制御信号ＢＬ１によ
り、スイッチブロックＡ１１、Ａ２１、Ｂ１１、Ｂ２１
内の合計７６８個のアナログスイッチ８０８はオン状態
となる。この時、オン状態となったアナログスイッチ８
０８と、信号線ｄ０００１〜ｄ０１９２、ｄ０７６９〜
ｄ０９６０、ｄ１５３７〜ｄ１７２８、ｄ２３０５〜ｄ
２４９６を介して接続された画素セル８１４にドライバ
Ａ、Ｂから表示信号Ｖｓが供給され、液晶表示が行われ
る。

【０１２２】次に、第２のタイミングブロックＢＬ２に
おいて、制御信号ＢＬ２により、スイッチブロックＡ１
２、Ａ２２、Ｂ１２、Ｂ２２内の合計７６８個のアナロ
グスイッチ８０８は、オン状態となる。この時、オン状
態となったアナログスイッチ８０８と、信号線ｄ０１９
３〜ｄ０３８４、ｄ０９６１〜ｄ１１５２、ｄ１７２９
〜ｄ１９２０、ｄ２４９７〜ｄ２６８９を介して接続さ
れた画素セル８１４にドライバＡ、Ｂから表示信号Ｖｓ
が与えられ、液晶表示が行われる。

【０１２３】上記のような動作が繰り返され、スイッチ
ブロックＡ１４、Ａ２４、Ｂ１４、Ｂ２４内のアナログ
スイッチ８０８に対して制御信号ＢＬ４が供給され、対
応する７６８個の画素セル８１４内に表示信号Ｖｓが書
き込まれると、１水平走査期間Ｔｈが終了となる。次
に、図２４及び表７を用いて、本発明の第９実施例であ
るＳＸＧＡ型の液晶表示装置９００について説明する。

【０１２４】図２４は、液晶表示装置９００が備えるデ
ータドライバ９０２の構成図である。図２４に示すよう
に、データドライバ９０２は、第１階層ＤＢにおいて、
ＴＡＢ実装されたドライバＡ、Ｂを有し、第２階層ＣＢ
において、それぞれ１９２ビットの共通信号線Ａ１、Ａ
２、Ｂ１、Ｂ２を有し、第３階層ＳＢにおいて２０組の
スイッチブロックＡ１１〜Ａ１５、Ａ２１〜Ａ２５、Ｂ
１１〜Ｂ１５、Ｂ２１〜Ｂ２５を有する。スイッチブロ
ックＡ１１〜Ａ１５、Ａ２１〜Ａ２５、Ｂ１１〜Ｂ１
５、Ｂ２１〜Ｂ２５は、それぞれ例えば、ＣＭＯＳ型の
アナログスイッチ７０８を１９２個ずつ含む。

【０１２５】すなわち、液晶表示装置９００は、図３に
示した液晶表示装置５０において、Ｎ＝２、ｋ＝２、ｎ
＝５、ｍ＝１９２とした場合の実施例であり、データド
ライバ９０２内に２０×１９２＝３８４０個のアナログ
スイッチ９０８を備えている。なお、アナログスイッチ
９０８は、ＣＭＯＳ型に限らずＮＭＯＳ型又はＰＭＯＳ
型のものでもよい。

【０１２６】液晶表示装置９００は、液晶表示装置８０
０と同様にマルチドライバ型であり、各ドライバが２組
の共通信号線に接続されており、かつ、各共通信号線に
５組のスイッチブロックが接続されている点に特徴を有
する。ドライバＡの３８４ビットの出力端は、共通信号
線Ａ１、Ａ２に接続されている。また、共通信号線Ａ
１、Ａ２内の１９２本の信号線Ｄ１〜Ｄ３８４、Ｄ１９
３〜Ｄ３８４は、それぞれスイッチブロックＡ１１〜Ａ
１５、Ａ２１〜Ａ２５内の対応するアナログスイッチ９
０８に接続されている。なお、液晶表示装置９００にお
いて、ドライバＢに係る構成もドライバＡと同様であ
り、その説明を省略する。また、液晶表示装置９００に
おける他の構成は、図２１に示す液晶表示装置８００と
同様であり、その説明を省略する。

【０１２７】表７は、液晶表示装置９００の１水平走査
期間Ｔｈにおけるスイッチブロックの制御タイミングを
示す。

【０１２８】

【表７】

【０１２９】液晶表示装置９００では、１水平走査期間
Ｔｈが５つのタイミングブロックＢＬ１〜ＢＬ５で構成
され、制御信号ＢＬ１〜ＢＬ５が順次供給されることに
よって、対応するスイッチブロックＡ１１〜Ａ１５、Ａ
２１〜Ａ２５、Ｂ１１〜Ｂ１５、Ｂ２１〜Ｂ２５内のア
ナログスイッチ９０８がオン状態とされる。上述の如
く、第８及び第９実施例の液晶表示装置８００、９００
では、２個のドライバＡ、Ｂにそれぞれ２組の共通信号
線Ａ１、Ａ２、Ｂ１、Ｂ２が接続されており、各共通信
号線Ａ１、Ａ２、Ｂ１、Ｂ２は１９２本の信号線Ｄ１〜
Ｄ１９２、Ｄ１９３〜Ｄ３８４で構成されている。この
結果、各共通信号線Ａ１、Ａ２、Ｂ１、Ｂ２内の信号線
本数（１９２本）が図１、２に示す従来例の液晶表示装
置１０に比して半減するので、共通信号線Ａ１、Ａ２、
Ｂ１、Ｂ２の配線幅もほぼ半減する。例えば、共通信号
線の配線ピッチを１６μｍとした場合、従来例の共通信
号線Ｄ１〜Ｄ３８４の配線幅は、約６．１４（１６μｍ
×３８４）ｍｍとなるのに対し、第８及び第９実施例の
液晶表示装置８００、９００の共通信号線Ａ１、Ａ２、
Ｂ１、Ｂ２の配線幅は、共に約３．０７（１６μｍ×１
９２）ｍｍとなる。従って、本実施例によれば、共通信
号線Ａ１、Ａ２、Ｂ１、Ｂ２の配線幅の縮小によるパネ
ル額縁の縮小化と液晶表示装置８００、９００の軽量化
が実現される。

【０１３０】図１に示す従来例の液晶表示装置１０をＸ
ＧＡ型として、４．０μｓ／ブロックの信号書き込み時
間を確保するには、表示マトリクス１８を４ブロックで
構成し、各ブロックＢ１〜Ｂ４のデータ幅を７６８ビッ
トにする必要がある。この場合、共通信号線Ｄ１〜Ｄ７
６８と図１に示す引き出し線３１とは、最大（７６８−
１）×４＝３０６８箇所で交差する。

【０１３１】一方、例えば、第８実施例の液晶表示装置
８００が備える共通信号線Ｄ１〜Ｄ１９２は、共通信号
線Ｄ１〜Ｄ１９２とアナログスイッチ８０８を接続する
引き出し線と最大（１９２−１）×４＝７６４箇所で交
差する。ここで、１交差点当たりの交差容量を５ｆＦと
すると、従来例における共通信号線Ｄ１〜Ｄ７６８の容
量は約１５．３ｐＦであるのに対し、第８実施例におけ
る共通信号線Ｄ１〜Ｄ１９２の容量は約３．８ｐＦとな
る。これは、第１実施例の共通信号線Ｄ１〜Ｄ３８４の
約７．６ｐＦと比べても半分である。このように本第８
及び第９実施例によれば、各共通信号線Ａ１、Ａ２、Ｂ
１、Ｂ２の交差点容量が大幅に減少する。

【０１３２】また、第８及び第９実施例の液晶表示装置
８００、９００は、それぞれ２組の共通信号線Ａ１、Ａ
２、Ｂ１、Ｂ２を有するため、各共通信号線Ａ１、Ａ
２、Ｂ１、Ｂ２の（例えば、図２１における）水平方向
の長さが従来例に比して１／４になる。このため、第８
及び第９実施例によれば、各共通信号線Ａ１、Ａ２、Ｂ
１、Ｂ２の配線抵抗も減少する。例えば、画素ピッチが
０．２４μｍ、表示マトリクスの横方向の長さが（０．
２４μｍ×１０２４）＝２４５．７６ｍｍ、共通信号線
の配線ピッチが１６μｍ、単位配線シート抵抗が０．２
Ωである１２．１型ＸＧＡパネルの場合、上記従来例で
は総抵抗値が６．１４ｋΩであるのに対し、第８実施例
では総抵抗値が１．５ｋΩとなる。これは、第１実施例
の３．０７ｋΩと比べても約半分である。

【０１３３】このように第８及び第９実施例の液晶表示
装置８００、９００では、従来例に比して、共通信号線
Ａ１、Ａ２、Ｂ１、Ｂ２の交差点容量と配線抵抗値とが
減少するので、そのＲＣ時定数も大幅に減少する。例え
ば、第８実施例の時定数ＲＣは、１．５ｋΩ×３．８ｐ
Ｆ＝５．７ｎｓである。これは、時定数が６．１４ｋΩ
×１５．３ｐＦ＝９３．９ｎｓであるＸＧＡ型の従来例
の１／４であり、時定数が３．０７ｋΩ×７．６ｐＦ＝
２３．３ｎｓである第１実施例の１／１６である。

【０１３４】以上のように、第８及び第９実施例では、
時定数が改善されることにより液晶表示の画質の更なる
向上が実現する。次に、図２５〜図２９、表８及び表９
を用いて、本発明の第１０実施例であるＱＸＧＡ型の液
晶表示装置９１０について説明する。図２５は、液晶表
示装置９１０の全体構成図である。

【０１３５】図２５に示すように、液晶表示装置９１０
は、データドライバ９２０、ゲートドライバ９２２、表
示マトリクス９２４等を備えている。液晶表示装置９１
０は、図３に示した液晶表示装置５０において、Ｎ＝
４、ｋ＝２、ｎ＝４、ｍ＝１９２とした場合の実施例で
ある。すなわち、データドライバ９２０は、出力数が３
８４ビットの４つのＴＡＢ実装されたドライバＡ、Ｂ、
Ｃ、Ｄ、１９２ビットの共通信号線Ａ１、Ａ２、Ｂ１、
Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、３２組のスイッチブロ
ックＡ１１〜Ｄ２４を備えている。また、表示マトリク
ス９２４は、６１４４ビット×１５３６ビットのマトリ
クス上に配設された画素セル９２６を含む。

【０１３６】液晶表示装置９１０は、４つのドライバ
Ａ、Ｂ、Ｃ、Ｄを備えており、各ドライバが２組の共通
信号線Ａ１〜Ｄ２を備えている点に特徴を有する。な
お、液晶表示装置９１０における他の構成は、図１６に
示す液晶表示装置５００と同様であり、その説明を省略
する。図２６は、液晶表示装置９１０が備えるデータド
ライバ９２０の構成図である。

【０１３７】図２６に示すように、データドライバ９２
０は、第１階層ＤＢにおいてドライバＡ、Ｂ、Ｃ、Ｄを
有し、第２階層ＣＢにおいて、それぞれ１９２ビットの
共通信号線Ａ１〜Ｄ２を有し、第３階層ＳＢにおいて、
３２組のスイッチブロックＡ１１〜Ｄ２４を有する。こ
れらのスイッチブロックは、それぞれ例えば、ＣＭＯＳ
型のアナログスイッチ９２８を１９２個ずつ含む。すな
わち、データドライバ９２０は、３２×１９２＝６１４
４個のアナログスイッチ９２８を備えている。なお、ア
ナログスイッチ９２８は、ＣＭＯＳ型に限らずＮＭＯＳ
型又はＰＭＯＳ型のものでもよい。

【０１３８】図２７は、液晶表示装置９１０の実装例を
示す図である。ここでは、液晶表示装置９１０が１５型
ＱＸＧＡ低温ｐ−ＳｉＴＦＴパネルであり、２つのゲー
トドライバ９２２、９２３を備えた実装例を示す。液晶
表示装置９１１は、ゲートドライバ９２２、９２３と、
データドライバ９２０と、表示マトリクス９２４の他、
リペア回路９２５等を備えている。リペア回路９２５
は、表示マトリクス９２４内の信号線の欠陥を修復す
る。

【０１３９】なお、上述した第１〜第９実施例である液
晶表示装置１００〜９００が本実装例のように複数のゲ
ートドライバを備えるようにしてもよい。図２８は、液
晶表示装置９１０が備えるドライバＡ周辺の回路構成図
である。図２８に示すように、液晶表示装置９１０は、
ドライバＡ、ＴＦＴ基板９３２、対向基板９３４、ゲー
トドライバ９２２、表示マトリクス９２４等を備えてい
る。

【０１４０】ドライバＡは、ＴＡＢ−ＩＣ入力端子９３
６と、３８４ビットの出力端子を備えている。ドライバ
Ａの３８４ビットの出力端子は、１９２ビットずつそれ
ぞれ共通信号線Ａ１（Ｄ１〜Ｄ１９２）、Ａ２（Ｄ１９
３〜Ｄ３８４）に接続されている。また、信号線Ｄ１〜
Ｄ１９２は、それぞれスイッチブロックＡ１１〜Ａ１４
内の対応するアナログスイッチ９２８に接続されてお
り、信号線Ｄ１９３〜Ｄ３８４は、それぞれスイッチブ
ロックＡ２１〜Ａ２４内の対応するアナログスイッチ９
２８に接続されている。また、各アナログスイッチ９２
８のゲートには、制御線ＢＬが接続されており、制御線
ＢＬを介して供給される制御信号ＢＬ１〜ＢＬ４によっ
てそれぞれのアナログスイッチ９２８は制御される。例
えば、スイッチブロックＡ１１、Ａ２１内の合計３８４
個のアナログスイッチ９２８は、制御信号ＢＬ１によっ
て制御される。

【０１４１】ドライバＡに係るＴＡＢ９３８からは、制
御信号ＢＬ１〜ＢＬ４用の４本の制御線ＢＬの他、表示
マトリクス９２４の左側に設けられたゲートドライバ９
２２の１０本のクロック線及び電源線等を含むゲートド
ライバ制御線９４０も直接に引き出されている。なお、
図２７に示す表示マトリクス９２４の右側に設けられた
ゲートドライバ９２３のゲートドライバ制御線９４０
は、ドライバＤに係るＴＡＢから引き出されている。図
２８に示すＴＡＢ９３８のサイズは、例えば、３．００
ｍｍ程度にすることができる。

【０１４２】表８は、液晶表示装置９１０の主な設計仕
様例を示す。

【０１４３】

【表８】

【０１４４】表９は、液晶表示装置９１０の１水平走査
期間Ｔｈにおけるスイッチブロックの制御タイミングを
示す。

【０１４５】

【表９】

【０１４６】液晶表示装置９１０では、１水平走査期間
Ｔｈが４つのタイミングブロックＢＬ１〜ＢＬ４で構成
され、制御信号ＢＬ１〜ＢＬ４が順次供給されることに
よって、対応するスイッチブロックＡ１１〜Ｄ２４内の
アナログスイッチ９２８がオン状態とされる。次に、図
２５〜図２９及び表９を用いて、液晶表示装置９１０の
動作を説明する。

【０１４７】図２９は、液晶表示装置９１０の動作タイ
ミング図である。図２９に示すように、１水平走査期間
Ｔｈは、４つのタイミングブロックＢＬ１〜ＢＬ４を含
んでいる。例えば、１水平走査期間Ｔｈは約１０．８μ
ｓであり、各タイミングブロックＢＬ１〜ＢＬ４の時間
長Ｔｂは約１．８μｓであり、１ブランキング期間Ｔｂ
ｋは約３．６μｓである。

【０１４８】先ず、第１のタイミングブロックＢＬ１に
おいて、制御信号ＢＬ１により、スイッチブロックＡ１
１、Ａ２１、Ｂ１１、Ｂ２１、Ｃ１１、Ｃ２１、Ｄ１
１、Ｄ２１内の合計１５３６個のアナログスイッチ９２
８はオン状態となる。この時、オン状態となったアナロ
グスイッチ９２８を介して対応する画素セル９２６にド
ライバＡ、Ｂ、Ｃ、Ｄから表示信号Ｖｓが供給され、液
晶表示が行われる。

【０１４９】次に、第２のタイミングブロックＢＬ２に
おいて、制御信号ＢＬ２により、スイッチブロックＡ１
２、Ａ２２、Ｂ１２、Ｂ２２、Ｃ１２、Ｃ２２、Ｄ１
２、Ｄ２２内の合計１５３６個のアナログスイッチ９２
８は、オン状態となる。この時、オン状態となったアナ
ログスイッチ９２８を介して対応する画素セル９２６に
ドライバＡ、Ｂ、Ｃ、Ｄから表示信号Ｖｓが与えられ、
液晶表示が行われる。

【０１５０】上記のような動作が繰り返され、スイッチ
ブロックＡ１４、Ａ２４、Ｂ１４、Ｂ２４、Ａ１４、Ａ
２４、Ｂ１４、Ｂ２４内のアナログスイッチ９２８に対
して制御信号ＢＬ４が供給され、対応する１５３６個の
画素セル９２６内に表示信号Ｖｓが書き込まれると、１
水平走査期間Ｔｈが終了となる。ドライバＡ、Ｂ、Ｃ、
Ｄの配置場所は、図２５及び図２７に示す位置に限ら
ず、例えば、以下の液晶表示装置９１１のように配置し
てもよい。

【０１５１】図３０は、本発明の第１１実施例であるＱ
ＸＧＡ型の液晶表示装置９１１の全体構成図である。図
３０に示すように、液晶表示装置９１１は、データドラ
イバ９５０、９５１、ゲートドライバ９５２、表示マト
リクス９５４等を備えている。液晶表示装置９１１は、
図２５に示す液晶表示装置９１０と同様に、図３の液晶
表示装置５０において、Ｎ＝４、ｋ＝２、ｎ＝４、ｍ＝
１９２とした場合の実施例である。

【０１５２】液晶表示装置９１１は、マルチドライバ型
であり、かつ、表示マトリクス９５４を間に対向する２
つのデータドライバ９５０、９５１を備えている点に特
徴を有する。液晶表示装置９１１において、スイッチブ
ロックＡ１１〜Ａ１４、Ａ２１〜Ａ２４、Ｂ１１〜Ｂ１
４、Ｂ２１〜Ｂ２４内の合計３０７２個のアナログスイ
ッチ９５８は、表示マトリクス９５４内の奇数列に配列
された信号線９５９に接続されている。また、スイッチ
ブロックＣ１１〜Ｃ１４、Ｃ２１〜Ｃ２４、Ｄ１１〜Ｄ
１４、Ｄ２１〜Ｄ２４内の合計３０７２個のアナログス
イッチ９５８は、表示マトリクス９５４内の偶数列に配
列された信号線９５９に接続されている。

【０１５３】なお、液晶表示装置９１１の他の構成及び
動作は、図２５に示す液晶表示装置９１０と同様であ
り、その説明を省略する。図３１は、本発明の第１２実
施例であるＱＸＧＡ型の液晶表示装置９１２の全体構成
図である。図３１に示すように、液晶表示装置９１２
は、データドライバ９６０、９６１、ゲートドライバＡ
１、Ｂ１、Ｃ１、Ｄ１、表示マトリクス９６４等を備え
ている。液晶表示装置９１２は、図３の液晶表示装置５
０において、Ｎ＝４、ｋ＝２、ｎ＝８、ｍ＝１９２とし
た場合の実施例である。

【０１５４】液晶表示装置９１２は、マルチドライバ型
であり、表示マトリクス９６４を間に対向する２つのデ
ータドライバ９６０、９６１と、４つのゲートドライバ
Ａ１、Ｂ１、Ｃ１、Ｄ１を備えている点に特徴を有す
る。表示マトリクス９６４は、４つの表示マトリクスａ
１、ｂ１、ｃ１、ｄ１からなる。そして、例えば、表示
マトリクスａ１では、ドライバＡとゲートドライバＡ１
により液晶表示が行われる。同様に、表示マトリクスｂ
１では、ドライバＢとゲートドライバＢ１により液晶表
示が行われ、表示マトリクスｃ１では、ドライバＣとゲ
ートドライバＣ１により液晶表示が行われ、表示マトリ
クスｄ１では、ドライバＤとゲートドライバＤ１により
液晶表示が行われる。

【０１５５】液晶表示装置９１２は、表９及び図２９に
示す動作タイミングと同様の動作タイミングで液晶表示
を行う。液晶表示装置９１２では、上側の表示マトリク
スａ１、ｂ１と下側の表示マトリクスｃ１、ｄ１を同時
にスキャンできる。このため、図２５に示す、表示マト
リクス９２４の片側のみにデータドライバ９２０が配設
された液晶表示装置９１０に比して、１水平走査期間Ｔ
ｈを２倍に延ばすことができる。例えば、液晶表示装置
９１２によれば、１水平走査期間Ｔｈを１０．８μｓ×
２＝２１．６μｓ、１タイミングブロックの時間長Ｔｂ
を２．０μｓ、ブランキング期間Ｔｂｋを５．６μｓと
することができる。

【０１５６】次に、図３２及び表１０を用いて、本発明
の第１３実施例であるＱＳＸＧＡ型の液晶表示装置９１
３について説明する。図３２は、液晶表示装置９１３が
備えるデータドライバ９７０の構成図である。図３２に
示すように、データドライバ９７０は、第１階層ＤＢに
おいて、ＴＡＢ実装の４つのドライバＡ、Ｂ、Ｃ、Ｄを
有し、第２階層ＣＢにおいて、それぞれ１９２ビットの
８組の共通信号線Ａ１〜Ｄ２を有し、第３階層ＳＢにお
いて４０組のスイッチブロックＡ１１〜Ｄ２５を有す
る。スイッチブロックＡ１１〜Ｄ２５は、それぞれ例え
ば、ＣＭＯＳ型のアナログスイッチ９７２を１９２個ず
つ含む。

【０１５７】すなわち、液晶表示装置９１３は、図３に
示した液晶表示装置５０において、Ｎ＝４、ｋ＝２、ｎ
＝５、ｍ＝１９２とした場合の実施例であり、データド
ライバ９７０内に４０×１９２＝７６８０個のアナログ
スイッチ９７２を備えている。なお、アナログスイッチ
９７２は、ＣＭＯＳ型に限らずＮＭＯＳ型又はＰＭＯＳ
型のものでもよい。

【０１５８】なお、液晶表示装置９１３における他の構
成は、図２０に示す液晶表示装置７００と同様であり、
その説明を省略する。表１０は、液晶表示装置９１３の
１水平走査期間Ｔｈにおけるスイッチブロックの制御タ
イミングを示す。

【０１５９】

【表１０】

【０１６０】液晶表示装置９１３では、１水平走査期間
Ｔｈが５回のタイミングブロックＢＬ１〜ＢＬ５で構成
され、制御信号ＢＬ１〜ＢＬ５が順次供給されることに
よって、対応するスイッチブロックＡ１１〜Ｄ２５内の
アナログスイッチ９７２がオン状態とされる。具体的に
は、例えば、１水平走査期間Ｔｈ内の最初のタイミング
ブロックＢＬ１では、スイッチブロックＡ１１、Ａ２
１、Ｂ１１、Ｂ２１、Ｃ１１、Ｃ２１、Ｄ１１、Ｄ２１
内の合計１５３６個のアナログスイッチ９７２が制御信
号ＢＬ１によりオンとされる。

【０１６１】また、タイミングブロックＢＬ１に続くタ
イミングブロックＢＬ２では、スイッチブロックＡ１２
〜Ｄ２２内の合計１５３６個のアナログスイッチ９７２
が制御信号ＢＬ２によりオンとされる。このような制御
が繰り返されて、最後のタイミングブロックＢＬ５にお
いて、スイッチブロックＡ１５〜Ｄ２５内の合計１５３
６個のアナログスイッチ９７２が制御信号ＢＬ５により
オンとされると１水平走査期間Ｔｈが終了となる。表示
信号Ｖｓは、各タイミングブロックＢＬ１〜ＢＬ５にお
いて、オン状態とされたアナログスイッチ９７２を介し
て、活性化された画素セル内に順次書き込まれる。

【０１６２】上述の如く、第１０〜１３実施例の液晶表
示装置９１０〜９１３では、４個のドライバＡ、Ｂ、
Ｃ、Ｄに、それぞれ１９２ビットの２組の共通信号線Ａ
１〜Ｄ２が接続されている。この結果、共通信号線Ａ１
〜Ｄ２の配線幅も大幅に減少する。例えば、共通信号線
の配線ピッチを１６μｍとした場合、ＱＸＧＡパネルに
適用された従来例の共通信号線Ｄ１〜Ｄ１５３６の配線
幅は、約２４．６（１６μｍ×１５３６）ｍｍとなるの
に対し、第１０実施例の液晶表示装置９１０の共通信号
線Ａ１〜Ｄ２の配線幅は、それぞれ約３．０７（１６μ
ｍ×１９２）ｍｍとなる。これは、配線幅が６．１ｍｍ
となる第５実施例と比べても非常に小さい。このよう
に、本実施例によれば、共通信号線Ａ１〜Ｄ２の配線幅
の縮小によるパネル額縁の縮小化と液晶表示装置９１０
〜９１３の軽量化が実現される。

【０１６３】図１に示す従来例の液晶表示装置１０をＱ
ＸＧＡ型として、１．８μｓ／ブロックの信号書き込み
時間を確保するには、表示マトリクス１８を４ブロック
で構成し、各ブロックＢ１〜Ｂ４のデータ幅を１５３６
ビットにする必要がある。この場合、共通信号線Ｄ１〜
Ｄ１５３６と図１に示す引き出し線３１とは、最大（１
５３６−１）×４＝６１４０箇所で交差する。

【０１６４】一方、例えば、第１０実施例の液晶表示装
置９１０が備える共通信号線Ｄ１〜Ｄ１９２は、共通信
号線Ｄ１〜Ｄ１９２とアナログスイッチ９２８を接続す
る引き出し線と最大（１９２−１）×４＝７６４箇所で
交差する。ここで、１交差点当たりの交差容量を５ｆＦ
とすると、従来例における共通信号線Ｄ１〜Ｄ１５３６
の容量は約３０．７ｐＦであるのに対し、第１０実施例
における共通信号線Ｄ１〜Ｄ１９２の容量は約３．８ｐ
Ｆとなる。これは、共通信号線Ｄ１〜Ｄ３８４の容量が
（３８４−１）×４×５＝７．７ｐＦとなる第５実施例
と比べても約半分である。このように、本第１０〜１３
実施例によれば、各共通信号線Ａ１〜Ｄ２の交差点容量
が大幅に減少する。

【０１６５】また、第１０〜１３実施例の液晶表示装置
９１０〜９１３は、４つのドライバＡ、Ｂ、Ｃ、Ｄがそ
れぞれ２組の共通信号線Ａ１〜Ｄ２を有するため、各共
通信号線Ａ１〜Ｄ２の（例えば、図２５における）水平
方向の長さが従来例に比して１／８になる。このため、
第１０〜１３実施例によれば、各共通信号線Ａ１〜Ｄ２
の配線抵抗も減少する。例えば、画素ピッチが０．１４
８５μｍ、表示マトリクスの横方向の長さが（０．１４
８５μｍ×２０４８）＝３０４ｍｍ、共通信号線の配線
ピッチが１６μｍ、単位配線シート抵抗が０．２Ωであ
る１５．０型ＱＸＧＡパネルの場合、上記従来例では総
抵抗値が７．６ｋΩとなり、第５実施例では総抵抗値が
１．９ｋΩとなるのに対し、第１０実施例では総抵抗値
が０．９５ｋΩとなる。

【０１６６】このように第１０〜１３実施例の液晶表示
装置９１０〜９１３では、従来例に比して、共通信号線
Ａ１〜Ｄ２の交差点容量と配線抵抗値とが減少するの
で、そのＲＣ時定数も大幅に減少する。例えば、第１０
実施例の時定数ＲＣは、０．９５ｋΩ×３．８ｐＦ＝
３．６ｎｓである。これは、時定数が７．６ｋΩ×３
０．７ｐＦ＝２３３ｎｓであるＱＸＧＡ型の従来例の１
／６４であり、時定数が１．９ｋΩ×７．７ｐＦ＝１
４．６ｎｓである第５実施例の１／４である。

【０１６７】以上のように、第１０〜１３実施例では、
時定数が改善されることにより、液晶表示の画質の更な
る向上が実現される。なお、上記第１及び第２実施例の
液晶表示装置１００、２００と、第５〜第１３実施例の
液晶表示装置５００〜９１３が備えるドライバＡ、Ｂ、
Ｃ、Ｄは、ＴＡＢ実装としたが、ＣＯＧ実装やＣＯＦ実
装のＩＣチップとしてもよい。また、第３及び第４実施
例の液晶表示装置３００、４００のようにｐ−ＳｉＴＦ
Ｔによる内蔵型ドライバとしてもよい。更に、液晶表示
装置１００〜９１３にマルチドメイン垂直配向（ＭＶ
Ａ）方式や、ＩＰＳ(In Plane Switching Mode) 方式を
採用して、液晶表示の視野角を向上させてもよい。

【０１６８】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の原理を満たす範囲で種々の変形及び改良が可能である
ことは言うまでもない。 （付記）以上、本発明をまとめると以下の通りである。 （１）表示マトリクス内において、ゲートドライバから
供給された走査信号により活性化された画素セルにデー
タドライバから表示信号を与えて液晶表示を行う液晶表
示装置であって、前記データドライバは、Ｎ個のデジタ
ルドライバと、前記デジタルドライバ毎にｋ組ずつ接続
された共通信号線と、前記共通信号線毎にｎ組ずつ設け
られ、各組内に前記共通信号線の本数ｍと等しい数の選
択スイッチを含むスイッチブロックとを有することを特
徴とする液晶表示装置。 （２）（１）記載の液晶表示装置であって、１水平走査
期間はｎ回のタイミング期間からなり、各タイミング期
間において、各共通信号線に設けられたｎ組のスイッチ
ブロックのうちの何れか１組のスイッチブロックが制御
信号によって順次選択され、前記デジタルドライバは、
選択されたスイッチブロック内の選択スイッチに接続さ
れた前記画素セルに表示信号を供給することを特徴とす
る液晶表示装置。 （３）（１）又は（２）の液晶表示装置であって、前記
データドライバは、第１〜第３階層を有し、前記デジタ
ルドライバは、前記第１階層内において一列に配列され
ており、前記共通信号線は、前記第２階層内において一
列に配列されており、前記スイッチブロックは、前記第
３階層内において一列に配列されていることを特徴とす
る液晶表示装置。 （４）（１）〜（３）の何れか１項記載の液晶表示装置
であって、前記デジタルドライバは、ＴＡＢ実装された
ＬＳＩチップであり、前記スイッチブロックに前記制御
信号を供給するためのｎ本のスイッチブロック制御線を
備えていることを特徴とする液晶表示装置。 （５）（４）記載の液晶表示装置であって、更に、前記
ゲートドライバに対して最も近くに設けられたデジタル
ドライバは、該ゲートドライバに制御信号を供給するた
めのゲートドライバ制御線を備えていることを特徴とす
る液晶表示装置。 （６）（１）〜（３）の何れか１項記載の液晶表示装置
であって、前記デジタルドライバは、ＣＯＧ又はＣＯＦ
実装されたＬＳＩチップであることを特徴とする液晶表
示装置。 （７）（１）〜（３）の何れか１項記載の液晶表示装置
であって、前記デジタルドライバは、ｐ−ＳｉＴＦＴに
より前記表示マトリクスと一体形成されたパネル内蔵型
回路であることを特徴とする液晶表示装置。 （８）（７）記載の液晶表示装置であって、前記データ
ドライバは、更に、ｐ−ＳｉＴＦＴにより前記表示マト
リクスと一体形成され、前記スイッチブロックに所定の
タイミングで制御信号を与えるブロック選択回路を有す
ることを特徴とする液晶表示装置。 （９）（１）〜（８）の何れか１項記載の液晶表示装置
であって、前記選択スイッチは、Ｎチャネルトランジス
タを用いたＮＭＯＳ型と、Ｐチャネルトランジスタを用
いたＰＭＯＳ型と、Ｎ及びＰチャネルトランジスタを用
いたＣＭＯＳ型のうちの何れかの型のアナログスイッチ
であることを特徴とする液晶表示装置。 （１０）（１）〜（９）の何れか１項記載の液晶表示装
置であって、前記表示マトリクスにおける水平画素セル
数は、整数２００、２４０、２５６、３００、３８４の
うちの何れかの整数倍であることを特徴とする液晶表示
装置。 （１１）（１）〜（１０）の何れか１項記載の液晶表示
装置であって、前記データドライバは、前記表示マトリ
クスを間に対向して２つ設けられており、該２つのデー
タドライバは、前記表示マトリクス内において互いに異
なる領域の画素セルに表示信号を供給することを特徴と
する液晶表示装置。 （１２）（１）〜（１０）の何れか１項記載の液晶表示
装置であって、前記データドライバは、前記表示マトリ
クスを間に対向して２つ設けられており、一方のデータ
ドライバは、前記表示マトリクス内において奇数列に配
列された信号線に接続された画素セルに表示信号を供給
し、他方のデータドライバは、前記表示マトリクス内に
おいて偶数列に配設された信号線に接続された画素セル
に表示信号を供給することを特徴とする液晶表示装置。 （１３）（１）〜（１２）の何れか１項記載の液晶表示
装置であって、前記ゲートドライバは、前記表示マトリ
クスを間に対向して２つ設けられており、該２つのゲー
トドライバは、前記表示マトリクス内において互いに異
なる画素セルに走査信号を供給することを特徴とする液
晶表示装置。 （１４）（１）〜（１３）の何れか１項記載の液晶表示
装置であって、前記表示マトリクス内に配列された信号
線の欠陥を修復するリペア回路を備えていることを特徴
とする液晶表示装置。 （１５）（１）〜（１４）の何れか１項記載の液晶表示
装置であって、マルチドメイン垂直配向方式の液晶表示
を行うこと特徴とする液晶表示装置。 （１６）（１）〜（１４）の何れか１項記載の液晶表示
装置であって、ＩＰＳ方式の液晶表示を行うことを特徴
とする液晶表示装置。

【０１６９】

【発明の効果】上述の如く、請求項１〜１６記載の発明
によれば、小型化、低コスト化及び高品質な液晶表示等
が可能な液晶表示装置を提供することができる。

【図面の簡単な説明】

【図１】単純ブロック順次方式で駆動される従来例の液
晶表示装置の構成図である。

【図２】従来例の液晶表示装置が備えるデータドライバ
及び表示マトリクスの構成を説明するためのブロック図
である。

【図３】本発明の基本構成を説明するための図である。

【図４】本発明の液晶表示装置が備えるドライバＢに係
る構成を示す図である。

【図５】本発明の第１実施例である液晶表示装置の全体
構成図である。

【図６】第１実施例の液晶表示装置が備えるデータドラ
イバの構成図である。

【図７】第１実施例の液晶表示装置の回路構成図であ
る。

【図８】第１実施例の液晶表示装置が備える外付けタイ
プのドライバＡの内部構成例を示すブロック図である。

【図９】第１実施例の液晶表示装置が備えるゲートドラ
イバの構成例を示す図である。

【図１０】第１実施例の液晶表示装置の動作タイミング
図である。

【図１１】本発明の第２実施例である液晶表示装置が備
えるデータドライバの構成図である。

【図１２】本発明の第３実施例である液晶表示装置の回
路構成図である。

【図１３】第３実施例の液晶表示装置が備える内蔵型の
ドライバＡの内部構成例を示すブロック図である。

【図１４】本発明の第４実施例である液晶表示装置の回
路構成図である。

【図１５】第４実施例の液晶表示装置の動作タイミング
図である。

【図１６】本発明の第５実施例である液晶表示装置の全
体構成図である。

【図１７】第５実施例の液晶表示装置が備えるデータド
ライバの構成図である。

【図１８】第５実施例の液晶表示装置の動作タイミング
図である。

【図１９】本発明の第６実施例である液晶表示装置の全
体構成図である。

【図２０】本発明の第７実施例である液晶表示装置が備
えるデータドライバの構成図である。

【図２１】本発明の第８実施例である液晶表示装置の全
体構成図である。

【図２２】第８実施例の液晶表示装置が備えるデータド
ライバの構成図である。

【図２３】第８実施例の液晶表示装置の動作タイミング
図である。

【図２４】本発明の第９実施例である液晶表示装置が備
えるデータドライバの構成図である。

【図２５】本発明の第１０実施例である液晶表示装置の
全体構成図である。

【図２６】第１０実施例の液晶表示装置が備えるデータ
ドライバの構成図である。

【図２７】第１０実施例の液晶表示装置の実装例を示す
図である。

【図２８】第１０実施例の液晶表示装置が備えるドライ
バＡ周辺の回路構成図である。

【図２９】第１０実施例の液晶表示装置の動作タイミン
グ図である。

【図３０】本発明の第１１実施例である液晶表示装置の
全体構成図である。

【図３１】本発明の第１２実施例である液晶表示装置の
全体構成図である。

【図３２】本発明の第１３実施例である液晶表示装置が
備えるデータドライバの構成図である。

【符号の説明】

５０、１００ 液晶表示装置 ５２、１０２ データドライバ ５４、１０６ 表示マトリクス ５６、１１０ 信号線 ６０、１０８ アナログスイッチ ６１ 引き出し線 ６２、１１２ 走査線 ６４、１１４ 画素セル １０４ ゲートドライバ １１６ 画素ＴＦＴ １１８ 液晶セル １２０ 蓄積容量

フロントページの続き Ｆターム(参考） 2H093 NA16 NA53 NC12 NC21 NC34 ND05 ND42 ND49 ND54 5C006 AA16 AC02 AF25 AF83 BB14 BB16 BC03 BC12 BC23 BF03 BF04 BF11 BF24 BF25 BF26 BF27 BF46 FA37 FA41 FA51 5C080 AA10 BB06 CC06 DD07 DD22 DD27 FF11 JJ02 JJ04

Claims (3)

【特許請求の範囲】
1. 【請求項１】 表示マトリクス内において、ゲートドラ
   イバから供給された走査信号により活性化された画素セ
   ルにデータドライバから表示信号を与えて液晶表示を行
   う液晶表示装置であって、 前記データドライバは、Ｎ個のデジタルドライバと、前
   記デジタルドライバ毎にｋ組ずつ接続された共通信号線
   と、前記共通信号線毎にｎ組ずつ設けられ、各組内に前
   記共通信号線の本数ｍと等しい数の選択スイッチを含む
   スイッチブロックとを有することを特徴とする液晶表示
   装置。
2. 【請求項２】 請求項１記載の液晶表示装置であって、 １水平走査期間はｎ回のタイミング期間からなり、各タ
   イミング期間において、各共通信号線に設けられたｎ組
   のスイッチブロックのうちの何れか１組のスイッチブロ
   ックが制御信号によって順次選択され、 前記デジタルドライバは、選択されたスイッチブロック
   内の選択スイッチに接続された前記画素セルに表示信号
   を供給することを特徴とする液晶表示装置。
3. 【請求項３】 請求項１又は２記載の液晶表示装置であ
   って、 前記データドライバは、第１〜第３階層を有し、前記デ
   ジタルドライバは、前記第１階層内において一列に配列
   されており、前記共通信号線は、前記第２階層内におい
   て一列に配列されており、前記スイッチブロックは、前
   記第３階層内において一列に配列されていることを特徴
   とする液晶表示装置。