JP2001028423A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＩＣチップ内においてノイズ発生源近くにバ
イパスコンデンサを設け、半導体集積回路装置内の電源
電圧およびグランド電圧の変動を抑えること。 【解決手段】 アナログ回路ブロック２０側では、Ｎウ
ェル領域２ｅとＰ基板２との間のＰＮ接合によりバイパ
スコンデンサＣ１を形成する。電源ライン（ＶＤＤ１）
２２とグランドライン（ＶＳＳ１）２３を一部近づか
せ、バイパスコンデンサＣ１に直列に接続される寄生抵
抗Ｒ１，Ｒ２を小さくする。デジタル回路ブロック２１
側では、Ｎウェル領域２ｆとＰ基板２との間のＰＮ接合
によりバイパスコンデンサＣ２を形成する。電源ライン
（ＶＤＤ２）２６とグランドライン（ＶＳＳ２）２７を
一部近づかせ、バイパスコンデンサＣ２に直列に接続さ
れる寄生抵抗Ｒ３，Ｒ４を小さくする。それによって、
バイパスコンデンサＣ１，Ｃ２に、十分なノイズ除去能
力をもたせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関する。

【０００２】アナログ回路で構成されたブロック（以
下、アナログ回路ブロックという）とデジタル回路で構
成されたブロック（以下、デジタル回路ブロックとい
う）が同一の半導体チップに混載された半導体集積回路
装置では、デジタル回路ブロックのスイッチング動作時
に電気的なノイズが発生する。このノイズの影響によ
り、電源ラインおよびグランドラインの電圧が不安定に
なる場合があり、アナログ回路が誤動作するなどの問題
が生じる。そのため、電源ラインおよびグランドライン
の電圧変動を抑える必要がある。

【０００３】

【従来の技術】図１６は、アナログ回路ブロックとデジ
タル回路ブロックとが同一の半導体チップに混載された
半導体集積回路装置の要部を示す断面斜視図である。こ
の半導体集積回路装置では、たとえばＰ型半導体基板
（以下、Ｐ基板という）１上にアナログ回路ブロック１
０とデジタル回路ブロック１１が作製されている。Ｐ基
板１には、Ｎ型の埋め込み領域（以下、Ｎウェル領域と
いう）１ａ，１ｄが形成されている。これらＮウェル領
域１ａ，１ｄ内には、それぞれ、高濃度Ｎ型不純物拡散
領域（以下、Ｎ＋領域という）１ｃ，１ｂが形成されて
いる。また、Ｐ基板１には、高濃度Ｐ型不純物拡散領域
（以下、Ｐ＋領域という）１ｅ，１ｆが形成されてい
る。

【０００４】アナログ回路ブロック１０の電源ライン
（ＶＤＤ１）１２およびグランドライン（ＶＳＳ１）１
３は、それぞれ、コンタクト群１４およびコンタクト群
１５を介して、Ｎ＋領域１ｃおよびＰ＋領域１ｅに電気
的に接続される。デジタル回路ブロック１１の電源ライ
ン（ＶＤＤ２）１６およびグランドライン（ＶＳＳ２）
１７は、それぞれ、コンタクト群１８およびコンタクト
群１９を介して、Ｎ＋領域１ｂおよびＰ＋領域１ｆに電
気的に接続される。

【０００５】ここで、Ｎウェル領域１ａとＰ基板１との
間にＰＮ接合が形成される。そのＰＮ接合によりコンデ
ンサが形成され、寄生容量となる。また、Ｎ＋領域１ｃ
とＮウェル領域１ａとの間には抵抗が形成され、寄生抵
抗となる。これらの寄生容量と寄生抵抗は直列に接続さ
れている。同様に、Ｎウェル領域１ｄとＰ基板１との間
のＰＮ接合において、寄生容量となるコンデンサが形成
される。また、Ｎ＋領域１ｂとＮウェル領域１ｄとの間
に寄生抵抗が形成される。これらの寄生容量と寄生抵抗
は直列に接続されている。さらに、二つのグランドライ
ン１３，１７間に寄生抵抗が形成される。

【０００６】このようなデジタル・アナログ混載回路で
は、デジタル回路のスイッチング動作時に、切り替わり
電流によって電気的なノイズが発生し、その影響によっ
て、電源ライン１２，１６およびグランドライン１３，
１７に電圧の揺れが発生する場合がある。この電圧変動
は、デジタル回路の動作速度が速いほど大きくなり、ア
ナログ回路が誤動作するなどの問題を生じるおそれがあ
るため、電源ライン１２，１６およびグランドライン１
３，１７の電圧変動を抑える必要がある。

【０００７】そこで、従来は、電源ラインについては、
アナログ回路ブロック１０用の電源ライン１２とデジタ
ル回路ブロック１１用の電源ライン１６とを分離するこ
とによって、デジタル回路ブロック１１の高速スイッチ
ング動作に伴って発生する電源電圧の変動の影響がアナ
ログ回路ブロック１０の電源電圧に及ぶのを抑えてい
る。

【０００８】グランドラインについては、アナログ回路
ブロック１０とデジタル回路ブロック１１とで基板が共
通であるため、デジタル回路ブロック１１におけるグラ
ンド電圧の変動の影響がアナログ回路のグランド電圧に
及ぶのを抑えるのは困難である。そこで、従来は、アナ
ログ回路のグランド電圧への影響を抑えるため、ＩＣチ
ップの外にコンデンサを取り付け、これをバイパスコン
デンサとして機能させている。

【０００９】

【発明が解決しようとする課題】しかしながら、コンデ
ンサがＩＣチップの外に取り付けられているため、コン
デンサとノイズ発生源とが離れてしまい、電圧変動を効
果的に抑えることができないという問題点がある。ノイ
ズに起因する電圧変動を効果的に抑えるためには、コン
デンサをノイズ発生源の近くに配置させる必要がある。
加えて、ノイズ発生源の近くに設けたコンデンサに、バ
イパスコンデンサとして十分なノイズ除去能力をもたせ
るために、そのコンデンサに直列に接続する寄生抵抗の
値を小さくする必要がある。また、ＩＣチップ内にバイ
パスコンデンサを設けることは、チップ面積が大きくな
ってしまうということと、コスト増を招くということか
ら困難である。このような問題は、Ｎ型半導体基板を用
いた場合も同様である。

【００１０】本発明は、上記に鑑みてなされたものであ
って、ＩＣチップ内において、ノイズ発生源の近くにコ
ンデンサを形成し、これをバイパスコンデンサとして使
用することにより、電源電圧およびグランド電圧の変動
を抑えるようにした半導体集積回路装置を提供すること
を目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体集積回路装置において、回路ブロ
ックにグランド電圧を供給するグランドラインと、前記
回路ブロックに電源電圧を供給する電源ラインとが、少
なくともその一部において、前記回路ブロックの幅より
も狭い幅で相対峙していることを特徴とする。したがっ
て、半導体集積回路装置内のＰＮ接合に起因して形成さ
れる寄生容量に直列に接続された寄生抵抗が小さくなる
ので、その寄生容量にバイパスコンデンサとして十分な
ノイズ除去能力をもたせることができる。

【００１２】また、本発明は、第１の導電型の半導体領
域内に、回路ブロックに電源電圧を供給するための電源
ラインに電気的に接続される第２の導電型の半導体領域
が、複数の領域に分割されて設けられていることを特徴
とする。したがって、寄生容量を形成するＰＮ接合部分
の面積が大きくなり、その結果容量値が大きくなるの
で、その寄生容量にバイパスコンデンサとして十分なノ
イズ除去能力をもたせることができる。

【００１３】また、本発明は、第１の導電型の半導体領
域内に、回路ブロックに電源電圧を供給するための電源
ラインに電気的に接続される第２の導電型の半導体領域
が、櫛歯状の平面形状を成して設けられていることを特
徴とする。したがって、寄生容量を形成するＰＮ接合部
分の面積が大きくなり、その結果容量値が大きくなるの
で、その寄生容量にバイパスコンデンサとして十分なノ
イズ除去能力をもたせることができる。

【００１４】また、本発明は、第１の導電型の半導体領
域と、前記第１の導電型の半導体領域内に形成された第
２の導電型の半導体領域と、前記第２の導電型の半導体
領域内に形成され、かつ、回路ブロックにグランド電圧
を供給するためのグランドラインが電気的に接続される
第１の導電型の高濃度不純物拡散領域と、前記第１の導
電型の高濃度不純物拡散領域内に形成され、かつ、回路
ブロックに電源電圧を供給するための電源ラインが電気
的に接続される第２の導電型の高濃度不純物拡散領域
と、を備えることを特徴とする。したがって、寄生容量
を形成するＰＮ接合部分の不純物（イオン）濃度が高く
なり、その結果容量値が大きくなるので、その寄生容量
にバイパスコンデンサとして十分なノイズ除去能力をも
たせることができる。

【００１５】また、本発明は、グランド電圧が印加され
る第１のグランドライン上に積層された絶縁膜と、前記
絶縁膜上に積層され、かつ、電源電圧が印加される第１
の電源ラインと、前記第１のグランドラインに電気的に
接続され、かつ、回路ブロックにグランド電圧を供給す
る第２のグランドラインと、前記第１の電源ラインに電
気的に接続され、かつ、前記回路ブロックに電源電圧を
供給する第２の電源ラインと、を備えることを特徴とす
る。したがって、第１のグランドライン、絶縁膜および
第１の電源ラインによりバイパスコンデンサが形成され
る。

【００１６】この発明において、前記第１のグランドラ
インは半導体基板であり、前記絶縁膜はゲート酸化膜で
あり、前記第１の電源ラインはゲート電極であってもよ
い。そうすれば、このバイパスコンデンサの構造はＭＯ
Ｓトランジスタと同じであるため、他のＭＯＳトランジ
スタと同一のプロセスでバイパスコンデンサを作製する
ことができる。

【００１７】また、この発明において、前記絶縁膜は高
誘電率材料でできていてもよい。そうすれば、容量値が
より大きいバイパスコンデンサが得られる。

【００１８】

【発明の実施の形態】以下に、本発明にかかる半導体集
積回路装置の実施の形態について図面を参照しつつ詳細
に説明する。なお、以下の各実施の形態においては、周
知の製造プロセスにより各半導体集積回路装置を製造す
ることができるので、製造プロセスの説明は省略する。

【００１９】（実施の形態１）図１は、本発明の実施の
形態１にかかる半導体集積回路装置の要部を示す断面斜
視図である。この半導体集積回路装置は、たとえばＰ基
板２を用いて作製されており、アナログ回路ブロック２
０とデジタル回路ブロック２１を有する。

【００２０】アナログ回路ブロック２０の電源ライン
（ＶＤＤ１）２２およびグランドライン（ＶＳＳ１）２
３は、それぞれ、層間絶縁膜２ｉを貫通するコンタクト
群２４およびコンタクト群２５を介して、Ｐ基板２に形
成された対応するＮ＋領域２ａおよびＰ＋領域２ｂに電
気的に接続される。デジタル回路ブロック２１の電源ラ
イン（ＶＤＤ２）２６およびグランドライン（ＶＳＳ
２）２７は、それぞれ、層間絶縁膜２ｉを貫通するコン
タクト群２８およびコンタクト群２９を介して、Ｐ基板
２に形成された対応するＮ＋領域２ｃおよびＰ＋領域２
ｄに電気的に接続される。各Ｎ＋領域２ａ，２ｃは、そ
れぞれ、Ｐ基板２に形成されたＮウェル領域２ｅ，２ｆ
内に形成されている。

【００２１】アナログ回路ブロック２０の電源ライン
（ＶＤＤ１）２２とグランドライン（ＶＳＳ１）２３と
は、アナログ回路ブロック２０のない領域にて近づくよ
うに配線されている。すなわち、電源ライン（ＶＤＤ
１）２２は、アナログ回路ブロック２０の外側で、その
一側に沿って延びるように配線されている。また、グラ
ンドライン（ＶＳＳ１）２３は、アナログ回路ブロック
２０の外側で、電源ライン（ＶＤＤ１）２２の反対側に
沿って延びるように配線されている。

【００２２】そして、電源ライン（ＶＤＤ１）２２およ
びグランドライン（ＶＳＳ１）２３は、アナログ回路ブ
ロック２０の終端の外側で屈曲して延びている。それに
よって、電源ライン（ＶＤＤ１）２２とグランドライン
（ＶＳＳ１）２３との間の距離は、アナログ回路ブロッ
ク２０を間に挟んでいた部分よりも小さくなっている。

【００２３】同様に、デジタル回路ブロック２１の電源
ライン（ＶＤＤ２）２６とグランドライン（ＶＳＳ２）
２７とは、デジタル回路ブロック２１のない領域にて近
づくように配線されている。すなわち、電源ライン（Ｖ
ＤＤ２）２６は、デジタル回路ブロック２１の外側で、
その一側に沿って延びるように配線されている。また、
グランドライン（ＶＳＳ２）２７は、デジタル回路ブロ
ック２１の外側で、電源ライン（ＶＤＤ２）２６の反対
側に沿って延びるように配線されている。

【００２４】そして、電源ライン（ＶＤＤ２）２６およ
びグランドライン（ＶＳＳ２）２７は、デジタル回路ブ
ロック２１の終端の外側で屈曲して延びている。それに
よって、電源ライン（ＶＤＤ２）２６とグランドライン
（ＶＳＳ２）２７との間の距離は、デジタル回路ブロッ
ク２１を間に挟んでいた部分よりも小さくなっている。

【００２５】図２は、図１に示す半導体集積回路装置の
回路構成を模式的に示す回路図である。アナログ回路ブ
ロック２０側において、Ｎウェル領域２ｅとＰ基板２と
の間に形成されるＰＮ接合により、寄生容量が形成され
る。その寄生容量はバイパスコンデンサとして機能し、
図２では、Ｃ１で表されている。また、Ｎ＋領域２ａと
Ｎウェル領域２ｅとの間、およびＰ＋領域２ｂとＰ基板
２との間に、それぞれ寄生抵抗が存在する。図２では、
それら寄生抵抗は、Ｒ１とＲ２で表されている。

【００２６】これらバイパスコンデンサＣ１と二つの寄
生抵抗Ｒ１，Ｒ２は、電源ライン（ＶＤＤ１）２２とグ
ランドライン（ＶＳＳ１）２３との間で直列に接続され
ている。電源ライン（ＶＤＤ１）２２とグランドライン
（ＶＳＳ１）２３とがアナログ回路ブロック２０のない
領域で近づいているため、電源とグランド間の距離が短
くなり、二つの寄生抵抗Ｒ１，Ｒ２は小さくなる。した
がって、バイパスコンデンサＣ１は、十分なノイズ除去
能力を有する。換言すれば、バイパスコンデンサＣ１が
十分なノイズ除去能力を具える程度に、電源ライン（Ｖ
ＤＤ１）２２とグランドライン（ＶＳＳ１）２３を近づ
ける。

【００２７】同様に、デジタル回路ブロック２１側にお
いて、Ｎウェル領域２ｆとＰ基板２との間に形成される
ＰＮ接合により、寄生容量が形成される。その寄生容量
はバイパスコンデンサとして機能し、図２では、Ｃ２で
表されている。また、Ｎ＋領域２ｃとＮウェル領域２ｆ
との間、およびＰ＋領域２ｄとＰ基板２との間に、それ
ぞれ寄生抵抗が存在する。図２では、それら寄生抵抗
は、Ｒ３およびＲ４で表されている。

【００２８】これらバイパスコンデンサＣ２と二つの寄
生抵抗Ｒ３，Ｒ４は、電源ライン（ＶＤＤ２）２６とグ
ランドライン（ＶＳＳ２）２７との間で直列に接続され
ている。電源ライン（ＶＤＤ２）２６とグランドライン
（ＶＳＳ２）２７とがデジタル回路ブロック２１のない
領域で近づいているため、電源とグランド間の距離が短
くなり、二つの寄生抵抗Ｒ３，Ｒ４は小さくなる。した
がって、バイパスコンデンサＣ２は、十分なノイズ除去
能力を有する。換言すれば、バイパスコンデンサＣ２が
十分なノイズ除去能力を具える程度に、電源ライン（Ｖ
ＤＤ２）２６とグランドライン（ＶＳＳ２）２７を近づ
ける。

【００２９】さらに、アナログ回路ブロック２０のグラ
ンドライン（ＶＳＳ１）２３とデジタル回路ブロック２
１のグランドライン（ＶＳＳ２）２７との間に寄生抵抗
が存在する。図２では、その寄生抵抗は、Ｒ５で表され
ている。

【００３０】図３は、図１において、バイパスコンデン
サＣ１を形成するＮウェル領域２ｅの終端部付近を拡大
して示す平面図である。図４は、図３のＡ−Ａにおける
縦断面図である。一般に、Ｎウェル領域２ｅのイオン濃
度は、その領域表層部２ｇ（図３および図４に破線で示
す領域）、すなわちＮウェル領域２ｅとＰ基板２との水
平方向における境界部において高くなる。

【００３１】そして、イオン濃度が高いほど、Ｎウェル
領域２ｅとＰ基板２とにより形成されるコンデンサの単
位面積あたりの容量は大きくなるので、Ｎウェル領域２
ｅの表層部２ｇにできるコンデンサの容量値は大きくな
る。したがって、バイパスコンデンサＣ１の容量値は、
実質的に、Ｎウェル領域２ｅの表層部２ｇにできるコン
デンサの容量値となる。

【００３２】表層部２ｇにできるコンデンサの容量値
は、表層部２ｇの面積によって決まる。ここで、Ｎウェ
ル領域２ｅの深さ方向の長さを一定とすると、表層部２
ｇの面積は表層部２ｇの水平方向の長さにより決まる。
したがって、この表層部２ｇのある方向（Ｘ方向とす
る）およびそれに直交する方向（Ｙ方向とする）の長さ
をそれぞれＬｘおよびＬｙとすると、表層部２ｇにおい
て、Ｘ方向に延びる部分が２箇所あり、またＹ方向に延
びる部分が１箇所あるため、この表層部２ｇにできるコ
ンデンサの大きさＬは、つぎの（１）式で表される。 Ｌ＝２Ｌｘ＋Ｌｙ ・・・（１）

【００３３】すなわち、バイパスコンデンサＣ１の容量
値は、上記（１）式で表されたＬに比例した値となる。
説明を省略するが、バイパスコンデンサＣ２についても
同様である。

【００３４】つぎに、実施の形態１の作用について説明
する。デジタル回路ブロック２１でノイズが発生した場
合、そのノイズは、デジタル回路ブロック２１のグラン
ドライン２７（ＶＳＳ２）を通してアナログ回路ブロッ
ク２０のグランドライン２３（ＶＳＳ１）に流入する前
に、デジタル回路ブロック２１側に形成されたバイパス
コンデンサＣ２により除去される。また、アナログ回路
ブロック２０で発生したノイズは、アナログ回路ブロッ
ク２０のグランドライン２３（ＶＳＳ１）を通してデジ
タル回路ブロック２１のグランドライン２７（ＶＳＳ
２）に流入する前に、アナログ回路ブロック２０側に形
成されたバイパスコンデンサＣ１により除去される。

【００３５】上記実施の形態１によれば、アナログ回路
ブロック２０側において、Ｎウェル領域２ｅとＰ基板２
との間のＰＮ接合によりバイパスコンデンサＣ１が形成
される。また、デジタル回路ブロック２１側において、
Ｎウェル領域２ｆとＰ基板２との間のＰＮ接合によりバ
イパスコンデンサＣ２が形成される。バイパスコンデン
サＣ１には、Ｎ＋領域２ａとＮウェル領域２ｅとの間、
およびＰ＋領域２ｂとＰ基板２との間にそれぞれ存在す
る寄生抵抗Ｒ１，Ｒ２が直列に接続されているが、電源
ライン（ＶＤＤ１）２２とグランドライン（ＶＳＳ１）
２３とがアナログ回路ブロック２０のない領域で近づく
ように配線されていることによって、寄生抵抗Ｒ１，Ｒ
２が小さくなる。

【００３６】また、バイパスコンデンサＣ２には、Ｎ＋
領域２ｃとＮウェル領域２ｆとの間、およびＰ＋領域２
ｄとＰ基板２との間にそれぞれ存在する寄生抵抗Ｒ３，
Ｒ４が直列に接続されているが、電源ライン（ＶＤＤ
２）２６とグランドライン（ＶＳＳ２）２７とがデジタ
ル回路ブロック２１のない領域で近づくように配線され
ていることによって、寄生抵抗Ｒ３，Ｒ４が小さくな
る。

【００３７】したがって、バイパスコンデンサＣ１，Ｃ
２はともに、十分なノイズ除去能力を具えており、アナ
ログ回路ブロック２０またはデジタル回路ブロック２１
で発生する電源およびグランドの電圧変動を個別に除去
することができる。それによって、外付けのバイパスコ
ンデンサが不要となる。また、ＩＣチップ内にノイズ除
去専用のバイパスコンデンサを新たに作らずに済むの
で、ＩＣチップの面積増やコスト増を防ぐことができ
る。

【００３８】（実施の形態２）図５は、バイパスコンデ
ンサＣ１を形成するＮウェル領域２ｅの終端部付近を拡
大して示す平面図である。図６は、図５のＢ−Ｂにおけ
る縦断面図である。実施の形態２は、実施の形態１にお
いて、Ｎウェル領域２ｅとＮ＋領域２ａとを複数領域に
分割した構成となっている。なお、実施の形態１と同様
の機能を有する構成については、実施の形態１と同一の
符号を付して説明を省略する。

【００３９】本実施の形態２においても、上述した実施
の形態１と同様に、分割された各Ｎウェル領域２ｅにお
いて、その領域表層部２ｈのイオン濃度が高くなる。し
たがって、その表層部２ｈにできるコンデンサの容量値
は大きくなるので、バイパスコンデンサＣ１の容量値
は、実質的に、表層部２ｈの水平方向の全長により決ま
る。なお、図５および図６においては、表層部２ｈは破
線で示されているが、図が煩雑になるのを避けるため、
複数のＮウェル領域２ｅのうちの一つについてのみ示さ
れており、残りのＮウェル領域２ｅについては、図示が
省略されている。

【００４０】分割された各Ｎウェル領域２ｅにおいて、
表層部２ｈのＸ方向およびＹ方向の長さをそれぞれｌｘ
およびｌｙとすると、Ｘ方向に延びる部分は全部で８箇
所あり、またＹ方向に延びる部分は全部で７箇所あるた
め、バイパスコンデンサＣ１の容量値は、つぎの（２）
式で表されるｌに比例した値となる。 ｌ＝８ｌｘ＋７ｌｙ ・・・（２）

【００４１】ところで、実施の形態２におけるｌｘは、
実施の形態１におけるＬｘのおおよそ４分の１に等し
い。また、実施の形態２におけるｌｙは、実施の形態１
におけるＬｙと等しい。したがって、上記（２）式は、
つぎの（３）式となる。 ｌ＝２Ｌｘ＋７Ｌｙ ・・・（３）

【００４２】この（３）式を上記（１）式と比べると、
実施の形態２のバイパスコンデンサＣ１の容量値は、実
施の形態１よりも大きいことがわかる。したがって、実
施の形態２によれば、バイパスコンデンサＣ１は、実施
の形態１よりもノイズ除去能力が大きくなる。説明を省
略するが、バイパスコンデンサＣ２についても同様であ
る。

【００４３】（実施の形態３）図７は、実施の形態３に
かかる半導体集積回路装置において、電源ラインおよび
グランドラインの一部を拡大して示す平面図である。図
８は、図７のＣ−Ｃにおける縦断面図である。実施の形
態３は、実施の形態１において、電源ライン（ＶＤＤ
１）２２およびグランドライン（ＶＳＳ１）２３を櫛歯
状に形成し、それらが噛み合うようにした構成となって
いる。Ｎウェル領域２ｅおよびＮ＋領域２ａは、電源ラ
イン（ＶＤＤ１）２２に沿って櫛歯状に形成されてい
る。また、Ｐ＋領域２ｂは、グランドライン（ＶＳＳ
１）２３に沿って形成されている。なお、実施の形態１
と同様の機能を有する構成については、実施の形態１と
同一の符号を付して説明を省略する。

【００４４】本実施の形態３においても、上述した実施
の形態１と同様に、櫛歯状のＮウェル領域２ｅにおい
て、その領域表層部２ｊのイオン濃度が高くなる。した
がって、その表層部２ｊにできるコンデンサの容量値は
大きくなるので、バイパスコンデンサＣ１の容量値は、
実質的に、表層部２ｊの水平方向の全長により決まる。

【００４５】この櫛歯状のＮウェル領域２ｅにおいて、
表層部２ｊのＸ方向およびＹ方向の長さをそれぞれｍｘ
およびｍｙとすると、Ｘ方向に延びる部分は全部で１０
箇所あり、またＹ方向に延びる部分は１箇所であるた
め、バイパスコンデンサＣ１の容量値は、つぎの（４）
式で表されるｍに比例した値となる。 ｍ＝１０ｍｘ＋ｍｙ ・・・（４）

【００４６】これを実施の形態１と比較する。実施の形
態１にかかる半導体集積回路装置において、電源ライン
およびグランドラインの一部を拡大して示す平面図であ
る図１０は、図９のＤ−Ｄにおける縦断面図である。実
施の形態１の場合、Ｎウェル領域２ｅの表層部２ｊの全
長はＭｙであるため、バイパスコンデンサＣ１の容量値
は、つぎの（５）式で表されるＭに比例した値となる。 Ｍ＝Ｍｙ ・・・（５）

【００４７】ところで、実施の形態３におけるｍｙは、
実施の形態１におけるＭｙと等しい。したがって、上記
（４）式は、つぎの（６）式となる。 ｍ＝１０ｍｘ＋Ｍｙ ・・・（６）

【００４８】この（６）式より、実施の形態３によれ
ば、実施の形態１よりも容量値の大きいバイパスコンデ
ンサＣ１が得られるということがわかる。したがって、
バイパスコンデンサＣ１は、実施の形態１よりもノイズ
除去能力が大きくなる。説明を省略するが、バイパスコ
ンデンサＣ２についても同様である。

【００４９】（実施の形態４）図１１は、本発明の実施
の形態４にかかる半導体集積回路装置の要部を示す断面
斜視図である。この半導体集積回路装置は、Ｐ基板３に
バイポーラトランジスタのコレクタに相当するＮウェル
領域３ａが形成される。このＮウェル領域３ａの内側
に、バイポーラトランジスタのベースに相当し、Ｐ型不
純物が高濃度にドーピングされたＰオフセット領域３ｂ
が形成される。

【００５０】このＰオフセット領域３ｂは、層間絶縁膜
３ｉを貫通するコンタクト群３５を介してグランドライ
ン３３に電気的に接続する。また、Ｐオフセット領域３
ｂの内側に、バイポーラトランジスタのエミッタに相当
するＮ＋領域３ｃが形成される。このＮ＋領域３ｃは、
層間絶縁膜３ｉを貫通するコンタクト群３４を介して電
源ライン３２に電気的に接続する。

【００５１】このような構成の半導体集積回路装置で
は、Ｐオフセット領域３ｂとＮ＋領域３ｃとの間にＰＮ
接合が形成される。そのＰＮ接合により形成されるコン
デンサは、Ｐオフセット領域３ｂにおいてイオン濃度が
高い表層部３ｄ，３ｅ（図１１において、破線で示す領
域）に形成され、ノイズ除去用のバイパスコンデンサと
して使用される。この場合、各領域のイオン濃度の大小
関係は、Ｐオフセット領域３ｂ＞Ｐ基板３であり、か
つ、Ｎ＋領域３ｃ＞Ｎウェル領域３ａである。

【００５２】したがって、実施の形態４によれば、上記
実施の形態１乃至３においてＮウェル領域２ｅとＰ基板
２との間に形成されるＰＮ接合によるコンデンサと比べ
て、容量がより大きなバイパスコンデンサが得られる。
よって、ノイズ除去能力がより大きなバイパスコンデン
サが得られる。

【００５３】（実施の形態５）図１２は、本発明の実施
の形態５にかかる半導体集積回路装置の要部を示す断面
斜視図である。実施の形態５は、実施の形態４の半導体
集積回路装置において、Ｎウェル領域３ａ内にＮ＋領域
３ｆをさらに形成し、このＮ＋領域３ｆに、層間絶縁膜
３ｉを貫通するコンタクト群３６を介して、別の電源ラ
イン３７が電気的に接続される構成となっている。な
お、実施の形態４と同様の機能を有する構成について
は、実施の形態４と同一の符号を付して説明を省略す
る。

【００５４】電源ライン３７は、基板表面に形成された
導電体４１により、もう一つの電源ライン３２に電気的
に接続される。また、Ｐ基板３にＰ＋領域３ｇをさらに
形成し、このＰ＋領域３ｇに、層間絶縁膜３ｉを貫通す
るコンタクト群３８を介して、別のグランドライン３９
が電気的に接続される構成となっている。このグランド
ライン３９は、基板表面に形成された導電体４２によ
り、もう一つのグランドライン３３に電気的に接続され
る。

【００５５】このような構成の半導体集積回路装置で
は、Ｐオフセット領域３ｂとＮ＋領域３ｃとの間のＰＮ
接合においてイオン濃度が高い表層部３ｄ（その領域を
図１２に破線で示す）、Ｐオフセット領域３ｂとＮウェ
ル領域３ａとの間のＰＮ接合においてイオン濃度が高い
表層部３ｈ（その領域を図１２に破線で示す）、および
Ｐ基板３とＮウェル領域３ａとの間のＰＮ接合において
イオン濃度が高い表層部３ｊ（その領域を図１２に破線
で示す）のそれぞれに、コンデンサが形成される。これ
らのコンデンサはバイパスコンデンサとして使用され
る。

【００５６】したがって、実施の形態５によれば、実施
の形態４よりも容量値の大きいバイパスコンデンサが得
られるので、より大きなノイズ除去能力が得られる。

【００５７】（実施の形態６）図１３は、本発明の実施
の形態６にかかる半導体集積回路装置の要部を示す断面
斜視図である。この半導体集積回路装置は、Ｐ基板５を
グランドライン（ＶＳＳ１）５１とする。そして、Ｐ基
板５の上に、たとえばＳｉＯ₂ よりなる薄い絶縁膜５２
が積層され、さらにその上に導電層５３が積層される。
その導電層５３は、電源ライン（ＶＤＤ１）５４として
用いられる。電源ライン（ＶＤＤ１）５４とグランドラ
イン（ＶＳＳ１）５１とは、絶縁膜５２により電気的に
分離される。それによって、電源とグランド間にコンデ
ンサが形成される。このコンデンサは、ノイズ除去用の
バイパスコンデンサとして使用される。

【００５８】また、Ｐ基板５上には回路ブロック５５が
形成されている。その回路ブロック５５の電源ライン
（ＶＤＤ２）５６は、もう一つの電源ライン（ＶＤＤ
１）５４に電気的に接続される。回路ブロック５５のグ
ランドライン（ＶＳＳ２）５７は、層間絶縁膜５ｉを貫
通するコンタクト群５８を介して、Ｐ基板５に形成され
たＰ＋領域５ａに電気的に接続される。

【００５９】実施の形態６によれば、回路ブロック５５
の電源とグランド間に、電源ライン（ＶＤＤ１）５４、
薄い絶縁膜５２およびグランドライン（ＶＳＳ１）５１
より構成されるコンデンサが形成され、このコンデンサ
がノイズ除去用のバイパスコンデンサとして機能する。
したがって、回路ブロック５５の近傍にバイパスコンデ
ンサを設けることができる。

【００６０】（実施の形態７）図１４は、本発明の実施
の形態７にかかる半導体集積回路装置の要部を示す断面
斜視図である。この半導体集積回路装置は、Ｐ基板６上
にＭＯＳトランジスタが形成された構成となっている。
Ｐ基板６上には、ゲート酸化膜として、たとえばＳｉＯ
₂ よりなる薄い酸化膜６１が積層される。また、ゲート
電極として、電源ライン（ＶＤＤ）６２が用いられる。
グランドライン（ＶＳＳ）６３は、層間絶縁膜６ｉを貫
通するコンタクト群６４を介して、Ｐ基板６に形成され
たＰ＋領域６ａに電気的に接続される。なお、図１４で
は、層間絶縁膜６ｉはゲート酸化膜と一続きになってい
るが、実際には、層間絶縁膜の方がゲート酸化膜よりも
厚い。また、図１４において、６ｂはＰ＋領域である。

【００６１】実施の形態７によれば、電源とグランド間
に、ＭＯＳトランジスタを構成する電源ライン（ＶＤ
Ｄ）６２（ゲート電極）とゲート酸化膜６１とグランド
ライン（ＶＳＳ）６３（Ｐ基板６）とにより構成される
コンデンサが形成され、このコンデンサがノイズ除去用
のバイパスコンデンサとして機能する。

【００６２】また、実施の形態７によれば、他のＭＯＳ
トランジスタとともにバイパスコンデンサを製造するこ
とができるので、従来の製造プロセス等を代えずに済
む。

【００６３】（実施の形態８）図１５は、本発明の実施
の形態８にかかる半導体集積回路装置の要部を示す断面
斜視図である。この半導体集積回路装置は、Ｐ基板７上
に導電層が積層され、それがグランドライン（ＶＳＳ
１）７１となる。そして、その導電層の上に、高誘電率
材料よりなる絶縁膜７２が積層される。さらに、その絶
縁膜の上に導電層が積層され、電源ライン（ＶＤＤ１）
７３となる。電源ライン（ＶＤＤ１）７３とグランドラ
イン（ＶＳＳ１）７１とは、高誘電率材料よりなる絶縁
膜７２により電気的に分離される。それによって、電源
とグランド間にコンデンサが形成される。このコンデン
サは、ノイズ除去用のバイパスコンデンサとして使用さ
れる。

【００６４】また、Ｐ基板７上には回路ブロック７４が
形成されている。その回路ブロック７４の電源ライン
（ＶＤＤ２）７５は、もう一つの電源ライン（ＶＤＤ
１）７３に電気的に接続される。回路ブロック７４のグ
ランドライン（ＶＳＳ２）７６は、もう一つのグランド
ライン（ＶＳＳ１）７１に電気的に接続される。

【００６５】実施の形態８によれば、回路ブロック７４
の電源とグランド間に、電源ライン（ＶＤＤ１）７３、
高誘電率材料よりなる絶縁膜７２およびグランドライン
（ＶＳＳ１）７１より構成されるコンデンサが形成さ
れ、このコンデンサがノイズ除去用のバイパスコンデン
サとして機能する。したがって、回路ブロック７４の近
傍にバイパスコンデンサを設けることができる。また、
絶縁膜７２が高誘電率材料でできているため、容量値が
より大きいバイパスコンデンサが得られる。

【００６６】以上において本発明は、デジタル回路とア
ナログ回路とが混在する半導体集積回路装置に限らず、
バイパスコンデンサを必要とする種々の半導体集積回路
装置に適用することができる。

【００６７】また、本発明は、Ｐ基板に限らず、Ｎ型半
導体基板を用いた場合にも同様に適用可能である。Ｎ型
半導体基板の場合には、上述した説明において導電型を
表す「Ｐ」を「Ｎ」に置き換えるとともに、「Ｎ」を
「Ｐ」に置き換えればよい。また、電源ラインをグラン
ドラインに、グランドラインを電源ラインに置き換えれ
ばよい。

【００６８】

【発明の効果】以上、説明したとおり、本発明にかかる
半導体集積回路装置によれば、ＩＣチップ内において、
ノイズ発生源の近くにコンデンサを形成し、これをバイ
パスコンデンサとして使用することにより、電源電圧お
よびグランド電圧の変動を効果的に抑えることができ
る。

【図面の簡単な説明】

【図１】実施の形態１にかかる半導体集積回路装置の要
部を示す断面斜視図である。

【図２】図１に示した半導体集積回路装置の回路構成を
模式的に示す回路図である。

【図３】図１においてバイパスコンデンサを形成するＮ
ウェル領域の終端部付近を拡大して示す平面図である。

【図４】図３のＡ−Ａにおける縦断面図である。

【図５】実施の形態２にかかる半導体集積回路装置の要
部を示す断面斜視図である。

【図６】図５のＢ−Ｂにおける縦断面図である。

【図７】実施の形態３にかかる半導体集積回路装置にお
いて電源ラインおよびグランドラインの一部を拡大して
示す平面図である。

【図８】図７のＣ−Ｃにおける縦断面図である。

【図９】実施の形態１にかかる半導体集積回路装置にお
いて電源ラインおよびグランドラインの一部を拡大して
示す平面図である。

【図１０】図９のＤ−Ｄにおける縦断面図である。

【図１１】本発明の実施の形態４にかかる半導体集積回
路装置の要部を示す断面斜視図である。

【図１２】本発明の実施の形態５にかかる半導体集積回
路装置の要部を示す断面斜視図である。

【図１３】本発明の実施の形態６にかかる半導体集積回
路装置の要部を示す断面斜視図である。

【図１４】本発明の実施の形態７にかかる半導体集積回
路装置の要部を示す断面斜視図である。

【図１５】本発明の実施の形態８にかかる半導体集積回
路装置の要部を示す断面斜視図である。

【図１６】従来における半導体集積回路装置の要部を示
す断面斜視図である。

【符号の説明】

１０，１１，２０，２１，５５，７４ 回路ブロック １２，１６，２２，２６，３２，３７，５４，５６，６
２，７３，７５電源ライン １３，１７，２３，２７，３３，３９，５７，６３，７
１，７６グランドライン １，２，３，５，６，７ Ｐ型半導体基板 ２ａ，２ｃ，３ｃ，３ｆ Ｎ＋領域 １ｅ，１ｆ，２ｂ，２ｄ，３ｇ，５ａ，６ａ，６ｂ Ｐ
＋領域 １ａ，１ｂ，２ｅ，２ｆ，３ａ Ｎウェル領域 ３ｂ Ｐオフセット領域（第１の導電型の高濃度不純物
拡散領域） ５２，７２ 絶縁膜

Claims (7)

【特許請求の範囲】
1. 【請求項１】 回路ブロックにグランド電圧を供給する
   グランドラインと、前記回路ブロックに電源電圧を供給
   する電源ラインとが、少なくともその一部において、前
   記回路ブロックの幅よりも狭い幅で相対峙していること
   を特徴とする半導体集積回路装置。
2. 【請求項２】 第１の導電型の半導体領域内に、回路ブ
   ロックに電源電圧を供給するための電源ラインに電気的
   に接続される第２の導電型の半導体領域が、複数の領域
   に分割されて設けられていることを特徴とする半導体集
   積回路装置。
3. 【請求項３】 第１の導電型の半導体領域内に、回路ブ
   ロックに電源電圧を供給するための電源ラインに電気的
   に接続される第２の導電型の半導体領域が、櫛歯状の平
   面形状を成して設けられていることを特徴とする半導体
   集積回路装置。
4. 【請求項４】 第１の導電型の半導体領域と、 前記第１の導電型の半導体領域内に形成された第２の導
   電型の半導体領域と、 前記第２の導電型の半導体領域内に形成され、かつ、回
   路ブロックにグランド電圧を供給するためのグランドラ
   インが電気的に接続される第１の導電型の高濃度不純物
   拡散領域と、 前記第１の導電型の高濃度不純物拡散領域内に形成さ
   れ、かつ、回路ブロックに電源電圧を供給するための電
   源ラインが電気的に接続される第２の導電型の高濃度不
   純物拡散領域と、 を備えることを特徴とする半導体集積回路装置。
5. 【請求項５】 グランド電圧が印加される第１のグラン
   ドライン上に積層された絶縁膜と、 前記絶縁膜上に積層され、かつ、電源電圧が印加される
   第１の電源ラインと、 前記第１のグランドラインに電気的に接続され、かつ、
   回路ブロックにグランド電圧を供給する第２のグランド
   ラインと、 前記第１の電源ラインに電気的に接続され、かつ、前記
   回路ブロックに電源電圧を供給する第２の電源ライン
   と、 を備えることを特徴とする半導体集積回路装置。
6. 【請求項６】 前記第１のグランドラインは半導体基板
   であり、前記絶縁膜はゲート酸化膜であり、前記第１の
   電源ラインはゲート電極であることを特徴とする請求項
   ５に記載の半導体集積回路装置。
7. 【請求項７】 前記絶縁膜は高誘電率材料でできている
   ことを特徴とする請求項６に記載の半導体集積回路装
   置。