JP2001094443A - Ａｃｓ演算装置及びビタビ復号装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビタビ復号装置の回路規模を小さくすること
ができるＡＣＳ演算回路を提供する。 【解決手段】 ＡＣＳ演算回路１２−０等は、２つのス
テートについてパスメトリックとパスの生き残り情報と
を算出するものであり、時刻Ｔ−１におけるｎ番目のパ
スメトリックを正規化する第１正規化演算器３０と、時
刻Ｔ−１におけるｎ＋Ｎ／２番目のパスメトリックを正
規化する第２正規化演算器と、第１正規化演算器３０の
出力と、時刻Ｔの２ｎ番目のパスに対応する一方のブラ
ンチメトリックとを加算する第１加算器４０と、第２正
規化演算器の出力と、時刻Ｔの２ｎ番目のパスに対応す
る他方のブランチメトリックとを加算する第２加算器４
２と、第１正規化演算器の出力と、上記他方のブランチ
メトリックとを加算する第３加算器４４と、該第２正規
化演算器の出力と、上記一方のブランチメトリックとを
加算する第４加算器とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算装置に関する
ものであり、特に、畳み込み符号の最尤復号装置、特
に、ビタビ復号装置におけるＡＣＳ演算装置に関するも
のである。

【０００２】

【従来の技術】従来よりビタビ復号は、畳み込み符号の
最尤復号を効率よく実現する方法として広く知られてお
り、また、このビタビ復号は、強力な誤り訂正能力を持
つことから、衛星通信システムや移動体通信システムの
デジタル信号の誤り訂正方式として広く用いられてい
る。

【０００３】ビタビ復号は、伝送されてきた受信系列に
最も近い伝送系列を推定し、元の情報系列を復号する最
尤復号方式の１つであり、具体的には、図３に示す符号
器で符号化されたデータは、図５に示すようなトレリス
状態線図で表現されるような構造を有している。

【０００４】このビタビ復号における復号方法について
簡単に説明すると、ある時刻Ｔにおいて合流する２つの
パスを持つ各ステートごとに、パスの確からしさを示す
メトリックを求め、そのうちの一方のパスを生き残りパ
スとして残し、他は廃棄する。このような処理を全ての
ステートについて行い、各ステートごとに生き残りパス
の系列を求める。次に、これらの生き残りパスの中で最
も尤度の高いパスを判定して最も古いパス入力に対応す
る情報ビットから復号結果として出力していくものであ
る。

【０００５】ここで、従来におけるビタビ復号装置の構
成を説明すると、図８に示すように、ブランチメトリッ
ク演算回路１１０と、ＡＣＳ（加算比較選択）処理部１
１２と、最尤メトリック演算回路１１４と、パスメトリ
ックメモリ１１６と、パスメモリ１１８と、出力選択部
１２０とを有している。

【０００６】ここで、上記ブランチメトリック演算回路
１１０は、各ステートごとに、流入するパスに対応する
ブランチメトリックを算出するものである。

【０００７】また、上記ＡＣＳ処理部１１２は、複数の
ＡＣＳ演算回路１１２−０〜１１２−Ｎ−１を有してい
る。ここで、ＡＣＳ演算回路の数としては、ステート数
（状態数）をＮとした場合に、ＡＣＳ演算回路の数はＮ
個となる。例えば、図３に示す符号器の場合には、ステ
ート数が８（Ｎ＝８）となるので８個となる。この図３
に示す符号器は、拘束長Ｋ＝４、符号化率ｒ＝１／２
で、生成多項式Ｇ０＝Ｄ ³＋Ｄ²＋１、Ｇ１＝Ｄ³＋Ｄ²＋
Ｄ＋１の畳み込み符号器である。この図３に示す符号器
の状態遷移図は図４のようになる。

【０００８】ここで、ＡＣＳ演算回路１１２−０〜１１
２−Ｎ−１における各ＡＣＳ演算回路は、図９に示すよ
うに構成され、正規化演算器１３０、１３２と、加算器
１４０、１４２と、比較器１５０と、選択器１６０とを
有している。

【０００９】ここで、上記正規化演算器１３０、１３２
は、旧パスメトリックの正規化演算を行うものであり、
時間ごとに加算され算出されるパスメトリックを有限ビ
ット幅のメモリに蓄積していくために、オーバーフロー
が発生しないように正規化し、ある一定値以下になるよ
うにしている。具体的には、正規化演算器１３０は、当
該ステートに流入するパスのうちの一方のパスの旧パス
メトリックである旧パスメトリックＡと最尤メトリック
との差分を算出することにより、旧パスメトリックＡを
正規化演算している。一方、正規化演算器１３２は、当
該ステートに流入するパスのうちの他方のパスの旧パス
メトリックである旧パスメトリックＢと最尤メトリック
との差分を算出することにより、旧パスメトリックＢを
正規化演算している。

【００１０】つまり、この正規化演算器１３０は、パス
メトリックメモリ１１６から、該パスメトリックメモリ
１１６に記憶された旧パスメトリックであって、当該ス
テートに流入するパスのうちの一方のパスの旧パスメト
リックである旧パスメトリックＡを読み出す。更には、
最尤メトリック演算回路１１４で演算された最尤メトリ
ックが該正規化演算器１３０に入力されている。また、
正規化演算器１３２は、パスメトリックメモリ１１６か
ら、該パスメトリックメモリ１１６に記憶された旧パス
メトリックであって、当該ステートに流入するパスのう
ちの他方のパスの旧パスメトリックである旧パスメトリ
ックＢを読み出す。更には、最尤メトリック演算回路１
１４で演算された最尤メトリックが該正規化演算器１３
２に入力されている。

【００１１】例えば、図３に示す符号器を用いる場合に
は、図５に示すようなトレリス線図となるので、ステー
トＳ０００についてのＡＣＳ演算回路１１２−０では、
正規化演算器１３０は、旧パスメトリックＡとしてステ
ートＳ０００の旧パスメトリックをパスメトリックメモ
リ１１６から読み出し、一方、正規化演算器１３２は、
旧パスメトリックＢとしてステートＳ１００の旧パスメ
トリックをパスメトリックメモリ１１６から読み出す。

【００１２】また、上記加算器１４０、１４２は、ブラ
ンチメトリックと旧パスメトリックとの加算を行うもの
であり、加算器１４０は、ブランチメトリックＡと正規
化演算器１３０の演算結果とを加算する。また、加算器
１４２は、ブランチメトリックＢと正規化演算器１３２
の演算結果とを加算する。

【００１３】つまり、加算器１４０は、ブランチメトリ
ック演算回路１１０におけるブランチメトリックＡの出
力端と、正規化演算器１３０とに接続されており、ま
た、加算器１４２は、ブランチメトリック演算回路１１
０におけるブランチメトリックＢの出力端と、正規化演
算器１３２とに接続されている。例えば、図３に示す符
号器を用いる場合には、図５に示すようなトレリス線図
となるので、ステートＳ０００についてのＡＣＳ演算回
路１１２−０では、加算器１４０は、ステートＳ０００
から流入するパスに対応するブランチメトリックの出力
端に接続され、また、加算器１４２は、ステートＳ１０
０から流入するパスに対応するブランチメトリックの出
力端に接続されていることになる。

【００１４】また、上記比較器１５０は、上記加算器１
４０の加算結果と加算器１４２の加算結果とを比較し
て、加算結果が小さい方のパスについてのパス選択信号
を出力する。つまり、該ステートに流入するパスのうち
のいずれのパスを選択したかの信号を出力する。この比
較器１５０は尤度の高いパスを選択していることにな
る。このパス選択信号としては、種々の形態が考えられ
るが、例えば、当該パスについての入力データとするこ
とが考えられる。例えば、図５のトレリス線図におい
て、ステートＳ０００に合流する２つのパスのうち、ス
テートＳ０００からのパスを選択した場合には、入力デ
ータである０のデータをパス選択信号として出力し、一
方、ステートＳ１００からのパスを選択した場合には、
入力データである１のデータをパス選択信号として出力
する。

【００１５】また、上記選択器１６０は、比較器１５０
からのパス選択信号に基づき選択されたパスについての
加算結果をパスメトリックとして出力する。

【００１６】また、図８における最尤メトリック演算回
路１１４は、各ＡＣＳ演算回路から出力されるパスメト
リックを比較して、尤度の最も高いパスのパスメトリッ
クを最尤メトリックとする処理を行い、この算出された
最尤メトリックを次回の正規化演算器における演算のた
めにＡＣＳ処理部１１２側に出力する。尤度の最も高い
パスの選択としては、パスメトリックが最も小さいパス
とすることが考えられる。また、最尤メトリック演算回
路１１４は、算出された最尤メトリックについてのパス
についてのデータを最尤パス選択信号として出力する。
この最尤パス選択信号としては、具体的には、最尤メト
リックを持つパスメトリックを保持するステートとして
選択されたステートの情報とすることが考えられる。

【００１７】また、パスメトリックメモリ１１６は、各
ＡＣＳ演算回路で算出されたパスメトリックを各ステー
トごとに記憶するものである。記憶されたパスメトリッ
クは、次回の演算においてＡＣＳ処理部１１２により読
出しが行われる。また、パスメモリ１１８は、各ステー
ト及び各時刻ごとにパス選択信号のデータを記憶する。
つまり、各ステート及び各時刻についてマトリクス状に
上記パス選択信号の値を記憶する。なお、該パス選択信
号として、具体的には、選択されたパスに対応する入力
データとすることが考えられる。その場合には、例え
ば、ステートＳ０００において、前時刻のステートＳ０
００から流入するパスが選択された場合には、入力デー
タとしての０データがパス選択信号となる。

【００１８】また、出力選択部１２０は、パスメモリ１
８に格納された当該時刻におけるパス選択信号の中から
最尤パス選択信号に対応するパス選択信号を選択し、入
力データを復号し出力する。

【００１９】上記構成のビタビ復号装置の動作について
説明すると、受信データがブランチメトリック演算回路
１１０に入力されると、該ブランチメトリック演算回路
１１０は、各ステートについてのブランチメトリックを
演算する。この演算されたブランチメトリックは、ＡＣ
Ｓ処理部１１２に入力され、所定のブランチメトリック
が所定のＡＣＳ演算回路に入力される。また、正規化演
算器１３０、１３２には、旧パスメトリックと最尤メト
リックが入力されて正規化演算が行われ、その各結果と
各ブランチメトリックとが加算器１４０、１４２で加算
される。そして、各加算器１４０、１４２の加算結果は
比較器１５０で比較されて、パス選択信号を出力する。
パス選択信号は、パスメモリ１１８に格納される。

【００２０】また、選択器１６０は、比較器１５０から
のパス選択信号に基づき選択されたパスについての加算
結果をパスメトリックとして出力する。例えば、ステー
トＳ０００のＡＣＳ演算回路１１２−０において、ステ
ートＳ０００側から流入するパスを選択した場合には、
ステートＳ０００における旧パスメトリックを正規化し
た結果にステートＳ０００から流入するパスに対応する
ブランチメトリックを加算した値がそのステートＳ００
０のパスメトリックとして出力されることになる。

【００２１】選択器１６０から出力されたパスメトリッ
クは、最尤メトリック演算回路１１４に送られる。つま
り、図９に示すＡＣＳ演算回路はステートごとに設けら
れているので、ステート数のパスメトリックが該最尤メ
トリック演算回路１１４に送られる。

【００２２】該最尤メトリック演算回路１１４では、各
ステートにおけるパスメトリックから最尤メトリックを
算出し、その最尤メトリックを持つパスメトリックを保
持するステートに対応するステートの情報を最尤パス選
択信号として出力する。出力選択部１２０は、該最尤パ
ス選択信号に基づき所定のデータを出力する。例えば、
パスメモリ１１８においてデータが入力データの形で格
納されている場合には、その時刻に対応する入力データ
の中で最尤パス選択信号に対応する入力データを読み出
して、データ出力として出力する。

【００２３】

【発明が解決しようとする課題】しかし、上記従来のビ
タビ復号装置においては、ステート数分の図９に示す構
成のＡＣＳ演算回路が必要となり、拘束長Ｋが大きくな
ると、復号器側のステート数は指数関数的に増大するた
め、復号器の回路規模が増大することになる。ビタビ復
号装置の回路規模が指数関数的に大きくなると、ＬＳＩ
化等のハード化が困難になるという問題を生じる。

【００２４】そこで、本発明は、ビタビ復号装置の回路
規模を小さくすることができるＡＣＳ演算回路を提供す
ることを目的とするものである。

【００２５】

【課題を解決するための手段】本発明は上記問題点を解
決するために創作されたものであって、第１には、トレ
リス状態線図におけるある時刻Ｔにおける各パスのパス
メトリックとパスの生き残り情報とを算出するＡＣＳ演
算装置であって、ｎを０以上の整数、Ｎを全状態数とし
た場合に、時刻Ｔ−１におけるｎ番目のパスメトリック
と、時刻Ｔ−１までに算出した正規化演算用基準値とを
用いて正規化演算を行う第１正規化演算器と、時刻Ｔ−
１におけるｎ＋Ｎ／２番目のパスメトリックと、時刻Ｔ
−１までに算出した正規化演算用基準値とを用いて正規
化演算を行う第２正規化演算器と、を有し、連続するス
テートに合流するパスに対するパスメトリックの一方を
上記第１正規化演算器に入力するとともに、他方を第２
正規化演算器に入力することを特徴とする。

【００２６】この第１の構成のＡＣＳ演算装置によれ
ば、２ｎ番目のステートと２ｎ＋１番目のステートとい
うように連続するステートに合流するパスに対するパス
メトリックは互いに共通であることから、連続する２つ
のステートについては、第１正規化演算器と第２正規化
演算器とを共有することができ、正規化演算装置を従来
の半分で済むようにしたので、ＡＣＳ演算装置の回路規
模を縮小することが可能となり、ＬＳＩ化に適したビタ
ビ復号装置を提供することが可能となる。

【００２７】また、第２には、トレリス状態線図におけ
るある時刻Ｔにおける各パスのパスメトリックとパスの
生き残り情報とを算出するＡＣＳ演算装置であって、ｎ
を０以上の整数、Ｎを全状態数とした場合に、時刻Ｔ−
１におけるｎ番目のパスメトリックと、時刻Ｔ−１まで
に算出した正規化演算用基準値とを用いて正規化演算を
行う第１正規化演算器と、時刻Ｔ−１におけるｎ＋Ｎ／
２番目のパスメトリックと、時刻Ｔ−１までに算出した
正規化演算用基準値とを用いて正規化演算を行う第２正
規化演算器と、を有するとともに、時刻Ｔの２ｎ番目の
パスメトリックと生き残り情報を算出するための第１加
算器と、第２加算器と、第１比較器と、第１選択器であ
って、該第１正規化演算器の出力と、時刻Ｔの２ｎ番目
のパスに対応する一方のブランチメトリックとを加算す
る上記第１加算器と、該第２正規化演算器の出力と、時
刻Ｔの２ｎ番目のパスに対応する他方のブランチメトリ
ックとを加算する上記第２加算器と、該第１加算器の出
力と第２加算器の出力とを比較して、尤度の高いパスを
判定して、時刻Ｔの２ｎ番目の生き残り情報を出力する
上記第１比較器と、該第１比較器の判定結果に従い、第
１加算器の出力と第２加算器の出力のいずれかを選択出
力して、時刻Ｔの２ｎ番目のパスメトリックを出力する
上記第１選択器と、を有し、さらに、時刻Ｔの２ｎ＋１
番目のパスメトリックと生き残り情報を算出するための
第３加算器と、第４加算器と、第２比較器と、第２選択
器であって、該第１正規化演算器の出力と、時刻Ｔの２
ｎ番目のパスに対応する上記他方のブランチメトリック
とを加算する上記第３加算器と、該第２正規化演算器の
出力と、時刻Ｔの２ｎ番目のパスに対応する上記一方の
ブランチメトリックとを加算する上記第４加算器と、該
第３加算器の出力と第４加算器の出力とを比較して、尤
度の高いパスを判定して、時刻Ｔの２ｎ＋１番目の生き
残り情報を出力する上記第２比較器と、該第２比較器の
判定結果に従い、第３加算器の出力と第４加算器の出力
のいずれかを選択出力して、時刻Ｔの２ｎ＋１番目のパ
スメトリックを出力する上記第２選択器と、を有するこ
とを特徴とする。

【００２８】この第１の構成のＡＣＳ演算装置において
は、まず、上記第１正規化演算器が、時刻Ｔ−１におけ
るｎ番目のパスメトリックと、時刻Ｔ−１までに算出し
た正規化演算用基準値とを用いて正規化演算を行う。ま
た、上記第２正規化演算器が、時刻Ｔ−１におけるｎ＋
Ｎ／２番目のパスメトリックと、時刻Ｔ−１までに算出
した正規化演算用基準値とを用いて正規化演算を行う。

【００２９】そして、上記第１加算器が、該第１正規化
演算器の出力と、時刻Ｔの２ｎ番目のパスに対応する一
方のブランチメトリックとを加算し、一方、上記第２加
算器が、該第２正規化演算器の出力と、時刻Ｔの２ｎ番
目のパスに対応する他方のブランチメトリックとを加算
する。

【００３０】すると、上記第１比較器が、該第１加算器
の出力と第２加算器の出力とを比較して、尤度の高いパ
スを判定して、時刻Ｔの２ｎ番目の生き残り情報を出力
する。また、第１選択器は、該第１比較器の判定結果に
従い、第１加算器の出力と第２加算器の出力のいずれか
を選択出力して、時刻Ｔの２ｎ番目のパスメトリックを
出力する。

【００３１】また、上記第３加算器は、該第１正規化演
算器の出力と、時刻Ｔの２ｎ番目のパスに対応する上記
他方のブランチメトリックとを加算し、一方、該第２正
規化演算器の出力と、時刻Ｔの２ｎ番目のパスに対応す
る上記一方のブランチメトリックとを加算する。

【００３２】すると、上記第２比較器が、該第３加算器
の出力と第４加算器の出力とを比較して、尤度の高いパ
スを判定して、時刻Ｔの２ｎ＋１番目の生き残り情報を
出力する。また、第２選択器は、該第２比較器の判定結
果に従い、第３加算器の出力と第４加算器の出力のいず
れかを選択出力して、時刻Ｔの２ｎ＋１番目のパスメト
リックを出力する。

【００３３】このように、２ｎ番目のステートと２ｎ＋
１番目のステートの双方に関して、時刻Ｔ−１における
ｎ番目のパスメトリックと、時刻Ｔ−１におけるｎ＋Ｎ
／２番目のパスメトリックとを用いているが、これは、
２ｎ番目のステートと２ｎ＋１番目のステートというよ
うに連続するステートに合流するパスに対するパスメト
リックは互いに共通であることに基づく。

【００３４】また、上記第１加算器と第４加算器には、
時刻Ｔの２ｎ番目のパスに対応する一方のブランチメト
リックを入力し、一方、上記第２加算器と第３加算器に
は、時刻Ｔの２ｎ番目のパスに対応する他方のブランチ
メトリックを入力するが、これは、生成多項式が０次係
数を持つとともに、最高次（Ｋ−１）係数を持っている
場合に、該生成多項式を持つ畳み込み符号のトレリス線
図においては、連続する２つのステート、２ｎ番目のス
テートと２ｎ＋１番目のステートのブランチメトリック
は互いに対称であることに基づく。

【００３５】本発明のＡＣＳ演算装置によれば、上記の
ように正規化演算装置を共有することにより、正規化演
算装置を従来の半分で済むようにしたので、ＡＣＳ演算
装置の回路規模を縮小することが可能となり、ＬＳＩ化
に適したビタビ復号装置を提供することが可能となる。
また、上記のようにブランチメトリックの対称性を利用
しているので、ビタビ復号装置におけるブランチメトリ
ック演算回路の回路規模を小さくすることも可能とな
る。

【００３６】また、第３には、上記第２の構成におい
て、上記第１加算器と第４加算器とが加算するブランチ
メトリックが、時刻Ｔ−１におけるｎ番目のステートか
ら流入するパスに対応するブランチメトリックであり、
また、上記第２加算器と第３加算器とが加算するブラン
チメトリックが、時刻Ｔ−１におけるｎ＋Ｎ／２番目の
ステートから流入するパスに対応するブランチメトリッ
クであることを特徴とする。

【００３７】また、第４には、上記第２又は第３の構成
において、上記第１比較器と第２比較器とが、生き残り
情報として、選択されたパスに対応する入力データであ
って、１又は０の入力データを出力することを特徴とす
る。

【００３８】また、第５には、ビタビ復号を行うための
ビタビ復号装置であって、ブランチメトリックを算出す
るブランチメトリック演算装置と、ＡＣＳ演算を行うＡ
ＣＳ演算部であって、複数の上記第１又は第２の構成の
ＡＣＳ演算装置を有するＡＣＳ演算部と、各ＡＣＳ演算
装置が出力するパスメトリックに基づき最尤メトリック
を算出するとともに、最尤パスについての信号である最
尤パス選択信号を出力する最尤メトリック演算装置と、
各ＡＣＳ演算装置が出力するパスメトリックを記憶する
パスメトリックメモリと、各ＡＣＳ演算装置が出力する
生き残り情報を記憶するパスメモリと、最尤メトリック
演算回路からの最尤パス選択信号に基づき、パスメモリ
に格納された所定の情報を選択する出力選択部と、を有
することを特徴とする。

【００３９】

【発明の実施の形態】本発明の実施の形態としての実施
例を図面を利用して説明する。本発明に基づくビタビ復
号装置Ｐは、図１に示されるように、ブランチメトリッ
ク演算回路１０と、ＡＣＳ（加算比較選択）処理部１２
と、最尤メトリック演算回路１４と、パスメトリックメ
モリ１６と、パスメモリ１８と、出力選択部２０とを有
している。

【００４０】ここで、ブランチメトリック演算回路１０
と、最尤メトリック演算回路１４と、パスメトリックメ
モリ１６と、パスメモリ１８と、出力選択部２０の構成
は上記従来における構成と同様であるが、ＡＣＳ処理部
１２における各ＡＣＳ演算回路の構成が異なる。

【００４１】以下各構成について説明すると、まず、上
記ブランチメトリック演算回路１０は、各ステートごと
に、流入するパスに対応するブランチメトリックを算出
するものである。

【００４２】また、上記ＡＣＳ処理部１２は、複数のＡ
ＣＳ演算回路（ＡＣＳ演算装置）１２−０〜１２−ｍを
有している。ここで、ＡＣＳ演算装置の数ｍとしては、
ステート数をＮとした場合に、Ｎ／２個となる。例え
ば、図３に示す符号器の場合には、ステート数が８（Ｎ
＝８）となるので４個となる。これは、各ＡＣＳ演算回
路が以下に説明するように構成されているからである。

【００４３】ここで、ＡＣＳ演算回路１２−０〜１２−
ｍにおける各ＡＣＳ演算回路は、図２に示すように構成
され、第１正規化演算器３０と、第２正規化演算器３２
と、第１加算器４０と、第２加算器４２と、第３加算器
４４と、第４加算器４６と、第１比較器５０と、第２比
較器５２と、第１選択器６０と、第２選択器６２とを有
している。

【００４４】ここで、上記第１正規化演算器３０及び第
２正規化演算器３２は、旧パスメトリックの正規化演算
を行うものであり、上記従来の場合と同様に、時間ごと
に加算され算出されるパスメトリックを有限ビット幅の
メモリに蓄積していくために、オーバーフローが発生し
ないように正規化し、ある一定値以下になるようにして
いる。具体的には、第１正規化演算器３０は、あるステ
ートに流入するパスのうちの一方のパスの旧パスメトリ
ックである旧パスメトリックＡと最尤メトリックとの差
分を算出することにより、旧パスメトリックＡを正規化
演算している。一方、第２正規化演算器３２は、当該ス
テートに流入するパスのうちの他方のパスの旧パスメト
リックである旧パスメトリックＢと最尤メトリックとの
差分を算出することにより、旧パスメトリックＢを正規
化演算している。

【００４５】なお、上記旧パスメトリックＡは、上記あ
るステートに連続するステートに流入するパスのうちの
一方のパスの旧パスメトリックである。また、同じよう
に、上記旧パスメトリックＢは、上記あるステートに連
続するステートに流入するパスのうちの他方のパスの旧
パスメトリックである。例えば、図５のトレリス線図に
おいて、時刻Ｔ＝４以降では、連続するステートである
ステートＳ０００とステートＳ００１においては、ステ
ートＳ０００におけるステートＳ０００からのパスの旧
パスメトリックと、ステートＳ００１におけるステート
Ｓ０００からのパスの旧パスメトリックは同じである。
これを例えば旧パスメトリックＡとする。一方、ステー
トＳ０００におけるステートＳ１００からのパスの旧パ
スメトリックと、ステートＳ００１におけるステートＳ
１００からのパスの旧パスメトリックも同じである。上
記ステートＳ０００からのパスの旧パスメトリックを旧
パスメトリックＡとすると、こちらは旧パスメトリック
Ｂとなる。

【００４６】なお、上記の連続するステートとは、ｎ＝
０〜Ｎ／２−１の整数とした場合に、２ｎ番目のステー
トと２ｎ＋１番目のステートである。例えば、図５の例
では、ステートＳ０００とステートＳ００１、ステート
Ｓ０１０とステートＳ０１１、ステートＳ１００とステ
ートＳ１０１、ステートＳ１１０とステートＳ１１１は
互いに連続するステートとなる。一方、例えば、ステー
トＳ００１とステートＳ０１０とは上記の連続するステ
ートとはならない。

【００４７】つまり、この第１正規化演算器３０は、パ
スメトリックメモリ１６から、該パスメトリックメモリ
１６に記憶された旧パスメトリックであって、あるステ
ート（２ｎ番目のステート）に流入するパスのうちの一
方のパスの旧パスメトリックであり、かつ、該ステート
に連続するステート（２ｎ＋１番目のステート）に流入
するパスのうちの一方のパスの旧パスメトリックである
旧パスメトリックＡを読み出すとともに、最尤メトリッ
ク演算回路１４で演算された最尤メトリックが該正規化
演算器３０に入力されている。また、第２正規化演算器
３２は、パスメトリックメモリ１６から、該パスメトリ
ックメモリ１６に記憶された旧パスメトリックであっ
て、上記あるステートに流入するパスのうちの他方のパ
スの旧パスメトリックであり、かつ、該ステートに連続
するステートに流入するパスのうちの他方のパスの旧パ
スメトリックである旧パスメトリックＢを読み出すとと
もに、最尤メトリック演算回路１４で演算された最尤メ
トリックが該第２正規化演算器３２に入力されている。
つまり、上記旧パスメトリックＡは、上記の「時刻Ｔ−
１におけるｎ番目のパスメトリック」に対応するとする
と、また、旧パスメトリックＢは、上記の「時刻Ｔ−１
におけるｎ＋Ｎ／２番目のパスメトリック」に対応す
る。

【００４８】例えば、図３に示す符号器を用いる場合に
は、図５に示すようなトレリス線図となるので、ステー
トＳ０００及びステートＳ００１についてのＡＣＳ演算
回路１２−０では、第１正規化演算器３０は、旧パスメ
トリックＡとしてステートＳ０００の旧パスメトリック
をパスメトリックメモリ１６から読み出し、一方、第２
正規化演算器３２は、旧パスメトリックＢとしてステー
トＳ１００の旧パスメトリックをパスメトリックメモリ
１６から読み出す。

【００４９】つまり、図５に示すように、あるステート
にはそれぞれ２つの合流パスがあり、各ステートにおい
て２つのパスメトリックがあるわけであるが、連続する
ステートに合流するパスに対するパスメトリックは互い
に共通であるので、該共通するパスメトリックの一方を
第１正規化演算器３０に入力するとともに、他方を第２
正規化演算器３２に入力するのである。つまり、２ｎ番
目と２ｎ＋１番目の連続する２つのステートに合流する
パスに対応するパスメトリックは共通であることから、
正規化演算を２ｎ番目のステート及び２ｎ＋１番目のス
テートのそれぞれにおいて行う必要はないことから正規
化演算器を共有したのである。

【００５０】また、上記第１加算器４０、第２加算器４
２、第３加算器４４、第４加算器４６は、ブランチメト
リックと旧パスメトリックとの加算を行うものであり、
第１加算器４０は、ブランチメトリックＡと第１正規化
演算器３０の演算結果とを加算する。また、第２加算器
４２は、ブランチメトリックＢと第２正規化演算器３２
の演算結果とを加算する。また、第３加算器４４は、ブ
ランチメトリックＢと第１正規化演算器３０の演算結果
とを加算する。また、第４加算器４４は、ブランチメト
リックＡと第２正規化演算器３２の演算結果とを加算す
る。ここで、ブランチメトリックＡとは、上記旧パスメ
トリックＡに対応するパスに対応するブランチメトリッ
クであり、つまり、上記あるステートに流入するパスの
うちの一方のパスに対応するブランチメトリックであ
る。また、ブランチメトリックＢとは、上記旧パスメト
リックＢに対応するパスに対応するブランチメトリック
であり、つまり、上記あるステートに流入するパスのう
ちの他方のパスに対応するブランチメトリックである。
このブランチメトリックＡは、時刻Ｔの２ｎ番目のパス
に対応する一方のブランチメトリックであって、時刻Ｔ
−１におけるｎ番目のステートから流入するパスに対応
するブランチメトリックに対応し、一方、ブランチメト
リックＢは、時刻Ｔの２ｎ番目のパスに対応する他方の
ブランチメトリックであって、時刻Ｔ−１におけるｎ＋
Ｎ／２番目のステートから流入するパスに対応するブラ
ンチメトリックに対応する。

【００５１】つまり、第１加算器４０は、ブランチメト
リック演算回路１０におけるブランチメトリックＡの出
力端と、第１正規化演算器３０とに接続されており、ま
た、第２加算器４２は、ブランチメトリック演算回路１
０におけるブランチメトリックＢの出力端と、第２正規
化演算器３２とに接続されており、また、第３加算器４
４は、ブランチメトリック演算回路１０におけるブラン
チメトリックＢの出力端と、第１正規化演算器３０とに
接続されており、また、第４加算器４６は、ブランチメ
トリック演算回路１０におけるブランチメトリックＡの
出力端と、第２正規化演算器３２とに接続されている。

【００５２】例えば、図３に示す符号器を用いる場合に
は、図５に示すようなトレリス線図となるので、ステー
トＳ０００及びステートＳ００１についてのＡＣＳ演算
回路１２−０では、第１加算器４０及び第４加算器４６
は、ステートＳ０００から流入するパスに対応するブラ
ンチメトリックの出力端に接続され、また、第２加算器
４２及び第３加算器４４は、ステートＳ１００から流入
するパスに対応するブランチメトリックの出力端に接続
されていることになる。

【００５３】ここで、上記第１加算器４０と第２加算器
４２とが対応するステートに連続するステートについて
の第３加算器４４と第４加算器４６については、従来の
方式に従えば、該ステートに流入するパスに対応する各
ブランチメトリックを入力させるわけであるが、本実施
例では、１つ前に隣接するステートに流入するパスに対
応するブランチメトリックを用いている。これは、連続
するステート同士のブランチメトリックであって、２ｎ
番目のステートに合流するパスに対するブランチメトリ
ックと、２ｎ＋１番目のステートに合流するブランチメ
トリックとは対称になっていることに基づくものであ
る。つまり、図５の例では、例えば、ステートＳ０００
においてステートＳ０００からのパスに対するブランチ
メトリック（ブランチメトリックＡ）と、ステートＳ０
０１においてステートＳ１００からのパスに対するブラ
ンチメトリック（ブランチメトリックＡ）とは同じであ
り、また、ステートＳ００１においてステートＳ０００
からのパスに対するブランチメトリック（ブランチメト
リックＢ）と、ステートＳ０００においてステートＳ１
００からのパスに対するブランチメトリック（ブランチ
メトリックＢ）とは同じとなる。この点は以下のことか
ら導くことができる。

【００５４】まず、第１法則として次の点が言える。つ
まり、「畳み込み符号の各符号化出力についての生成多
項式が０次係数を持っている場合に、一方の符号化出力
値の各ビット反転したものが他の符号化出力値とな
る。」ということである。例えば、拘束長Ｋ＝３、符号
化率ｒ＝１／２、生成多項式Ｇ０＝１＋Ｄ＋Ｄ²、Ｇ１
＝１＋Ｄ²で表される符号器は図６に示すようになり、
図６における加算器は排他的論理和であり、２つの入力
Ｘ、Ｙのうちのいずれか一方（例えばＸ）を制御信号と
考えると、排他的論理和出力は、Ｘ＝０の場合にはＹ、
Ｘ＝１の場合には論理否定を出力する。したがって、す
べての生成多項式に０次係数を持つ畳み込み符号器への
入力が１の場合の符号出力は、入力が０の場合の否定、
すなわち、ビット反転となり、入力に対して対称性を有
することになる。

【００５５】また、第２法則として次の点が言える。つ
まり、「符号器のｎ番目の状態Ｓ_nについて、時刻Ｔか
ら時刻Ｔ＋１への次状態の遷移先はＳ_m（ｍ＝（２ｎ＋
ｉ）ｍｏｄＮ）である。ただし、Ｎは全ステート数を示
し、ｉは入力ビットである。」ということである。

【００５６】つまり、上記図６の符号器の状態Ｓをシフ
トレジスタの値によって定義する。その際、入力側をＬ
ＳＢとすると、状態Ｓは００〜１１（２進表現）までの
４状態あり、この例の状態遷移図は図７のようになる。

【００５７】シフトレジスタの動作により、時刻Ｔで状
態Ｓがｎ、ＬＳＢに入力される値をｉ（０または１）と
すれば、時刻Ｔ＋１は２ｎ＋ｉとなるはずであるが、状
態は０からＮ−１までの値しかとれない（時刻ＴのＭＳ
Ｂは時刻Ｔ＋１に欠落する。）すなわち、（２ｎ＋ｉ）
ｍｏｄＮとなる。

【００５８】これは、トレリス状態線図で考えた場合、
時刻Ｔのある状態Ｓ_nは時刻Ｔ＋１においては、連続す
る２つの状態に接続されていることを表している。ま
た、時刻Ｔで状態０からＮ／２−１にあるものは、時刻
Ｔ＋１に状態０からＮ−１までに接続される。また時刻
Ｔで状態Ｎ／２からＮ−１にあるものは、時刻Ｔ＋１に
状態０からＮ−１までに接続される。これを時刻Ｔ＋１
の側からみると、時刻Ｔにおける状態ｎとｎ＋Ｎ／２か
ら接続されていることになる。そして時刻Ｔ＋１の連続
する２つの状態（偶ステート、奇ステート）は、どちら
も時刻Ｔの同じ状態に接続されていることになる。

【００５９】また、第３法則として次の点が言える。つ
まり、「畳み込み符号の各符号化出力についての生成多
項式が最高次（Ｋ−１）係数を持っている場合には、Ｎ
／２離れた状態同士の同一入力に対する符号化出力は、
一方の符号化出力値の各ビット反転したものが他の符号
化出力値となる。」ということである。

【００６０】ＬＳＢとＭＳＢを入れ替えれば、上記第１
法則の説明が適当でき、符号器のとりうる状態０からＮ
−１までにおいて、状態０からＮ／２−１と状態Ｎ／２
からＮ−１については、ＭＳＢのみ異なっており、入力
が同じとすれば、符号化出力はＮ／２離れた状態同士の
ＭＳＢに対して対称性を有することになる。

【００６１】以上の第１法則〜第３法則によれば、生成
多項式が０次係数を持つとともに、最高次（Ｋ−１）係
数を持っている場合に、該生成多項式を持つ畳み込み符
号のトレリス線図においては、連続する２つのステート
のブランチメトリックが対称で、１時刻前にＮ／２離れ
た２つのステートから接続されることがいえる。

【００６２】また、上記第１比較器５０は、上記第１加
算器４０の加算結果と第２加算器４２の加算結果とを比
較して、加算結果が小さい方のパスについてのパス選択
信号を出力する。つまり、該ステートに流入するパスの
うちのいずれのパスを選択したかの信号を出力する。こ
こでは、尤度の高いパスを選択していることになる。こ
のパス選択信号としては、種々の形態が考えられるが、
例えば、当該パスについての入力データとすることが考
えられる。例えば、図５のトレリス線図において、ステ
ートＳ０００に合流する２つのパスのうち、ステートＳ
０００からのパスを選択した場合には、入力データであ
る０のデータをパス選択信号として出力し、一方、ステ
ートＳ１００からのパスを選択した場合には、入力デー
タである１のデータをパス選択信号として出力する。

【００６３】また、上記第１選択器６０は、第１比較器
５０からのパス選択信号に基づき選択されたパスについ
ての加算結果をパスメトリックとして出力する。

【００６４】また、上記第２比較器５２は、上記第３加
算器４４の加算結果と第４加算器４６の加算結果とを比
較して、加算結果が小さい方のパスについてのパス選択
信号を出力する。つまり、該ステートに流入するパスの
うちのいずれのパスを選択したかの信号を出力する。こ
の場合も、尤度の高いパスを選択していることになる。
この場合も、パス選択信号として入力データとすること
が考えられる。

【００６５】また、上記第２選択器６２は、第２比較器
５２からのパス選択信号に基づき選択されたパスについ
ての加算結果をパスメトリックとして出力する。

【００６６】また、図１における最尤メトリック演算回
路１４は、各ＡＣＳ演算回路から出力されるパスメトリ
ックを比較して、尤度の最も高いパスのパスメトリック
を最尤メトリックとする処理を行い、この算出された最
尤メトリックを次回の正規化演算器における演算のため
にＡＣＳ処理部１２側に出力する。尤度の最も高いパス
の選択としては、パスメトリックが最も小さいパスとす
ることが考えられる。また、最尤メトリック演算回路１
４は、算出された最尤メトリックについてのパスについ
てのデータを最尤パス選択信号として出力する。この最
尤パス選択信号としては、具体的には、最尤メトリック
を持つパスメトリックを保持するステートとして選択さ
れたステートの情報とすることが考えられる。

【００６７】また、パスメトリックメモリ１６は、各Ａ
ＣＳ演算回路で算出されたパスメトリックを各ステート
ごとに記憶するものである。記憶されたパスメトリック
は、次回の演算においてＡＣＳ処理部１２により読出し
が行われる。

【００６８】また、パスメモリ１８は、各ステート及び
各時刻ごとにパス選択信号のデータを記憶する。つま
り、各ステート及び各時刻についてマトリクス状に上記
パス選択信号の値を記憶する。なお、該パス選択信号と
して、具体的には、選択されたパスに対応する入力デー
タとすることが考えられる。その場合には、例えば、ス
テートＳ０００において、前時刻のステートＳ０００か
ら流入するパスが選択された場合には、入力データとし
ての０データがパス選択信号となる。

【００６９】また、出力選択部１２０は、パスメモリ１
８に格納された当該時刻におけるパス選択信号の中から
最尤パス選択信号に対応するパス選択信号を出力する。

【００７０】上記構成のビタビ復号装置Ｐの動作につい
て説明すると、上記従来の場合と略同様である。つま
り、受信データがブランチメトリック演算回路１０に入
力されると、該ブランチメトリック演算回路１０は、各
ステートについてのブランチメトリックを演算する。こ
の演算されたブランチメトリックは、ＡＣＳ処理部１２
に入力され、所定のブランチメトリックが所定のＡＣＳ
演算回路に入力される。

【００７１】また、各ＡＣＳ演算回路１２−０〜１２−
ｍにおける各ＡＣＳ演算回路においては、第１正規化演
算器３０と第２正規化演算回路３２には、それぞれ所定
の旧パスメトリックと最尤メトリックが入力されて正規
化演算が行われ、その各結果と所定のブランチメトリッ
クとの加算が、第１加算器４０、第２加算器４２、第３
加算器４４、第４加算器４６でそれぞれ行われる。そし
て、各加算器の加算結果は第１比較器５０や第２比較器
５２で比較されて、第１比較器５０や第２比較器５２か
らパス選択信号が出力される。

【００７２】また、第１選択器６０は、第１比較器５０
からのパス選択信号に基づき選択されたパスについての
加算結果をパスメトリックとして出力し、一方、第２選
択器６２は、第２比較器５２からのパス選択信号に基づ
き選択されたパスについての加算結果をパスメトリック
として出力する。

【００７３】例えば、ステートＳ０００及びステートＳ
００１に対応するＡＣＳ演算回路１２−０において、第
１比較器５０がステートＳ０００側から流入するパスを
選択した場合には、ステートＳ０００における旧パスメ
トリック（旧パスメトリックＡ）を正規化した結果に、
ステートＳ０００から流入するパスに対応するブランチ
メトリック（ブランチメトリックＡ）を加算した値がそ
のステートＳ０００のパスメトリックとして出力される
ことになる。

【００７４】また、第２比較器５２がステートＳ０００
側から流入するパスを選択した場合には、ステートＳ０
００における旧パスメトリック（旧パスメトリックＡ）
を正規化した結果に、ステートＳ１００からステートＳ
０００へ流入するパスに対応するブランチメトリック
（ブランチメトリックＢ）を加算した値がそのステート
Ｓ００１のパスメトリックとして出力されることにな
る。つまり、この場合は、ステートＳ０００からステー
トＳ００１へ流入するパスに対応するブランチメトリッ
ク（ブランチメトリックＢ）は使用されず、これと対称
をなすブランチメトリックが使用されることになる。

【００７５】そして、第１選択器６０及び第２選択器６
２から出力されたパスメトリックは、最尤メトリック演
算回路１４に送られる。つまり、図２に示すＡＣＳ演算
回路はＮ／２個（Ｎはステート数）設けられ、各ＡＣＳ
演算回路からは２つのパスメトリックが出力されるの
で、ステート数のパスメトリックが該最尤メトリック演
算回路１４に送られる。

【００７６】該最尤メトリック演算回路１４では、各ス
テートにおけるパスメトリックから最尤メトリックを算
出し、その最尤メトリックを持つパスメトリックを保持
するステートに対応するステートの情報を最尤パス選択
信号として出力する。出力選択部２０は、該最尤パス選
択信号に基づき所定のデータを出力する。例えば、パス
メモリ１８においてデータが入力データの形で格納され
ている場合には、その時刻に対応する入力データの中で
最尤パス選択信号に対応する入力データを読み出して、
データ出力として出力する。

【００７７】以上のように本実施例のＡＣＳ演算回路に
よれば、上記のように正規化演算装置を共有することに
より、正規化演算装置を従来の半分で済むようにしたの
で、ＡＣＳ演算装置の回路規模を縮小することが可能と
なり、ＬＳＩ化に適したビタビ復号装置を提供すること
が可能となる。また、上記のようにブランチメトリック
の対称性を利用しているので、ビタビ復号装置における
ブランチメトリック演算回路の回路規模を小さくするこ
とも可能となる。

【００７８】

【発明の効果】本発明に基づくＡＣＳ演算装置によれ
ば、上記のように正規化演算装置を共有することによ
り、正規化演算装置を従来の半分で済むようにしたの
で、ＡＣＳ演算装置の回路規模を縮小することが可能と
なり、ＬＳＩ化に適したビタビ復号装置を提供すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例に基づくビタビ復号装置の構成
を示すブロック図である。

【図２】図１のビタビ復号装置におけるＡＣＳ演算装置
の構成を示すブロック図である。

【図３】本発明の実施例のビタビ復号装置に対応する符
号器を示す回路図である。

【図４】図３に示す符号器に対応する状態遷移図であ
る。

【図５】図３の符号器に対応するトレリス状態線図であ
る。

【図６】符号器の構成を示す回路図である。

【図７】図６の符号器に対応するトレリス状態図であ
る。

【図８】従来におけるビタビ復号装置の構成を示すブロ
ック図である。

【図９】従来におけるビタビ復号装置におけるＡＣＳ演
算装置の構成を示すブロック図である。

【符号の説明】

Ｐ ビタビ復号装置 １０ ブランチメトリック演算回路 １２ ＡＣＳ部 １４ 最尤メトリック演算回路 １６ パスメトリックメモリ １８ パスメモリ ２０ 出力選択部 １２−０〜１２−ｍ ＡＣＳ演算回路 ３０ 第１正規化演算器 ３２ 第２正規化演算器 ４０ 第１加算器 ４２ 第２加算器 ４４ 第３加算器 ４６ 第４加算器 ５０ 第１比較器 ５２ 第２比較器 ６０ 第１選択器 ６２ 第２選択器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 トレリス状態線図におけるある時刻Ｔに
   おける各パスのパスメトリックとパスの生き残り情報と
   を算出するＡＣＳ演算装置であって、 ｎを０以上の整数、Ｎを全状態数とした場合に、 時刻Ｔ−１におけるｎ番目のパスメトリックと、時刻Ｔ
   −１までに算出した正規化演算用基準値とを用いて正規
   化演算を行う第１正規化演算器と、 時刻Ｔ−１におけるｎ＋Ｎ／２番目のパスメトリック
   と、時刻Ｔ−１までに算出した正規化演算用基準値とを
   用いて正規化演算を行う第２正規化演算器と、を有し、
   連続するステートに合流するパスに対するパスメトリッ
   クの一方を上記第１正規化演算器に入力するとともに、
   他方を第２正規化演算器に入力することを特徴とするＡ
   ＣＳ演算装置。
2. 【請求項２】 トレリス状態線図におけるある時刻Ｔに
   おける各パスのパスメトリックとパスの生き残り情報と
   を算出するＡＣＳ演算装置であって、 ｎを０以上の整数、Ｎを全状態数とした場合に、 時刻Ｔ−１におけるｎ番目のパスメトリックと、時刻Ｔ
   −１までに算出した正規化演算用基準値とを用いて正規
   化演算を行う第１正規化演算器と、 時刻Ｔ−１におけるｎ＋Ｎ／２番目のパスメトリック
   と、時刻Ｔ−１までに算出した正規化演算用基準値とを
   用いて正規化演算を行う第２正規化演算器と、を有する
   とともに、 時刻Ｔの２ｎ番目のパスメトリックと生き残り情報を算
   出するための第１加算器と、第２加算器と、第１比較器
   と、第１選択器であって、 該第１正規化演算器の出力と、時刻Ｔの２ｎ番目のパス
   に対応する一方のブランチメトリックとを加算する上記
   第１加算器と、 該第２正規化演算器の出力と、時刻Ｔの２ｎ番目のパス
   に対応する他方のブランチメトリックとを加算する上記
   第２加算器と、 該第１加算器の出力と第２加算器の出力とを比較して、
   尤度の高いパスを判定して、時刻Ｔの２ｎ番目の生き残
   り情報を出力する上記第１比較器と、 該第１比較器の判定結果に従い、第１加算器の出力と第
   ２加算器の出力のいずれかを選択出力して、時刻Ｔの２
   ｎ番目のパスメトリックを出力する上記第１選択器と、
   を有し、 さらに、時刻Ｔの２ｎ＋１番目のパスメトリックと生き
   残り情報を算出するための第３加算器と、第４加算器
   と、第２比較器と、第２選択器であって、 該第１正規化演算器の出力と、時刻Ｔの２ｎ番目のパス
   に対応する上記他方のブランチメトリックとを加算する
   上記第３加算器と、 該第２正規化演算器の出力と、時刻Ｔの２ｎ番目のパス
   に対応する上記一方のブランチメトリックとを加算する
   上記第４加算器と、 該第３加算器の出力と第４加算器の出力とを比較して、
   尤度の高いパスを判定して、時刻Ｔの２ｎ＋１番目の生
   き残り情報を出力する上記第２比較器と、 該第２比較器の判定結果に従い、第３加算器の出力と第
   ４加算器の出力のいずれかを選択出力して、時刻Ｔの２
   ｎ＋１番目のパスメトリックを出力する上記第２選択器
   と、を有することを特徴とするＡＣＳ演算装置。
3. 【請求項３】 上記第１加算器と第４加算器とが加算す
   るブランチメトリックが、時刻Ｔ−１におけるｎ番目の
   ステートから流入するパスに対応するブランチメトリッ
   クであり、また、上記第２加算器と第３加算器とが加算
   するブランチメトリックが、時刻Ｔ−１におけるｎ＋Ｎ
   ／２番目のステートから流入するパスに対応するブラン
   チメトリックであることを特徴とする請求項２に記載の
   ＡＣＳ演算装置。
4. 【請求項４】 上記第１比較器と第２比較器とが、生き
   残り情報として、選択したパスに対応する入力データで
   あって、１又は０の入力データを出力することを特徴と
   する請求項２又は３に記載のＡＣＳ演算装置。
5. 【請求項５】 ビタビ復号を行うためのビタビ復号装置
   であって、 ブランチメトリックを算出するブランチメトリック演算
   装置と、 ＡＣＳ演算を行うＡＣＳ演算部であって、複数の上記請
   求項１又は２又は３又は４に記載のＡＣＳ演算装置を有
   するＡＣＳ演算部と、 各ＡＣＳ演算装置が出力するパスメトリックに基づき最
   尤メトリックを算出するとともに、最尤パスについての
   信号である最尤パス選択信号を出力する最尤メトリック
   演算装置と、 各ＡＣＳ演算装置が出力するパスメトリックを記憶する
   パスメトリックメモリと、 各ＡＣＳ演算装置が出力する生き残り情報を記憶するパ
   スメモリと、 最尤メトリック演算回路からの最尤パス選択信号に基づ
   き、パスメモリに格納された所定の情報を選択する出力
   選択部と、を有することを特徴とするビタビ復号装置。