JP2001085543A - スプリットゲート型メモリセル - Google Patents

Abstract

(57)【要約】 【課題】過剰消去の問題がなく、読出動作時のセル電流
が大きくて正確なデータ読出が容易であり、特性にバラ
ツキがなく、微細化が可能なメモリセルを提供する。 【解決手段】スプリットゲート型メモリセル１は、Ｐ型
単結晶シリコン基板９上に形成されたＮ型のソース領域
３およびドレイン領域４と、各領域３，４に挟まれたチ
ャネル領域５と、チャネル領域５上に浮遊ゲート絶縁膜
１０を介して形成された浮遊ゲート電極６と、チャネル
領域５上に制御ゲート絶縁膜１１を介して形成された制
御ゲート電極７と、浮遊ゲート電極６の突起部６ａ上に
消去ゲート絶縁膜１５を介して形成された消去ゲート電
極８とを備える。そして、浮遊ゲート電極６は制御ゲー
ト電極７に対して、ドレイン領域４は制御ゲート電極７
に対して、ソース領域３は浮遊ゲート電極６に対して、
それぞれ自己整合的に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスプリットゲート型
メモリセルに係り、詳しくは、３つのゲート電極（浮遊
ゲート電極、制御ゲート電極、消去ゲート電極）を備え
たスプリットゲート型メモリセルに関するものである。

【０００２】

【従来の技術】従来より、ＵＳＰ５０２９１３０（G11C
11/40）、ＵＳＰ５０４５４８８（H01L 21/265）に開
示されるスプリットゲート型メモリセル（スプリットゲ
ート型トランジスタ）を用いた半導体メモリ（フラッシ
ュＥＥＰＲＯＭ（ElectricallyErasable and Programma
ble Read Only Memory ））が知られている。

【０００３】また、本出願人も、特開平９−３２１１５
６号公報、特開平１１−３１８０１号公報（H01L 21/82
74 H01L 29/788 H01L 29/792H01L 27/115）に開示され
るように、前記米国特許公報に記載の発明を改良した技
術を提案している。このスプリットゲート型メモリセル
は、シリコン基板上に形成されたポリシリコンの２層構
造をとり、１層目のポリシリコンにより浮遊ゲート電極
が形成され、２層目のポリシリコンにより制御ゲート電
極が形成されている。そして、制御ゲート電極の端部が
シリコン基板のチャネル領域上に配置され、その制御ゲ
ート電極の端部により選択ゲート電極が構成されてい
る。

【０００４】このスプリットゲート型メモリセルにおい
て、メモリセルにデータを書き込む書込動作では、チャ
ネル領域と浮遊ゲート電極との間に高電界を生じさせ、
その高電界によりチャネル領域中の電子を加速させてホ
ットエレクトロンとし、そのホットエレクトロンを浮遊
ゲート電極に注入させ、浮遊ゲート電極中に電荷を蓄積
させる。そのため、データの書込状態にあるメモリセル
の浮遊ゲート電極中には電荷が蓄積されており、浮遊ゲ
ート電極直下のチャネル領域はオフ状態となっている。
また、データの消去状態にあるメモリセルの浮遊ゲート
電極中には電荷が蓄積されておらず、浮遊ゲート電極直
下のチャネル領域はオン状態となっている。

【０００５】そして、メモリセルからデータを読み出す
読出動作では、前記したチャネル領域のオン・オフ状態
により、書込状態にあるメモリセルでは消去状態にある
メモリセルよりもシリコン基板のドレイン領域からソー
ス領域へ流れるセル電流が小さくなることを利用し、そ
のセル電流の差をセンスアンプにより検出することで、
メモリセルが書込状態にあるか消去状態にあるかを判別
する。

【０００６】また、メモリセルのデータを消去する消去
動作では、制御ゲート電極に十数Ｖの電圧を印加して、
浮遊ゲート電極と制御ゲート電極との間に高電界を生じ
させ、その高電界により制御ゲート電極から浮遊ゲート
電極へファウラー−ノルドハイム・トンネル電流（Fowl
er-Nordheim Tunnel Current 以下、「ＦＮトンネル電
流」と呼ぶ）を流させ、浮遊ゲート電極中の電子を制御
ゲート電極側へ引き抜かせる。その結果、メモリセルの
しきい値電圧が低くなる。このとき、浮遊ゲート電極か
ら電荷を過剰に抜き過ぎても（いわゆる「過剰消去」と
呼ばれる現象が発生しても）、選択ゲート電極によって
チャネル領域をオフ状態に制御することが可能になるた
め、過剰消去によりメモリセルが消去状態のままになっ
て書込状態にできなくなるという問題を回避することが
できる。

【０００７】

【発明が解決しようとする課題】近年、メモリセルの微
細化に伴い、前記した読出動作時のセル電流が小さくな
っており、書込状態と消去状態とでセル電流の差も小さ
くなっている。そのため、データを正確に読み出すため
に、セル電流の大小を検出するセンスアンプの感度を高
めることが要求されているが、センスアンプの感度を高
めるのには限界があり、ますます微細化するメモリセル
に対応することが困難になっている。

【０００８】そこで、セル電流を増大させるには、制御
ゲート電極とチャネル領域との間に形成されているゲー
ト絶縁膜を薄くすればよい。しかし、制御ゲート電極と
チャネル領域との間のゲート絶縁膜を薄くすると、消去
動作時において制御ゲート電極に十数Ｖの電圧を印加し
た際に、制御ゲート電極とチャネル領域との間に高電界
が生じ、その高電界によりゲート絶縁膜が破壊されると
いう問題が起こる。

【０００９】ところで、従来より、前記したスプリット
ゲート型メモリセルに対して、消去専用の電極（消去電
極）を追加したスプリットゲート型メモリセルが提案さ
れている。このメモリセルは、シリコン基板上に形成さ
れたポリシリコンの３層構造をとり、１層目のポリシリ
コンにより浮遊ゲート電極が形成され、２層目のポリシ
リコンにより制御ゲート電極が形成され、３層目のポリ
シリコンにより消去ゲート電極が形成されているため、
一般に、３層ポリシリコンを使用したスプリットゲート
型メモリセル，３層ポリシリコン型フラッシュメモリセ
ル，３層型メモリセルなどと呼ばれている。このメモリ
セル（以下、「３層型メモリセル」と呼ぶ）では、消去
ゲート電極が浮遊ゲート電極の上に一部覆い被さるよう
に配置されている。尚、３層型メモリセルの構造および
動作については、各種文献（例えば、フラッシュメモリ
技術ハンドブック（1993年発行、発行所：株式会社サイ
エンスフォーラム）など）に記載されており周知であ
る。

【００１０】ちなみに、以下の説明では、３層型メモリ
セルと区別するため、前記したスプリットゲート型メモ
リセルを「２層型メモリセル」と呼ぶことにする。３層
型メモリセルの書込動作および読出動作は、２層型メモ
リセルと同じである。また、３層型メモリセルの消去動
作では、消去ゲート電極に十数Ｖ以上の電圧を印加し
て、浮遊ゲート電極と消去ゲート電極との間に高電界を
生じさせ、その高電界により消去ゲート電極から浮遊ゲ
ート電極へＦＮトンネル電流を流し、浮遊ゲート電極中
の電子を消去ゲート電極側へ引き抜かせる。

【００１１】このように、３層型メモリセルでは、制御
ゲート電極に加えて消去ゲート電極を設けているため、
制御ゲート電極とチャネル領域との間に形成されている
ゲート絶縁膜（以下、「制御ゲート絶縁膜」と呼ぶ）
と、消去ゲート電極と浮遊ゲート電極との間のゲート絶
縁膜（以下、「消去ゲート絶縁膜」と呼ぶ）とを独立し
た別個の絶縁膜にすることができる。そのため、制御ゲ
ート絶縁膜を十分に薄くして読出動作時のセル電流を増
大させた場合でも、消去動作時において消去ゲート電極
に十数Ｖ以上の電圧を印加した際に、制御ゲート電極と
チャネル領域との間に高電界が生じることはなく、その
高電界により薄い制御ゲート絶縁膜が破壊されるという
問題を回避することができる。加えて、消去ゲート絶縁
膜を十分に厚くすることにより、浮遊ゲート電極中の電
荷の蓄積時間を長くすると共に、書込動作時に消去ゲー
ト電極から浮遊ゲート電極へ電子が誤って注入される現
象（いわゆる「誤書込」と呼ばれる現象）の発生を防止
することができる。

【００１２】しかし、３層型メモリセルでは、各ゲート
電極（浮遊ゲート電極，制御ゲート電極，消去ゲート電
極）はそれぞれ単独でフォトリソグラフィ技術および異
方性エッチング技術を用いて所望の形状に形成される。
そのため、各ゲート電極の形成用のエッチング用マスク
の位置ズレにより、各ゲート電極の位置関係にバラツキ
が生じ、その位置関係のバラツキに起因してメモリセル
の諸特性（書込特性，読出特性，消去特性）にもバラツ
キが生じるという問題があった。

【００１３】そして、前記各ゲート電極の位置関係のバ
ラツキの発生を防止するには、各ゲート電極の位置関係
に十分な余裕を持たせておけばよいが、そのような位置
関係の余裕はメモリセルの微細化を阻害するという問題
がある。本発明は上記問題点を解決するためになされた
ものであって、その目的は、過剰消去の問題がなく、読
出動作時のセル電流が大きくて正確なデータ読出が容易
であり、特性にバラツキがなく、微細化が可能なメモリ
セルを提供することにある。

【００１４】

【課題を解決するための手段および発明の効果】かかる
目的を達成するためになされた請求項１に記載の発明
は、半導体基板上に形成されたソース領域およびドレイ
ン領域と、ソース領域とドレイン領域に挟まれたチャネ
ル領域と、チャネル領域上に浮遊ゲート絶縁膜を介して
形成された浮遊ゲート電極と、チャネル領域上に制御ゲ
ート絶縁膜を介して形成された制御ゲート電極と、浮遊
ゲート電極上に消去ゲート絶縁膜を介して形成された消
去ゲート電極とを備え、浮遊ゲート絶縁膜と消去ゲート
絶縁膜とは独立した別個の絶縁膜から成り、制御ゲート
電極に対して浮遊ゲート電極が自己整合的に形成された
スプリットゲート型メモリセルをその要旨とする。

【００１５】従って、本発明によれば、消去動作におい
て浮遊ゲート電極から電荷を引き抜く際に電荷を過剰に
抜き過ぎて過剰消去が発生しても、制御ゲート電極によ
ってチャネル領域をオフ状態にすることができるため、
過剰消去によりメモリセルが消去状態のままとなって書
込状態にできなくなるという問題を回避することができ
る。

【００１６】また、制御ゲート絶縁膜と消去ゲート絶縁
膜とが独立した別個の絶縁膜であるため、制御ゲート絶
縁膜を十分に薄くして読出動作時のセル電流を増大させ
た場合でも、消去動作時において消去ゲート電極に高電
圧を印加した際に、制御ゲート電極とチャネル領域との
間に高電界が生じることはなく、その高電界により制御
ゲート絶縁膜が破壊されるという問題を回避することが
できる。従って、制御ゲート絶縁膜を十分に薄くして読
出動作時のセル電流を増大させることにより、センスア
ンプの感度を高めることなく、メモリセルからの正確な
データ読出を容易に行うことができる。

【００１７】そして、消去ゲート絶縁膜を十分に厚くす
ることにより、浮遊ゲート電極中の電荷の蓄積時間を長
くすると共に、書込動作時に消去ゲート電極から浮遊ゲ
ート電極へ電子が誤って注入される誤書込現象の発生を
防止することができる。さらに、制御ゲート電極に対し
て浮遊ゲート電極が自己整合的に形成されているため、
メモリセルを微細化した場合でも、制御ゲート電極と浮
遊ゲート電極との位置合わせを正確に行うことが可能に
なり、制御ゲート電極および浮遊ゲート電極に関係する
書込特性および読出特性にバラツキのないメモリセルを
得ることができる。加えて、本発明によれば、前記した
従来の３層型メモリセル（各ゲート電極をそれぞれ単独
でフォトリソグラフィ技術および異方性エッチング技術
を用いて所望の形状に形成する）のように、制御ゲート
電極と浮遊ゲート電極の位置関係に余裕を持たせる必要
がないことから、その位置関係の余裕によりメモリセル
の微細化が阻害されるのを防止できる。

【００１８】次に、請求項２に記載の発明は、請求項１
に記載のスプリットゲート型メモリセルにおいて、前記
制御ゲート電極に対して前記ドレイン領域が自己整合的
に形成され、前記浮遊ゲート電極に対して前記ソース領
域が自己整合的に形成されたことをその要旨とする。

【００１９】従って、本発明によれば、制御ゲート電極
に対してドレイン領域が、浮遊ゲート電極に対してソー
ス領域がそれぞれ自己整合的に形成されているため、メ
モリセルを微細化した場合でも、ドレイン領域と制御ゲ
ート電極、ソース領域と浮遊ゲート電極の位置合わせを
それぞれ正確に行うことが可能になり、特性にバラツキ
のないメモリセルを得ることができる。

【００２０】次に、請求項３に記載の発明は、請求項１
または請求項２に記載のスプリットゲート型メモリセル
において、前記浮遊ゲート電極から前記消去ゲート電極
へ向けて突出した突起部を備えたことをその要旨とす
る。従って、本発明によれば、消去動作において、浮遊
ゲート電極中の電子は突起部から飛び出して消去ゲート
電極側へ移動するため、電子の移動が容易になり、浮遊
ゲート電極中の電子を効率的に引き抜くことが可能にな
ることから、消去特性を向上させることができる。

【００２１】

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面と共に説明する。図１は、本実施形態のメモ
リセル１を用いたフラッシュＥＥＰＲＯＭにおけるメモ
リセルアレイ２の一部概略断面図である。

【００２２】スプリットゲート型メモリセル（スプリッ
トゲート型トランジスタ）１は、ソース領域３、ドレイ
ン領域４、チャネル領域５、浮遊ゲート電極６、制御ゲ
ート電極７、消去ゲート電極８から構成されている。メ
モリセル１は、Ｐ型単結晶シリコン基板９上に形成され
たポリシリコンの３層構造をとり、１層目のポリシリコ
ンにより制御ゲート電極７が形成され、２層目のポリシ
リコンにより浮遊ゲート電極６が形成され、３層目のポ
リシリコンにより消去ゲート電極８が形成された３層型
メモリセルである。

【００２３】基板９上にはＮ型のソース領域３およびド
レイン領域４が形成され、基板９上における各領域３，
４に挟まれた部分にはチャネル領域５が形成されてい
る。ソース領域３およびチャネル領域５の上には、これ
ら領域３，５の一部にかかるように、浮遊ゲート絶縁膜
１０を介して浮遊ゲート電極６が形成されている。ま
た、ドレイン領域４側のチャネル領域５上には、制御ゲ
ート絶縁膜１１を介して制御ゲート電極７が形成されて
いる。浮遊ゲート電極６と制御ゲート電極７との間には
浮遊ゲート絶縁膜１０が形成されている。

【００２４】すなわち、メモリセル１は、浮遊ゲート電
極６と各領域３〜５とから構成されるトランジスタ（以
下、「浮遊ゲートトランジスタ」と呼ぶ）１３と、制御
ゲート電極７と各領域３〜５とから構成されるトランジ
スタ（以下、「選択トランジスタ」と呼ぶ）１４とが直
列に接続された構成をとる。

【００２５】浮遊ゲート電極６の上端部は上方に向けて
突出し、その突出した部分により突起部６ａが形成され
ている。浮遊ゲート電極６の突起部６ａ上には、消去ゲ
ート絶縁膜１５を介して消去ゲート電極８が形成されて
いる。ソース領域３上にはソース配線１６が形成されて
いる。ソース配線１６と浮遊ゲート電極６との間には、
絶縁膜１７が形成されている。また、ソース配線１６と
消去ゲート電極８との間には、消去ゲート絶縁膜１５が
形成されている。そして、制御ゲート電極７と消去ゲー
ト電極８との間には、絶縁膜１８および消去ゲート絶縁
膜１５が形成されている。また、ドレイン領域４上に形
成された浮遊ゲート絶縁膜１０と消去ゲート絶縁膜１５
との間には、層間絶縁膜１９が形成されている。さら
に、メモリセル１上には層間絶縁膜２０が形成されてい
る。

【００２６】メモリセルアレイ２は、基板９上に形成さ
れた複数のメモリセル１によって構成されている。基板
９上の占有面積を小さく抑えることを目的に、隣合う各
メモリセル１（以下、２つを区別するため「１ａ」「１
ｂ」と表記する）は、ソース領域３またはドレイン領域
４を共通にし、その共通のソース領域３またはドレイン
領域４に対して、各電極６〜８が反転した形（基板９に
垂直なソース領域３またはドレイン領域４の中心線に対
して、各電極６〜８が線対称な形）で配置されている。
また、ソース領域３を共通にする各メモリセル１ａ，１
ｂの各消去ゲート電極８は接続されている。

【００２７】図２は、メモリセルアレイ２の一部平面図
である。尚、図１は、図２におけるＡ−Ａ線断面図であ
る。基板９上にはフィールド絶縁膜２１が形成され、そ
のフィールド絶縁膜２１によって各メモリセル１間の素
子分離が行われている。

【００２８】図２の縦方向に配置される各メモリセル１
のソース領域３（図示略），ソース配線１６，消去ゲー
ト電極８はそれぞれ共通になっている。また、図２の縦
方向に配置される各メモリセル１の制御ゲート電極７は
共通になっており、その制御ゲート電極７によってワー
ド線が形成されている。また、図２の横方向に配置され
るドレイン領域４は、浮遊ゲート絶縁膜１０，層間絶縁
膜１９，消去ゲート絶縁膜１５，層間絶縁膜２０に形成
されたビット線コンタクト２２を介して、層間絶縁膜２
０上に形成されたビット線２３に接続されている。その
ため、ソース配線１６とワード線とは平行に配置され、
ビット線２３とワード線とは直交することになる。

【００２９】そして、上記のように構成されたメモリセ
ルアレイ２に周辺回路が接続されてフラッシュＥＥＰＲ
ＯＭが構成されている。尚、３層型メモリセルであるメ
モリセル１を用いたフラッシュＥＥＰＲＯＭの回路構成
については、各種文献（例えば、フラッシュメモリ技術
ハンドブック（1993年発行、発行所：株式会社サイエン
スフォーラム）のP.25〜P.52など）に記載されており周
知であるため、ここでは説明を省略する。

【００３０】次に、メモリセル１の各動作（書込動作，
読出動作，消去動作）について説明する。書込動作で
は、ソース配線１６（ソース領域３），ビット線２３
（ドレイン領域４），ワード線（制御ゲート電極７），
消去ゲート電極８の電位を制御することにより、チャネ
ル領域５と浮遊ゲート電極６との間に高電界を生じさ
せ、その高電界によりチャネル領域５中の電子を加速さ
せてホットエレクトロンとし、そのホットエレクトロン
を浮遊ゲート絶縁膜１０を通して浮遊ゲート電極６に注
入させ、浮遊ゲート電極６中に電荷を蓄積させる。その
ため、データの書込状態にあるメモリセル１の浮遊ゲー
ト電極６中には電荷が蓄積されており、浮遊ゲート電極
６直下のチャネル領域５はオフ状態となっている。ま
た、データの消去状態にあるメモリセル１の浮遊ゲート
電極６中には電荷が蓄積されておらず、浮遊ゲート電極
６直下のチャネル領域５はオン状態となっている。

【００３１】読出動作では、前記したチャネル領域５の
オン・オフ状態により、書込状態にあるメモリセル１で
は消去状態にあるメモリセル１よりもドレイン領域４か
らソース領域３へ流れるセル電流が小さくなることを利
用し、そのセル電流の差をビット線２３に接続されたセ
ンスアンプ（図示略）を用いて検出することで、メモリ
セル１が書込状態にあるか消去状態にあるかを判別す
る。

【００３２】消去動作では、ソース配線１６（ソース領
域３），ビット線２３（ドレイン領域４），ワード線
（制御ゲート電極７），消去ゲート電極８の電位を制御
して、消去ゲート電極８に十数Ｖの電圧を印加し、浮遊
ゲート電極６と消去ゲート電極８との間に高電界を生じ
させ、その高電界により消去ゲート電極８から消去ゲー
ト絶縁膜１５を通して浮遊ゲート電極６へＦＮトンネル
電流を流させ、浮遊ゲート電極６中の電子を消去ゲート
電極８側へ引き抜かせる。その結果、メモリセル１のし
きい値電圧が低くなる。

【００３３】このとき、各ゲート電極６，８は消去ゲー
ト絶縁膜１５を介して容量結合されているが、浮遊ゲー
ト電極６には突起部６ａが形成されているため、浮遊ゲ
ート電極６中の電子は突起部６ａから飛び出して消去ゲ
ート電極８側へ移動する。従って、電子の移動が容易に
なり、浮遊ゲート電極６中の電子を効率的に引き抜くこ
とが可能になるため、消去特性を向上させることができ
る。

【００３４】また、メモリセル１には選択トランジスタ
１４が設けられているため、メモリセルアレイ２を構成
する個々のメモリセル１にそれ自身を選択する機能があ
る。つまり、消去動作において浮遊ゲート電極６から電
荷を引き抜く際に電荷を過剰に抜き過ぎて過剰消去が発
生しても、制御ゲート電極７によってチャネル領域５を
オフ状態にすることができる。従って、過剰消去が発生
したとしても、選択トランジスタ１４によってメモリセ
ル１のオン・オフ状態を制御することが可能になるた
め、過剰消去によりメモリセル１が消去状態のままとな
って書込状態にできなくなるという問題を回避すること
ができる。

【００３５】そして、メモリセル１では、制御ゲート絶
縁膜１１と消去ゲート絶縁膜１５とが独立した別個の絶
縁膜であるため、制御ゲート絶縁膜１１を十分に薄くし
て読出動作時のセル電流を増大させた場合でも、消去動
作時において消去ゲート電極８に十数Ｖ以上の電圧を印
加した際に、制御ゲート電極７とチャネル領域５との間
に高電界が生じることはなく、その高電界により制御ゲ
ート絶縁膜１１が破壊されるという問題を回避すること
ができる。従って、制御ゲート絶縁膜１１を十分に薄く
して読出動作時のセル電流を増大させることにより、セ
ンスアンプの感度を高めることなく、メモリセル１から
の正確なデータ読出を容易に行うことができる。

【００３６】加えて、消去ゲート絶縁膜１５を十分に厚
くすることにより、浮遊ゲート電極６中の電荷の蓄積時
間を長くすると共に、書込動作時に消去ゲート電極８か
ら浮遊ゲート電極６へ電子が誤って注入される誤書込現
象の発生を防止することができる。

【００３７】次に、メモリセルアレイ２の製造方法につ
いて、図２におけるＡ−Ａ線断面に対応する図３〜図６
を用いて説明する。 工程１（図２参照）：ＬＯＣＯＳ（Local Oxidation of
Silicon）法やＳＴＩ（Shallow Trench Isoration）法
などを用い、Ｐ型単結晶シリコン基板９上にフィールド
絶縁膜２１を形成する。

【００３８】工程２（図３（ａ）参照）：熱酸化法を用
い、基板９上にシリコン酸化膜からなる制御ゲート絶縁
膜１１（膜厚：１０ｎｍ程度）を形成する。次に、ＬＰ
ＣＶＤ（Low Pressure Chemical Vapor Deposition）法
を用い、制御ゲート絶縁膜１１上に制御ゲート電極７と
なる１層目のドープドポリシリコン膜３１（膜厚：１５
０ｎｍ程度）を堆積させる。続いて、ＣＶＤ（Chemical
Vapor Deposition）法を用い、ドープドポリシリコン
膜３１上にシリコン窒化膜３２（膜厚：４００ｎｍ程
度）を堆積させる。そして、フォトリソグラフィ技術お
よび異方性エッチング技術を用い、シリコン窒化膜３２
をパターニングする。

【００３９】工程３（図３（ｂ）参照）：ＬＰＣＶＤ法
を用い、上記工程で作製されたデバイスの全面にシリコ
ン酸化膜３３（膜厚：４００ｎｍ程度）を堆積させる。
次に、全面エッチバック法（例えば、ＲＩＥ（Reactive
Ion Etching）法など）を用い、シリコン窒化膜３２の
側壁部分のシリコン酸化膜３３だけを残す。その結果、
シリコン窒化膜３２の側壁部分に残ったシリコン酸化膜
３３が絶縁膜１８となる。

【００４０】工程４（図３（ｃ）参照）：シリコン窒化
膜３２を選択的にエッチング除去する。次に、絶縁膜１
８をエッチング用マスクとして用いた異方性エッチング
法（例えば、ＲＩＥ法など）により、ドープドポリシリ
コン膜３１および制御ゲート絶縁膜１１を選択的にエッ
チング除去する。その結果、残ったドープドポリシリコ
ン膜３１により制御ゲート電極７が形成される。

【００４１】工程５（図４（ａ）参照）：熱酸化法とＬ
ＰＣＶＤ法とを併用し、上記の工程で作製されたデバイ
スの全面にシリコン酸化膜からなる浮遊ゲート絶縁膜１
０（膜厚：１０ｎｍ程度）を形成する。すると、シリコ
ン酸化膜からなる絶縁膜１８と浮遊ゲート絶縁膜１０と
は積層一体化される。

【００４２】工程６（図４（ｂ）参照）：ＬＰＣＶＤ法
を用い、上記工程で作製されたデバイスの全面に浮遊ゲ
ート電極６となる２層目のドープドポリシリコン膜３４
（膜厚：２００ｎｍ程度）を堆積させる。次に、全面エ
ッチバック法を用い、少なくとも制御ゲート電極７の両
側の側壁部分のドープドポリシリコン膜３４だけを残
す。このとき、ドープドポリシリコン膜３４の頂上部分
は上方に向けて突出した形状になる。

【００４３】工程７（図４（ｃ）参照）：フォトリソグ
ラフィ技術を用い、基板９におけるソース領域３となる
部分を挟んで配置された２つの絶縁膜１８上を覆うよう
にフォトレジスト膜３５を形成する。次に、フォトレジ
スト膜３５をエッチング用マスクとして用いた異方性エ
ッチング法により、基板９におけるドレイン領域４とな
る部分に形成されたドープドポリシリコン膜３４を選択
的にエッチング除去する。その結果、残ったドープドポ
リシリコン膜３４が浮遊ゲート電極６となる。ここで、
ドープドポリシリコン膜３４の頂上部分は上方に向けて
突出した形状になっているため、その突出した部分が浮
遊ゲート電極６の突起部６ａとなる。続いて、絶縁膜１
８と浮遊ゲート絶縁膜１０およびフォトレジスト膜３５
をイオン注入用マスクとして用いたイオン注入法によ
り、基板９にリンイオンをドーピングしてドレイン領域
４を形成する。

【００４４】工程８（図５（ａ）参照）：ＬＰＣＶＤ法
を用い、上記工程で作製されたデバイスの全面にシリコ
ン酸化膜からなる層間絶縁膜１９（膜厚：１０００ｎｍ
程度）を堆積させる。すると、シリコン酸化膜からなる
浮遊ゲート絶縁膜１０と層間絶縁膜１９とは積層一体化
される。次に、ＣＭＰ（Chemical Mechanical Polishin
g）法を用い、層間絶縁膜１９の表面を平坦化すると共
に、浮遊ゲート電極６の突起部６ａが露出しない程度ま
で、絶縁膜１８の頂上部分および当該部分に形成された
浮遊ゲート絶縁膜１０を除去する。

【００４５】工程９（図５（ｂ）参照）：フォトリソグ
ラフィ技術を用い、基板９におけるソース領域３となる
部分以外を覆うようにフォトレジスト膜３８を形成す
る。次に、フォトレジスト膜３８および浮遊ゲート電極
６をエッチング用マスクとして用いた異方性エッチング
法により、隣接する浮遊ゲート電極６の間に堆積された
層間絶縁膜１９をエッチング除去すると共に、隣接する
浮遊ゲート電極６の間に形成された浮遊ゲート絶縁膜１
０をエッチング除去する。

【００４６】工程１０（図５（ｃ）参照）：熱酸化法と
ＬＰＣＶＤ法とを併用し、上記の工程で作製されたデバ
イスの全面にシリコン酸化膜からなる絶縁膜１７を形成
する。ここで、熱酸化法においては、ドープドポリシリ
コン膜の酸化速度の方が単結晶シリコン基板の酸化速度
よりも速い。そのため、浮遊ゲート電極６表面の絶縁膜
１７の膜厚は、基板９表面の絶縁膜１７よりも厚くな
る。次に、全面エッチバック法を用い、基板９の表面が
露出するまで絶縁膜１７を除去すると、浮遊ゲート電極
６表面にのみ絶縁膜１７（膜厚：１０ｎｍ程度）が残
る。

【００４７】工程１１（図６（ａ）参照）：ＬＰＣＶＤ
法を用い、上記工程で作製されたデバイスの全面にドー
プドポリシリコン膜３６を堆積させる。次に、ＣＭＰ法
を用い、層間絶縁膜１９の表面が露出するまでドープド
ポリシリコン膜３６を除去し、隣接する浮遊ゲート電極
６の間のドープドポリシリコン膜３６だけを残す。続い
て、全面エッチバック法を用い、隣接する浮遊ゲート電
極６の間のドープドポリシリコン膜３６のみを選択的に
エッチング除去し、層間絶縁膜１９の表面に対してドー
プドポリシリコン膜３６の表面を一定深さ（１０ｎｍ程
度）だけ掘り下げ、ドープドポリシリコン膜３６の表面
を浮遊ゲート電極６の突起部６ａの先端よりも低くす
る。その結果、残ったドープドポリシリコン膜３６がソ
ース配線１６になる。そして、以後の工程で高温になる
と、ドープドポリシリコン膜３６中のＮ型不純物（リン
など）が基板９の表面に熱拡散し、基板９にソース領域
３が形成される。

【００４８】工程１２（図６（ｂ）参照）：全面エッチ
バック法を用い、層間絶縁膜１９および絶縁膜１８を選
択的にエッチング除去し、浮遊ゲート電極６の突起部６
ａを露出させる。 工程１３（図６（ｃ）参照）：熱酸化法とＬＰＣＶＤ法
とを併用し、上記工程で作製されたデバイスの全面にシ
リコン酸化膜からなる消去ゲート絶縁膜１５（膜厚：１
０ｎｍ程度）を形成する。すると、シリコン酸化膜から
なる層間絶縁膜１９と消去ゲート絶縁膜１５とは積層一
体化される。次に、ＬＰＣＶＤ法を用い、上記工程で作
製されたデバイスの全面に３層目のドープドポリシリコ
ン膜３７（膜厚：１５０ｎｍ程度）を堆積させ、フォト
リソグラフィ技術と異方性エッチング技術とを用い、ド
ープドポリシリコン膜３７をパターニングすることによ
り、ドープドポリシリコン膜３７からなる消去ゲート電
極８を形成する。

【００４９】尚、制御ゲート電極７，浮遊ゲート電極
６，ソース配線１６，消去ゲート電極８となる各ドープ
ドポリシリコン膜３１，３４，３６，３７の形成方法に
は以下のものがある。 方法１；ＬＰＣＶＤ法を用いてポリシリコン膜を形成す
る際に、原料ガスに不純物を含んだガスを混入する。

【００５０】方法２；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、ポリシリコン膜上に
不純物拡散源層（ＰＯＣｌ3など）を形成し、その不純
物拡散源層からポリシリコン膜に不純物を拡散させる。 方法３；ＬＰＣＶＤ法を用いてノンドープのポリシリコ
ン膜を形成した後に、不純物イオンを注入する。

【００５１】工程１４（図１参照）：ＬＰＣＶＤ法を用
い、上記工程で作製されたデバイスの全面にシリコン酸
化膜からなる層間絶縁膜２０を堆積させる。すると、シ
リコン酸化膜からなる消去ゲート絶縁膜１５と層間絶縁
膜２０とは積層一体化される。次に、ドレイン領域４上
の浮遊ゲート絶縁膜１０，層間絶縁膜１９，消去ゲート
絶縁膜１５，層間絶縁膜２０にビット線コンタクト２２
を形成する。続いて、ＰＶＤ（Physical Vapor Deposit
ion）法を用いてビット線コンタクト２２内を含むデバ
イスの全面に金属（例えば、アルミニウム合金など）の
膜を堆積させ、フォトリソグラフィ技術および異方性エ
ッチング技術を用いて当該金属膜をパターニングするこ
とにより、当該金属膜からなるビット線２３を形成する
と、メモリセルアレイ２が完成する。

【００５２】以上詳述したように、本実施形態の製造方
法によれば、以下の作用・効果を得ることができる。 ［１］工程３において、シリコン窒化膜３２の側壁部分
にサイドウォールスペーサである絶縁膜１８（シリコン
酸化膜３３）を形成する。そして、工程４において、絶
縁膜１８をエッチング用マスクとして用いた異方性エッ
チング法により、ドープドポリシリコン膜３１を選択的
にエッチング除去することで、ドープドポリシリコン膜
３１からなる制御ゲート電極７を形成する。その後、工
程５において、制御ゲート電極７の側壁部分に浮遊ゲー
ト絶縁膜１０を形成し、工程６および工程７において、
制御ゲート電極７の側壁部分にサイドウォールスペーサ
である浮遊ゲート電極６（ドープドポリシリコン膜３
４）を形成する。そのため、浮遊ゲート電極６の位置は
制御ゲート電極７によって規定され、制御ゲート電極７
に対して浮遊ゲート電極６が自己整合的に形成されるこ
とから、メモリセル１を微細化した場合でも、各ゲート
電極６，７の位置合わせを正確に行うことができる。従
って、各ゲート電極６，７に関係する書込特性および読
出特性にバラツキのないメモリセル１を得ることができ
る。

【００５３】［２］工程７において、制御ゲート電極７
上に形成された絶縁膜１８および浮遊ゲート絶縁膜１０
をイオン注入用マスクとして用いたイオン注入法によ
り、基板９にリンイオンをドーピングしてドレイン領域
４を形成する。そのため、ドレイン領域４の位置は制御
ゲート電極７の端部によって規定され、制御ゲート電極
７に対してドレイン領域４が自己整合的に形成されるこ
とから、メモリセル１を微細化した場合でも、制御ゲー
ト電極７とドレイン領域４との位置合わせを正確に行う
ことができる。

【００５４】［３］工程１１において、浮遊ゲート電極
６の端部に対し絶縁膜１７を隔てて形成されたソース配
線１６（ドープドポリシリコン膜３６）から基板９へＮ
型不純物を熱拡散させることにより、ソース領域３を形
成する。そのため、ソース領域３の位置は浮遊ゲート電
極６の端部によって規定され、浮遊ゲート電極６に対し
てソース領域３が自己整合的に形成されることから、メ
モリセル１を微細化した場合でも、浮遊ゲート電極６と
ソース領域３との位置合わせを正確に行うことができ
る。

【００５５】［４］上記［１］〜［３］により、メモリ
セル１の構成部材（浮遊ゲート電極６，制御ゲート電極
７，ソース領域３，ドレイン領域４，チャネル領域５）
が互いに自己整合的に形成され、これら部材の位置合わ
せを正確に行うことが可能になるため、特性にバラツキ
のないメモリセル１を得ることができる。

【００５６】そして、本実施形態によれば、前記した従
来の３層型メモリセル（各ゲート電極をそれぞれ単独で
フォトリソグラフィ技術および異方性エッチング技術を
用いて所望の形状に形成する）のように、浮遊ゲート電
極と制御ゲート電極の位置関係に余裕を持たせる必要が
ないことから、その位置関係の余裕によりメモリセル１
の微細化が阻害されるのを防止できる。

【００５７】尚、本発明は上記実施形態に限定されるも
のではなく、以下のように具体化してもよく、その場合
でも、上記実施形態と同等もしくはそれ以上の作用・効
果を得ることができる。 （１）各絶縁膜１０，１１，１５，１７，１８は、シリ
コン酸化膜に限らず、十分な絶縁特性を有するものであ
ればどのような絶縁膜に置き代えてもよい。例えば、窒
酸化シリコンまたは窒化シリコンを主成分とする絶縁膜
や、これらの異なる絶縁膜を複数積層した構造に置き代
えてもよい。

【００５８】（２）層間絶縁膜１９，２０は、シリコン
酸化膜に限らず、十分な絶縁特性と平坦性とを有する絶
縁膜であればどのようなものに置き代えてもよい。例え
ば、プラズマＣＶＤ法を用いて形成されたＢＰＳＧ膜
や、当該ＢＰＳＧ膜とＬＰＣＶＤ法を用いて形成された
シリコン酸化膜とを複数積層した構造に置き代えてもよ
い。

【００５９】（３）各ゲート電極５〜８およびソース配
線１６は、ドープドポリシリコン膜に限らず、十分な導
電性を有するものであればどのような電極材料に置き代
えてもよい。例えば、アモルファスシリコン、単結晶シ
リコン、高融点金属を含む各種金属、金属シリサイドな
どに置き代えてもよい。

【００６０】（４）工程１０および工程１１におけるソ
ース領域３の形成方法を以下の方法に置き代える。ま
ず、図５（ｂ）に示す状態で、フォトレジスト膜３８お
よび浮遊ゲート電極６をイオン注入用マスクとして用い
るイオン注入法により、露出した基板９にＮ型不純物を
イオン注入し、熱拡散させてソース領域３を形成する。
これにより、ソース領域３の面積を精度良く規定するこ
とが可能になり、浮遊ゲート電極６とソース領域３との
位置合わせを正確に行うことができ、浮遊ゲート電極６
とソース領域３とのオーバーラップ量も制御性良く調整
できる。

【００６１】その後、ヒ素がドープされたドープドポリ
シリコン膜３６を堆積させる。このとき、ヒ素は基板９
に拡散されにくいので、ソース領域３の面積が大きくな
ることはない。 （５）ソース領域３およびドレイン領域４を形成するた
めの不純物は、リンに限らず、どのようなＮ型不純物
（ヒ素、アンチモンなど）を用いてもよい。

【００６２】（６）Ｐ型単結晶シリコン基板９はＰ型ウ
ェルに置き代えてもよい。 （７）Ｐ型単結晶シリコン基板９をＮ型単結晶シリコン
基板またはＮ型ウェルに置き代え、ソース領域３および
ドレイン領域４を形成するための不純物としてＰ型不純
物（ホウ素、インジウムなど）を用いてもよい。

【図面の簡単な説明】

【図１】本発明を具体化した一実施形態の一部概略断面
図。

【図２】一実施形態の一部平面図。

【図３】一実施形態の製造方法を説明するための一部概
略断面図。

【図４】一実施形態の製造方法を説明するための一部概
略断面図。

【図５】一実施形態の製造方法を説明するための一部概
略断面図。

【図６】一実施形態の製造方法を説明するための一部概
略断面図。

【符号の説明】

１…スプリットゲート型メモリセル ２…メモリセルアレイ ３…ソース領域 ４…ドレイン領域 ５…チャネル領域 ６…浮遊ゲート電極 ７…制御ゲート電極 ８…消去ゲート電極 ９…Ｐ型単結晶シリコン基板 １０…浮遊ゲート絶縁膜 １１…制御ゲート絶縁膜 １５…消去ゲート絶縁膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA26 AA32 AA33 AB02 AB03 AB30 AC02 AC06 AC20 AD41 AE02 AE03 AE08 AG02 AG07 AG17 AG21 AG24 5F083 ER02 ER09 ER14 ER18 ER22 GA09 GA11 GA15 GA17 JA36 KA05 KA11 MA02 MA19 MA20 PR29 PR40

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたソース領域お
   よびドレイン領域と、 ソース領域とドレイン領域に挟まれたチャネル領域と、 チャネル領域上に浮遊ゲート絶縁膜を介して形成された
   浮遊ゲート電極と、 チャネル領域上に制御ゲート絶縁膜を介して形成された
   制御ゲート電極と、 浮遊ゲート電極上に消去ゲート絶縁膜を介して形成され
   た消去ゲート電極とを備え、 浮遊ゲート絶縁膜と消去ゲート絶縁膜とは独立した別個
   の絶縁膜から成り、制御ゲート電極に対して浮遊ゲート
   電極が自己整合的に形成されたことを特徴とするスプリ
   ットゲート型メモリセル。
2. 【請求項２】 請求項１に記載のスプリットゲート型メ
   モリセルにおいて、 前記制御ゲート電極に対して前記ドレイン領域が自己整
   合的に形成され、前記浮遊ゲート電極に対して前記ソー
   ス領域が自己整合的に形成されたことを特徴とするスプ
   リットゲート型メモリセル。
3. 【請求項３】 請求項１または請求項２に記載のスプリ
   ットゲート型メモリセルにおいて、 前記浮遊ゲート電極から前記消去ゲート電極へ向けて突
   出した突起部を備えたことを特徴とするスプリットゲー
   ト型メモリセル。