JP2000235969A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000235969A JP2000235969A JP11036237A JP3623799A JP2000235969A JP 2000235969 A JP2000235969 A JP 2000235969A JP 11036237 A JP11036237 A JP 11036237A JP 3623799 A JP3623799 A JP 3623799A JP 2000235969 A JP2000235969 A JP 2000235969A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法、特にシャロートレン
チアイソレーションプロセスにおける素子形成領域を設
計寸法通りに形成する。 【解決手段】 半導体基板１０の一主面上の全面に絶縁
膜１３及び反射防止膜１４を順次形成する工程と、反射
防止膜１４上に所定パターンのフォトレジスト膜１５を
形成する工程と、イオン注入法によりフォトレジスト膜
１５表面に硬化層１８ａを形成する工程と、フォトレジ
スト膜１５をマスクとして、異方性エッチングにより順
次反射防止膜１４及び絶縁膜１３をパターン化する工程
と、パターン化した絶縁膜１３ａをマスクとして異方性
エッチングにより半導体基板１０に溝１０ｔを形成する
工程を有する。
チアイソレーションプロセスにおける素子形成領域を設
計寸法通りに形成する。 【解決手段】 半導体基板１０の一主面上の全面に絶縁
膜１３及び反射防止膜１４を順次形成する工程と、反射
防止膜１４上に所定パターンのフォトレジスト膜１５を
形成する工程と、イオン注入法によりフォトレジスト膜
１５表面に硬化層１８ａを形成する工程と、フォトレジ
スト膜１５をマスクとして、異方性エッチングにより順
次反射防止膜１４及び絶縁膜１３をパターン化する工程
と、パターン化した絶縁膜１３ａをマスクとして異方性
エッチングにより半導体基板１０に溝１０ｔを形成する
工程を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にシャロートレンチアイソレーションに
おける基板加工用のマスク形成プロセスに関する。
方法に関し、特にシャロートレンチアイソレーションに
おける基板加工用のマスク形成プロセスに関する。
【０００２】
【従来の技術】近年のＵＬＳＩの高集積化は３年で次世
代へ進み、デザインルールは前世代の７割の縮小が行わ
れ、縮小化に伴い半導体装置の高速化も実現してきた。
特に微細なデザインルールが適用されるＭＯＳ（Metal
Oxide Semiconductor ）デバイスは、素子分離プロセ
ス、トランジスタプロセス、配線プロセスなどの要素技
術の 進歩により高速化が達成されてきた。
代へ進み、デザインルールは前世代の７割の縮小が行わ
れ、縮小化に伴い半導体装置の高速化も実現してきた。
特に微細なデザインルールが適用されるＭＯＳ（Metal
Oxide Semiconductor ）デバイスは、素子分離プロセ
ス、トランジスタプロセス、配線プロセスなどの要素技
術の 進歩により高速化が達成されてきた。
【０００３】しかし上記のプロセスの内、素子分離につ
いては、従来のＬＯＣＯＳ（LocalOxidation Of Silico
n）による素子分離では最近の微細化に対応できなくな
りつつある。ＬＯＣＯＳ法は基板に与える応力も小さ
く、フィールド酸化部と素子形成部が滑らかに接続し、
非常に好ましい方法である。しかし、この方法を用いて
高集積化を図ろうとしてフィールド酸化をするとき、窒
化膜端に形成される素子形成領域へのバーズビーク（Bi
rd's Beaking）の侵食により素子形成領域が減少するた
め、高集積化が図れなくなるという問題がある。
いては、従来のＬＯＣＯＳ（LocalOxidation Of Silico
n）による素子分離では最近の微細化に対応できなくな
りつつある。ＬＯＣＯＳ法は基板に与える応力も小さ
く、フィールド酸化部と素子形成部が滑らかに接続し、
非常に好ましい方法である。しかし、この方法を用いて
高集積化を図ろうとしてフィールド酸化をするとき、窒
化膜端に形成される素子形成領域へのバーズビーク（Bi
rd's Beaking）の侵食により素子形成領域が減少するた
め、高集積化が図れなくなるという問題がある。
【０００４】このため、ＬＯＣＯＳ法に変わる素子分離
法として、最近、シャロートレンチアイソレーション
（Shallow Trench Isolation）が注目され、盛んに検討
されている。シャロートレンチアイソレーションはＬＯ
ＣＯＳ法と異なり、素子形成領域以外の半導体基板を一
部除去し、その部分にＣＶＤ酸化膜を埋め込むことによ
り素子分離を行う方法である。この方法を用いることに
よりＬＯＣＯＳ法で問題となるバーズビークの発生を防
止する事ができるため、より微細な半導体装置の素子分
離法として有望視されている。
法として、最近、シャロートレンチアイソレーション
（Shallow Trench Isolation）が注目され、盛んに検討
されている。シャロートレンチアイソレーションはＬＯ
ＣＯＳ法と異なり、素子形成領域以外の半導体基板を一
部除去し、その部分にＣＶＤ酸化膜を埋め込むことによ
り素子分離を行う方法である。この方法を用いることに
よりＬＯＣＯＳ法で問題となるバーズビークの発生を防
止する事ができるため、より微細な半導体装置の素子分
離法として有望視されている。
【０００５】上記のシャロートレンチアイソレーション
プロセスについて説明する。図５Ａに示すように、半導
体基板２０上の全面に熱酸化膜（例えば、ＳｉＯ2）２
１を厚さ１５ｎｍ程度形成し、続いて窒化シリコン（例
えば，ＳｉＮ）膜２２を厚さ２００ｎｍ程度全面に形成
した後、有機反射防止膜２４を厚さ７０ｎｍ程度形成
し、更にリソグラフィーを用いてレジストパターン２５
ａを厚さ６００ｎｍ程度形成する。なお、図５Ａ中のｆ
1 は、パターン化された素子形成領域Ｆの寸法を示し、
ｓ1 は素子形成領域Ｆ間の寸法を示す。
プロセスについて説明する。図５Ａに示すように、半導
体基板２０上の全面に熱酸化膜（例えば、ＳｉＯ2）２
１を厚さ１５ｎｍ程度形成し、続いて窒化シリコン（例
えば，ＳｉＮ）膜２２を厚さ２００ｎｍ程度全面に形成
した後、有機反射防止膜２４を厚さ７０ｎｍ程度形成
し、更にリソグラフィーを用いてレジストパターン２５
ａを厚さ６００ｎｍ程度形成する。なお、図５Ａ中のｆ
1 は、パターン化された素子形成領域Ｆの寸法を示し、
ｓ1 は素子形成領域Ｆ間の寸法を示す。
【０００６】次に、図５Ｂに示すように、レジストパタ
ーン２５ａをマスクとして反射防止膜２４、窒化シリコ
ン膜２２と熱酸化膜２１を異方性エッチングによりパタ
ーン化する。さらに、図５Ｃに示すように、レジストパ
ターン２５ａと反射防止膜２４ａを除去した後、窒化シ
リコン膜２２ａと熱酸化膜２１ａをマスクとして半導体
基板２０に異方性エッチングを用いて３００ｎｍ程度の
深さの溝２０ｔを形成する。
ーン２５ａをマスクとして反射防止膜２４、窒化シリコ
ン膜２２と熱酸化膜２１を異方性エッチングによりパタ
ーン化する。さらに、図５Ｃに示すように、レジストパ
ターン２５ａと反射防止膜２４ａを除去した後、窒化シ
リコン膜２２ａと熱酸化膜２１ａをマスクとして半導体
基板２０に異方性エッチングを用いて３００ｎｍ程度の
深さの溝２０ｔを形成する。
【０００７】次に、図６Ｄに示すように、高密度プラズ
マＣＶＤ法を用いて、溝２０ｔを埋め込むように基板２
０の全面に酸化膜２６を厚さ５００ｎｍ程度形成する。
さらに、図６Ｅに示すように、半導体基板２０に形成さ
れた溝２０ｔの部分にのみ酸化膜２６が残るように化学
機械研磨法（ＣＭＰ：Chemical Mechanical Polishing
）を用いて酸化膜２６を研磨する。
マＣＶＤ法を用いて、溝２０ｔを埋め込むように基板２
０の全面に酸化膜２６を厚さ５００ｎｍ程度形成する。
さらに、図６Ｅに示すように、半導体基板２０に形成さ
れた溝２０ｔの部分にのみ酸化膜２６が残るように化学
機械研磨法（ＣＭＰ：Chemical Mechanical Polishing
）を用いて酸化膜２６を研磨する。
【０００８】次に、図６Ｆに示すように、ウェットエッ
チングにより窒化シリコン膜２２ａと熱酸化膜２１ａを
除去する事によりシャロートレンチアイソレーション構
造が形成され、素子形成領域Ｆと素子分離領域Ｓとに分
離される。素子形成領域（活性領域）Ｆではトランジス
タやコンタクトが形成される。ｆ'1はエッチング後の素
子形成領域Ｆの寸法、ｓ'1はエッチング後の素子分離領
域Ｓの寸法を示す。
チングにより窒化シリコン膜２２ａと熱酸化膜２１ａを
除去する事によりシャロートレンチアイソレーション構
造が形成され、素子形成領域Ｆと素子分離領域Ｓとに分
離される。素子形成領域（活性領域）Ｆではトランジス
タやコンタクトが形成される。ｆ'1はエッチング後の素
子形成領域Ｆの寸法、ｓ'1はエッチング後の素子分離領
域Ｓの寸法を示す。
【０００９】上記のように、素子分離プロセスとしてシ
ャロートレンチアイソレーションを用いることにより、
素子形成領域ｆ'1は窒化シリコン膜２２と熱酸化膜２１
からなるマスクを用いた半導体基板２０のエッチングに
より決定される。このため、従来のＬＯＣＯＳ法を用い
た場合に生じるバーズビークを考慮する必要がないの
で、シャロートレンチアイソレーションはより微細な素
子分離技術として有望視 されている。
ャロートレンチアイソレーションを用いることにより、
素子形成領域ｆ'1は窒化シリコン膜２２と熱酸化膜２１
からなるマスクを用いた半導体基板２０のエッチングに
より決定される。このため、従来のＬＯＣＯＳ法を用い
た場合に生じるバーズビークを考慮する必要がないの
で、シャロートレンチアイソレーションはより微細な素
子分離技術として有望視 されている。
【００１０】
【発明が解決しようとする課題】従って、トレンチアイ
ソレーションを制御性良く作製するためには、窒化シリ
コン（ＳｉＮ）パターンを設計寸法のままに加工するこ
とが重要になる。このため、シリコン基板のエッチング
マスクとして使用するＳｉＮパターンは、 １．垂直パターン、 ２．パターンの粗密によらない形状、 ３．エッチング変換差の小さい形状、 となることが要求される。
ソレーションを制御性良く作製するためには、窒化シリ
コン（ＳｉＮ）パターンを設計寸法のままに加工するこ
とが重要になる。このため、シリコン基板のエッチング
マスクとして使用するＳｉＮパターンは、 １．垂直パターン、 ２．パターンの粗密によらない形状、 ３．エッチング変換差の小さい形状、 となることが要求される。
【００１１】例えば、ＣＦ4 ／ＡｒガスにＯ2 を添加し
たガス系を用いた異方性エッチングを用いることによ
り、比較的垂直なＳｉＮ加工を実現する事ができる。こ
れは、プラズマ重合により発生するフロロカーボンポリ
マーのパターン側壁への付着をＯ* （酸素ラジカル）で
抑制する事が可能なためである。さらに、低圧でのエッ
チングを行うことにより、ラジカル成分が減少するため
に疎密差の少ないエッチングが実現される。
たガス系を用いた異方性エッチングを用いることによ
り、比較的垂直なＳｉＮ加工を実現する事ができる。こ
れは、プラズマ重合により発生するフロロカーボンポリ
マーのパターン側壁への付着をＯ* （酸素ラジカル）で
抑制する事が可能なためである。さらに、低圧でのエッ
チングを行うことにより、ラジカル成分が減少するため
に疎密差の少ないエッチングが実現される。
【００１２】しかし、垂直加工が可能なエッチングプロ
セス、即ちフロロカーボンポリマーの発生を抑制するプ
ロセスは、被エッチング膜とそれ以外の膜とのエッチン
グ選択比をとることは難しい。そのため、レジストパタ
ーンの細りが生じ、ＳｉＮパターン寸法も細くなるの
で、変換差（＝ｆ'1−ｆ1 ）が大きくなるという問題が
生じる。
セス、即ちフロロカーボンポリマーの発生を抑制するプ
ロセスは、被エッチング膜とそれ以外の膜とのエッチン
グ選択比をとることは難しい。そのため、レジストパタ
ーンの細りが生じ、ＳｉＮパターン寸法も細くなるの
で、変換差（＝ｆ'1−ｆ1 ）が大きくなるという問題が
生じる。
【００１３】これについて図７〜図９を用いて説明す
る。図７Ａに示すように、有機反射防止膜３４上にレジ
ストパターン３５ａが形成される。レジストパターン寸
法を、ｆ2 とする。次に図７Ｂに示すように、ラジカル
ＲとイオンＩに電離したプラズマ状態のガスによりエッ
チングがスタートし、レジストパターン３５ａをマスク
として有機反射防止膜３４ａがパターン化される。
る。図７Ａに示すように、有機反射防止膜３４上にレジ
ストパターン３５ａが形成される。レジストパターン寸
法を、ｆ2 とする。次に図７Ｂに示すように、ラジカル
ＲとイオンＩに電離したプラズマ状態のガスによりエッ
チングがスタートし、レジストパターン３５ａをマスク
として有機反射防止膜３４ａがパターン化される。
【００１４】エッチングは、例えば、平行平板型プラズ
マエッチャーを用いて以下の条件で行う。 ガス条件：ＣＦ4 ／Ａｒ／Ｏ2 ＝９５／９５０／１０ s
ccm ＲＦパワー：１０００Ｗ（１３．５６ＭＨｚ） 圧力：１３３Ｐａ この場合、有機反射防止膜３４のエッチングと共に、Ｏ
* ラジカルによるレジスト３５ａの後退が同時に生じる
ため、有機反射防止膜３４ａの加工形状はわずかにテー
パー形状になる。
マエッチャーを用いて以下の条件で行う。 ガス条件：ＣＦ4 ／Ａｒ／Ｏ2 ＝９５／９５０／１０ s
ccm ＲＦパワー：１０００Ｗ（１３．５６ＭＨｚ） 圧力：１３３Ｐａ この場合、有機反射防止膜３４のエッチングと共に、Ｏ
* ラジカルによるレジスト３５ａの後退が同時に生じる
ため、有機反射防止膜３４ａの加工形状はわずかにテー
パー形状になる。
【００１５】次に、図８Ｃに示すように、窒化シリコン
（ＳｉＮ）膜３２のエッチングを同条件で行う。エッチ
ングの進行と共に、プラズマ中に存在するＯ* ラジカル
によるレジスト３５へのアタックにより、レジストパタ
ーン３５ａが細くなり有機反射防止膜３４ａはテーパー
形状になる。従って、窒化シリコン（ＳｉＮ）パターン
３２ａもテーパーのついた形状となってしまう。
（ＳｉＮ）膜３２のエッチングを同条件で行う。エッチ
ングの進行と共に、プラズマ中に存在するＯ* ラジカル
によるレジスト３５へのアタックにより、レジストパタ
ーン３５ａが細くなり有機反射防止膜３４ａはテーパー
形状になる。従って、窒化シリコン（ＳｉＮ）パターン
３２ａもテーパーのついた形状となってしまう。
【００１６】次に図８Ｄに示すように、ＳｉＮパターン
３２ａのエッチングの進行と共に、更にレジストパター
ン３５ａも細くなり、有機反射防止膜３４ａも細くなる
ため、ＳｉＮパターン３２ａの寸法が狭まり細くなって
しまう。
３２ａのエッチングの進行と共に、更にレジストパター
ン３５ａも細くなり、有機反射防止膜３４ａも細くなる
ため、ＳｉＮパターン３２ａの寸法が狭まり細くなって
しまう。
【００１７】次に図９Ｅに示すように、レジスト３５
ａ、有機反射防止膜３４ａ、ＳｉＮ膜３２ａをマスクと
して、ＳｉＯ2 膜３１をエッチングする。さらに、図９
Ｆに示すようにレジスト３５ａを除去し、更に図９Ｇに
示すように、ＳｉＮパターン３２ａとＳｉＯ2 パターン
３１ａをマスクとしてＳｉ基板３０に溝３０ｔを加工す
る。
ａ、有機反射防止膜３４ａ、ＳｉＮ膜３２ａをマスクと
して、ＳｉＯ2 膜３１をエッチングする。さらに、図９
Ｆに示すようにレジスト３５ａを除去し、更に図９Ｇに
示すように、ＳｉＮパターン３２ａとＳｉＯ2 パターン
３１ａをマスクとしてＳｉ基板３０に溝３０ｔを加工す
る。
【００１８】以上のプロセスを用いると、ＳｉＮ膜３２
ａのエッチング加工後の寸法（ｆ'2）が、初期のレジス
トパターンの寸法（ｆ2 ）に対して狭まることにより、
素子形成領域（いわゆる活性領域）Ｆの幅が狭まってし
まう。このため、狭チャンネル効果が発生し、トランジ
スタのＶthが上昇し、デバイスの信頼性を低下させる。
ａのエッチング加工後の寸法（ｆ'2）が、初期のレジス
トパターンの寸法（ｆ2 ）に対して狭まることにより、
素子形成領域（いわゆる活性領域）Ｆの幅が狭まってし
まう。このため、狭チャンネル効果が発生し、トランジ
スタのＶthが上昇し、デバイスの信頼性を低下させる。
【００１９】上記の方法に対して、初期のレジストパタ
ーン寸法を大きくし、加工による寸法の細りを相殺する
方法が考えられる。しかし、初期パターンを大きくする
とパターン間の寸法が狭まってしまい、リソグラフィー
による良好なパターン形成が不可能になる。また、パタ
ーン間の寸法を維持したままパターン寸法を大きくする
事は、チップサイズの増大につながり、集積度の低下を
招く。
ーン寸法を大きくし、加工による寸法の細りを相殺する
方法が考えられる。しかし、初期パターンを大きくする
とパターン間の寸法が狭まってしまい、リソグラフィー
による良好なパターン形成が不可能になる。また、パタ
ーン間の寸法を維持したままパターン寸法を大きくする
事は、チップサイズの増大につながり、集積度の低下を
招く。
【００２０】さらに、レジスト選択比を改善するため
に、ＣＨＦ3 やＣＨ2 Ｆ2 を母ガスへ添加することによ
りＳｉＮ膜を異方性エッチングする方法が考えられる。
この方法はレジスト選択比が改善できるためレジストパ
ターンの細りを改善することが可能であるが、ＳｉＮ膜
がテーパー状になりエッチング変換差が大きくなる。
に、ＣＨＦ3 やＣＨ2 Ｆ2 を母ガスへ添加することによ
りＳｉＮ膜を異方性エッチングする方法が考えられる。
この方法はレジスト選択比が改善できるためレジストパ
ターンの細りを改善することが可能であるが、ＳｉＮ膜
がテーパー状になりエッチング変換差が大きくなる。
【００２１】これについて図１０Ａ〜図１２Ｇにより説
明する。すなわち、図１０Ａに示すように、レジストパ
ターン４５ａをマスクとしてエッチングがスタートし、
反射防止膜４４がドライエッチングによりパターン化さ
れていく。
明する。すなわち、図１０Ａに示すように、レジストパ
ターン４５ａをマスクとしてエッチングがスタートし、
反射防止膜４４がドライエッチングによりパターン化さ
れていく。
【００２２】エッチングは、例えば、平行平板型のエッ
チング装置を用いて以下の条件で行う。 エッチング条件 ガス条件：ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 ＝１０／９５
／９５０／１０sccm ＲＦパワー：１０００Ｗ 圧力：１３３Ｐａ
チング装置を用いて以下の条件で行う。 エッチング条件 ガス条件：ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 ＝１０／９５
／９５０／１０sccm ＲＦパワー：１０００Ｗ 圧力：１３３Ｐａ
【００２３】次に、図１０Ｂに示すように、ＳｉＮ膜４
２のエッチングがスタートする。エッチングは上記の条
件により行う。しかし、図１１Ｃに示すように、エッチ
ングの進行と共に、フロロカーボン膜４７ａがプラズマ
中で重合されパターン側壁に形成される。その結果Ｓｉ
Ｎパターン４２ａにテーパーが形成され始める。さら
に、図１１Ｄに示すように、ＳｉＮパターン４２ａのエ
ッチングが終了するが、側壁のフロロカーボン膜４７ａ
は更に厚くなっていく。
２のエッチングがスタートする。エッチングは上記の条
件により行う。しかし、図１１Ｃに示すように、エッチ
ングの進行と共に、フロロカーボン膜４７ａがプラズマ
中で重合されパターン側壁に形成される。その結果Ｓｉ
Ｎパターン４２ａにテーパーが形成され始める。さら
に、図１１Ｄに示すように、ＳｉＮパターン４２ａのエ
ッチングが終了するが、側壁のフロロカーボン膜４７ａ
は更に厚くなっていく。
【００２４】次に、図１２Ｅに示す様にＳｉＯ2 膜４１
のエッチングが行われ、ＳｉＯ2 パターン４１ａも同様
にテーパー形状になってしまう。さらに、図１２Ｆに示
すように、エッチングによりレジスト４５ａ、有機反射
防止膜４４ａ、フロロカーボン膜４７ａを除去する。次
に、図１２Ｇに示すように、ＳｉＮパターン４２ａ、Ｓ
ｉＯ2 パターン４１ａをマスクとしてシリコン基板４０
に溝４０ｔを加工する。
のエッチングが行われ、ＳｉＯ2 パターン４１ａも同様
にテーパー形状になってしまう。さらに、図１２Ｆに示
すように、エッチングによりレジスト４５ａ、有機反射
防止膜４４ａ、フロロカーボン膜４７ａを除去する。次
に、図１２Ｇに示すように、ＳｉＮパターン４２ａ、Ｓ
ｉＯ2 パターン４１ａをマスクとしてシリコン基板４０
に溝４０ｔを加工する。
【００２５】以上のプロセスを用いると、過剰なフロロ
カーボンポリマー４７ａの発生によりレジスト選択比が
改善されるものの、側壁に形成されるフロロカーボン４
７ａのためにＳｉＮパターン４２ａにテーパーが形成さ
れ、初期のレジストパターン４５ａに対してエッチング
変換差（＝ｆ'3ーｆ3 ）が大きくなる。この結果、素子
分離領域Ｓが狭まる事になり素子間分離ができなくなる
ため、隣りあうトランジスタのソース／ドレイン間がシ
ョートしてしまい、デバイスの信頼性が低下する。
カーボンポリマー４７ａの発生によりレジスト選択比が
改善されるものの、側壁に形成されるフロロカーボン４
７ａのためにＳｉＮパターン４２ａにテーパーが形成さ
れ、初期のレジストパターン４５ａに対してエッチング
変換差（＝ｆ'3ーｆ3 ）が大きくなる。この結果、素子
分離領域Ｓが狭まる事になり素子間分離ができなくなる
ため、隣りあうトランジスタのソース／ドレイン間がシ
ョートしてしまい、デバイスの信頼性が低下する。
【００２６】本発明は上記の問題点に鑑みて成されたも
のであり、レジストパターンの細りを引き起こすことな
く、垂直なマスク加工を実現する半導体装置の製造方法
を提供するものである。
のであり、レジストパターンの細りを引き起こすことな
く、垂直なマスク加工を実現する半導体装置の製造方法
を提供するものである。
【００２７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上の全面に絶縁膜及び反射防
止膜を形成し、さらに、所定パターンのフォトレジスト
膜を形成した後、イオン注入法によりフォトレジスト膜
表面に硬化層を形成し、このフォトレジスト膜をマスク
として、反射防止膜及び絶縁膜をパターンし、さらに、
絶縁膜をマスクとして半導体基板に溝を形成する。
の製造方法は、半導体基板上の全面に絶縁膜及び反射防
止膜を形成し、さらに、所定パターンのフォトレジスト
膜を形成した後、イオン注入法によりフォトレジスト膜
表面に硬化層を形成し、このフォトレジスト膜をマスク
として、反射防止膜及び絶縁膜をパターンし、さらに、
絶縁膜をマスクとして半導体基板に溝を形成する。
【００２８】本発明に係る半導体装置の製造方法によれ
ば、フォトレジストパターンにイオンインプラントを行
うことにより、フォトレジストパターン表面に硬化層が
形成される。硬化層はＯ* （酸素ラジカル）に対する耐
性が強いため、絶縁膜の加工時にフォトレジストパター
ンが細ることを防止することができるので、絶縁膜のエ
ッチング交換差を抑制することが可能となる。
ば、フォトレジストパターンにイオンインプラントを行
うことにより、フォトレジストパターン表面に硬化層が
形成される。硬化層はＯ* （酸素ラジカル）に対する耐
性が強いため、絶縁膜の加工時にフォトレジストパター
ンが細ることを防止することができるので、絶縁膜のエ
ッチング交換差を抑制することが可能となる。
【００２９】
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、半導体基板の一主面上の全面に絶縁膜及び反射防
止膜を順次形成する工程と、反射防止膜上に所定パター
ンのフォトレジスト膜を形成する工程と、イオン注入法
によりフォトレジスト膜表面に硬化層を形成する工程
と、フォトレジスト膜をマスクとして、異方性エッチン
グにより順次反射防止膜及び絶縁膜をパターン化する工
程と、パターン化した絶縁膜をマスクとして異方性エッ
チングにより半導体基板に溝を形成する工程を有する。
法は、半導体基板の一主面上の全面に絶縁膜及び反射防
止膜を順次形成する工程と、反射防止膜上に所定パター
ンのフォトレジスト膜を形成する工程と、イオン注入法
によりフォトレジスト膜表面に硬化層を形成する工程
と、フォトレジスト膜をマスクとして、異方性エッチン
グにより順次反射防止膜及び絶縁膜をパターン化する工
程と、パターン化した絶縁膜をマスクとして異方性エッ
チングにより半導体基板に溝を形成する工程を有する。
【００３０】絶縁膜としては、シリコン窒化膜，シリコ
ン窒化酸化膜或いはシリコン窒化膜とシリコン酸化膜と
の積層膜のいずれかを用いることができる。
ン窒化酸化膜或いはシリコン窒化膜とシリコン酸化膜と
の積層膜のいずれかを用いることができる。
【００３１】イオン注入工程では、所定の不純物を１×
１０15／ｃｍ2 以上のドーズ量をもってイオン注入する
ことが好ましい。ドーズ量が１×１０15／ｃｍ2 より少
ないと充分な硬度を有する硬化層が得られないという問
題がある。
１０15／ｃｍ2 以上のドーズ量をもってイオン注入する
ことが好ましい。ドーズ量が１×１０15／ｃｍ2 より少
ないと充分な硬度を有する硬化層が得られないという問
題がある。
【００３２】イオン注入工程では、フォトレジストパタ
ーンの側壁にイオンが入射するように、側壁に斜め方向
から回転イオン注入を行うようにする。
ーンの側壁にイオンが入射するように、側壁に斜め方向
から回転イオン注入を行うようにする。
【００３３】イオン注入工程では、イオンの飛程が絶縁
膜中となるようにイオン加速電圧を設定するのが好まし
い。
膜中となるようにイオン加速電圧を設定するのが好まし
い。
【００３４】絶縁膜をエッチングするガスとしては、Ｃ
Ｆ4 ／Ａｒ／Ｏ2 を用いるのが好ましい。
Ｆ4 ／Ａｒ／Ｏ2 を用いるのが好ましい。
【００３５】以下に本発明の実施の形態について、図面
を参照して説明する。図１〜図４は、本実施の形態に係
る製造方法の工程を表した模式図である。
を参照して説明する。図１〜図４は、本実施の形態に係
る製造方法の工程を表した模式図である。
【００３６】先ず図１Ａに示すように、半導体基板１０
上の全面に、例えば、熱酸化によりＳｉＯ2 膜１１を所
望の膜厚をもって形成し、さらに、その上全面にＣＶＤ
法により窒化シリコン膜１２を所望の膜厚をもって形成
して絶縁膜１３を形成する。この絶縁膜１３は、シリコ
ン窒化膜、シリコン窒化酸化膜或いは上記したシリコン
酸化膜とシリコン窒化膜との積層膜のいずれかを用いる
ことが望ましい。
上の全面に、例えば、熱酸化によりＳｉＯ2 膜１１を所
望の膜厚をもって形成し、さらに、その上全面にＣＶＤ
法により窒化シリコン膜１２を所望の膜厚をもって形成
して絶縁膜１３を形成する。この絶縁膜１３は、シリコ
ン窒化膜、シリコン窒化酸化膜或いは上記したシリコン
酸化膜とシリコン窒化膜との積層膜のいずれかを用いる
ことが望ましい。
【００３７】次に、この絶縁膜１３上の全面に、スピン
コーターにより有機反射防止膜１４を、所望の膜厚、例
えばＳｉＯ2 膜１１と窒化シリコン膜１２との中間の膜
厚をもって形成した後、フォトレジスト１５を所望の膜
厚で塗布し、リソグラフィーを用いてフォトレジストパ
ターン１５ａを形成する。
コーターにより有機反射防止膜１４を、所望の膜厚、例
えばＳｉＯ2 膜１１と窒化シリコン膜１２との中間の膜
厚をもって形成した後、フォトレジスト１５を所望の膜
厚で塗布し、リソグラフィーを用いてフォトレジストパ
ターン１５ａを形成する。
【００３８】次に、図１Ｂに示すようにイオン打ち込み
法を用い、所望の不純物イオンＩｍ、例えば、燐，砒
素，ボロン等のイオンを所望の打ち込みエネルギーをも
ってフォトレジストパターン１５ａにイオン注入する。
この場合、不純物のドーズ量は、５×１０15／ｃｍ2 以
上とする。このドーズ量が５×１０15／ｃｍ2 未満であ
ると充分な硬度を有する硬化層１８ａが得られない。
法を用い、所望の不純物イオンＩｍ、例えば、燐，砒
素，ボロン等のイオンを所望の打ち込みエネルギーをも
ってフォトレジストパターン１５ａにイオン注入する。
この場合、不純物のドーズ量は、５×１０15／ｃｍ2 以
上とする。このドーズ量が５×１０15／ｃｍ2 未満であ
ると充分な硬度を有する硬化層１８ａが得られない。
【００３９】また、イオンの飛程が絶縁膜１３の膜厚以
下になるように加速電圧を設定し、さらに、ウエハー面
に対して斜めから、例えばウエハーの垂直な方向に対し
て所定の角度傾けた状態で、ウエハーを回転させながら
不純物イオンＩｍを打ち込む。フォトレジストパターン
１５ａの側壁に斜め方向から回転イオン注入を行うこと
により、所定の膜厚を有する均一な硬化膜１８ａをフォ
トレジストパターン１５ａの側壁に形成することができ
る。
下になるように加速電圧を設定し、さらに、ウエハー面
に対して斜めから、例えばウエハーの垂直な方向に対し
て所定の角度傾けた状態で、ウエハーを回転させながら
不純物イオンＩｍを打ち込む。フォトレジストパターン
１５ａの側壁に斜め方向から回転イオン注入を行うこと
により、所定の膜厚を有する均一な硬化膜１８ａをフォ
トレジストパターン１５ａの側壁に形成することができ
る。
【００４０】これにより、フォトレジストパターン１５
ａ側壁にもイオン打ち込みが行われ、フォトレジストパ
ターン１５ａの表面に硬化層１８ａが完全に形成され
る。また、上記のように加速電圧を設定することによ
り、素子形成領域Ｆにイオンが打ち込まれることなく、
素子形成領域Ｆのダメージの発生を防止できる。
ａ側壁にもイオン打ち込みが行われ、フォトレジストパ
ターン１５ａの表面に硬化層１８ａが完全に形成され
る。また、上記のように加速電圧を設定することによ
り、素子形成領域Ｆにイオンが打ち込まれることなく、
素子形成領域Ｆのダメージの発生を防止できる。
【００４１】次に、図２Ｃに示すように、フォトレジス
トパターン１５ａをマスクとして、反射防止膜１４を異
方性エッチングによりパターン化する。
トパターン１５ａをマスクとして、反射防止膜１４を異
方性エッチングによりパターン化する。
【００４２】次に、図２Ｄに示すように、フォトレジス
トパターン１５ａと反射防止膜１４ａをマスクとして、
ＳｉＮ膜１２とＳｉＯ2 膜１１を異方性エッチングによ
りパターン化する。このＳｉＮ膜１２とＳｉＯ2 膜１１
からなる絶縁膜１０をエッチングするためのエッチング
ガスとしては、ＣＦ4 ／Ａｒ／Ｏ2 からなる混合ガスを
用いることが好ましい。エッチング条件は上記の反射防
止膜１４のエッチング条件と同様とすることができる。
トパターン１５ａと反射防止膜１４ａをマスクとして、
ＳｉＮ膜１２とＳｉＯ2 膜１１を異方性エッチングによ
りパターン化する。このＳｉＮ膜１２とＳｉＯ2 膜１１
からなる絶縁膜１０をエッチングするためのエッチング
ガスとしては、ＣＦ4 ／Ａｒ／Ｏ2 からなる混合ガスを
用いることが好ましい。エッチング条件は上記の反射防
止膜１４のエッチング条件と同様とすることができる。
【００４３】次に、図３Ｅに示すように、フォトレジス
トパターン１５ａ，硬化層１８ａ，反射防止膜１４ａを
ドライアッシング処理により除去する。次に、図３Ｆに
示すように、ＳｉＮ膜パターン１２ａとＳｉＯ2 膜パタ
ーン１１ａをマスクとして異方性エッチングによりＳｉ
基板１０に溝１０ｔを形成する。
トパターン１５ａ，硬化層１８ａ，反射防止膜１４ａを
ドライアッシング処理により除去する。次に、図３Ｆに
示すように、ＳｉＮ膜パターン１２ａとＳｉＯ2 膜パタ
ーン１１ａをマスクとして異方性エッチングによりＳｉ
基板１０に溝１０ｔを形成する。
【００４４】次に、図３Ｇに示すように、高密度プラズ
マＣＶＤ法を用いて、全面に酸化膜１６を所望の膜厚で
形成する。次に、図４Ｈに示すように、半導体基板１０
に形成した溝１０ｔの部分にのみ酸化膜１６ａが残るよ
うにＣＭＰを用いて酸化膜１６を研磨する。
マＣＶＤ法を用いて、全面に酸化膜１６を所望の膜厚で
形成する。次に、図４Ｈに示すように、半導体基板１０
に形成した溝１０ｔの部分にのみ酸化膜１６ａが残るよ
うにＣＭＰを用いて酸化膜１６を研磨する。
【００４５】次に、図４Ｉに示すように、ウェットエッ
チングにより窒化シリコン膜１２ａと熱酸化膜１１ａを
除去することにより、シャロートレンチアイソレーショ
ン構造が形成され、素子形成領域（活性領域）Ｆと素子
分離領域Ｓとに分離される。ｆ'4は、エッチング後の素
子形成領域Ｆの寸法を示し、ｓ'4は、素子分離領域Ｓの
寸法を示す。素子形成領域Ｆではトランジスタやコンタ
クトが形成される。
チングにより窒化シリコン膜１２ａと熱酸化膜１１ａを
除去することにより、シャロートレンチアイソレーショ
ン構造が形成され、素子形成領域（活性領域）Ｆと素子
分離領域Ｓとに分離される。ｆ'4は、エッチング後の素
子形成領域Ｆの寸法を示し、ｓ'4は、素子分離領域Ｓの
寸法を示す。素子形成領域Ｆではトランジスタやコンタ
クトが形成される。
【００４６】上記のように、本発明に係る半導体の製造
方法を用いることにより、プラズマ中で発生したＯ*
は、エッチングの進行と共にフォトレジストパターン１
５ａ側壁をアタックするが、フォトレジストパターン１
５ａ表面には硬化層１８ａが形成されているために、フ
ォトレジストパターン１５ａの細りは生じない。そのた
め、反射防止膜１４にテーパーが形成されることがな
く、ＳｉＮ膜１２やＳｉＯ 2 膜１１もほぼ垂直なパター
ンが形成されるので、設計寸法通りのパターン形成が可
能となる。
方法を用いることにより、プラズマ中で発生したＯ*
は、エッチングの進行と共にフォトレジストパターン１
５ａ側壁をアタックするが、フォトレジストパターン１
５ａ表面には硬化層１８ａが形成されているために、フ
ォトレジストパターン１５ａの細りは生じない。そのた
め、反射防止膜１４にテーパーが形成されることがな
く、ＳｉＮ膜１２やＳｉＯ 2 膜１１もほぼ垂直なパター
ンが形成されるので、設計寸法通りのパターン形成が可
能となる。
【００４７】
【実施例】図１Ａの工程では、膜厚１５ｎｍ程度の熱酸
化膜１１、膜厚２００ｎｍ程度の窒化シリコン膜１２、
膜厚７０ｎｍ程度の反射防止膜１４、膜厚６００ｎｍ程
度のフォトレジスト膜１５を形成する。
化膜１１、膜厚２００ｎｍ程度の窒化シリコン膜１２、
膜厚７０ｎｍ程度の反射防止膜１４、膜厚６００ｎｍ程
度のフォトレジスト膜１５を形成する。
【００４８】図１Ｂの工程では、不純物イオンＩｍとし
て燐イオンを７°傾けた状態で打ち込む。７°傾けてイ
オンを打ち込むことにより、フォトレジストパターン１
５ａの表面に適度な硬化膜１８ａを形成することができ
る。
て燐イオンを７°傾けた状態で打ち込む。７°傾けてイ
オンを打ち込むことにより、フォトレジストパターン１
５ａの表面に適度な硬化膜１８ａを形成することができ
る。
【００４９】図２Ｃの工程の反射防止膜１４の異方性エ
ッチングは、平行平板式のエッチャーを用いて次の条件
で行う。 エッチング条件 ガス条件：ＣＦ4 ／Ａｒ／Ｏ2 ＝９５／９５０／１０sc
cm ＲＦパワー：１０００Ｗ( １３．５６ＭＨｚ） 圧力：１３３Ｐａ
ッチングは、平行平板式のエッチャーを用いて次の条件
で行う。 エッチング条件 ガス条件：ＣＦ4 ／Ａｒ／Ｏ2 ＝９５／９５０／１０sc
cm ＲＦパワー：１０００Ｗ( １３．５６ＭＨｚ） 圧力：１３３Ｐａ
【００５０】図２Ｄの工程のエッチングガスとしてＣＦ
4 ／Ａｒ／Ｏ2 からなる混合ガスを用いた絶縁膜１０の
エッチング条件は、上記と同様である。図３Ｆの工程で
は、異方性エッチングによりシリコン基板１０に深さ３
００ｎｍの溝を形成する。
4 ／Ａｒ／Ｏ2 からなる混合ガスを用いた絶縁膜１０の
エッチング条件は、上記と同様である。図３Ｆの工程で
は、異方性エッチングによりシリコン基板１０に深さ３
００ｎｍの溝を形成する。
【００５１】図３Ｇの工程では、高密度プラズマＣＶＤ
法により酸化膜１３を厚さ５００ｎｍで形成する。この
ようにして目的のシャロートレンチアイソレーションに
よる素子分離構造を有する半導体装置を作ることができ
る。
法により酸化膜１３を厚さ５００ｎｍで形成する。この
ようにして目的のシャロートレンチアイソレーションに
よる素子分離構造を有する半導体装置を作ることができ
る。
【００５２】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、フォトレジストパターンにイオンインプラントを
行うことにより、フォトレジストパターン表面に硬化層
が形成され、絶縁膜の加工時にフォトレジストパターン
が細ることを防止することができる。
れば、フォトレジストパターンにイオンインプラントを
行うことにより、フォトレジストパターン表面に硬化層
が形成され、絶縁膜の加工時にフォトレジストパターン
が細ることを防止することができる。
【００５３】従って、設計寸法の変更をすることなく、
ほぼ垂直で、いわゆるエッチング交換差の小さい、設計
寸法通りのシリコン基板加工用の絶縁膜マスクを形成す
ることができるので、安定で信頼性の高いシャロートレ
ンチアイソレーションを有する半導体装置を製造するこ
とができる。
ほぼ垂直で、いわゆるエッチング交換差の小さい、設計
寸法通りのシリコン基板加工用の絶縁膜マスクを形成す
ることができるので、安定で信頼性の高いシャロートレ
ンチアイソレーションを有する半導体装置を製造するこ
とができる。
【００５４】また、フォトレジストパターンにイオン注
入する不純物ドーズ量を５×１０15／ｃｍ2 以上とする
事により、所定の硬度を有する硬化層が得られる。さら
に、フォトレジストパターンの側壁に斜め方向から回転
イオン注入を行うことにより、イオンのチャネリングが
防止でき、均一な硬化膜を形成することができる。
入する不純物ドーズ量を５×１０15／ｃｍ2 以上とする
事により、所定の硬度を有する硬化層が得られる。さら
に、フォトレジストパターンの側壁に斜め方向から回転
イオン注入を行うことにより、イオンのチャネリングが
防止でき、均一な硬化膜を形成することができる。
【００５５】また、イオン注入の際のイオンの飛程が絶
縁膜中となるようにイオン注入の加速電圧を設定するこ
とことにより、素子形成領域にイオンが打ち込まれるこ
とがなく、素子形成領域のダメージの発生を防止するこ
とができる。
縁膜中となるようにイオン注入の加速電圧を設定するこ
とことにより、素子形成領域にイオンが打ち込まれるこ
とがなく、素子形成領域のダメージの発生を防止するこ
とができる。
【図面の簡単な説明】
【図１】Ａ，Ｂ 本発明に係る半導体装置の製造工程模
式図（その１）である。
式図（その１）である。
【図２】Ｃ，Ｄ 本発明に係る半導体装置の製造工程模
式図（その２）である。
式図（その２）である。
【図３】Ｅ〜Ｇ 本発明に係る半導体装置の製造工程模
式図（その３）である。
式図（その３）である。
【図４】Ｈ，Ｉ 本発明に係る半導体装置の製造工程模
式図（その４）である。
式図（その４）である。
【図５】Ａ〜Ｃ 従来の半導体装置の製造工程模式図
（その１）である。
（その１）である。
【図６】Ｄ〜Ｆ 従来の半導体装置の製造工程模式図
（その２）である。
（その２）である。
【図７】Ａ，Ｂ ＣＦ4 ／Ａｒ／Ｏ2 エッチングガス
を用いた従来の半導体装置の製造工程模式図（その１）
である。
を用いた従来の半導体装置の製造工程模式図（その１）
である。
【図８】Ｃ，Ｄ ＣＦ4 ／Ａｒ／Ｏ2 エッチングガス
を用いた従来の半導体装置の製造工程模式図（その２）
である。
を用いた従来の半導体装置の製造工程模式図（その２）
である。
【図９】Ｅ〜Ｇ ＣＦ4 ／Ａｒ／Ｏ2 エッチングガス
を用いた従来の半導体装置の製造工程模式図（その３）
である。
を用いた従来の半導体装置の製造工程模式図（その３）
である。
【図１０】Ａ，Ｂ ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 エ
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その１）である。
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その１）である。
【図１１】Ｃ，Ｄ ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 エ
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その２）である。
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その２）である。
【図１２】Ｅ〜Ｇ ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 エ
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その３）である。
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その３）である。
１０，２０，３０，４０ 半導体基板、 １１( ａ) ，２１( ａ) ，３１( ａ) ，４１( ａ) Ｓ
ｉＯ2 膜（パターン）、 １２( ａ) ，２２( ａ) ，３２( ａ) ，４２( ａ) Ｓ
ｉＮ膜（パターン）、 １３，２３( ａ) ，３３( ａ) ，４３( ａ) 絶縁膜
（パターン）、 １４( ａ) ，２４( ａ) ，３４( ａ) ，４４( ａ) 反
射防止膜（パターン）、 １５( ａ) ，２５( ａ) ，３５( ａ) ，４５( ａ) フ
ォトレジスト（パターン）、 １６( ａ) ，２６( ａ) 酸化膜（パターン）、４７ａ
フロロカーボンポリマー、 １８ａ フォトレジスト硬化層、 ｆ1 ，ｆ2 ，ｆ3 ，ｆ4 素子形成領域の初期設計寸
法、 ｆ'1，ｆ'2，ｆ'3，ｆ'4 素子形成領域のエッチング後
の寸法、 ｓ1 素子分離領域の初期設計寸法、 ｓ'1，ｓ'4 素子分離領域のエッチング後の寸法、
ｉＯ2 膜（パターン）、 １２( ａ) ，２２( ａ) ，３２( ａ) ，４２( ａ) Ｓ
ｉＮ膜（パターン）、 １３，２３( ａ) ，３３( ａ) ，４３( ａ) 絶縁膜
（パターン）、 １４( ａ) ，２４( ａ) ，３４( ａ) ，４４( ａ) 反
射防止膜（パターン）、 １５( ａ) ，２５( ａ) ，３５( ａ) ，４５( ａ) フ
ォトレジスト（パターン）、 １６( ａ) ，２６( ａ) 酸化膜（パターン）、４７ａ
フロロカーボンポリマー、 １８ａ フォトレジスト硬化層、 ｆ1 ，ｆ2 ，ｆ3 ，ｆ4 素子形成領域の初期設計寸
法、 ｆ'1，ｆ'2，ｆ'3，ｆ'4 素子形成領域のエッチング後
の寸法、 ｓ1 素子分離領域の初期設計寸法、 ｓ'1，ｓ'4 素子分離領域のエッチング後の寸法、
Claims (6)
- 【請求項１】 半導体基板の一主面上の全面に絶縁膜及
び反射防止膜を順次形成する工程と、 前記反射防止膜上に所定パターンのフォトレジスト膜を
形成する工程と、 イオン注入法により該フォトレジスト膜表面に硬化層を
形成する工程と、 該フォトレジスト膜をマスクとして、異方性エッチング
により順次前記反射防止膜及び前記絶縁膜をパターン化
する工程と、 前記パターン化した絶縁膜をマスクとして異方性エッチ
ングにより前記半導体基板に溝を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁膜がシリコン窒化膜，シリコン
窒化酸化膜、或いはシリコン窒化膜とシリコン酸化膜と
の積層膜のいずれかであることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記イオン注入を、１×１０15／ｃｍ2
以上のドーズ量により行うことを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項４】 前記イオン注入を、前記フォトレジスト
膜パターンの側壁にイオンが入射するように該側壁に斜
め方向から回転イオン注入を行うことを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項５】 前記イオン注入を、イオンの飛程が前記
絶縁膜中となるようにイオン注入の加速電圧を設定する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項６】 前記絶縁膜をエッチングするガスとし
て、ＣＦ4 ／Ａｒ／Ｏ2 を用いることを特徴とする請求
項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11036237A JP2000235969A (ja) | 1999-02-15 | 1999-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11036237A JP2000235969A (ja) | 1999-02-15 | 1999-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000235969A true JP2000235969A (ja) | 2000-08-29 |
Family
ID=12464182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11036237A Pending JP2000235969A (ja) | 1999-02-15 | 1999-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000235969A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141336A (ja) * | 2000-11-01 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2006253623A (ja) * | 2005-03-10 | 2006-09-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US7169682B2 (en) | 2004-01-29 | 2007-01-30 | Sharp Kabushiki Kaisha | Method for manufacturing semiconductor device |
| JP2007142258A (ja) * | 2005-11-21 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100866681B1 (ko) | 2007-08-29 | 2008-11-04 | 주식회사 동부하이텍 | 반도체 소자의 패턴 형성방법 |
| KR20120046311A (ko) * | 2009-08-20 | 2012-05-09 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 기판의 패터닝 방법 및 시스템 |
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-
1999
- 1999-02-15 JP JP11036237A patent/JP2000235969A/ja active Pending
Cited By (13)
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| KR101662028B1 (ko) | 2009-08-20 | 2016-10-05 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 기판의 패터닝 방법 및 시스템 |
| JP2013502726A (ja) * | 2009-08-20 | 2013-01-24 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 基板のパターニング方法及びそのシステム |
| US8912097B2 (en) | 2009-08-20 | 2014-12-16 | Varian Semiconductor Equipment Associates, Inc. | Method and system for patterning a substrate |
| KR20130138786A (ko) * | 2010-10-01 | 2013-12-19 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 다단계 이온 주입을 이용하여 패턴화된 포토레지스트를 변경하기 하기 위한 방법 및 시스템 |
| JP2013541845A (ja) * | 2010-10-01 | 2013-11-14 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 多段階イオン注入を利用してパターニングされたフォトレジストを修正する方法およびシステム |
| KR101872708B1 (ko) | 2010-10-01 | 2018-06-29 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 다단계 이온 주입을 이용하여 패턴화된 포토레지스트를 변경하기 하기 위한 방법 및 시스템 |
| JP2013012644A (ja) * | 2011-06-30 | 2013-01-17 | Fujitsu Semiconductor Ltd | アライメントマークの形成方法及び半導体ウェーハ |
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