JP2000230966A

JP2000230966A - マスタ・スレーブ・フリップ・フロップ走査動作中のシュート・スルー事象を除去する方法及び装置

Info

Publication number: JP2000230966A
Application number: JP2000019420A
Authority: JP
Inventors: L Fisher Lorie; ロリー・エル・フィッシャー
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 1999-02-01
Filing date: 2000-01-28
Publication date: 2000-08-22
Also published as: US6380785B2; DE60007196D1; DE60007196T2; US20020000861A1; EP1028322B1; EP1028322A1

Abstract

(57)【要約】（修正有）【課題】マスタ・スレーブ・フリップ・フロップ走査動
作中におけるシュート・スルー事象を排除し、同時に、
組み込まれるテスト時間を最小限にする。【解決手段】マスタ・スレーブ・クロック発生回路３０
０は、プログラムされた遅延値及びテスト・クロック信
号ＴＣＫに応答して、遅延クロック信号を発生するプロ
グラマブル遅延回路と、テスト・クロック信号及び遅延
クロック信号に応答して、マスタ・クロック信号及びス
レーブ・クロック信号を発生するためのクロック信号発
生回路を含む。プログラマブル遅延回路は、マスタ・ク
ロック信号からスレーブ・クロック信号までの遅延、及
びスレーブ・クロック信号からマスタ・クロック信号ま
での遅延が増すことになるような適正な遅延値を提供
し、これにより信号シュート・スルー走査問題が解決さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、デジタル
・テスト回路構成に関するものであり、とりわけ、マス
タ・スレーブ・フリップ・フロップ走査動作中における
シュート・スルー事象を排除し、同時に、組み込むテス
ト時間を最小限にする方法及び装置に関するものであ
る。

【０００２】

【従来の技術】電気回路のテストは、電気回路の設計及
び製造に必要とされるプロセスの不可欠な部分である。
電気回路のテストによく用いられるテスト技法の１つ
は、テスト・アクセス・ポート（ＴＡＰ）の利用であ
る。ＴＡＰを用いることによって、集積回路（ＩＣ）内
及び外において信号を逐次走査し、回路の機能欠陥をテ
ストすることが可能になる。ＴＡＰアーキテクチャは、
当該技術において周知のところであり、Ｉｎｓｔｉｔｕ
ｔｅｏｆＥｌｅｃｔｒｉｃａｌａｎｄＥｌｅｃ
ｔｒｏｎｉｃＥｎｇｉｎｅｅｒｓ（ＩＥＥＥ）ｓｔ
ａｎｄａｒｄ１１４９．１−１９９０に定義されてい
る。

【０００３】図１は、ＴＡＰ回路要素１２０を含む典型
的な先行技術による集積回路（ＩＣ）のブロック図であ
る。専用ＴＡＰピンＴＤＩ１１２、ＴＣＫ１１４、Ｔ
ＤＯ１１６、及び、ＴＭＳ１１８が、外部テスタから
１組の内部走査レジスタ１６０ａ、１６０ｂ、．．．、
１６０ｎ、及び１０８への通信を可能にするために設け
られている。テスト・クロック（ＴＣＫ）ピン１１４及
びテスト・モード選択（ＴＭＳ）ピン１１８は、両方と
も、テスト・アクセス・ポート（ＴＡＰ）・コントロー
ラ１３０に結合されており、通信プロトコル、できれ
ば、ＩＥＥＥ／ＡＮＳＩ規格１１４９．１−１９９０に
詳細な説明のある「ＪＴＡＧ」（ＪｏｉｎｔＴｅｓｔ
ＡｃｔｉｏｎＧｒｕｏｕｐ）を実施するために利用
される。

【０００４】ＩＣ１００には、入力ピン１０２を介して
入力データを受信するように結合され、出力ピン１０４
を介して出力データを出力するように結合される。問題
となる内部レジスタ及び／又はテスト・ノードは、内部
走査連鎖１６０ａ、１６０ｂ、．．．、１６０ｎに結合
される。各走査連鎖１６０ａ、１６０ｂ、．．．、１６
０ｎには、１つ以上の走査連鎖セル１１０が含まれてい
る。各走査連鎖セル１１０は、一般に、マスタ・スレー
ブ・フリップ・フロップを用いて実施される。例示の実
施形態の場合、ＩＣ１００には、バウンダリ・スキャン
連鎖１０８も含まれている。バウンダリ・スキャン・テ
ストは、テストを受ける比較的大規模な回路の一部をな
す各ＩＣコンポーネントが、各デバイス・ピンとコンポ
ーネントの特定の内部論理システムの間に配置された１
組のシフト・レジスタによって構成され、テストを受け
る回路のコンポーネントのバウンダリ・ピンを走査する
だけで、回路全体を正確にテストすることが可能になる
ような周知のテスト技法である。例示の実施形態の場
合、問題となる各入力ピン１０２及び出力ピン１０４
は、独立したバウンダリ・スキャン連鎖セル１１０に結
合されており、これらが、ループ構成をなすように逐次
結合されて、バウンダリ・スキャン・レジスタ１０８を
形成する。いつでも、ＴｅｓｔＤａｔａＩｎ（ＴＤ
Ｉ）ピン１１２及びＴｅｓｔＤａｔａＯｕｔ（ＴＤ
Ｏ）ピン１１６は、それぞれ、命令レジスタ１４０の１
つ、内部走査レジスタ１６０ａ、１６０ｂ、．．．、１
６０ｎの１つ、又は、バウンダリ・スキャン・レジスタ
１０８に切替可能に結合される。

【０００５】ＴＡＰ命令レジスタ１４０は、ＴＡＰ１２
０の動作モードを設定するために用いられる。動作時、
命令は、ＴＤＩピン１１２を介して、ＴＭＳピン１１８
及びＴＣＫピン１１４の制御下で命令レジスタ１４０に
ロードされる。命令レジスタ１４０に存在する命令によ
って、命令レジスタ１４０の１つ、内部走査レジスタ１
６０ａ、１６０ｂ、．．．、１６０ｎの１つ、又は、バ
ウンダリ・スキャン・レジスタ１０８の１つが、ＴＤＩ
ピン１１２とＴＤＯピン１１６の間に結合される。デー
タは、ＴＣＫピン１１４で受信するクロック信号と同期
し、ＴＤＩピン１１２を介して、選択されたレジスタ１
４０、１６０ａ、１６０ｂ、．．．、１６０ｎの１つ、
又は１０８に順次シフト・インされる。

【０００６】走査連鎖セル１１０は、一般に、図２
（ａ）に２００で例示された、マスタ・スレーブ・フリ
ップ・フロップによって実施されるラッチである。シリ
アル・データを走査して、マスタ・スレーブ・フリップ
・フロップ２００に送り込む場合、データの移動は、テ
スト・クロックＴＣＫ（添付の図２（ｂ）に示されてい
る）の各エッジ毎に生じる。この移動は、テスト・クロ
ック信号ＴＣＫからＴＡＰによって発生する２つの信
号、すなわち、マスタ・クロックＴＣＫＭ及びスレーブ
・クロックＴＣＫＳが表明されると生じる。ＩＥＥＥ１
１４９．１規格によれば、データは、テスト・クロック
ＴＣＫの立ち下がりエッジにおいて、シフトさせる必要
がある。マスタ・クロックＴＣＫＭが表明されると、シ
リアル・データが、一度に１ビットずつ、フリップ・フ
ロップ２００の入力２１１から各フリップ・フロップ２
００のマスタ・ラッチ２１０にロードされる。スレーブ
・クロックＴＣＫＳが表明されると、各マスタ・ラッチ
２１０に記憶されたデータは、それぞれのスレーブ・ラ
ッチ２２０にコピーされ、スレーブ・ラッチ２２０の出
力Ｓ＿ＯＵＴから、走査連鎖１０８における次のバウン
ダリスキャン連鎖セル１１０のマスタ・ラッチ２１０の
入力Ｍ＿ＩＮに送り込まれる。

【０００７】このテスト回路構成の設計時には、注意深
くしなければならない。いつでも、マスタ・クロックＴ
ＣＫＭ及びスレーブ・クロックＴＣＫＳが、両方とも、
図２（ｂ）における信号ＴＣＫＭ及びＴＣＫＳに関して
「Ｔ」で示された、ラッチ・イネーブル・ゲート２１
２、２２２のトリップ・ポイントを超える場合には、デ
ータは、走査連鎖１６０ａ、１６０ｂ、．．．、１６０
ｎ、１０８における複数走査連鎖セル・ラッチ１１０を
「シュート・スルー」して、以前に記憶された走査デー
タを破壊する。このため、大部分のテスト回路構成で
は、マスタ信号ラインとスレーブ信号ラインの間に遅延
発生論理回路を設けて、マスタ・クロックＴＣＫＭ及び
スレーブ・クロックＴＣＫＳがオーバラップしないこと
を保証する。マスタ・クロックＴＣＫＭもスレーブ・ク
ロックＴＣＫＳも表明されない時間は、一般に、「不動
作時間」と呼ばれる。これが、図２（ｂ）に示されてい
る。マスタ・クロック信号ＴＣＫＭとスレーブ・クロッ
ク信号ＴＣＫＳの間に、過大に長い不動作時間が導入さ
れると、テスト・クロックＴＣＫ周波数を低下させて、
テストに用いられる回路当たりのテスト時間量を増加さ
せなければならない。これは、大量生産のテスト・ライ
ンにおいて極めて高くつく可能性がある。

【０００８】シュート・スルー問題は、長い走査連鎖を
駆動する場合によくあるように、マスタ・クロック信号
ＴＣＫＭ及びスレーブ・クロック信号ＴＣＫＳの負荷が
大きい場合に、より頻繁に発生する。

【０００９】マスタ・クロック・ライン及びスレーブ・
クロック・ラインにおける過度の負荷によって生じるシ
ュート・スルーに対する従来技術による解決法の一つ
は、マスタ・クロックＴＣＫＭとスレーブ・クロックＴ
ＣＫＳの間に固定遅延を導入することである。しかし、
固定遅延を設定して、マスタ・クロックとスレーブ・ク
ロックの間に導入される不動作時間量があまりに多くな
ると、テスト・クロックＴＣＫの周波数が強制的に低下
させられるので、この解決法には、問題が多い。テスト
・クロック周波数が低下すると、テスト時間量が増し、
従って、テストのコストが増大する。遅延値の設定が低
すぎると、負荷不整合が生じる走査連鎖に、シュート・
スルー条件が生じることになる。

【００１０】もう１つの先行技術による解決法には、テ
スト・モジュール・サテライトの利用が必要になる。こ
の方法には、ＴＡＰからのテスト信号にバッファリング
を施し、各ブロックにとって局所的な非オーバラップ・
クロックを発生するテスト・モジュールの導入が必要に
なる。この方法によれば、シュート・スルーの恐れが大
幅に減少するが、回路の各ブロック毎に、テスト・モジ
ュールを生成し、正しいサイジングを施し、確認し、配
置する必要があるので、チップの設計時間と総面積が両
方とも増大することになる。

【００１１】この問題に対するもう１つの解決法は、長
経路フィードバックの利用である。この方法では、ＴＡ
Ｐからの出力信号が、集積回路の周囲をまわるように経
路指定され、ＴＡＰに対する入力として戻される。長い
トレースによって生じるこの遅延は、ＴＡＰのマスタ・
クロック信号ＴＣＫＭとスレーブ・クロック信号ＴＣＫ
Ｓの間の不動作時間として作用する固定遅延に相当す
る。この実施例の欠点には、２つの要素がある。第１
に、遅延が長すぎると、テスタ時間が不必要に長くな
り、遅延が短すぎると、シュート・スルーが生じる。第
２に、長いトレースには、そのループ状の性質に起因す
る強い誘導特性が伴う。従って、このトレースによっ
て、余分な幅の拡大が必要になり、チップ上において占
める面積が増大する。トレースは、コアの最も外側の部
分にも存在するので、トップ・レベルのルータが、その
トレースの上に経路指定しないように余分な注意を払わ
なければならない。トップ・レベルの経路配線の後、長
い経路を後配置する場合、チップの極めて密集した領域
は、通過が困難である。

【００１２】マスタ・スレーブ・ラッチにおけるシュー
ト・スルー問題に対する先行技術による解決法のそれぞ
れは、上述のように、結果として他の問題を生じること
になる。

【００１３】

【発明が解決しようとする課題】従って、本発明の目的
は、テスト技師による不動作時間量の較正、従ってシュ
ート・スルーの排除を可能にし、同時にプロセスによっ
て変化するシリコンに対して可能性のある最も速いテス
ト時間を考慮した方法及び装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明は、マスタ・スレ
ーブ・フリップ・フロップ走査動作中におけるシュート
・スルー事象を排除し、同時に、組み込むテスト時間を
最小限にするための新規の方法及び装置である。ＴＡＰ
マスタ・クロック信号ラインとスレーブ・クロック信号
ラインにおける負荷不整合によって誘発される信号シュ
ート・スルー走査問題は、マスタ・クロック信号ＴＣＫ
Ｍｏｆｆからスレーブ・クロック信号ＴＣＫＳｏｎま
での遅延、及び、スレーブ・クロック信号ＴＣＫＳｏ
ｆｆからマスタ・クロック信号ＴＣＫＭｏｎまでの遅
延が増すことになるような適正な値を走査して、プログ
ラマブル・レジスタに送り込むことによって解決され
る。開ループ経路によって生じるシュート・スルー走査
問題は、マスタ・ラインとスレーブ・ラインとの間にお
ける遅延を増すことによって除去することも可能であ
る。

【００１５】実施形態の１つによれば、本発明のマスタ
・スレーブ・クロック発生回路には、テスト・クロック
信号の遅延バージョンを発生するプログラマブル遅延回
路が含まれているが、この遅延は、プログラムされた遅
延値に比例する。遅延テスト・クロック信号は、テスト
・クロック信号及びテスト・クロック信号の遅延バージ
ョンに基づいて、マスタ・クロック信号及びスレーブ・
クロック信号を発生するクロック信号発生回路によって
利用される。プログラマブル遅延回路には、遅延選択回
路及び遅延発生回路が含まれている。遅延選択回路は、
プログラムされた遅延値に応答して、調整可能遅延制御
信号を発生する。遅延発生回路は、調整可能遅延制御信
号に応答して、それに比例した遅延クロック信号を発生
する。プログラムされた遅延値は、ＴＡＰ制御回路要素
を介してプログラム可能な遅延レジスタに記憶するのが
望ましい。例示の実施形態の場合、遅延選択回路は、そ
の入力が３ビット・プログラマブル遅延レジスタに結合
された３：８デコーダを用いて実施され、遅延発生回路
には、それぞれテスト・クロック信号の順次遅延度を増
すバージョンを送り出すところの直列に結合された組を
なす８つの遅延素子が含まれる。遅延選択回路は、順次
遅延度を増すテスト・クロック信号のバージョンのう
ち、どれを遅延クロック信号として出力するかを決定す
る。

【００１６】第１のＮＯＲゲートが、テスト・クロック
信号及び遅延クロック信号を受信して、テスト・クロッ
ク信号と遅延クロック信号が両方とも表明される場合に
限って、マスタ・クロック信号を表明するように結合さ
れている。第２のＮＯＲゲートは、テスト・クロック信
号と遅延クロック信号の反転バージョンを受信して、テ
スト・クロック信号及び遅延クロック信号が両方とも表
明されない場合に限って、スレーブ・クロック信号を表
明するように結合されている。

【００１７】

【発明の実施の形態】以下では、マスタ・スレーブ・フ
リップ・フロップ走査動作中におけるシュート・スルー
事象を排除し、同時に、組み込まれるテスト時間を最小
限にするための新規の方法及び装置について詳述するこ
とにする。本発明の説明は、ＴＡＰプロトコル信号に関
連して行われるが、当該技術者には明らかなように、こ
のプログラマブル遅延回路は、交番クロック信号間に不
動作時間を必要とする任意の電子回路に用いることが可
能である。

【００１８】図３（ａ）は、テスト・クロックＴＣＫか
らマスタ・クロックＴＣＫＭ及びスレーブ・クロックＴ
ＣＫＳを発生するのに用いられる、シュート・スルー事
象を排除するマスタ・スレーブ・クロック発生回路の概
略図である。マスタ・スレーブ・クロック発生回路３０
０には、プログラマブル遅延回路３４０及びクロック信
号発生回路３３０が含まれている。プログラマブル遅延
回路３４０には、遅延レジスタ３０２、遅延選択回路３
１０、及び遅延発生回路３２０が含まれている。例示の
実施形態の場合、遅延レジスタ３０２は、ＴＡＰ制御回
路要素を介してプログラム可能である。遅延レジスタ３
０２をプログラムする命令は、バウンダリ・スキャン・
コンポーネントのＴＭＳ、ＴＣＫ、及びＴＤＩ信号の適
正な制御を介してＴＡＰ命令レジスタ１４０にロードさ
れる。この命令によって、ＴＤＩ入力１１２が遅延レジ
スタ３０２に結合され、ＴＭＳ、ＴＣＫ、及び、ＴＤＩ
信号の適正な制御を介して、所望の遅延が、ＴＤＩライ
ン１１２から遅延レジスタ３０２にシフト・インされ
る。

【００１９】例示の実施形態の場合、遅延選択回路３１
０には、３：８デコーダ３１２が含まれており、遅延発
生回路３２０には、８つの遅延素子３２２ａ、３２２
ｂ、３２２ｃ、３２２ｄ、３２２ｅ、３２２ｆ、３２２
ｇ、及び３２２ｈと、何らかのバック・エンド組み合わ
せ論理素子が含まれている。遅延レジスタ３０２の内容
は、３：８デコーダ３１２に対する入力として利用され
る。３ビット値によって、マスタ・クロックＴＣＫＭと
スレーブ・クロックＴＣＫＳの間の不動作時間量が決定
され、ここで「０」（すなわち、二進法による「００
０」）は、不動作時間の最小量を表し、「７」（すなわ
ち、二進法による「１１１」）は、不動作時間の最大量
を表す。

【００２０】テスト・クロック信号ＴＣＫ３５０は、順
次結合される遅延素子３２２ａ〜３２２ｈの連鎖に入力
される。組をなす８つのＡＮＤゲート３２４ａ〜３２４
ｈは、それぞれ、それぞれの遅延素子３２２ａ〜３２２
ｈ及びデコーダ３１２のそれぞれの出力Ｄ０〜Ｄ７に対
応する。各ＡＮＤゲート３２４ａ〜３２４ｈは、その対
応する遅延素子３２２ａ〜３２２ｈから遅延テスト・ク
ロック信号出力を受信し、その対応するデコーダ出力ラ
インＤ０〜Ｄ７から出力選択信号を受信するように結合
される。走査して、遅延レジスタ３０２に納められる３
ビット値は、３：８デコーダ３１２によって復合化さ
れ、出力Ｄ０、Ｄ１、．．．、Ｄ７の１つだけが表明さ
れる。従って、テスト・クロックＴＣＫの表明後、ＡＮ
Ｄゲート３２４ａ〜３２４ｈの１つだけが、比例する遅
延時間を表明する。８入力ＮＯＲゲート（例示の実施形
態の場合、高速化のため、組をなす４つのＮＯＲゲート
３２６ａ、３２６ｂ、３２６ｃ、及び、３２６ｄによっ
て実施される）は、ＮＡＮＤゲート３２４ａ〜３２４ｈ
の出力に論理的ＮＯＲ演算を施して、テスト・クロック
信号ＴＣＫの遅延バージョンである単一出力信号ＴＣＫ
Ｄを発生する。例えば、「ｎ」が遅延レジスタ３０２に
記憶された値を表す場合、３：８デコーダ３１２によっ
て選択される信号ＴＣＫＤの発生には、ｎ＋１の遅延モ
ジュール３２２ａ〜３２２ｎ＋１が協働する。従って、
信号ＴＣＫＤ３２９は、テスト・クロックＴＣＫ３５０
の遅延バージョン（ｎ＋１の遅延ユニットによる）であ
る。

【００２１】クロック信号発生回路３３０には、図３
（ａ）に示すように接続されたインバータ３３２、３３
４、３３８及びＮＯＲゲート３３６及び３４０が含まれ
ている。ＴＣＫＤ３２９のバッファリングを施されて、
反転されたバージョン（インバータ３２、３３４、及
び、３３８を介して）は、ＮＯＲゲート３３６、３４０
を介してテスト・クロック信号ＴＣＫと共にゲート処理
を施され、それぞれ、マスタ・クロックＴＣＫＭ及びス
レーブ・クロックＴＣＫＳが生成されることになる。

【００２２】図３（ｂ）は、ＴＡＰが本発明に従って実
施される場合、マスタ・クロック信号ＴＣＫＭ及びスレ
ーブ・クロック信号ＴＣＫＳのタイミングを示すタイミ
ング図である。図３（ｂ）に示すように、マスタ・クロ
ックＴＣＫＭは、ＴＣＫの立ち上がりエッジでは表明さ
れていない。これによって、ＴＡＰ１３０は、テスト・
クロックＴＣＫの立ち上がりエッジにおいてシリアル・
データをラッチするという、ＩＥＥＥ１１４９．１の要
件に従うことが可能になる。このタイミング図には、テ
スト・クロックＴＣＫとマスタ・クロックＴＣＫＭ及び
スレーブ・クロックＴＣＫＳの間の関係が示されてい
る。遅延テスト・クロック信号ＴＣＫＤを用いて、マス
タ・クロックとスレーブ・クロックの間の不動作時間が
決定されることも分かる。この例の場合、遅延時間は、
シュート・スルーが生じないことを保証するが、それで
も、最高テスト・クロックＴＣＫ周波数によって、可能
性のある最速のテスト時間が保証されることを可能にす
るように設定される。

【００２３】図４は、本発明のマスタ・スレーブ・クロ
ック発生回路３００を実施するバウンダリ・スキャン・
コンポーネント４００のブロック図である。図１に示さ
れるようなより大規模な回路における各バウンダリ・ス
キャン・コンポーネント毎に実施される場合、マスタ・
クロックＴＣＫＭ及びスレーブ・クロックＴＣＫのバッ
ファリングを施されたバージョンが、各バウンダリ・ス
キャン・コンポーネントＵ１、Ｕ２、Ｕ３、及び、Ｕ４
のために各走査連鎖１０８に発生する。個々のチップの
設計者がしなければならないのは、マスタ及びスレーブ
に関する入力負荷が、確実に同等になるようにすること
だけであり、これは、各コンポーネントにおけるバウン
ダリ・スキャン連鎖１０８に対する入力に同等のバッフ
ァを配置することによって容易に実施される。

【００２４】以上の詳細な説明から明らかなように、本
発明によれば、先行技術に対してかなりの利点が得られ
る。第１に、遅延時間をプログラムすることによって、
シュート・スルーが排除され、ある範囲にわたってプロ
セスによって変化するシリコンについて、最速の時間が
得られるように、特定の回路に関して必要な不動作時間
に微調整を施すことが可能になる。第２に、必要な全て
の論理素子が、ＴＡＰ１３０内に内蔵されているので、
設計者が、検証の実施に伴う時間量に加えて、その各ブ
ロックにテスト・モジュールを組み込むことによる負担
を受けずに済むことになる。

【００２５】本発明の説明は、例示の実施形態に関連し
て行ってきたが、当該技術者には明らかなように、本発
明の精神及び範囲を逸脱することなく、さまざまな変更
及び修正を加えることが可能である。本発明の範囲は、
決して、図示し、解説した例証となる実施形態に制限さ
れるものではなく、付属の請求項による制限しか受けな
いものとする。

【００２６】本発明によれば、マスタ・スレーブ・ラッ
チ（２００）におけるシュート・スルー事象を除去する
ためのマスタ・スレーブ・クロック発生回路（３００）
であって、プログラムされた遅延値及びテスト・クロッ
ク信号（ＴＣＫ）に応答して、遅延クロック信号（ＴＣ
ＫＤ）を発生するプログラマブル遅延回路（３４０）
と、前記テスト・クロック信号（ＴＣＫ）及び前記遅延
クロック信号（ＴＣＫＤ）に応答して、マスタ・クロッ
ク信号（ＴＣＫＭ）及びスレーブ・クロック信号（ＴＣ
ＫＳ）を発生するためのクロック信号発生回路（３３
０）が含まれていることを特徴とするマスタ・スレーブ
・クロック発生回路（３００）が提供される。

【００２７】好ましくは、前記プログラマブル遅延回路
（３４０）に、前記プログラムされた遅延値に応答し
て、調整可能制御信号を発生する遅延選択回路（３１
０）と、前記調整可能遅延制御信号に応答して、前記調
整可能遅延制御信号に比例した前記遅延クロック信号
（ＴＣＫＤ）を発生する遅延発生回路（３２０）が含ま
れる。

【００２８】好ましくは、前記プログラムされた遅延値
を記憶する遅延レジスタ（３０２）が含まれる。

【００２９】好ましくは、前記遅延レジスタ（３０２）
は、ＴＡＰ制御回路要素（１３０）を介してプログラム
可能である。

【００３０】好ましくは、前記遅延選択回路（３１０）
に、前記プログラムされた遅延値を受信するように結合
されて、前記調整可能遅延制御信号（Ｄ０〜Ｄ７）を発
生するデコーダ（３１２）が含まれていることと、前記
遅延発生回路（３２０）に、直列に結合された複数の遅
延素子（３２２ａ、３２２ｂ、．．．、３２２ｎ）が含
まれており、前記複数の遅延素子のうち第１の素子（３
２２ａ）が、前記テスト・クロック信号（ＴＣＫ）を受
信して、前記テスト・クロック信号の遅延バージョンを
出力し、前記直列に結合された後続する各遅延素子（３
２２ｂ）が、前記テスト・クロック信号の順次遅延バー
ジョンを受信することと、前記遅延発生回路（３２０）
が、前記調整可能遅延制御信号（Ｄ０、Ｄ１、．．．、
Ｄ７）に応答して、前記遅延クロック信号（ＴＣＫＤ）
として前記テスト・クロック信号の前記順次遅延バージ
ョンのうち１つだけを出力する。

【００３１】好ましくは、前記クロック信号発生回路
（３３０）に、前記テスト・クロック信号（ＴＣＫ）及
び前記遅延クロック信号（ＴＣＫＤ）を受信し、前記テ
スト・クロック信号（ＴＣＫ）及び前記遅延クロック信
号（ＴＣＫＤ）が両方とも表明される場合、前記マスタ
・クロック信号をを表明するように結合された第１のＮ
ＯＲゲート（３３６）と、前記テスト・クロック信号
（ＴＣＫ）及び前記遅延クロック信号（ＴＣＫＤ）の反
転バージョンを受信して、前記テスト・クロック信号
（ＴＣＫ）及び前記遅延クロック信号（ＴＣＫＤ）が、
両方とも表明されない場合に限って、前記スレーブ・ク
ロック信号（ＴＣＫＳ）を表明するように結合された第
２のＮＯＲゲート（３４０）が含まれる。

【００３２】好ましくは、前記マスタ・スレーブ・ラッ
チ（２００）に、マスタ・ラッチ入力ノード（２１１）
とマスタ・ラッチ出力ノード（２１５）を備え、前記マ
スタ・クロック信号（ＴＣＫＭ）に応答して、前記マス
タ・ラッチ入力ノード（２１１）で得られる信号を前記
マスタ・ラッチ出力ノード（２１５）に転送するマスタ
・ラッチ（２１０）と、スレーブ・ラッチ入力ノード
（２２１）とスレーブ・ラッチ出力ノード（２２５）を
備え、前記マスタ・ラッチ出力ノード（２２５）に結合
されており、前記スレーブ・クロック信号（ＴＣＫＳ）
に応答して、前記マスタ・ラッチ出力ノード（２１５）
及び前記スレーブ・ラッチ入力ノード（２２１）で得ら
れる前記信号を前記スレーブ・ラッチ出力ノード（２２
５）に転送するスレーブ・ラッチ（２２０）が含まれ
る。

【図面の簡単な説明】

【図１】集積回路で実施されたバウンダリ・スキャン・
アーキテクチャのブロック図である。

【図２】（ａ）は、マスタ・スレーブ・フリップ・フロ
ップの概略図である。（ｂ）は、マスタ・スレーブ・フ
リップ・フロップに生じる可能性のある「シュート・ス
ルー」問題を例示したタイミング図である。

【図３】（ａ）は、本発明によるプログラマブル遅延装
置の概略図であり、（ｂ）は、プログラマブル遅延装置
の発明を利用した結果としてのマスタ・スレーブ・フリ
ップ・フロップ信号のタイミングを例示したタイミング
図である。

【図４】本発明によるマスタ・スレーブ・クロック発生
回路を実施するバウンダリ・スキャン・アーキテクチャ
のブロック図。

【符号の説明】

１３０ＴＡＰ制御回路要素２００マスタ・スレーブ・ラッチ２１０マスタ・ラッチ２１１マスタ・ラッチ入力ノード２１５マスタ・ラッチ出力ノード２２０スレーブ・ラッチ２２１スレーブ・ラッチ入力ノード２２５スレーブ・ラッチ出力ノード３００マスタ・スレーブ・クロック発生回路３０２遅延レジスタ３１０遅延選択回路３１２デコーダ３２０遅延発生回路３２２遅延素子３３０クロック信号発生回路３３６第１のＮＯＲゲート３４０プログラマブル遅延回路

───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 ＰａｇｅＭｉｌｌＲｏａｄＰａｌｏＡｌｔｏ，ＣａｌｉｆｏｒｎｉａＵ．Ｓ．Ａ.

Claims

【特許請求の範囲】

【請求項１】マスタ・スレーブ・ラッチにおけるシュー
ト・スルー事象を除去するためのマスタ・スレーブ・ク
ロック発生回路であって、プログラムされた遅延値及びテスト・クロック信号（Ｔ
ＣＫ）に応答して、遅延クロック信号（ＴＣＫＤ）を発
生するプログラマブル遅延回路と、前記テスト・クロック信号（ＴＣＫ）及び前記遅延クロ
ック信号（ＴＣＫＤ）に応答して、マスタ・クロック信
号（ＴＣＫＭ）及びスレーブ・クロック信号（ＴＣＫ
Ｓ）を発生するためのクロック信号発生回路が含まれて
いることを特徴とするマスタ・スレーブ・クロック発生
回路。
【請求項２】前記プログラマブル遅延回路に、前記プログラムされた遅延値に応答して、調整可能制御
信号を発生する遅延選択回路と、前記調整可能遅延制御信号に応答して、前記調整可能遅
延制御信号に比例した前記遅延クロック信号（ＴＣＫ
Ｄ）を発生する遅延発生回路が含まれていることを特徴
とする、請求項１に記載のマスタ・スレーブ・クロック
発生回路。
【請求項３】前記プログラムされた遅延値を記憶する遅
延レジスタが含まれていることを特徴とする、請求項１
又は２に記載のマスタ・スレーブ・クロック発生回路。
【請求項４】前記遅延レジスタが、ＴＡＰ制御回路要素
を介してプログラム可能であることを特徴とする、請求
項３に記載のマスタ・スレーブ・クロック発生回路。
【請求項５】前記遅延選択回路に、前記プログラムされた遅延値を受信するように結合され
て、前記調整可能遅延制御信号（Ｄ０〜Ｄ７）を発生す
るデコーダが含まれていることと、前記遅延発生回路に、直列に結合された複数の遅延素子が含まれており、前記
複数の遅延素子のうち第１の素子が、前記テスト・クロ
ック信号（ＴＣＫ）を受信して、前記テスト・クロック
信号の遅延バージョンを出力し、前記直列に結合された
後続する各遅延素子が、前記テスト・クロック信号の順
次遅延バージョンを受信することと、前記遅延発生回路
が、前記調整可能遅延制御信号（Ｄ０、Ｄ１、．．．、
Ｄ７）に応答して、前記遅延クロック信号（ＴＣＫＤ）
として前記テスト・クロック信号の前記順次遅延バージ
ョンのうち１つだけを出力することを特徴とする、請求
項２、３、又は、４に記載のマスタ・スレーブ・クロッ
ク発生回路。
【請求項６】前記クロック信号発生回路に、前記テスト・クロック信号（ＴＣＫ）及び前記遅延クロ
ック信号（ＴＣＫＤ）を受信し、前記テスト・クロック
信号（ＴＣＫ）及び前記遅延クロック信号（ＴＣＫＤ）
が両方とも表明される場合、前記マスタ・クロック信号
をを表明するように結合された第１のＮＯＲゲートと、前記テスト・クロック信号（ＴＣＫ）及び前記遅延クロ
ック信号（ＴＣＫＤ）の反転バージョンを受信して、前
記テスト・クロック信号（ＴＣＫ）及び前記遅延クロッ
ク信号（ＴＣＫＤ）が、両方とも表明されない場合に限
って、前記スレーブ・クロック信号（ＴＣＫＳ）を表明
するように結合された第２のＮＯＲゲートが含まれてい
ることを特徴とする、請求項１、２、３、４、又は、５
に記載のマスタ・スレーブ・クロック発生回路。
【請求項７】マスタ・スレーブ・ラッチに、マスタ・ラッチ入力ノードとマスタ・ラッチ出力ノード
を備え、前記マスタ・クロック信号（ＴＣＫＭ）に応答
して、前記マスタ・ラッチ入力ノードで得られる信号を
前記マスタ・ラッチ出力ノードに転送するマスタ・ラッ
チと、スレーブ・ラッチ入力ノードとスレーブ・ラッチ出力ノ
ードを備え、前記マスタ・ラッチ出力ノードに結合され
ており、前記スレーブ・クロック信号（ＴＣＫＳ）に応
答して、前記マスタ・ラッチ出力ノード及び前記スレー
ブ・ラッチ入力ノードで得られる前記信号を前記スレー
ブ・ラッチ出力ノードに転送するスレーブ・ラッチが含
まれていることを特徴とする、請求項１、２、３、４、
５、又は６に記載のマスタ・スレーブ・クロック発生回
路。