JP2000222451A - 半導体集積回路の設計支援システム - Google Patents
半導体集積回路の設計支援システムInfo
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- JP2000222451A JP2000222451A JP11024657A JP2465799A JP2000222451A JP 2000222451 A JP2000222451 A JP 2000222451A JP 11024657 A JP11024657 A JP 11024657A JP 2465799 A JP2465799 A JP 2465799A JP 2000222451 A JP2000222451 A JP 2000222451A
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Abstract
(57)【要約】
【課題】ブロック間ネットに対する、ディレイ調整のた
めのバッファゲートの生成及び配置及びブロック間ネッ
トの配線幅決定をフロアプラン設計段階で行うことを的
確且つ厳密に支援し、設計期間の短縮を実現する半導体
集積回路の設計支援システムを提供する。 【解決手段】フロアプラン情報を読む手段と、バッファ
リングルールを読む手段と、ブロックの配置位置を決め
る手段と、バッファリングルールに従い、挿入するバッ
ファゲートの種類、個数、挿入位置及びブロック間ネッ
トの配線幅を見積る手段と、バッファ挿入対象ネットに
バッファを挿入する手段と、ブロック間ネットの配線幅
を決める手段と、フロアプラン完成後、ブロック間ネッ
トに対するバッファゲートの自動挿入結果情報ファイル
の出力を行う手段とを有して構成する。
めのバッファゲートの生成及び配置及びブロック間ネッ
トの配線幅決定をフロアプラン設計段階で行うことを的
確且つ厳密に支援し、設計期間の短縮を実現する半導体
集積回路の設計支援システムを提供する。 【解決手段】フロアプラン情報を読む手段と、バッファ
リングルールを読む手段と、ブロックの配置位置を決め
る手段と、バッファリングルールに従い、挿入するバッ
ファゲートの種類、個数、挿入位置及びブロック間ネッ
トの配線幅を見積る手段と、バッファ挿入対象ネットに
バッファを挿入する手段と、ブロック間ネットの配線幅
を決める手段と、フロアプラン完成後、ブロック間ネッ
トに対するバッファゲートの自動挿入結果情報ファイル
の出力を行う手段とを有して構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計支援システムに関し、ブロック間におけ
る、ディレイ調整のためのバッファゲートの自動挿入及
びブロック間ネットの配線幅の決定をフロアプラン設計
の段階で行うことを的確且つ厳密に支援し、設計期間の
短縮を図った半導体集積回路の設計支援システムに関す
る。
レイアウト設計支援システムに関し、ブロック間におけ
る、ディレイ調整のためのバッファゲートの自動挿入及
びブロック間ネットの配線幅の決定をフロアプラン設計
の段階で行うことを的確且つ厳密に支援し、設計期間の
短縮を図った半導体集積回路の設計支援システムに関す
る。
【０００２】
【従来の技術】１）ブロック間ネットに対する、ディレ
イ調整のためのバッファゲートの生成及び配置配線技術
に関し、従来技術として、特開平４−２３３４７号公報
に記載のように、論理設計の段階で、バッファゲートを
論理構成とは無関係なディレイ調整用予備ゲートとして
予めチップ上に机上で生成・配置を行っておき、レイア
ウト設計において、論理ゲートの配置または配線決定後
にディレイ計算を行い、その結果、ディレイ違反してい
るネットについては、予め配置しておいた予備ゲートか
ら適当なものを選択し、ネット中に挿入するというシス
テムが報告されている。
イ調整のためのバッファゲートの生成及び配置配線技術
に関し、従来技術として、特開平４−２３３４７号公報
に記載のように、論理設計の段階で、バッファゲートを
論理構成とは無関係なディレイ調整用予備ゲートとして
予めチップ上に机上で生成・配置を行っておき、レイア
ウト設計において、論理ゲートの配置または配線決定後
にディレイ計算を行い、その結果、ディレイ違反してい
るネットについては、予め配置しておいた予備ゲートか
ら適当なものを選択し、ネット中に挿入するというシス
テムが報告されている。
【０００３】２）従来、フロアプラン設計段階におい
て、２次元レイアウト上でブロックの配置位置や形状、
ブロック間の配線経路を決定することが出来る設計支援
システムはあった。しかし、２次元レイアウト上で、ブ
ロック間ネットのディレイ調整のために挿入したバッフ
ァゲートの数量、種類と挿入位置の情報及びそのブロッ
ク間ネットの配線幅の情報を出力表示できる設計支援シ
ステムはなかった。
て、２次元レイアウト上でブロックの配置位置や形状、
ブロック間の配線経路を決定することが出来る設計支援
システムはあった。しかし、２次元レイアウト上で、ブ
ロック間ネットのディレイ調整のために挿入したバッフ
ァゲートの数量、種類と挿入位置の情報及びそのブロッ
ク間ネットの配線幅の情報を出力表示できる設計支援シ
ステムはなかった。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
の設計支援システムでは、 １）ブロック間ネットに対するバッファゲートの生成・
配置を論理設計の段階で、机上で行っていたため、ファ
ンアウト数、配線長及びディレイ等を考慮しながら、一
つ一つ計算によって生成する個数、種類及び配置位置を
求めなければならず、膨大な時間と労力を必要とする
上、フロアプランが変わる度に、この処理を再度、やり
直さなければならない。
の設計支援システムでは、 １）ブロック間ネットに対するバッファゲートの生成・
配置を論理設計の段階で、机上で行っていたため、ファ
ンアウト数、配線長及びディレイ等を考慮しながら、一
つ一つ計算によって生成する個数、種類及び配置位置を
求めなければならず、膨大な時間と労力を必要とする
上、フロアプランが変わる度に、この処理を再度、やり
直さなければならない。
【０００５】２）ブロック間ネットに対する、ディレイ
調整のためのバッファゲートの挿入をレイアウト設計の
段階で行っていたため、ブロック・バッファゲート・ブ
ロック間ネットの３者の結線関係が確認できるまでに膨
大な時間を必要とする。
調整のためのバッファゲートの挿入をレイアウト設計の
段階で行っていたため、ブロック・バッファゲート・ブ
ロック間ネットの３者の結線関係が確認できるまでに膨
大な時間を必要とする。
【０００６】３）フロアプラン設計段階において、２次
元レイアウト上で、ブロック間ネットのディレイ調整の
ために挿入したバッファゲートの数量、種類と挿入位置
の情報及びそのブロック間ネットの配線幅の情報を出力
表示できる設計支援システムはない。
元レイアウト上で、ブロック間ネットのディレイ調整の
ために挿入したバッファゲートの数量、種類と挿入位置
の情報及びそのブロック間ネットの配線幅の情報を出力
表示できる設計支援システムはない。
【０００７】という問題があった。
【０００８】本発明は、上記問題点を解決するもので、
ブロック間ネットに対する、ディレイ調整のためのバッ
ファゲートの自動挿入及びブロック間ネットの配線幅の
決定を、フロアプラン設計の段階で行うことを的確且つ
厳密に支援し、設計期間の短縮を図った半導体集積回路
の設計支援システムを提供することを目的とする。
ブロック間ネットに対する、ディレイ調整のためのバッ
ファゲートの自動挿入及びブロック間ネットの配線幅の
決定を、フロアプラン設計の段階で行うことを的確且つ
厳密に支援し、設計期間の短縮を図った半導体集積回路
の設計支援システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路のレイアウト設計支援装置
は、チップにおけるブロックのサイズやブロックとブロ
ック間ネットの結線関係（ネットリスト）、ブロック配
置指定位置や形状等のフロアプラン情報の入力を対話形
式、または予め準備されたフロアプラン情報ファイル
（前記フロアプラン情報をファイル化したもの）により
行う手段と、ブロック間ネットのファンアウト数と配線
長または当ネットに接続されるブロック間のディレイに
基づき、挿入するバッファゲートの種類、個数とその挿
入位置及びブロック間ネットの配線幅等の基準を与える
ことを可能とするファイル（バッファリングルール）を
入力する手段と、前記フロアプラン情報において、ブロ
ックの配置位置の指定がない場合、ブロックの配置位置
を決める手段と、前記バッファリングルールに従い、最
適なバッファゲートの種類と個数を見積り、生成する手
段と、前記ブロック間ネットに対し、生成したバッファ
ゲートの挿入位置を決める手段と、前記バッファリング
ルールに従い、ブロック間ネットの配線幅を決める手段
と、前記ブロック間ネットに接続されているブロックの
配置位置や形状、挿入が行われたバッファゲートの種類
や個数や挿入位置及びブロック間ネットの配線経路や配
線幅等の情報を２次元レイアウト上に出力表示する手段
と、フロアプラン決定後に、ブロック間ネットに対する
バッファゲートの自動挿入結果情報ファイルを出力する
手段とを有して構成する。
に、本発明の半導体集積回路のレイアウト設計支援装置
は、チップにおけるブロックのサイズやブロックとブロ
ック間ネットの結線関係（ネットリスト）、ブロック配
置指定位置や形状等のフロアプラン情報の入力を対話形
式、または予め準備されたフロアプラン情報ファイル
（前記フロアプラン情報をファイル化したもの）により
行う手段と、ブロック間ネットのファンアウト数と配線
長または当ネットに接続されるブロック間のディレイに
基づき、挿入するバッファゲートの種類、個数とその挿
入位置及びブロック間ネットの配線幅等の基準を与える
ことを可能とするファイル（バッファリングルール）を
入力する手段と、前記フロアプラン情報において、ブロ
ックの配置位置の指定がない場合、ブロックの配置位置
を決める手段と、前記バッファリングルールに従い、最
適なバッファゲートの種類と個数を見積り、生成する手
段と、前記ブロック間ネットに対し、生成したバッファ
ゲートの挿入位置を決める手段と、前記バッファリング
ルールに従い、ブロック間ネットの配線幅を決める手段
と、前記ブロック間ネットに接続されているブロックの
配置位置や形状、挿入が行われたバッファゲートの種類
や個数や挿入位置及びブロック間ネットの配線経路や配
線幅等の情報を２次元レイアウト上に出力表示する手段
と、フロアプラン決定後に、ブロック間ネットに対する
バッファゲートの自動挿入結果情報ファイルを出力する
手段とを有して構成する。
【００１０】本発明によれば、予めシミュレーション等
により作成した最速な基準（バッファリングルール）に
従い、バッファゲート挿入対象となるブロック間ネット
のファンアウト数と配線長、またはブロック間のディレ
イに応じて、ブロック間ネットに対し、最適なバッファ
ゲートの自動挿入及び当ブロック間ネットの配線幅を決
めることが出来る。
により作成した最速な基準（バッファリングルール）に
従い、バッファゲート挿入対象となるブロック間ネット
のファンアウト数と配線長、またはブロック間のディレ
イに応じて、ブロック間ネットに対し、最適なバッファ
ゲートの自動挿入及び当ブロック間ネットの配線幅を決
めることが出来る。
【００１１】また、２次元レイアウト上で挿入されたバ
ッファゲートの数量、種類と挿入位置の情報及びブロッ
ク間ネットの配線幅情報を出力表示できるため、自動挿
入が行われたバッファゲート及び決定したブロック間ネ
ットの配線幅の認識が容易となった。
ッファゲートの数量、種類と挿入位置の情報及びブロッ
ク間ネットの配線幅情報を出力表示できるため、自動挿
入が行われたバッファゲート及び決定したブロック間ネ
ットの配線幅の認識が容易となった。
【００１２】したがって、フロアプラン設計の段階で、
ブロック間ネットに対して、ディレイ調整のために挿入
するバッファゲートの種類、個数と挿入位置及びブロッ
ク間ネットの配線幅の決定、また、チップにおけるブロ
ックの配置位置及びブロック間ネットの配線幅と配線経
路の認識をより的確且つ厳密に支援することができ、設
計期間の短縮化を図ることができる。
ブロック間ネットに対して、ディレイ調整のために挿入
するバッファゲートの種類、個数と挿入位置及びブロッ
ク間ネットの配線幅の決定、また、チップにおけるブロ
ックの配置位置及びブロック間ネットの配線幅と配線経
路の認識をより的確且つ厳密に支援することができ、設
計期間の短縮化を図ることができる。
【００１３】
【発明の実施の形態】次に、本発明に係る実施例を図面
に基づいて説明する。
に基づいて説明する。
【００１４】図１は本発明の実施例によるフロアプラン
設計段階における、ブロック間ネットに対する、ディレ
イ調整のためのバッファゲートの自動挿入の処理フロー
を示す図、図２は本発明の設計支援システムの対象とな
る半導体集積回路及びその２次元レイアウト上での表示
例を示す図、図３は半導体集積回路の設計フローの例を
示す図、図４は本発明の実施例によるバッファリングル
ールの例を示す図である。
設計段階における、ブロック間ネットに対する、ディレ
イ調整のためのバッファゲートの自動挿入の処理フロー
を示す図、図２は本発明の設計支援システムの対象とな
る半導体集積回路及びその２次元レイアウト上での表示
例を示す図、図３は半導体集積回路の設計フローの例を
示す図、図４は本発明の実施例によるバッファリングル
ールの例を示す図である。
【００１５】まず、図３を参照し、本発明の設計支援シ
ステムの対象となる半導体集積回路の設計フローを説明
する。
ステムの対象となる半導体集積回路の設計フローを説明
する。
【００１６】（１）半導体集積回路の機能を決定する。
本発明の対象となる半導体集積回路は、複数のブロック
とブロックの配線情報からなっている。（３０１） （２）３０１でブロックの配置位置やブロックの形状を
決定することにより、ブロック間ネットの配線長とブロ
ック間転送にかかるディレイを見積り、この結果をもと
に、機能ブロックの見直しを行う。
本発明の対象となる半導体集積回路は、複数のブロック
とブロックの配線情報からなっている。（３０１） （２）３０１でブロックの配置位置やブロックの形状を
決定することにより、ブロック間ネットの配線長とブロ
ック間転送にかかるディレイを見積り、この結果をもと
に、機能ブロックの見直しを行う。
【００１７】（３）本発明によるブロック間ネットに対
するディレイ調整のためのバッファゲートの挿入（生成
・配置）及びブロック間ネットの配線幅の決定を行う。
（３０２） ブロック間ネットに対するバッファゲートの挿入につい
ては図１を用いて後で詳細に説明する。
するディレイ調整のためのバッファゲートの挿入（生成
・配置）及びブロック間ネットの配線幅の決定を行う。
（３０２） ブロック間ネットに対するバッファゲートの挿入につい
ては図１を用いて後で詳細に説明する。
【００１８】（４）各ブロック内及びブロック間の機能
を実現するための論理回路レベルでの設計を行う。（３
０３） （５）各ブロック内、集積回路内のレイアウト設計を行
う。（３０４） 次に、３０２のブロック間ネットに対するディレイ調整
のためのバッファゲートの挿入及びブロック間ネットの
配線幅の決定の処理フローを図１を参照して説明する。
を実現するための論理回路レベルでの設計を行う。（３
０３） （５）各ブロック内、集積回路内のレイアウト設計を行
う。（３０４） 次に、３０２のブロック間ネットに対するディレイ調整
のためのバッファゲートの挿入及びブロック間ネットの
配線幅の決定の処理フローを図１を参照して説明する。
【００１９】（１）チップ（２０１）におけるブロック
（２０２−１〜２０２−４）の配置やブロック間をつな
ぐブロック間ネット（２０３）の結線関係等のフロアプ
ラン情報を入力する（対話形式による入力でも良い）。
（１０１） （２）ブロック間ネットのファンアウト数と配線長及び
ブロック間ネットに接続されるブロック間のディレイに
応じ、挿入するバッファゲートの種類、個数と挿入位置
及びブロック間ネットの配線幅を決定するための基準
（予めシミュレーション等により作成）を記載したバッ
ファリングルールを入力する。（１０２）図４では、バ
ッファリングルールの一実施例を示しており、ブロック
間ネットの配線長Ｌ及びブロック間ディレイＤから生成
するバッファゲートの個数、種類及びバッファゲートの
挿入位置やブロック間ネットの配線幅の基準を明確に表
している。１０２ではこのバッファリングルールをファ
イル化して入力する。
（２０２−１〜２０２−４）の配置やブロック間をつな
ぐブロック間ネット（２０３）の結線関係等のフロアプ
ラン情報を入力する（対話形式による入力でも良い）。
（１０１） （２）ブロック間ネットのファンアウト数と配線長及び
ブロック間ネットに接続されるブロック間のディレイに
応じ、挿入するバッファゲートの種類、個数と挿入位置
及びブロック間ネットの配線幅を決定するための基準
（予めシミュレーション等により作成）を記載したバッ
ファリングルールを入力する。（１０２）図４では、バ
ッファリングルールの一実施例を示しており、ブロック
間ネットの配線長Ｌ及びブロック間ディレイＤから生成
するバッファゲートの個数、種類及びバッファゲートの
挿入位置やブロック間ネットの配線幅の基準を明確に表
している。１０２ではこのバッファリングルールをファ
イル化して入力する。
【００２０】（３）１０１，１０２の入力情報をもとに
フロアプラン図を２次元レイアウト上に出力表示（図２
（ａ））し、以下の処理（１０３−１〜１０３−５）を
実行することにより、フロアプランを完成（図２
（ｂ））させる。（１０３） ・（（１０１）において、配置位置指定がないブロック
について）ブロックの配置位置を決める。（１０３−
１，１０３−２） ・バッファリングルール（図４）に従い、挿入するバッ
ファゲートの種類と個数及び挿入位置、ブロック間ネッ
トの配線幅を見積る。（１０３−３） ・バッファゲート挿入対象のブロック間ネットに対し、
１０３−３で見積った種類及び個数のバッファゲートの
挿入（生成・配置）を行う。（１０３−４） ・１０３−３の見積りに従い、ブロック間ネットの配線
幅を決める。（１０３−５） （４）１０３でフロアプラン完成の後、ブロック間ネッ
トに対するバッファゲートの自動挿入結果情報（バッフ
ァゲートの種類・個数・挿入位置、ブロック間ネットの
配線経路・配線幅、チップにおけるブロックの配置位置
・形状等の情報）ファイルの出力を行う。（１０４） 以上説明した方法を用いることにより、ブロック間にお
ける、ディレイ調整のためのバッファゲートの挿入及び
ブロック間ネットの配線幅決定を半導体集積回路設計に
おけるフロアプラン設計という早い段階で実現すること
ができ、設計期間の短縮化を図ることが出来る。
フロアプラン図を２次元レイアウト上に出力表示（図２
（ａ））し、以下の処理（１０３−１〜１０３−５）を
実行することにより、フロアプランを完成（図２
（ｂ））させる。（１０３） ・（（１０１）において、配置位置指定がないブロック
について）ブロックの配置位置を決める。（１０３−
１，１０３−２） ・バッファリングルール（図４）に従い、挿入するバッ
ファゲートの種類と個数及び挿入位置、ブロック間ネッ
トの配線幅を見積る。（１０３−３） ・バッファゲート挿入対象のブロック間ネットに対し、
１０３−３で見積った種類及び個数のバッファゲートの
挿入（生成・配置）を行う。（１０３−４） ・１０３−３の見積りに従い、ブロック間ネットの配線
幅を決める。（１０３−５） （４）１０３でフロアプラン完成の後、ブロック間ネッ
トに対するバッファゲートの自動挿入結果情報（バッフ
ァゲートの種類・個数・挿入位置、ブロック間ネットの
配線経路・配線幅、チップにおけるブロックの配置位置
・形状等の情報）ファイルの出力を行う。（１０４） 以上説明した方法を用いることにより、ブロック間にお
ける、ディレイ調整のためのバッファゲートの挿入及び
ブロック間ネットの配線幅決定を半導体集積回路設計に
おけるフロアプラン設計という早い段階で実現すること
ができ、設計期間の短縮化を図ることが出来る。
【００２１】また、ブロック間ネットに接続されるブロ
ックの配置位置や形状、挿入が行われたバッファゲート
の種類や個数や挿入位置及びブロック間ネットの配線経
路や配線幅等の情報を２次元レイアウト上に出力表示で
きるため、前記バッファゲート、ブロック間ネット、ブ
ロック３者の関係の認識が容易となる。
ックの配置位置や形状、挿入が行われたバッファゲート
の種類や個数や挿入位置及びブロック間ネットの配線経
路や配線幅等の情報を２次元レイアウト上に出力表示で
きるため、前記バッファゲート、ブロック間ネット、ブ
ロック３者の関係の認識が容易となる。
【００２２】
【発明の効果】本発明によれば、予めシミュレーション
等により作成した最速な基準（バファリングルール）に
従い、バッファゲート挿入対象となるブロック間ネット
のファンアウト数と配線長及び当ネットに接続されるブ
ロック間のディレイに応じて、ブロック間ネットに対
し、最適なバッファゲートの挿入（生成・配置）及びブ
ロック間ネットの配線幅の決定が可能となる。
等により作成した最速な基準（バファリングルール）に
従い、バッファゲート挿入対象となるブロック間ネット
のファンアウト数と配線長及び当ネットに接続されるブ
ロック間のディレイに応じて、ブロック間ネットに対
し、最適なバッファゲートの挿入（生成・配置）及びブ
ロック間ネットの配線幅の決定が可能となる。
【００２３】また、ブロック間ネットに接続されるブロ
ックの配置位置や形状、挿入が行われたバッファゲート
の種類や個数や挿入位置及びブロック間ネットの配線経
路や配線幅等の情報を２次元レイアウト上に出力表示で
きるため、前記バッファゲート、ブロック間ネット、ブ
ロック３者の関係の認識が容易となる。
ックの配置位置や形状、挿入が行われたバッファゲート
の種類や個数や挿入位置及びブロック間ネットの配線経
路や配線幅等の情報を２次元レイアウト上に出力表示で
きるため、前記バッファゲート、ブロック間ネット、ブ
ロック３者の関係の認識が容易となる。
【００２４】したがって、ブロック間における、ディレ
イ調整のためのバッファゲートの自動挿入及びブロック
間ネットの配線幅の決定をフロアプラン設計の段階で行
うことを的確且つ厳密に支援し、設計期間の短縮化を図
ることができる。
イ調整のためのバッファゲートの自動挿入及びブロック
間ネットの配線幅の決定をフロアプラン設計の段階で行
うことを的確且つ厳密に支援し、設計期間の短縮化を図
ることができる。
【００２５】さらに、本発明の設計支援システムでは、
バッファリングルール作成の過程において、ブロック間
ネットの配線長とブロック間転送ディレイを見積ること
ができるため、機能設計階層での設計へのフィードバッ
クが可能となり、設計期間の短縮が図れる。
バッファリングルール作成の過程において、ブロック間
ネットの配線長とブロック間転送ディレイを見積ること
ができるため、機能設計階層での設計へのフィードバッ
クが可能となり、設計期間の短縮が図れる。
【図１】本発明によるブロック間ネットに対するバッフ
ァゲート自動挿入及びブロック間ネットの配線幅決定の
処理フローを示す図である。
ァゲート自動挿入及びブロック間ネットの配線幅決定の
処理フローを示す図である。
【図２】本発明の半導体集積回路及びその２次元レイア
ウト上での表示の例を示す図である。
ウト上での表示の例を示す図である。
【図３】半導体集積回路の設計フローの例を示す図であ
る。
る。
【図４】本発明の実施例によるバッファリングルールの
例を示す図である。
例を示す図である。
フロントページの続き (72)発明者 檜山 徹 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 佐々木 哲雄 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 徳山 弘毅 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 谷口 富夫 神奈川県横浜市中区尾上町６丁目81番地 日立ソフトウェアエンジニアリング株式会 社内 (72)発明者 三村 幸市 神奈川県横浜市中区尾上町６丁目81番地 日立ソフトウェアエンジニアリング株式会 社内 Ｆターム(参考） 5B046 AA08 BA04 5F064 BB26 DD07 DD10 DD13 DD14 EE09 EE47 HH13 HH14
Claims (4)
- 【請求項１】フロアプラン設計の段階において、ネット
で接続されたブロック（半導体集積回路を構成する機能
ブロック）間にディレイ調整のためのバッファゲートを
自動挿入する半導体集積回路の設計支援システムにおい
て、チップにおけるブロックのサイズやブロックとブロ
ック間ネットの結線関係（ネットリスト）、ブロック配
置指定位置や形状等のフロアプラン情報を入力する手段
と、前記ブロック間ネットのファンアウト数と配線長、
またはブロック間のディレイに基づき、挿入するバッフ
ァゲートの種類、個数とその挿入位置及びブロック間ネ
ットの配線幅を決定するための基準を与えることを可能
とするファイル（バッファリングルール）を入力する手
段と、前記バッファリングルールに従い、最適なバッフ
ァゲートの種類と個数を見積り、生成する手段と、前記
ブロック間ネットに対し、生成したバッファゲートの挿
入位置を決める手段と、前記バッファリングルールに従
い、前記ブロック間ネットの配線幅を決める手段と、フ
ロアプラン決定後に、ブロック間ネットに対するバッフ
ァゲートの自動挿入結果情報ファイルを出力する手段と
を備えることを特徴とする設計支援システム。 - 【請求項２】前記半導体集積回路の設計支援システム
は、前記フロアプラン情報にブロックの配置位置指定が
ない場合、当該ブロックの配置位置を決める手段を備え
ることを特徴とする請求項１記載の設計支援システム。 - 【請求項３】前記半導体集積回路の設計支援システム
は、前記ブロック間ネットに接続されるブロックの配置
位置や形状、挿入が行われたバッファゲートの種類や個
数や挿入位置及びブロック間ネットの配線経路や配線幅
の情報を２次元レイアウト上に出力表示し、自動配線に
指定情報を出力する手段を備えることを特徴とする請求
項１記載の設計支援システム。 - 【請求項４】請求項１に記載のバッファリングルールを
作成する過程において、ブロック間ネットの配線長見積
りとブロック間転送にかかるディレイを見積ることによ
り、機能設計階層での設計へのフィードバックを可能と
する手段を備えることを特徴とする請求項１記載の設計
支援システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11024657A JP2000222451A (ja) | 1999-02-02 | 1999-02-02 | 半導体集積回路の設計支援システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11024657A JP2000222451A (ja) | 1999-02-02 | 1999-02-02 | 半導体集積回路の設計支援システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000222451A true JP2000222451A (ja) | 2000-08-11 |
Family
ID=12144228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11024657A Pending JP2000222451A (ja) | 1999-02-02 | 1999-02-02 | 半導体集積回路の設計支援システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000222451A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766499B1 (en) * | 2001-04-05 | 2004-07-20 | Lsi Logic Corporation | Buffer cell insertion and electronic design automation |
| CN105677956A (zh) * | 2015-12-31 | 2016-06-15 | 宁波伟吉电力科技有限公司 | 一种芯片缓冲器的插入方法 |
-
1999
- 1999-02-02 JP JP11024657A patent/JP2000222451A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766499B1 (en) * | 2001-04-05 | 2004-07-20 | Lsi Logic Corporation | Buffer cell insertion and electronic design automation |
| CN105677956A (zh) * | 2015-12-31 | 2016-06-15 | 宁波伟吉电力科技有限公司 | 一种芯片缓冲器的插入方法 |
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