JP2000287133A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】 【課題】固体撮像素子においてノイズ発生の要因を無く
し、画質向上を得る。 【解決手段】撮像領域からの複数の信号をそれぞれアナ
ログデジタル変換するためのアナログデジタル変換器
と、前記アナログデジタル変換器の出力データを保持
し、順次選択出力するラッチ回路とを有し、ラッチ回路
はコンデンサＣ２の充放電状態によりデータを記憶する
ものであり、また前記コンデンサＣ２は一斉に充電され
た後に選択的に放電するプロセスが行われるように制御
されるように構成された固体撮像素子において、コンデ
ンサＣ２を充電する経路には電流制限素子Ｔ１１，Ｔ１
２，Ｔ１３を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、固体撮像素子に
関するもので、特に複数の画素から読み出した信号に重
畳される直流成分（ノイズ成分）にばらつきが生じるの
を低減できるようにしたものである。

【０００２】

【従来の技術】ＣＭＯＳトランジスタを用いた固体撮像
素子として、例えば特開平９−２３８２８６号公報に記
載された技術がある。この固体撮像素子は、撮像領域の
水平ライン上の各画素からの出力を、それぞれカウンタ
のカウント値に応じて変化する基準電圧と比較してい
る。画素の出力と基準電圧が一致すると、このことが検
出され、この検出時点における上記カウンタのカウント
値が第1のラッチ回路にＡＤ変換値としてラッチされる
仕組みである。第1のラッチ回路にラッチされたデータ
は、水平ブランキング期間内に水平ライン上の各画素の
AD変換値として第2のラッチ回路に記憶され、水平走査
期間に読み出される。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
固体撮像素子においては、第2のラッチ回路が一斉にス
イッチング動作し、ノイズが発生し易いと言う問題があ
る。スイッチングノイズが発生すると、画素から信号電
圧を読み出す期間のチップ内電源電圧変動をもたらし、
結果として画素出力信号に混入して画質低下を招く結果
となる。

【０００４】そこでこの発明では、ノイズ発生の要因を
無くし、画質向上に寄与し得る固体撮像素子を提供する
ことを目的とする。

【０００５】

【課題を解決するための手段】この発明は、上記の目的
を達成するために、光電変換機能を有する複数の画素が
行列状に配置された撮像領域と、前記複数の画素の信号
を順次選択するための走査回路と、前記撮像領域からの
複数の信号をそれぞれアナログデジタル変換するための
アナログデジタル変換器と、前記アナログデジタル変換
器の出力データを保持し、順次選択出力するラッチ回路
とを有し、前記ラッチ回路はコンデンサの充放電の状態
によりデータを記憶するものであり、また前記コンデン
サは一斉に充電された後に選択的に放電するプロセスが
行われ、前記データを記憶した状態に制御されるように
構成された固体撮像素子であり、前記ラッチ回路に対す
る充電経路には電流制限素子を設けるものである。これ
により、ラッチ回路のコンデンサにラッシュ電流が流れ
ることがなく、ノイズ発生要因を低減できる。

【０００６】

【発明の実施の形態】以下この発明の実施の形態を図面
を参照して説明する。

【０００７】図１はこの発明の基本構成である。説明を
分かりやすくするために、単純化して示している。この
例では、画素が例えば水平方向へ３画素存在し、その各
画素出力が例えば２ビットでデジタル化される例を示し
ている。ラインＰ１１，Ｐ１２，Ｐ１３にはそれぞれ画
素１，２，３の読み出し信号電圧が、カウンタ出力に対
応する電圧と一致したときに検出信号が現れるようにな
っている。

【０００８】カウンタ出力は、ビットラインＣ１１，Ｃ
１２にも現れている。時間が経過するに従って、ビット
ラインＣ１１，Ｃ１２のビットが００、０１、１０、１
１と言うふうに変化する。このビット情報は、それぞれ
１ビットずつ１ビットラッチ回路にラッチすることがで
きる。

【０００９】１ビットラッチ回路は、破線で囲んだ部分
の回路であり、この例では各画素１，２，３のそれぞれ
に２つの１ビットラッチ回路が用意されている。各１ビ
ットラッチ回路の構成は同じであるから１つ代表して説
明する。

【００１０】画素１のビット情報（つまりアナログデジ
タル変換値）の最下位のビットをラッチする１ビットラ
ッチ回路Ｌ１１の構成を説明する。ビットラインＣ１１
はスイッチＳ１の入力部に接続されている。このスイッ
チＳ１の出力部はコンデンサＣ１の一方の電極に接続さ
れる。このコンデンサＣ１の他方の電極はアースライン
（基準電位ライン）に接続されている。またスイッチＳ
１の出力部はスイッチＳ２の制御端子に接続されてい
る。コンデンサC1はスイッチS1がオンしたときのビット
ラインC11の値にセットされる。コンデンサＣ１に”
０”が保持されているときスイッチＳ２はオフを維持す
るが、コンデンサＣ１に”１”が保持されているとスイ
ッチＳ２はオンすることができる。

【００１１】スイッチＳ２の一方の端子は、スイッチＳ
３、Ｓ４を介して電源ラインＶＬ１に接続され、この電
源ラインＶＬ１は、後述する電流制限素子１１、インピ
ーダンスを伴うパターン２２を介して電源端子ピンＴＰ
に接続されている。この端子ピンＴＰはボンディングワ
イア２１を介して電源２３に接続されている。

【００１２】先のスイッチＳ３，Ｓ４の接続部は、コン
デンサＣ２の一方の電極に接続されるとともにインバー
タＡ１の入力部に接続される。このコンデンサＣ２の他
方の電極はアースラインに接続されている。インバータ
Ａ１の出力端子は、スイッチＳ５を介したのち、共通の
バッファ増幅器１１を介してビット出力端とされる。ス
イッチＳ５は水平走査回路１０１からのタイミングパル
スによりオンされてコンデンサＣ２の情報をインバータ
Ａ１を介して読み出すことができる。

【００１３】上記の説明は、１ビットラッチ回路Ｌ１１
の構成について説明したが、他の１ビットラッチ回路も
同じ構成であるから各構成素子に対しては同じ符号を付
して説明は省略する。１ビットラッチ回路Ｌ１２は画素
１の読み出し出力をデジタル変換したときの上位ビット
を保持する回路である。１ビットラッチ回路Ｌ２１，Ｌ
２２は画素２の読み出し出力をデジタル変換したときの
下位と上位のビットを保持する回路である。１ビットラ
ッチ回路Ｌ３１，Ｌ３２は画素３の読み出し出力をデジ
タル変換したときの下位と上位のビットを保持する回路
である。

【００１４】図２には、上記の回路において、特にコン
デンサＣ２に一定電圧を充電し、次にコンデンサＣ１の
情報をコンデンサＣ２に転送するときの動作波形を示し
ている。

【００１５】図２（ａ）は水平ブランキングパルスであ
る。水平ブランキングパルスの期間に、一斉にスイッチ
Ｓ４がまずオンされる（図２（ｂ））。スイッチＳ４が
オンすると、コンデンサＣ２に電源２３からの電圧が与
えられ充電が行われる。このとき電源ラインＶＬ１、Ｖ
Ｌ２にはトランジスタＴ１１、Ｔ１２，Ｔ１３によるカ
レントミラータイプの電流制限回路が設けられているの
で、ラッシュ電流が流れることなく、コンデンサＣ２に
充電が行われる。次にスイッチＳ３がオンされる（図２
（ｃ））と、コンデンサＣ１に保持されている情報がコ
ンデンサＣ２に伝達される。つまり、コンデンサＣ１
に”０”が保持されているときスイッチＳ２はオフを維
持するが、コンデンサＣ１に”１”が保持されていると
スイッチＳ２はオンすることができる。よって、スイッ
チＳ３がオンしたときにスイッチＳ２がオフであれば、
コンデンサＣ２の電荷は放電されることなく、インバー
タＡ１の出力は”０”であり、スイッチＳ３がオンした
ときにスイッチＳ２がオンであれば、コンデンサＣ２の
電荷は放電されるので、インバータＡ１の出力は”１”
となる。

【００１６】図２（ｄ）は、図１の回路の電源ラインに
設けられたカレントミラー回路に流れる電流ｉｃと電圧
の変化を示している。

【００１７】上記の実施の形態は、カレントミラー回路
による電流制限回路を設けたが、定電流ダイオードを設
けてもよいし、また抵抗をもうけてもよい。定電流ダイ
オードやカレントミラー回路により電流制限を行うと、
図２（ｄ）に示すような電流ｉｃが流れるが、抵抗によ
り電流制限を行った場合には図２（ｅ）に示すような電
流ｉｃが電源ラインに流れる。

【００１８】上記のような電流制限手段が無いとする
と、スイッチＳ４がオンしたときにラッシュ電流が流れ
ることになり、この電流は、（水平画素数×出力ビット
数）個のコンデンサＣ２が存在するので、電源電圧の低
下を招くことになる。また、高周波雑音を生じ、これが
アナログ回路へ干渉する。しかし、本発明の回路構成に
よれば、このような問題は解消される。

【００１９】図３、図４及び図５はこの発明の他の実施
の形態である。図１の実施の形態と同一部分には同一符
号を付して説明は省略する。図３の実施の形態は、電源
ラインＶＬ１，ＶＬ２の電源側に定電流ダイオード３
１、３２による電流制限回路を設けた例であり、図４の
実施の形態は、電源ラインＶＬ１，ＶＬ２の電源側に抵
抗４１、４２を設けた例である。図５の実施の形態は、
電源ラインＶＬ１，ＶＬ２の電源側にデプレッション型
ｎＭＯＳＦＥＴを用いた定電流ダイオード５１、５２を
設けた例である。またデプレッション型ＭＯＳＦＥＴの
代りに定電流ダイオードとして、接合型FETを用いても
よい。

【００２０】以上説明した実施の形態は、説明を分かり
やすくするために画素が水平方向へ１列であり、各画素
の読み出し信号を２ビットで表わされる値にデジタル変
換する例を示した。

【００２１】図６にはこの発明が適用された固体撮像素
子の全体的な機能ブロックを示している。撮像領域１１
０にはマトリックス状に画素部が配列されている。垂直
走査回路１１１の駆動により、各水平ライン上に並ぶ画
素部の読み出し信号が一斉に比較部１１２に与えられ
る。比較器１１２は、水平ライン上の画素数に応じた比
較器を有し、共通の基準電圧と画素からの読み出し信号
のレベルとの比較を行う。各画素に対応した比較器の出
力が変化すると、その変化の様子は変化点検出回路１１
３により検出され、その検出出力がラッチ回路１１４に
与えられる。この検出出力を導くラインが図１のＰ１
１，Ｐ１２，Ｐ１３に相当する。ラッチ回路１１４のラ
ッチデータは、先の実施の形態で説明したように、水平
走査回路１１５の走査信号に基づいて読み出される。

【００２２】ラッチ回路１１４には、カウンタ１１６か
ら例えば１０ビットのデータが与えられており、またこ
のカウンタ１１６の出力データは、基準電圧発生回路１
１７に入力されており、この基準電圧発生回路１１７
は、カウンタ１１６のカウント値に応じたレベルの基準
電圧を発生して、比較部１１２の各比較器に与えてい
る。

【００２３】

【発明の効果】以上説明したようにこの発明によれば、
固体撮像素子においてノイズ発生の要因を無くし、画質
向上を得ることができる。

【図面の簡単な説明】

【図１】この発明の基本構成を示す回路図。

【図２】図１回路の動作を説明するために示した信号波
形図。

【図３】この発明の他の実施の形態を示す図。

【図４】この発明のさらに他の実施の形態を示す図。

【図５】この発明のさらにまた他の実施の形態を示す
図。

【図６】この発明が適用された固体撮像素子の全体構成
を示す図。

【符号の説明】

Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２、Ｌ３１、Ｌ３２…１
ビットラッチ回路、Ｔ１１，Ｔ１２，Ｔ１３…トランジ
スタ、Ｃ１，Ｃ２…コンデンサ、Ｓ１，Ｓ２，Ｓ３，Ｓ
４…スイッチ、Ａ１…インバータ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 光電変換機能を有する複数の画素が行列
   状に配置された撮像領域と、前記複数の画素の信号を順
   次選択するための走査回路と、前記撮像領域からの複数
   の信号をそれぞれアナログデジタル変換するためのアナ
   ログデジタル変換器と、前記アナログデジタル変換器の
   出力データを保持し、順次選択出力するラッチ回路とを
   有し、 前記ラッチ回路はコンデンサの充放電の状態によりデー
   タを記憶するものであり、また前記コンデンサは一斉に
   充電された後に選択的に放電するプロセスが行われ、前
   記データを記憶した状態に制御されるように構成された
   固体撮像素子であって、 前記コンデンサを充電する経路には電流制限素子を設け
   たことを特徴とする固体撮像素子。
2. 【請求項２】 前記電流制限素子は、カレントミラー型
   の電流源素子であることを特徴とする請求項１記載の固
   体撮像素子。
3. 【請求項３】 前記電流制限素子は、抵抗であることを
   特徴とする請求項１記載の固体撮像素子。
4. 【請求項４】 前記電流制限素子は、定電流ダイオード
   であることを特徴とする請求項１記載の固体撮像素子。