JP2000124419A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】容量絶縁膜を介して下部容量電極と上部容量電
極とが対向するキャパシタを備えた半導体装置におい
て、記憶容量を増大させ、かつ、ビットコンタクト孔の
アスペクト比を低減し、さらにビットコンタクト孔のエ
ッチングを自己整合で行なう。 【解決手段】 容量コンタクト孔１１を埋め込んだ導電
膜１２の最上部が、下部容量電極１５Ａの最下部より高
い位置に存在する。容量コンタクト孔１１を埋め込んだ
導電膜１２とパッド（セルコンタクト孔１０を埋め込ん
だ導電膜１２）とを同一工程で形成する。導電膜１５、
窒化膜１７、導電膜１８、および層間絶縁膜１９を堆積
し、ビットコンタクト形成領域を開孔した後、層間絶縁
膜１９と同一の膜から成るサイドウォール２１を形成す
ることによって、パッド上の層間絶縁膜１９のエッチン
グを自己整合で行なう。
極とが対向するキャパシタを備えた半導体装置におい
て、記憶容量を増大させ、かつ、ビットコンタクト孔の
アスペクト比を低減し、さらにビットコンタクト孔のエ
ッチングを自己整合で行なう。 【解決手段】 容量コンタクト孔１１を埋め込んだ導電
膜１２の最上部が、下部容量電極１５Ａの最下部より高
い位置に存在する。容量コンタクト孔１１を埋め込んだ
導電膜１２とパッド（セルコンタクト孔１０を埋め込ん
だ導電膜１２）とを同一工程で形成する。導電膜１５、
窒化膜１７、導電膜１８、および層間絶縁膜１９を堆積
し、ビットコンタクト形成領域を開孔した後、層間絶縁
膜１９と同一の膜から成るサイドウォール２１を形成す
ることによって、パッド上の層間絶縁膜１９のエッチン
グを自己整合で行なう。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にキャパシタの大容量化を実現し
た半導体装置およびその製造方法に関する。
の製造方法に関し、特にキャパシタの大容量化を実現し
た半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図７およ
び図８を用いて説明する。まず、半導体基板１の表面に
選択的に素子分離絶縁膜２を形成する。次に、ゲート絶
縁膜３を介するゲート電極４を形成した後、ビット線に
接続する第一の拡散層５と、キャパシタに接続する第二
の拡散層６を形成する。次いで、ＣＶＤ（化学的気相成
長）法によって、例えば、膜厚４００ｎｍのシリコン酸
化膜を表面の全面に堆積して、第一の層間絶縁膜７を形
成する。さらに、ＣＶＤ法によって、例えば、膜厚１０
０ｎｍのシリコン窒化膜を表面の全面に堆積して、第一
のエッチングストッパ膜８を形成する。続いて、フォト
リソグラフィーを用いて、第一の層間絶縁膜７および第
一のエッチングストッパ膜８の所定の領域を開孔して、
セルコンタクト孔１０および容量コンタクト１１孔を形
成する。その後、ＣＶＤ法によって、例えば、膜厚４０
０ｎｍの多結晶シリコン膜を表面の全面に堆積後、エッ
チバックすることによって、セルコンタクト孔１０およ
び容量コンタクト孔１１を多結晶シリコン膜からなる第
一の導電膜１２で埋め込む。以上の工程により、図７
（ａ）に示されている状態になる。
び図８を用いて説明する。まず、半導体基板１の表面に
選択的に素子分離絶縁膜２を形成する。次に、ゲート絶
縁膜３を介するゲート電極４を形成した後、ビット線に
接続する第一の拡散層５と、キャパシタに接続する第二
の拡散層６を形成する。次いで、ＣＶＤ（化学的気相成
長）法によって、例えば、膜厚４００ｎｍのシリコン酸
化膜を表面の全面に堆積して、第一の層間絶縁膜７を形
成する。さらに、ＣＶＤ法によって、例えば、膜厚１０
０ｎｍのシリコン窒化膜を表面の全面に堆積して、第一
のエッチングストッパ膜８を形成する。続いて、フォト
リソグラフィーを用いて、第一の層間絶縁膜７および第
一のエッチングストッパ膜８の所定の領域を開孔して、
セルコンタクト孔１０および容量コンタクト１１孔を形
成する。その後、ＣＶＤ法によって、例えば、膜厚４０
０ｎｍの多結晶シリコン膜を表面の全面に堆積後、エッ
チバックすることによって、セルコンタクト孔１０およ
び容量コンタクト孔１１を多結晶シリコン膜からなる第
一の導電膜１２で埋め込む。以上の工程により、図７
（ａ）に示されている状態になる。
【０００３】次に、ＣＶＤ法によって、例えば、膜厚８
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
二の層間絶縁膜９を形成する。続いて、ＣＶＤ法によっ
て、例えば、膜厚１００ｎｍのシリコン窒化膜を表面の
全面に堆積して、第二のエッチングストッパ膜１４を形
成する。以上の工程により、図７（ｂ）に示されている
状態になる。次に、キャパシタ形成領域以外の領域をフ
ォトレジストでマスキングして、エッチングを行なうこ
とにより、第二のエッチングストッパ膜１４および第二
の層間絶縁膜９を除去する。以上の工程により、図７
（ｃ）に示されている状態になる。
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
二の層間絶縁膜９を形成する。続いて、ＣＶＤ法によっ
て、例えば、膜厚１００ｎｍのシリコン窒化膜を表面の
全面に堆積して、第二のエッチングストッパ膜１４を形
成する。以上の工程により、図７（ｂ）に示されている
状態になる。次に、キャパシタ形成領域以外の領域をフ
ォトレジストでマスキングして、エッチングを行なうこ
とにより、第二のエッチングストッパ膜１４および第二
の層間絶縁膜９を除去する。以上の工程により、図７
（ｃ）に示されている状態になる。
【０００４】続いて、ＣＶＤ法によって、例えば、膜厚
１００ｎｍの多結晶シリコン膜からなる第二の導電膜１
５を表面の全面に堆積後、例えば、ＳＯＧ（Ｓｐｉｎ
ＯｎＧｌａｓｓ）形成材料を塗布し、焼成した後、エッ
チバックまたはＣＭＰ（Chemical Mechanical Polishin
g ）を行なうことによって、キャパシタ形成領域をＳＯ
Ｇ１６で埋め込む。以上の工程により、図７（ｄ）に示
されている状態になる。次いで、露出している多結晶シ
リコン１５をエッチングによって除去した後、キャパシ
タ形成領域を埋め込んだＳＯＧ１６を除去する。さら
に、ＣＶＤ法によって、例えば、膜厚５ｎｍのシリコン
窒化膜（１７）および例えば膜厚１００ｎｍの多結晶シ
リコン膜からなる第三の導電膜（１８）を表面の全面に
堆積する。その後、フォトレジストをパターニングし、
ビットコンタクト開孔領域および周辺回路領域上の第三
の導電膜（１８）およびシリコン窒化膜（１７）をエッ
チングによって除去して、上部容量電極１８Ａ、容量絶
縁膜１７Ａおよび下部容量電極１５Ａを形成する。以上
の工程により、図８（ａ）に示されている状態になる。
１００ｎｍの多結晶シリコン膜からなる第二の導電膜１
５を表面の全面に堆積後、例えば、ＳＯＧ（Ｓｐｉｎ
ＯｎＧｌａｓｓ）形成材料を塗布し、焼成した後、エッ
チバックまたはＣＭＰ（Chemical Mechanical Polishin
g ）を行なうことによって、キャパシタ形成領域をＳＯ
Ｇ１６で埋め込む。以上の工程により、図７（ｄ）に示
されている状態になる。次いで、露出している多結晶シ
リコン１５をエッチングによって除去した後、キャパシ
タ形成領域を埋め込んだＳＯＧ１６を除去する。さら
に、ＣＶＤ法によって、例えば、膜厚５ｎｍのシリコン
窒化膜（１７）および例えば膜厚１００ｎｍの多結晶シ
リコン膜からなる第三の導電膜（１８）を表面の全面に
堆積する。その後、フォトレジストをパターニングし、
ビットコンタクト開孔領域および周辺回路領域上の第三
の導電膜（１８）およびシリコン窒化膜（１７）をエッ
チングによって除去して、上部容量電極１８Ａ、容量絶
縁膜１７Ａおよび下部容量電極１５Ａを形成する。以上
の工程により、図８（ａ）に示されている状態になる。
【０００５】次に、ＣＶＤ法によって、例えば、膜厚４
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
四の層間絶縁膜１９を形成する。その後、ビットコンタ
クト開孔領域をフォトレジスト２０でパターニングす
る。以上の工程により、図８（ｂ）に示されている状態
になる。次に、エッチングを行なってビットコンタクト
孔２２を形成した後、例えば、Ｗを埋め込んでビットコ
ンタクトプラグ２３を形成する。その後、例えば、Ａｌ
またはＣｕを表面の全面にスパッタした後にパターニン
グすることにより、ビット線２４を形成する。以上の工
程により、図８（ｃ）に示されている状態になる。 こ
のようにして、１個のトランジスタと１個のキャパシタ
から成るメモリセルを形成する。
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
四の層間絶縁膜１９を形成する。その後、ビットコンタ
クト開孔領域をフォトレジスト２０でパターニングす
る。以上の工程により、図８（ｂ）に示されている状態
になる。次に、エッチングを行なってビットコンタクト
孔２２を形成した後、例えば、Ｗを埋め込んでビットコ
ンタクトプラグ２３を形成する。その後、例えば、Ａｌ
またはＣｕを表面の全面にスパッタした後にパターニン
グすることにより、ビット線２４を形成する。以上の工
程により、図８（ｃ）に示されている状態になる。 こ
のようにして、１個のトランジスタと１個のキャパシタ
から成るメモリセルを形成する。
【０００６】
【発明が解決しようとする課題】従来の製造方法で形成
したメモリセルでは、キャパシタ容量が大容量化し、メ
モリセルの設計寸法が微細化するにつれて、以下のよう
な問題が発生する。まず、キャパシタ容量を増大させよ
うとすると、通常、容量絶縁膜を薄膜化するか、または
容量電極面積を増大させる必要がある。容量絶縁膜の薄
膜化には限界があるため、ここでは、容量電極面積を増
大させることに注目する。従来例の場合、キャパシタ容
量を増大させるには容量電極の高さを高くする必要があ
るが、それに伴なって層間絶縁膜の厚さを厚くする必要
がある。このことにより、ビットコンタクト孔のアスペ
クト比が大きくなり、コンタクト不良が発生しやすくな
る。逆に、ビットコンタクト孔のアスペクト比を小さく
するために容量電極の高さを低くすると、所望のキャパ
シタ容量を得ることができない。
したメモリセルでは、キャパシタ容量が大容量化し、メ
モリセルの設計寸法が微細化するにつれて、以下のよう
な問題が発生する。まず、キャパシタ容量を増大させよ
うとすると、通常、容量絶縁膜を薄膜化するか、または
容量電極面積を増大させる必要がある。容量絶縁膜の薄
膜化には限界があるため、ここでは、容量電極面積を増
大させることに注目する。従来例の場合、キャパシタ容
量を増大させるには容量電極の高さを高くする必要があ
るが、それに伴なって層間絶縁膜の厚さを厚くする必要
がある。このことにより、ビットコンタクト孔のアスペ
クト比が大きくなり、コンタクト不良が発生しやすくな
る。逆に、ビットコンタクト孔のアスペクト比を小さく
するために容量電極の高さを低くすると、所望のキャパ
シタ容量を得ることができない。
【０００７】したがって、本発明の課題は、上述した従
来例の問題点を解決することであって、その目的は、容
量絶縁膜を介して下部容量電極と上部容量電極とが対向
するキャパシタを備えた半導体装置において、キャパシ
タ容量を増大させ、かつ、ビットコンタクト孔のアスペ
クト比を低減できるようにすることである。
来例の問題点を解決することであって、その目的は、容
量絶縁膜を介して下部容量電極と上部容量電極とが対向
するキャパシタを備えた半導体装置において、キャパシ
タ容量を増大させ、かつ、ビットコンタクト孔のアスペ
クト比を低減できるようにすることである。
【０００８】
【課題を解決するための手段】前述した本発明の課題
は、ソース・ドレイン領域（５、６）を有するＭＯＳト
ランジスタと、前記ＭＯＳトランジスタ上を覆う下層層
間絶縁膜（７、８）と、前記ソース・ドレイン領域の一
方（６）に、前記下層層間絶縁膜に開設された容量コン
タクト孔（１１）を埋め込んで形成された柱状導電膜
（１２）を介して接続された、容量絶縁膜（１７Ａ）を
介して下部容量電極（１５Ａ）と上部容量電極（１８
Ａ）とが対向するキャパシタとを備えた半導体装置であ
って、前記下部容量電極の最下部が前記下層層間絶縁膜
上に形成され、かつ、前記下部容量電極の最下部より容
量コンタクト孔を埋め込んだ前記柱状導電膜の上部が突
出していることを特徴とする半導体装置、により解決す
ることができる。
は、ソース・ドレイン領域（５、６）を有するＭＯＳト
ランジスタと、前記ＭＯＳトランジスタ上を覆う下層層
間絶縁膜（７、８）と、前記ソース・ドレイン領域の一
方（６）に、前記下層層間絶縁膜に開設された容量コン
タクト孔（１１）を埋め込んで形成された柱状導電膜
（１２）を介して接続された、容量絶縁膜（１７Ａ）を
介して下部容量電極（１５Ａ）と上部容量電極（１８
Ａ）とが対向するキャパシタとを備えた半導体装置であ
って、前記下部容量電極の最下部が前記下層層間絶縁膜
上に形成され、かつ、前記下部容量電極の最下部より容
量コンタクト孔を埋め込んだ前記柱状導電膜の上部が突
出していることを特徴とする半導体装置、により解決す
ることができる。
【０００９】また、本発明の課題は、（１）半導体基板
上に素子分離絶縁膜およびゲート絶縁膜を介するゲート
電極を形成した後、ビット線に接続する第一の拡散層お
よびキャパシタに接続する第二の拡散層を形成する工程
と、（２）表面の全面に第一の層間絶縁膜、第一のエッ
チングストッパ膜および第二の層間絶縁膜を堆積する工
程と、（３）前記第一の層間絶縁膜、前記第二の層間絶
縁膜および前記第一のエッチングストッパ膜の所定の領
域を開孔して、前記第一および第二の拡散層上にそれぞ
れセルコンタクト孔と容量コンタクト孔を形成する工程
と、（４）前記セルコンタクト孔および前記容量コンタ
クト孔を第一の導電膜で埋め込む工程と、（５）表面の
全面に第三の層間絶縁膜を堆積した後、前記第一のエッ
チングストッパ膜をストッパとするエッチングによりキ
ャパシタ形成領域を開孔して前記容量コンタクト孔を埋
め込んでいた第一の導電膜の上部を前記第一のエッチン
グストッパ膜の上面より突出させる工程と、（６）表面
の全面に第二の導電膜を堆積し、さらに前記キャパシタ
形成領域を充填材にて埋め込み、露出している前記第二
の導電膜をエッチングによって除去した後、前記充填材
を除去する工程と、（７）表面の全面に、容量絶縁膜を
形成するための絶縁膜および第三の導電膜を堆積した
後、少なくともそれらの膜のビットコンタクト孔形成領
域を開孔して、上部容量電極、容量絶縁膜および下部容
量電極を形成する工程と、備えることを特徴とする半導
体装置の製造方法、により解決することができる。
上に素子分離絶縁膜およびゲート絶縁膜を介するゲート
電極を形成した後、ビット線に接続する第一の拡散層お
よびキャパシタに接続する第二の拡散層を形成する工程
と、（２）表面の全面に第一の層間絶縁膜、第一のエッ
チングストッパ膜および第二の層間絶縁膜を堆積する工
程と、（３）前記第一の層間絶縁膜、前記第二の層間絶
縁膜および前記第一のエッチングストッパ膜の所定の領
域を開孔して、前記第一および第二の拡散層上にそれぞ
れセルコンタクト孔と容量コンタクト孔を形成する工程
と、（４）前記セルコンタクト孔および前記容量コンタ
クト孔を第一の導電膜で埋め込む工程と、（５）表面の
全面に第三の層間絶縁膜を堆積した後、前記第一のエッ
チングストッパ膜をストッパとするエッチングによりキ
ャパシタ形成領域を開孔して前記容量コンタクト孔を埋
め込んでいた第一の導電膜の上部を前記第一のエッチン
グストッパ膜の上面より突出させる工程と、（６）表面
の全面に第二の導電膜を堆積し、さらに前記キャパシタ
形成領域を充填材にて埋め込み、露出している前記第二
の導電膜をエッチングによって除去した後、前記充填材
を除去する工程と、（７）表面の全面に、容量絶縁膜を
形成するための絶縁膜および第三の導電膜を堆積した
後、少なくともそれらの膜のビットコンタクト孔形成領
域を開孔して、上部容量電極、容量絶縁膜および下部容
量電極を形成する工程と、備えることを特徴とする半導
体装置の製造方法、により解決することができる。
【００１０】［作用］本発明による半導体装置において
は、容量コンタクト上の柱状導電膜とセルコンタクト上
の柱状導電膜（パッド）とが下層層間絶縁膜から突出す
るように形成される。そのため上層層間絶縁膜のパッド
上に開設されるビットコンタクト孔のアスペクト比が低
くなる。また、下部容量電極は、容量コンタクト上の柱
状導電膜を包み込むように形成されていることにより、
キャパシタ容量の増大を図ることができる。
は、容量コンタクト上の柱状導電膜とセルコンタクト上
の柱状導電膜（パッド）とが下層層間絶縁膜から突出す
るように形成される。そのため上層層間絶縁膜のパッド
上に開設されるビットコンタクト孔のアスペクト比が低
くなる。また、下部容量電極は、容量コンタクト上の柱
状導電膜を包み込むように形成されていることにより、
キャパシタ容量の増大を図ることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 ［第一の実施の形態］図１〜図３は本発明の第一の実施
の形態による半導体装置の製造方法を示す図である。こ
こで、図７または図８と同一の部分若しくは対応する部
分には、図７または図８で使用した符号と同一の符号を
用いた。
て、図面を参照しながら詳細に説明する。 ［第一の実施の形態］図１〜図３は本発明の第一の実施
の形態による半導体装置の製造方法を示す図である。こ
こで、図７または図８と同一の部分若しくは対応する部
分には、図７または図８で使用した符号と同一の符号を
用いた。
【００１２】まず、半導体基板１の表面に選択的に素子
分離絶縁膜２を形成する。次に、ゲート絶縁膜３を介す
るゲート電極４を形成した後、ビット線に接続する第一
の拡散層５と、キャパシタに接続する第二の拡散層６を
形成する。次いで、ＣＶＤ法によって、例えば、膜厚４
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
一の層間絶縁膜７を形成する。さらに、ＣＶＤ法によっ
て、例えば、膜厚１００ｎｍのシリコン窒化膜を表面の
全面に堆積して、第一のエッチングストッパ膜８を形成
する。さらに、ＣＶＤ法によって、例えば、膜厚６００
ｎｍのシリコン酸化膜を表面の全面に堆積して、第二の
層間絶縁膜９を形成する。続いて、フォトリソグラフィ
ーを用いて、第一の層間絶縁膜７、第一のエッチングス
トッパ膜８および第二の層間絶縁膜９の所定の領域を開
孔してセルコンタクト孔１０および容量コンタクト孔１
１を形成する。その後、ＣＶＤ法によって、例えば、膜
厚４００ｎｍの多結晶シリコン膜を表面の全面に堆積
後、エッチバックすることによって、セルコンタクト孔
１０および容量コンタクト孔１１を多結晶シリコン膜か
らなる第一の導電膜１２で埋め込む。以上の工程によ
り、図１（ａ）に示されている状態になる。
分離絶縁膜２を形成する。次に、ゲート絶縁膜３を介す
るゲート電極４を形成した後、ビット線に接続する第一
の拡散層５と、キャパシタに接続する第二の拡散層６を
形成する。次いで、ＣＶＤ法によって、例えば、膜厚４
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
一の層間絶縁膜７を形成する。さらに、ＣＶＤ法によっ
て、例えば、膜厚１００ｎｍのシリコン窒化膜を表面の
全面に堆積して、第一のエッチングストッパ膜８を形成
する。さらに、ＣＶＤ法によって、例えば、膜厚６００
ｎｍのシリコン酸化膜を表面の全面に堆積して、第二の
層間絶縁膜９を形成する。続いて、フォトリソグラフィ
ーを用いて、第一の層間絶縁膜７、第一のエッチングス
トッパ膜８および第二の層間絶縁膜９の所定の領域を開
孔してセルコンタクト孔１０および容量コンタクト孔１
１を形成する。その後、ＣＶＤ法によって、例えば、膜
厚４００ｎｍの多結晶シリコン膜を表面の全面に堆積
後、エッチバックすることによって、セルコンタクト孔
１０および容量コンタクト孔１１を多結晶シリコン膜か
らなる第一の導電膜１２で埋め込む。以上の工程によ
り、図１（ａ）に示されている状態になる。
【００１３】次に、ＣＶＤ法によって、例えば、膜厚８
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
三の層間絶縁膜１３を形成する。続いて、ＣＶＤ法によ
って、例えば、膜厚１００ｎｍのシリコン窒化膜を表面
の全面に堆積して、第二のエッチングストッパ膜１４を
形成する。以上の工程により、図１（ｂ）に示されてい
る状態になる。なお、この図において、第二の層間絶縁
膜９と第三の層間絶縁膜１３との境界面を破線で示した
のは、それらが同じシリコン酸化膜から形成されている
からである。以後の図では破線を省略する。次に、キャ
パシタ形成領域以外の領域をフォトレジストでマスキン
グして、異方性エッチングを行なうことにより、第二の
エッチングストッパ膜１４、第三の層間絶縁膜１３およ
び第二の層間絶縁膜９を除去する。以上の工程により、
図１（ｃ）に示されている状態になる。
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
三の層間絶縁膜１３を形成する。続いて、ＣＶＤ法によ
って、例えば、膜厚１００ｎｍのシリコン窒化膜を表面
の全面に堆積して、第二のエッチングストッパ膜１４を
形成する。以上の工程により、図１（ｂ）に示されてい
る状態になる。なお、この図において、第二の層間絶縁
膜９と第三の層間絶縁膜１３との境界面を破線で示した
のは、それらが同じシリコン酸化膜から形成されている
からである。以後の図では破線を省略する。次に、キャ
パシタ形成領域以外の領域をフォトレジストでマスキン
グして、異方性エッチングを行なうことにより、第二の
エッチングストッパ膜１４、第三の層間絶縁膜１３およ
び第二の層間絶縁膜９を除去する。以上の工程により、
図１（ｃ）に示されている状態になる。
【００１４】続いて、ＣＶＤ法によって、例えば、膜厚
１００ｎｍの多結晶シリコン膜からなる第二の導電膜１
５を表面の全面に堆積後、例えば、ＳＯＧ形成材料を塗
布し焼成の後、エッチバックまたはＣＭＰを行うことに
よって、キャパシタ形成領域をＳＯＧ１６で埋め込む。
以上の工程により、図２（ａ）に示されている状態にな
る。なお、ＳＯＧに代えて、埋め込み性がよくかつ多結
晶シリコンと窒化シリコンに対するエッチング選択性の
ある他の材料、例えばＢＰＳＧ（boro-phospho-silicat
e glass ）を用いることができる。続いて、露出してい
る第二の導電膜１５をエッチングによって除去した後
に、キャパシタ形成領域を埋め込んだＳＯＧ１６を除去
する。さらに、ＣＶＤ法によって、例えば、膜厚５ｎｍ
のシリコン窒化膜１７および例えば膜厚１００ｎｍの多
結晶シリコン膜からなる第三の導電膜１８を表面の全面
に堆積する。次に、セル領域をフォトレジストでマスキ
ングして、周辺回路領域上の第三の導電膜１８およびシ
リコン窒化膜１７をエッチングによって除去する。以上
の工程により、図２（ｂ）に示されている状態になる。
１００ｎｍの多結晶シリコン膜からなる第二の導電膜１
５を表面の全面に堆積後、例えば、ＳＯＧ形成材料を塗
布し焼成の後、エッチバックまたはＣＭＰを行うことに
よって、キャパシタ形成領域をＳＯＧ１６で埋め込む。
以上の工程により、図２（ａ）に示されている状態にな
る。なお、ＳＯＧに代えて、埋め込み性がよくかつ多結
晶シリコンと窒化シリコンに対するエッチング選択性の
ある他の材料、例えばＢＰＳＧ（boro-phospho-silicat
e glass ）を用いることができる。続いて、露出してい
る第二の導電膜１５をエッチングによって除去した後
に、キャパシタ形成領域を埋め込んだＳＯＧ１６を除去
する。さらに、ＣＶＤ法によって、例えば、膜厚５ｎｍ
のシリコン窒化膜１７および例えば膜厚１００ｎｍの多
結晶シリコン膜からなる第三の導電膜１８を表面の全面
に堆積する。次に、セル領域をフォトレジストでマスキ
ングして、周辺回路領域上の第三の導電膜１８およびシ
リコン窒化膜１７をエッチングによって除去する。以上
の工程により、図２（ｂ）に示されている状態になる。
【００１５】次に、ＣＶＤ法によって、例えば、膜厚４
００ｎｍのシリコン窒化膜を表面の全面に堆積して、第
四の層間絶縁膜１９を形成する。その後、フォトレジス
ト２０をパターニングして、ビットコンタクト開孔領域
上の第四の層間絶縁膜１９、第三の導電膜１８、シリコ
ン窒化膜１７、第二の導電膜１５および第二のエッチン
グストッパ膜１４をエッチングによって除去することに
より、上部容量電極１８Ａ、容量絶縁膜１７Ａおよび下
部容量電極１５Ａを形成する。以上の工程により、図２
（ｃ）に示されている状態になる。フォトレジスト２０
を除去した後、例えば、膜厚１００ｎｍのシリコン窒化
膜を堆積して、異方性エッチングを行い、シリコン窒化
膜からなるサイドウォール２１を形成する。これにより
ビットコンタクト孔（２２）の一部が形成される。以上
の工程により、図３（ａ）に示されている状態になる。
００ｎｍのシリコン窒化膜を表面の全面に堆積して、第
四の層間絶縁膜１９を形成する。その後、フォトレジス
ト２０をパターニングして、ビットコンタクト開孔領域
上の第四の層間絶縁膜１９、第三の導電膜１８、シリコ
ン窒化膜１７、第二の導電膜１５および第二のエッチン
グストッパ膜１４をエッチングによって除去することに
より、上部容量電極１８Ａ、容量絶縁膜１７Ａおよび下
部容量電極１５Ａを形成する。以上の工程により、図２
（ｃ）に示されている状態になる。フォトレジスト２０
を除去した後、例えば、膜厚１００ｎｍのシリコン窒化
膜を堆積して、異方性エッチングを行い、シリコン窒化
膜からなるサイドウォール２１を形成する。これにより
ビットコンタクト孔（２２）の一部が形成される。以上
の工程により、図３（ａ）に示されている状態になる。
【００１６】次いで、第四の層間絶縁膜１９とサイドウ
ォール２１とをエッチングマスクとして第三の層間絶縁
膜１３のエッチングを行って、ビットコンタクト孔２２
を完成させ、そこに例えばＷ（タングステン）を埋め込
み、ビットコンタクトプラグ２３を形成する。その後、
例えば、ＡｌまたはＣｕを表面の全面にスパッタし、パ
ターニングすることにより、ビット線２４を形成する。
以上の工程により、図３（ｂ）に示されている状態にな
る。このように、本実施の形態では、容量コンタクト上
に形成された第一の導電膜１２の最上部が、下部容量電
極１５Ａの最下部より高い位置に存在するために、従来
例と比較して、キャパシタ容量を増大させることができ
る。また、容量コンタクト上の導電膜とパッド（セルコ
ンタクト上の導電膜）とをその上端部が第一のエッチン
グストッパ膜８の上面より突出するように形成するた
め、従来例と比較して、ビットコンタクト孔のアスペク
ト比を低減できる。
ォール２１とをエッチングマスクとして第三の層間絶縁
膜１３のエッチングを行って、ビットコンタクト孔２２
を完成させ、そこに例えばＷ（タングステン）を埋め込
み、ビットコンタクトプラグ２３を形成する。その後、
例えば、ＡｌまたはＣｕを表面の全面にスパッタし、パ
ターニングすることにより、ビット線２４を形成する。
以上の工程により、図３（ｂ）に示されている状態にな
る。このように、本実施の形態では、容量コンタクト上
に形成された第一の導電膜１２の最上部が、下部容量電
極１５Ａの最下部より高い位置に存在するために、従来
例と比較して、キャパシタ容量を増大させることができ
る。また、容量コンタクト上の導電膜とパッド（セルコ
ンタクト上の導電膜）とをその上端部が第一のエッチン
グストッパ膜８の上面より突出するように形成するた
め、従来例と比較して、ビットコンタクト孔のアスペク
ト比を低減できる。
【００１７】［第二の実施の形態］図４〜図６は本発明
の第二の実施の形態による半導体装置の製造方法を示す
図である。ここで、図１〜図３と同一の部分若しくは対
応する部分には、図１〜図３で使用した符号と同一の符
号を用いた。第一の実施の形態と比較した本実施の形態
の特徴は、キャパシタ形成領域の埋め込みにフォトレジ
ストを用いることである（第一の実施の形態ではＳＯ
Ｇ）。このため、本実施の形態では、第１の実施の形態
で用いた第二のエッチングストッパ膜１４は必要ない。
以下、第一の実施の形態と相違する部分を中心に説明す
る。まず、図４（ａ）の状態に至るまでの工程は、前述
した第一の実施の形態において図１（ａ）の状態に至ま
でのプロセスと同じである。
の第二の実施の形態による半導体装置の製造方法を示す
図である。ここで、図１〜図３と同一の部分若しくは対
応する部分には、図１〜図３で使用した符号と同一の符
号を用いた。第一の実施の形態と比較した本実施の形態
の特徴は、キャパシタ形成領域の埋め込みにフォトレジ
ストを用いることである（第一の実施の形態ではＳＯ
Ｇ）。このため、本実施の形態では、第１の実施の形態
で用いた第二のエッチングストッパ膜１４は必要ない。
以下、第一の実施の形態と相違する部分を中心に説明す
る。まず、図４（ａ）の状態に至るまでの工程は、前述
した第一の実施の形態において図１（ａ）の状態に至ま
でのプロセスと同じである。
【００１８】次に、ＣＶＤ法によって、例えば、膜厚９
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
三の層間絶縁膜１３を形成する。以上の工程により、図
４（ｂ）に示されている状態になる。なお、この図にお
いて、第二の層間絶縁膜９と第三の層間絶縁膜１３との
境界面を破線で示したのは、それらが同じシリコン酸化
膜から形成されているからである。以後の図では破線を
省略する。次に、キャパシタ形成領域以外の領域をフォ
トレジストでマスキングして、異方性エッチングを行う
ことにより、第三の層間絶縁膜１３および第二の層間絶
縁膜９を除去する。以上の工程により、図４（ｃ）に示
されている状態になる。続いて、ＣＶＤ法によって、例
えば、膜厚１００ｎｍの多結晶シリコン膜からなる第二
の導電膜１５を表面の全面に堆積した後、キャパシタ形
成領域をフォトレジスト２５で埋め込む。以上の工程に
より、図５（ａ）に示されている状態になる。なお、キ
ャパシタ形成領域を埋め込む材料としては、フォトレジ
ストに代えて他の樹脂材料を用いることができる。
００ｎｍのシリコン酸化膜を表面の全面に堆積して、第
三の層間絶縁膜１３を形成する。以上の工程により、図
４（ｂ）に示されている状態になる。なお、この図にお
いて、第二の層間絶縁膜９と第三の層間絶縁膜１３との
境界面を破線で示したのは、それらが同じシリコン酸化
膜から形成されているからである。以後の図では破線を
省略する。次に、キャパシタ形成領域以外の領域をフォ
トレジストでマスキングして、異方性エッチングを行う
ことにより、第三の層間絶縁膜１３および第二の層間絶
縁膜９を除去する。以上の工程により、図４（ｃ）に示
されている状態になる。続いて、ＣＶＤ法によって、例
えば、膜厚１００ｎｍの多結晶シリコン膜からなる第二
の導電膜１５を表面の全面に堆積した後、キャパシタ形
成領域をフォトレジスト２５で埋め込む。以上の工程に
より、図５（ａ）に示されている状態になる。なお、キ
ャパシタ形成領域を埋め込む材料としては、フォトレジ
ストに代えて他の樹脂材料を用いることができる。
【００１９】続いて、露出している第二の導電膜１５を
エッチングによって除去した後に、キャパシタ形成領域
を埋め込んだフォトレジスト２５を除去する。さらに、
ＣＶＤ法によって、例えば、膜厚５ｎｍのシリコン窒化
膜１７および例えば、膜厚１００ｎｍの多結晶シリコン
膜からなる第三の導電膜１８を表面の全面に堆積する。
次に、セル領域をフォトレジストでマスキングして、周
辺回路領域上の第三の導電膜１８およびシリコン窒化膜
１７をエッチングによって除去する。以上の工程によ
り、図５（ｂ）に示されている状態になる。次に、ＣＶ
Ｄ法によって、例えば、膜厚４００ｎｍのシリコン窒化
膜を表面の全面に堆積して、第四の層間絶縁膜１９を形
成する。その後、フォトレジスト２０をパターニングし
て、ビットコンタクト開孔領域上の第四の層間絶縁膜１
９、第三の導電膜１８、シリコン窒化膜１７および第二
の導電膜１５をエッチングによって除去することによ
り、上部容量電極１８Ａ、容量絶縁膜１７Ａおよび下部
容量電極１５Ａを形成する。以上の工程により、図５
（ｃ）に示されている状態になる。
エッチングによって除去した後に、キャパシタ形成領域
を埋め込んだフォトレジスト２５を除去する。さらに、
ＣＶＤ法によって、例えば、膜厚５ｎｍのシリコン窒化
膜１７および例えば、膜厚１００ｎｍの多結晶シリコン
膜からなる第三の導電膜１８を表面の全面に堆積する。
次に、セル領域をフォトレジストでマスキングして、周
辺回路領域上の第三の導電膜１８およびシリコン窒化膜
１７をエッチングによって除去する。以上の工程によ
り、図５（ｂ）に示されている状態になる。次に、ＣＶ
Ｄ法によって、例えば、膜厚４００ｎｍのシリコン窒化
膜を表面の全面に堆積して、第四の層間絶縁膜１９を形
成する。その後、フォトレジスト２０をパターニングし
て、ビットコンタクト開孔領域上の第四の層間絶縁膜１
９、第三の導電膜１８、シリコン窒化膜１７および第二
の導電膜１５をエッチングによって除去することによ
り、上部容量電極１８Ａ、容量絶縁膜１７Ａおよび下部
容量電極１５Ａを形成する。以上の工程により、図５
（ｃ）に示されている状態になる。
【００２０】次に、例えば、膜厚１００ｎｍのシリコン
窒化膜を表面の全面に堆積して、異方性エッチングを行
ない、シリコン窒化膜からなるサイドウォール２１を形
成してビットコンタクト孔の一部を形成する。以上の工
程により、図６（ａ）に示されている状態になる。次い
で、第四の層間絶縁膜１９とサイドウォール２１とをエ
ッチングマスクとして第三の層間絶縁膜１３のエッチン
グを行って、ビットコンタクト孔２２を完成させ、そこ
に例えばＷ（タングステン）を埋め込み、ビットコンタ
クトプラグ２３を形成する。その後、例えば、Ａｌまた
はＣｕを表面の全面にスパッタした後にパターニングす
ることにより、ビット線２４を形成する。以上の工程に
より、図６（ｂ）に示されている状態になる。
窒化膜を表面の全面に堆積して、異方性エッチングを行
ない、シリコン窒化膜からなるサイドウォール２１を形
成してビットコンタクト孔の一部を形成する。以上の工
程により、図６（ａ）に示されている状態になる。次い
で、第四の層間絶縁膜１９とサイドウォール２１とをエ
ッチングマスクとして第三の層間絶縁膜１３のエッチン
グを行って、ビットコンタクト孔２２を完成させ、そこ
に例えばＷ（タングステン）を埋め込み、ビットコンタ
クトプラグ２３を形成する。その後、例えば、Ａｌまた
はＣｕを表面の全面にスパッタした後にパターニングす
ることにより、ビット線２４を形成する。以上の工程に
より、図６（ｂ）に示されている状態になる。
【００２１】
【発明の効果】以上詳細に説明したように、本発明に係
る半導体装置によれば、容量コンタクト孔を埋め込んだ
導電膜の最上部が、下部容量電極の最下部より高い位置
に存在するために、従来例と比較して、キャパシタ容量
を大きくすることができる。また、本発明による半導体
装置においては、容量コンタクト上の柱状導電膜とセル
コンタクト上の柱状導電膜（パッド）とが下層の層間絶
縁膜から突出するように形成されるため、上層の層間絶
縁膜のパッド上に開設されるビットコンタクト孔のアス
ペクト比を低減することができる。したがって、ビット
コンタクトでの接続信頼性を向上させることができる。
あるいは、上層の層間絶縁膜の膜厚を厚くすることが可
能になり、キャパシタ容量を一層増大させることが可能
になる。また、ビットコンタクト孔を開設するためのフ
ォトリソグラフィ工程を特に必要とすることはなく、上
部容量電極を形成するためのフォトリソグラフィ工程に
よって兼ねることができるので、工程を簡素化すること
ができる。
る半導体装置によれば、容量コンタクト孔を埋め込んだ
導電膜の最上部が、下部容量電極の最下部より高い位置
に存在するために、従来例と比較して、キャパシタ容量
を大きくすることができる。また、本発明による半導体
装置においては、容量コンタクト上の柱状導電膜とセル
コンタクト上の柱状導電膜（パッド）とが下層の層間絶
縁膜から突出するように形成されるため、上層の層間絶
縁膜のパッド上に開設されるビットコンタクト孔のアス
ペクト比を低減することができる。したがって、ビット
コンタクトでの接続信頼性を向上させることができる。
あるいは、上層の層間絶縁膜の膜厚を厚くすることが可
能になり、キャパシタ容量を一層増大させることが可能
になる。また、ビットコンタクト孔を開設するためのフ
ォトリソグラフィ工程を特に必要とすることはなく、上
部容量電極を形成するためのフォトリソグラフィ工程に
よって兼ねることができるので、工程を簡素化すること
ができる。
【図1】本発明の第一の実施の形態による半導体装置の
製造方法の一部を示す工程順の断面図。
製造方法の一部を示す工程順の断面図。
【図2】本発明の第一の実施の形態による半導体装置の
製造方法の他の一部を示す工程順の断面図。
製造方法の他の一部を示す工程順の断面図。
【図3】本発明の第一の実施の形態による半導体装置の
製造方法のさらに他の一部を示す工程順の断面図。
製造方法のさらに他の一部を示す工程順の断面図。
【図4】本発明の第二の実施の形態による半導体装置の
製造方法の一部を示す工程順の断面図。
製造方法の一部を示す工程順の断面図。
【図5】本発明の第二の実施の形態による半導体装置の
製造方法の他の一部を示す工程順の断面図。
製造方法の他の一部を示す工程順の断面図。
【図6】本発明の第二の実施の形態による半導体装置の
製造方法のさらに他の一部を示す工程順の断面図。
製造方法のさらに他の一部を示す工程順の断面図。
【図7】従来の半導体装置の製造方法の一部を示す工程
順の断面図。
順の断面図。
【図8】従来の半導体装置の製造方法の他の一部を示す
工程順の断面図。
工程順の断面図。
１ 半導体基板 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 第一の拡散層 ６ 第二の拡散層 ７ 第一の層間絶縁膜 ８ 第一のエッチングストッパ膜 ９ 第二の層間絶縁膜 １０ セルコンタクト孔 １１ 容量コンタクト孔 １２ 第一の導電膜 １３ 第三の層間絶縁膜 １４ 第二のエッチングストッパ膜 １５ 第二の導電膜 １５Ａ 下部容量電極 １６ ＳＯＧ １７ シリコン窒化膜 １７Ａ 容量絶縁膜 １８ 第三の導電膜 １８Ａ 上部容量電極 １９ 第四の層間絶縁膜 ２０、２５ フォトレジスト ２１ サイドウォール ２２ ビットコンタクト孔 ２３ ビットコンタクトプラグ ２４ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 27/10 ６８１Ｂ Ｆターム(参考） 4M104 BB18 CC01 DD04 DD08 DD18 FF21 GG14 GG16 HH12 HH13 5F033 HH08 HH11 JJ04 JJ19 KK01 NN03 NN32 QQ48 XX02 5F058 BA11 BD02 BD04 BD09 BF02 BF46 BH12 BJ02 BJ06 5F083 AD24 AD49 GA27 JA39 JA56 KA05 MA06 MA17 MA20 PR06 PR23 PR29 PR39 PR40
Claims (9)
- 【請求項１】 ソース・ドレイン領域を有するＭＯＳト
ランジスタと、前記ＭＯＳトランジスタ上を覆う下層層
間絶縁膜と、前記ソース・ドレイン領域の一方に、前記
下層層間絶縁膜に開設された容量コンタクト孔を埋め込
んで形成された柱状導電膜を介して接続された、容量絶
縁膜を介して下部容量電極と上部容量電極とが対向する
キャパシタとを備えた半導体装置であって、 前記下部容量電極の最下部が前記下層層間絶縁膜上に形
成され、かつ、前記下部容量電極の最下部より容量コン
タクト孔を埋め込んだ前記柱状導電膜の上部が突出して
いることを特徴とする半導体装置。 - 【請求項２】 前記容量コンタクト孔を埋め込んだ前記
柱状導電膜と、前記ソース・ドレイン領域の他方上に形
成されたセルコンタクト孔を埋め込んだ柱状導電膜とが
同じ高さに形成されていることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記下部容量電極は前記柱状導電膜の上
部を包み込むように形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 前記下部容量電極は、中央部で前記柱状
導電膜の上部を包み込むように形成され、外周部で、上
面が前記柱状導電膜の上面より上にある上層層間絶縁膜
に開設されたキャパシタ形成領域開口の内壁面を覆って
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 （１）半導体基板上に素子分離絶縁膜お
よびゲート絶縁膜を介するゲート電極を形成した後、ビ
ット線に接続する第一の拡散層およびキャパシタに接続
する第二の拡散層を形成する工程と、 （２）表面の全面に第一の層間絶縁膜、第一のエッチン
グストッパ膜および第二の層間絶縁膜を堆積する工程
と、 （３）前記第一の層間絶縁膜、前記第二の層間絶縁膜お
よび前記第一のエッチングストッパ膜の所定の領域を開
孔して、前記第一および第二の拡散層上にそれぞれセル
コンタクト孔と容量コンタクト孔を形成する工程と、 （４）前記セルコンタクト孔および前記容量コンタクト
孔を第一の導電膜で埋め込む工程と、 （５）表面の全面に第三の層間絶縁膜を堆積した後、前
記第一のエッチングストッパ膜をストッパとするエッチ
ングによりキャパシタ形成領域を開孔して前記容量コン
タクト孔を埋め込んでいた第一の導電膜の上部を前記第
一のエッチングストッパ膜の上面より突出させる工程
と、 （６）表面の全面に第二の導電膜を堆積し、さらに前記
キャパシタ形成領域を充填材にて埋め込み、露出してい
る前記第二の導電膜をエッチングによって除去した後、
前記充填材を除去する工程と、 （７）表面の全面に、容量絶縁膜を形成するための絶縁
膜および第三の導電膜を堆積した後、少なくともそれら
の膜のビットコンタクト孔形成領域を開孔して、上部容
量電極、容量絶縁膜および下部容量電極を形成する工程
と、備えることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第（５）の工程においては、第三の
層間絶縁膜の堆積に引き続いて第二のエッチングストッ
パ膜を堆積し、キャパシタ形成領域の前記第二のエッチ
ングストッパ膜もエッチングにより開孔することを特徴
とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第（７）の工程においては、前記第
二のエッチングストッパ膜のビットコンタクト孔形成領
域も開孔することを特徴とする請求項６記載の半導体装
置の製造方法。 - 【請求項８】 前記第（７）の工程においては、前記第
三の導電膜を堆積した後、表面の全面に第四の層間絶縁
膜を堆積し、その後に前記第四の層間絶縁膜をも含めて
ビットコンタクト孔形成領域を開孔することを特徴とす
る請求項５、６または７記載の半導体装置の製造方法。 - 【請求項９】 前記第（７）の工程の後、 表面の全面にサイドウォール形成用の絶縁膜を堆積し、
エッチバックを行なうことによって、ビットコンタクト
孔の一部の壁面をなすサイドウォールを形成する工程
と、 前記第四の層間絶縁膜および前記サイドウォールをエッ
チングマスクとして、前記セルコンタクト孔を埋め込ん
だ導電膜上の前記第三の層間絶縁膜をエッチングして該
第三の層間絶縁膜にビットコンタクト孔の他の一部を開
孔する工程と、前記ビットコンタクト孔を埋め込むビッ
トコンタクトプラグを形成する工程と、が付加されるこ
とを特徴とする請求項８記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29634898A JP3257625B2 (ja) | 1998-10-19 | 1998-10-19 | 半導体装置およびその製造方法 |
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|---|---|---|---|
| JP29634898A JP3257625B2 (ja) | 1998-10-19 | 1998-10-19 | 半導体装置およびその製造方法 |
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|---|---|
| JP2000124419A true JP2000124419A (ja) | 2000-04-28 |
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093714A (ja) * | 2003-09-17 | 2005-04-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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| JP2012256950A (ja) * | 2012-10-01 | 2012-12-27 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| CN112490192A (zh) * | 2019-09-12 | 2021-03-12 | 夏泰鑫半导体(青岛)有限公司 | 动态随机存取存储器及其制备方法 |
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1998
- 1998-10-19 JP JP29634898A patent/JP3257625B2/ja not_active Expired - Fee Related
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| JP2008530813A (ja) * | 2005-02-18 | 2008-08-07 | エヌエックスピー ビー ヴィ | キャパシタンスを増大させた埋め込み型ｄｒａｍ及びその製造方法 |
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