JP2000105725A - チップイネーブル信号生成回路及びメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、ｍ個のチップを搭載する装置と２^m
個のチップを搭載する装置とに共通して用いられて、チ
ップ情報が外部から与えられなくも、チップイネーブル
信号を生成可能とするチップイネーブル信号回路の提供
を目的とする。 【解決手段】チップ番号が発行されるときに、チップ番
号の指すチップのイネーブルを指示するｍビットのチッ
プイネーブル信号を生成する第１の生成手段と、チップ
番号が発行されるときに、チップ番号から、特定チップ
番号について第１の生成手段の生成するチップイネーブ
ル信号と同一のビットパターンを示すｍビットのチップ
イネーブル生成用信号を生成する第２の生成手段と、最
大ｍ個のチップを搭載する装置に用いられるときには、
第１の生成手段の生成する信号を選択出力し、最大２^m
個のチップを搭載する装置に用いられるときには、第２
の生成手段の生成する信号を選択出力する選択手段とを
備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、最大ｍ個のチップ
を搭載する装置と最大２^m 個のチップを搭載する装置と
に共通的に用いられたり、最大ｍ個のチップを搭載する
装置と最大２^m+n個のチップを搭載する装置とに共通的
に用いられて、それらのチップに対してのチップイネー
ブル信号を生成するチップイネーブル信号生成回路と、
そのチップイネーブル信号生成回路の搭載に好適となる
メモリ装置とに関し、特に、装置の持つチップ情報が外
部から与えられなくも、それらのチップに対してのチッ
プイネーブル信号を生成できるようにするチップイネー
ブル信号生成回路と、そのチップイネーブル信号生成回
路の搭載に好適となるメモリ装置とに関する。

【０００２】最近、フラッシュメモリが普及しつつあ
る。このフラッシュメモリは、メモリ内容を一括して消
去できる機能を持つＥＥＰＲＯＭであり、集積度が高い
ことでコンパクトなサイズを実現できるという特徴もあ
ることから、様々な電子機器に搭載されることが予想さ
れる。

【０００３】これから、このフラッシュメモリを搭載す
るメモリカードについても、搭載先の電子機器に合わせ
て、数個のフラッシュメモリを搭載するものから、数十
個のフラッシュメモリを搭載するものまで、いくつかの
種類を用意していく必要がある。このようなメモリカー
ドに対して、フラッシュメモリの数に応じたコントロー
ラを用意していたのでは非常に大変なことになるので、
共通的に使用できるコントローラを用意していく必要が
あるが、この実現にあたって、端子数などの増加を招く
ことなくそれを実現できるようにする必要がある。

【０００４】

【従来の技術】フラッシュメモリなどのチップに与える
チップイネーブル信号の生成方法としては、バイナリコ
ードの各ビットに直接チップイネーブル信号を割り当て
ていくことで生成する方法と、バイナリコードをデコー
ドすることで生成する方法とがある。

【０００５】すなわち、前者の方法では、ｍ個のチップ
に対するチップイネーブル信号を生成する場合、ｍビッ
トのバイナリコードの各ビットに、対となるチップに対
してのチップイネーブル信号を割り当てていくことで、
いずれか１つのチップのイネーブルを指示するチップイ
ネーブル信号を生成する。

【０００６】例えば、４個あるチップの第１番目のチッ
プをイネーブル化する場合には、〔０００１〕というチ
ップイネーブル信号を生成し、第２番目のチップをイネ
ーブル化する場合には、〔００１０〕というチップイネ
ーブル信号を生成し、第３番目のチップをイネーブル化
する場合には、〔０１００〕というチップイネーブル信
号を生成し、第４番目のチップをイネーブル化する場合
には、〔１０００〕というチップイネーブル信号を生成
することになる。

【０００７】一方、後者の方法では、２^m 個のチップに
対するチップイネーブル信号を生成する場合、ｍビット
のバイナリコードをデコードすることで、いずれか１つ
のチップのイネーブルを指示するチップイネーブル信号
を生成する。

【０００８】例えば、１６個あるチップの第１番目のチ
ップをイネーブル化する場合には、〔０００１〕という
バイナリコードをデコードすることで、 〔０００００００００００００００１〕 というチップイネーブル信号を生成し、第２番目のチッ
プをイネーブル化する場合には、〔００１０〕というバ
イナリコードをデコードすることで、 〔００００００００００００００１０〕 というチップイネーブル信号を生成し、第３番目のチッ
プをイネーブル化する場合には、〔００１１〕というバ
イナリコードをデコードすることで、 〔０００００００００００００１００〕 というチップイネーブル信号を生成することになる。

【０００９】この前者のチップイネーブル信号の生成方
法は、ｍビットでｍ個のチップに対するチップイネーブ
ル信号を生成することから、チップの数が少ないときに
用いられ、後者のチップイネーブル信号の生成方法は、
ｍビットで２^m 個のチップに対するチップイネーブル信
号を生成することから、チップの数が多いときに用いら
れる。

【００１０】これから、フラッシュメモリなどのチップ
に対してチップイネーブル信号を送出するときには、チ
ップイネーブル信号を生成するコントローラは、チップ
の数が少ないときには、前者の方法でチップイネーブル
信号を生成し、チップの数が多いときには、後者の方法
でチップイネーブル信号を生成する構成を採っている。

【００１１】従って、チップ数の少ない装置に使用され
るコントローラと、チップ数の多い装置に使用されるコ
ントローラとを共通化する場合、チップイネーブル信号
の生成方法が異なることから、コントローラに対して、
チップ数の少ない装置に搭載されているのか、チップ数
の多い装置に搭載されているのかを知らせる必要があ
る。

【００１２】これを実現するために、従来技術では、外
部とやり取りするために設けられるコントローラの端子
に、専用の端子を用意する構成を採って、その専用の端
子を使って、外部から、搭載されているチップの数やチ
ップイネーブル信号の生成方法などを通知するという構
成を採っている。

【００１３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、外部とやり取りするため
に設けられるコントローラの端子に、通常の動作時には
使用しない専用の端子を設けなければならないという問
題点がある。

【００１４】この端子数の増加は、コントローラの小型
化を実現する上で大きな障害となっており、これから、
従来技術に従っていると、コントローラを実装する装置
の小型化を図れないという問題点がある。

【００１５】特に、フラッシュメモリを搭載する装置
は、フラッシュメモリがコンパクトなサイズであること
を利用していることから、小型化が要求されることが多
く、これから、従来技術に従っていると、この小型化の
要求に対応できないという問題点があった。

【００１６】本発明はかかる事情に鑑みてなされたもの
であって、最大ｍ個のチップを搭載する装置と最大２^m
個のチップを搭載する装置とに共通的に用いられたり、
最大ｍ個のチップを搭載する装置と最大２^m+n 個のチッ
プを搭載する装置とに共通的に用いられる構成を採ると
きにあって、装置の持つチップ情報が外部から与えられ
なくても、それらのチップに対してのチップイネーブル
信号を生成できるようにする新たなチップイネーブル信
号生成回路の提供と、そのチップイネーブル信号生成回
路の搭載に好適となる新たなメモリ装置の提供とを目的
とする。

【００１７】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１ａは第１のチップボード、１ｂは
第２のチップボード、２は本発明を具備するコントロー
ラである。

【００１８】この第１のチップボード１ａは、最大ｍ個
のメモリチップ１０ａを搭載する。第２のチップボード
１ｂは、最大２^m 個のメモリチップ１０ｂを搭載する
か、最大２^m+n 個のメモリチップ１０ｂを搭載する。

【００１９】第２のチップボード１ｂは、更に、デコー
ダ１１を備える。このデコーダ１１は、第２のチップボ
ード１ｂが最大２^m 個のメモリチップ１０ｂを搭載する
ときにあって、ｍビットのチップイネーブル生成用信号
が与えられるときに、それをデコードすることで２^m 本
で構成されるチップイネーブル信号を生成する。また、
第２のチップボード１ｂが最大２^m+n 個のメモリチップ
１０ｂを搭載するときにあって、（ｍ＋ｎ）ビットのチ
ップイネーブル生成用信号が与えられるときに、それを
デコードすることで２^m+n 本で構成されるチップイネー
ブル信号を生成する。

【００２０】コントローラ２は、第１のチップボード１
ａと第２のチップボード１ｂとに共通的に用意されて、
第１のチップボード１ａが用いられるときには、第１の
チップボード１ａに対して、チップイネーブル信号を出
力し、第２のチップボード１ｂが用いられるときには、
第２のチップボード１ｂに対して、チップイネーブル生
成用信号を出力する。

【００２１】コントローラ２は、この出力処理を実現す
るために、第１の生成手段２０と、第２の生成手段２１
と、選択手段２２と、保持手段２３と、取得手段２４
と、設定手段２５とを備える。

【００２２】第１の生成手段２０は、第２のチップボー
ド１ｂが最大２^m 個のメモリチップ１０ｂを搭載すると
きには、コントローラ２の備えるＣＰＵからチップ番号
が発行されるときに、そのチップ番号の指すメモリチッ
プ１０ａのイネーブルを指示するｍビットのチップイネ
ーブル信号を生成する。

【００２３】また、第１の生成手段２０は、第２のチッ
プボード１ｂが最大２^m+n 個のメモリチップ１０ｂを搭
載するときには、コントローラ２の備えるＣＰＵからチ
ップ番号が発行されるときに、そのチップ番号の指すメ
モリチップ１０ａのイネーブルを指示するｍビットの信
号を求めて、その信号を下位ｍビットとする（ｍ＋ｎ）
ビットのチップイネーブル信号を生成する。

【００２４】第２の生成手段２１は、第２のチップボー
ド１ｂが最大２^m 個のメモリチップ１０ｂを搭載すると
きには、コントローラ２の備えるＣＰＵからチップ番号
が発行されるときに、そのチップ番号から、特定チップ
番号について第１の生成手段２０の生成するチップイネ
ーブル信号と同一のビットパターンを示すｍビットのチ
ップイネーブル生成用信号を生成する。

【００２５】また、第２の生成手段２１は、第２のチッ
プボード１ｂが最大２^m+n 個のメモリチップ１０ｂを搭
載するときには、コントローラ２の備えるＣＰＵからチ
ップ番号が発行されるときに、そのチップ番号を２^m で
割り算するときに求まる剰余、あるいはそのチップ番号
から１を減算した値を２^m で割り算するときに求まる剰
余から、特定チップ番号について第１の生成手段２０の
生成するチップイネーブル信号の下位ｍビットと同一の
ビットパターンを示す信号を求めるとともに、商から、
特定チップ番号について第１の生成手段２０の生成する
チップイネーブル信号の上位ｎビットと同一のビットパ
ターンを示す信号を求めて、前者の信号を下位ｍビット
とし、後者の信号を上位ｎビットとする（ｍ＋ｎ）ビッ
トのチップイネーブル生成用信号を生成する。

【００２６】選択手段２２は、第１のチップボード１ａ
が用いられるときには、第１の生成手段２０の生成する
チップイネーブル信号を選択して出力し、第２のチップ
ボード１ｂが用いられるときには、第２の生成手段２１
の生成するチップイネーブル生成用信号を選択して出力
する。保持手段２３は、選択手段２２に与える選択指示
信号を保持する。

【００２７】取得手段２４は、特定チップ番号を発行す
ることで、その特定チップ番号の指すメモリチップ１０
ａ，ｂから、第１のチップボード１ａが用いられている
のか、第２のチップボード１ｂが用いられているのかを
示す情報を取得する。設定手段２５は、取得手段２４の
取得する情報により規定される選択指示信号を保持手段
２３に設定する。

【００２８】このように構成される本発明では、コント
ローラ２が、最大ｍ個のメモリチップ１０ａを搭載する
第１のチップボード１ａと、最大２^m 個のメモリチップ
１０ｂを搭載する第２のチップボード１ｂとに対して共
通に用いられるときには、取得手段２４は、処理の開始
に先立って、上述した特定チップ番号を指定してメモリ
チップ１０ａ，ｂへのアクセスを実行する。

【００２９】この特定チップ番号の発行を受けて、第１
の生成手段２０は、その特定チップ番号の指すメモリチ
ップ１０ａのイネーブルを指示するｍビットのチップイ
ネーブル信号を生成する。例えば、ｍが“４”で、特定
チップ番号が“０”であるときには、０番のメモリチッ
プ１０ａのイネーブルを指示する〔０００１〕というチ
ップイネーブル信号を生成する。

【００３０】一方、この特定チップ番号の発行を受け
て、第２の生成手段２１は、特定チップ番号について第
１の生成手段２０の生成するチップイネーブル信号と同
一のビットパターンを示すｍビットのチップイネーブル
生成用信号を生成する。例えば、特定チップ番号の発行
を受けて、第１の生成手段２０が〔０００１〕というチ
ップイネーブル信号を生成するときには、〔０００１〕
というチップイネーブル生成用信号を生成する。

【００３１】このようにして、取得手段２４が特定チッ
プ番号を発行するときには、第１の生成手段２０の出力
するｍビットのチップイネーブル信号と、第２の生成手
段２１の出力するｍビットのチップイネーブル生成用信
号とは、同一のビットパターンを示すことになる。

【００３２】このとき、保持手段２３には例えばデフォ
ルトの選択指示信号が保持されており、選択手段２２
は、そのデフォルトの選択指示信号に従って、第１の生
成手段２０の生成するチップイネーブル信号か、第２の
生成手段２１の生成するチップイネーブル生成用信号を
選択することになるが、この第１及び第２の生成手段２
０，２１の出力する同じビットパターンの信号を受け
て、どちらが選択されることになるにしろ、選択手段２
２からは同じビットパターンを持つ信号が出力されるこ
とになる。

【００３３】この選択手段２２の出力する信号を受け
て、第１のチップボード１ａが用いられる場合には、特
定チップ番号の指すメモリチップ１０ａがイネーブル化
される。例えば、選択手段２２の出力する〔０００１〕
というチップイネーブル信号により、特定チップ番号で
ある０番のメモリチップ１０ａがイネーブル化されるこ
とになる。

【００３４】一方、この選択手段２２の出力する信号を
受けて、第２のチップボード１ｂの備えるデコーダ１１
は、選択手段２２から出力されるチップイネーブル生成
用信号をデコードすることで、特定チップ番号の指すメ
モリチップ１０ｂのイネーブル化を指示するチップイネ
ーブル信号を生成し、これにより、第２のチップボード
１ｂが用いられる場合には、特定チップ番号の指すメモ
リチップ１０ｂがイネーブル化される。例えば、選択手
段２２の出力する〔０００１〕というチップイネーブル
生成用信号により、特定チップ番号である０番のメモリ
チップ１０ｂがイネーブル化されることになる。

【００３５】このように、特定チップ番号が発行される
ときには、第１のチップボード１ａが用いられる場合に
も、第２のチップボード１ｂが用いられる場合にも、特
定チップ番号の指すメモリチップ１０ａ，ｂがイネーブ
ル化されることになる。

【００３６】これから、この特定チップ番号の指すメモ
リチップ１０ａ，ｂに、第１のチップボード１ａが用い
られているのか、第２のチップボード１ｂが用いられて
いるのかを示す管理情報を格納しておけば、取得手段２
４は、特定チップ番号を発行することで、その管理情報
を取得することができ、これにより、第１のチップボー
ド１ａが用いられているのか、第２のチップボード１ｂ
が用いられているのかを取得できることになる。

【００３７】この取得手段２４の取得処理を受けて、設
定手段２５は、取得された情報により規定される選択指
示信号を保持手段２３に設定し、これを受けて、保持手
段２３は、第１のチップボード１ａが用いられていると
きには、選択手段２２が第１の生成手段２０の生成する
チップイネーブル信号を選択して出力するように制御
し、第２のチップボード１ｂが用いられているときに
は、選択手段２２が第２の生成手段２１の生成するチッ
プイネーブル生成用信号を選択して出力するように制御
する処理に入る。

【００３８】また、このように構成される本発明では、
コントローラ２が、最大ｍ個のメモリチップ１０ａを搭
載する第１のチップボード１ａと、最大２^m+n 個のメモ
リチップ１０ｂを搭載する第２のチップボード１ｂとに
対して共通に用いられるときには、取得手段２４は、処
理の開始に先立って、上述した特定チップ番号を指定し
てメモリチップ１０ａ，ｂへのアクセスを実行する。

【００３９】この特定チップ番号の発行を受けて、第１
の生成手段２０は、その特定チップ番号の指すメモリチ
ップ１０ａのイネーブルを指示するｍビットの信号を求
めて、その信号を下位ｍビットとする（ｍ＋ｎ）ビット
のチップイネーブル信号を生成する。例えば、ｍが
“４”で、ｎが“２”で、特定チップ番号が“０”であ
るときには、０番のメモリチップ１０ａのイネーブルを
指示する〔０００１〕という信号を下位４ビットとし、
例えば

〔００〕という信号を上位２ビットとする〔０
０，０００１〕というチップイネーブル信号を生成す
る。

【００４０】一方、この特定チップ番号の発行を受け
て、第２の生成手段２１は、特定チップ番号を２^m で割
り算するときに求まる剰余、あるいは特定チップ番号か
ら１を減算した値を２^m で割り算するときに求まる剰余
から、特定チップ番号について第１の生成手段２０の生
成するチップイネーブル信号の下位ｍビットと同一のビ
ットパターンを示す信号を求めるとともに、商から、特
定チップ番号について第１の生成手段２０の生成するチ
ップイネーブル信号の上位ｎビットと同一のビットパタ
ーンを示す信号を求めて、前者の信号を下位ｍビットと
し、後者の信号を上位ｎビットとする（ｍ＋ｎ）ビット
のチップイネーブル生成用信号を生成する。例えば、特
定チップ番号の発行を受けて、第１の生成手段２０が
〔００，０００１〕というチップイネーブル信号を生成
するときには、〔００，０００１〕というチップイネー
ブル生成用信号を生成する。

【００４１】このようにして、取得手段２４が特定チッ
プ番号を発行するときには、第１の生成手段２０の出力
する（ｍ＋ｎ）ビットのチップイネーブル信号と、第２
の生成手段２１の出力する（ｍ＋ｎ）ビットのチップイ
ネーブル生成用信号とは、同一のビットパターンを示す
ことになる。

【００４２】このとき、保持手段２３には例えばデフォ
ルトの選択指示信号が保持されており、選択手段２２
は、そのデフォルトの選択指示信号に従って、第１の生
成手段２０の生成するチップイネーブル信号か、第２の
生成手段２１の生成するチップイネーブル生成用信号を
選択することになるが、この第１及び第２の生成手段２
０，２１の出力する同じビットパターンの信号を受け
て、どちらが選択されることになるにしろ、選択手段２
２からは同じビットパターンを持つ信号が出力されるこ
とになる。

【００４３】この選択手段２２の出力する信号を受け
て、第１のチップボード１ａは上位ｎビットを受け取ら
ないので、第１のチップボード１ａが用いられる場合に
は、選択手段２２の出力する信号の下位ｍビットにより
指定される特定チップ番号の指すメモリチップ１０ａが
イネーブル化される。例えば、選択手段２２の出力する
〔００，０００１〕というチップイネーブル信号によ
り、特定チップ番号である０番のメモリチップ１０ａが
イネーブル化されることになる。

【００４４】一方、この選択手段２２の出力する信号を
受けて、第２のチップボード１ｂの備えるデコーダ１１
は、選択手段２２から出力されるチップイネーブル生成
用信号をデコードすることで、特定チップ番号の指すメ
モリチップ１０ｂのイネーブル化を指示するチップイネ
ーブル信号を生成し、これにより、第２のチップボード
１ｂが用いられる場合には、特定チップ番号の指すメモ
リチップ１０ｂがイネーブル化される。例えば、選択手
段２２の出力する〔００，０００１〕というチップイネ
ーブル生成用信号により、特定チップ番号である０番の
メモリチップ１０ｂがイネーブル化されることになる。

【００４５】このように、特定チップ番号が発行される
ときには、第１のチップボード１ａが用いられる場合に
も、第２のチップボード１ｂが用いられる場合にも、特
定チップ番号の指すメモリチップ１０ａ，ｂがイネーブ
ル化されることになる。

【００４６】これから、この特定チップ番号の指すメモ
リチップ１０ａ，ｂに、第１のチップボード１ａが用い
られているのか、第２のチップボード１ｂが用いられて
いるのかを示す管理情報を格納しておけば、取得手段２
４は、特定チップ番号を発行することで、その管理情報
を取得することができ、これにより、第１のチップボー
ド１ａが用いられているのか、第２のチップボード１ｂ
が用いられているのかを取得できることになる。

【００４７】この取得手段２４の取得処理を受けて、設
定手段２５は、取得された情報により規定される選択指
示信号を保持手段２３に設定し、これを受けて、保持手
段２３は、第１のチップボード１ａが用いられていると
きには、選択手段２２が第１の生成手段２０の生成する
チップイネーブル信号を選択して出力するように制御
し、第２のチップボード１ｂが用いられているときに
は、選択手段２２が第２の生成手段２１の生成するチッ
プイネーブル生成用信号を選択して出力するように制御
する処理に入る。

【００４８】このようにして、本発明によれば、最大ｍ
個のチップを搭載する装置と最大２ ^m 個のチップを搭載
する装置とに共通的に用いられたり、最大ｍ個のチップ
を搭載する装置と最大２^m+n 個のチップを搭載する装置
とに共通的に用いられる構成を採るときにあって、装置
の持つチップ情報が外部から与えられなくも、それらの
チップに対してのチップイネーブル信号を生成できるよ
うになる。

【００４９】本発明を具備するコントローラ２に従う
と、特定チップ番号が発行されるときには、第１のチッ
プボード１ａが用いられる場合にも、第２のチップボー
ド１ｂが用いられる場合にも、特定チップ番号の指すメ
モリチップ１０ａ，ｂがイネーブル化され、これから、
特定チップ番号の指すメモリチップ１０ａ，ｂに、第１
のチップボード１ａが用いられているのか、第２のチッ
プボード１ｂが用いられているのかを示す管理情報を格
納しておけば、取得手段２４は、特定チップ番号を発行
することで、第１のチップボード１ａが用いられている
のか、第２のチップボード１ｂが用いられているのかを
取得できることになる。

【００５０】この構成の特徴を利用して、本発明を具備
するメモリ装置では、ＣＰＵと、電源遮断時にもデータ
を保持する機能を有する複数のメモリ（１つのメモリの
こともある）と、ＣＰＵの指示に応答してそれらのメモ
リにコマンドを発行することでそれらのメモリを制御す
るコントローラとを備える構成を採るときにあって、好
ましくは特定チップ番号の指すメモリとなる先頭のメモ
リに、メモリ装置としての動作に必要となる情報を格納
するとともに、装置の起動時に、その先頭のメモリから
メモリ装置としての動作に必要となる情報を読み出し
て、ＣＰＵ上で走行するプログラムが参照するレジスタ
に格納する構成を採る。

【００５１】このメモリ装置としての動作に必要となる
情報は、外部から、メモリ装置としての動作に必要とな
る情報の設定要求が発行されるときに、その情報を取得
する取得手段と、取得手段の取得するメモリ装置として
の動作に必要となる情報を先頭のメモリに書き込む書込
手段とを備えることで、先頭のメモリに格納されること
になる。

【００５２】例えば、書込手段は、取得手段の取得処理
を受けて、メモリ装置としての動作に必要となる情報と
して、好ましくは先頭のメモリに、メモリの接続数情報
を書き込んだり、アクセス要求のデータが消去されてい
るときに返すコードの設定情報を書き込んだり、メモリ
装置の規格の識別情報を書き込んだり、内部レジスタの
規定範囲のビットを有効とするのか無効とするのかを示
す設定情報を書き込んだり、内部テーブルの作成方法の
識別情報を書き込んだり、低消費電力モードに入る時間
の設定情報を書き込む。

【００５３】この本発明の構成に従って、メモリ装置と
しての動作に必要となる情報をコンネクタの端子などを
使わずに取得できて、メモリ装置として動作できるよう
になる。そして、この本発明の構成に従って、アクセス
要求を発行するホストなどに合わせて、処理内容を変え
ることができるようになる。

【００５４】例えば、第１のチップボード１ａが用いら
れていることが規定されていても、そのチップ数が分か
らないと、アクセス要求を発行するホストに対してメモ
リ空間の大きさを通知することができないが、この本発
明の構成に従って、ＣＰＵ上で走行するプログラムは、
コンネクタの端子などを使わずにメモリの接続数情報を
取得でき、これにより、ホストに対してメモリ空間の大
きさを通知することができるようになる。

【００５５】また、例えば、メモリ装置の規格を変更す
ることで、ＣＰＵ上で走行するプログラムは、コンネク
タの端子などを使わずに、アクセス要求を発行するホス
トに合わせた処理を実行できるようになる。

【００５６】

【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。図２に、本発明の適用されるメモリ
カード３０を図示する。このメモリカード３０は、コネ
クタを有しており、ホストに設けられるスロットに着脱
自在に接続されて使用される。このとき、メモリカード
３０に対する給電は、接続先のホストからコネクタを介
して行われることになる。

【００５７】図２（ａ）は、フラッシュメモリ１００を
搭載するメモリカード３０がディジタルカメラ６０に実
装されるときの装置を示しており、図２（ｂ）は、フラ
ッシュメモリ１００を搭載するメモリカード３０がパー
ソナルコンピュータ７０に実装されるときの装置を示し
ている。フラッシュメモリ１００を搭載するメモリカー
ド３０がディジタルカメラ６０に実装される場合には、
小型化の要求により、フラッシュメモリ１００の数は通
常数個といったオーダーになるのに対して、パーソナル
コンピュータ７０に実装される場合には、大規模なメモ
リ容量の要求により、フラッシュメモリ１００の数は通
常数十個といったオーダーになる。

【００５８】図中に示すフラッシュコントローラ４０
は、メモリカード３０に実装されて、メモリカード３０
に搭載されるフラッシュメモリ１００へのアクセス制御
を実行するものであって、ディジタルカメラ６０やパー
ソナルコンピュータ７０がアドレスを指定してフラッシ
ュメモリ１００へのアクセスを要求するときに、そのア
ドレスの指すフラッシュメモリ１００へのアクセスを実
行するものである。

【００５９】この実行にあたって、フラッシュコントロ
ーラ４０は、少ない数のフラッシュメモリ１００を搭載
するメモリカード３０や、多い数のフラッシュメモリ１
００を搭載するメモリカード３０に対して共通的に使用
可能となる構成を採っている。この構成を実現するため
に、図２（ｂ）に示すように、多い数のフラッシュメモ
リ１００を搭載するメモリカード３０には、デコーダ５
０が備えられることになる。

【００６０】図３に、本発明を具備するメモリカード３
０の装置構成の一例を図示する。この図に示すように、
本発明を具備するメモリカード３０は、上述したフラッ
シュメモリ１００／フラッシュコントローラ４０の他
に、ＲＯＭ４２を持つＣＰＵ４１、チップイネーブル信
号生成回路４３、バッファ４４、ホストコントローラ４
５、ＣＰＵバス４６、チップイネーブル信号線４７など
を備えている。

【００６１】このＲＯＭ４２には、フラッシュメモリ１
００へのアクセスを実現するプログラムが格納されてお
り、ＣＰＵ４１は、ディジタルカメラ６０やパーソナル
コンピュータ７０がアクセス要求を発行するときに、そ
のプログラムに従って、フラッシュコントローラ４０に
対してアクセス指示を発行することで、フラッシュメモ
リ１００へのアクセスを実行する処理を行う。

【００６２】更に詳細に説明するならば、後述するよう
に、先頭のフラッシュメモリ１００には、搭載されるフ
ラッシュメモリ１００の個数などの構成情報が格納され
ているので、ＣＰＵ４１は、メモリカード３０の起動時
に、ＲＯＭ４２に格納されるプログラムに従って、フラ
ッシュメモリ１００に記録される１チップ当たりのメモ
リ容量とその構成情報とを読み出すことで全メモリ容量
を特定して、それをディジタルカメラ６０やパーソナル
コンピュータ７０に通知するなどの処理を行う。

【００６３】そして、通常の動作時に、ディジタルカメ
ラ６０やパーソナルコンピュータ７０がアドレスを指定
してアクセス要求を発行すると、ＲＯＭ４２に格納され
るプログラムに従って、その１チップ当たりのメモリ容
量から、アクセス先となるフラッシュメモリ１００のチ
ップ番号を特定して、そのチップ番号の指すフラッシュ
メモリ１００をイネーブル化しつつ、フラッシュコント
ローラ４０に対してアクセス指示を発行することで、フ
ラッシュメモリ１００へのアクセスを実行するなどの処
理を行う。

【００６４】フラッシュコントローラ４０は、ＣＰＵ４
１からフラッシュメモリ１００へのアクセス指示が発行
されるときに、ＣＰＵバス４６のバス使用権を獲得し
て、フラッシュメモリ１００にフラッシュコマンドを発
行することで、フラッシュメモリ１００へのアクセスを
実行する。

【００６５】チップイネーブル信号生成回路４３は、Ｃ
ＰＵ４１の発行するチップ番号に応答してチップイネー
ブル信号を生成し、それをチップイネーブル信号線４７
を介してフラッシュメモリ１００に与えることで、フラ
ッシュメモリ１００をイネーブル化する。バッファ４４
は、フラッシュメモリ１００に書き込むデータや、フラ
ッシュメモリ１００から読み出したデータを格納する。

【００６６】ホストコントローラ４５は、ディジタルカ
メラ６０やパーソナルコンピュータ７０との間のインタ
フェース処理を実行する。ＣＰＵバス４６は、フラッシ
ュコントローラ４０とＣＰＵ４１とバッファ４４とホス
トコントローラ４５との間を接続する。

【００６７】図４に、チップイネーブル信号生成回路４
３の一実施例を図示する。この実施例では、ディジタル
カメラ６０などに実装されるメモリカード３０に搭載さ
れるｍ個のフラッシュメモリ１００に対するチップイネ
ーブル信号を生成する機能と、パーソナルコンピュータ
７０などに実装されるメモリカード３０に搭載される２
^m 個のフラッシュメモリ１００に対するチップイネーブ
ル信号を生成する機能とを実現する。

【００６８】この実施例に従うチップイネーブル信号生
成回路４３は、フラッシュコントローラ４０の持つチッ
プ番号レジスタ４００に格納されるｍビットのチップ番
号にコード変換処理を施すことで、ｍ個のフラッシュメ
モリ１００に対するｍビットのチップイネーブル信号を
生成する第１のバイナリコード変換回路４０１と、フラ
ッシュコントローラ４０の持つチップ番号レジスタ４０
０に格納されるｍビットのチップ番号にコード変換処理
を施すことで、２^m 個のフラッシュメモリ１００に対す
るｍビットのチップイネーブル生成用信号を生成する第
２のバイナリコード変換回路４０２と、第１のバイナリ
コード変換回路４０１の生成するチップイネーブル信号
か、第２のバイナリコード変換回路４０２の生成するチ
ップイネーブル生成用信号のいずれか一方を選択してフ
ラッシュメモリ１００に出力するマルチプレクサ４０３
と、マルチプレクサ４０３に与える選択指示信号を保持
する選択指示信号レジスタ４０４とを備える。

【００６９】フラッシュコントローラ４０の持つチップ
番号レジスタ４００には、ＣＰＵ４１の発行するチップ
番号が格納される。このとき格納されるチップ番号が０
から始まり、フラッシュメモリ１００に与えるチップイ
ネーブル信号が正論理である場合、「ｍ＝４」を具体例
にして説明するならば、第１のバイナリコード変換回路
４０１は、図５の左側に示すコード変換処理を実行し、
第２のバイナリコード変換回路４０２は、図５の右側に
示すコード変換処理を実行する。

【００７０】すなわち、第１のバイナリコード変換回路
４０１は、０から始まる４ビットのチップ番号が与えら
れると、図５の左側に示すように、「００００」のチッ
プ番号が与えられるときには、０番のフラッシュメモリ
１００のイネーブル化を指示する「０００１」というチ
ップイネーブル信号を生成し、「０００１」のチップ番
号が与えられるときには、１番のフラッシュメモリ１０
０のイネーブル化を指示する「００１０」というチップ
イネーブル信号を生成し、「００１０」のチップ番号が
与えられるときには、２番のフラッシュメモリ１００の
イネーブル化を指示する「０１００」というチップイネ
ーブル信号を生成し、「００１１」のチップ番号が与え
られるときには、３番のフラッシュメモリ１００のイネ
ーブル化を指示する「１０００」というチップイネーブ
ル信号を生成する。

【００７１】なお、後述することから分かるように、Ｃ
ＰＵ４１がｍ以上のチップ番号を発行するときには、マ
ルチプレクサ４０３が第２のバイナリコード変換回路４
０２の生成するチップイネーブル生成用信号を選択する
ことになるので、第１のバイナリコード変換回路４０１
は、そのチップ番号をどのように変換しても構わない。

【００７２】一方、第２のバイナリコード変換回路４０
２は、０から始まる４ビットのチップ番号が与えられる
と、図５の右側に示すように、そのチップ番号の２値化
値に１を加算した値を持つチップイネーブル生成用信号
を生成する。例えば、「００００」のチップ番号が与え
られるときには、「０００１」というチップイネーブル
生成用信号を生成し、「０００１」のチップ番号が与え
られるときには、「００１０」というチップイネーブル
生成用信号を生成し、「００１０」のチップ番号が与え
られるときには、「００１１」というチップイネーブル
生成用信号を生成し、「００１１」のチップ番号が与え
られるときには、「０１００」というチップイネーブル
生成用信号を生成する。

【００７３】このとき、２^m 個のフラッシュメモリ１０
０を搭載するメモリカード３０に設けられるデコーダ５
０（図２（ｂ）に示したもの）として、図６に示すよう
に、チップイネーブル生成用信号をデコードすること
で、そのチップイネーブル生成用信号の生成元となった
ＣＰＵ４１の発行するチップ番号の指すフラッシュメモ
リ１００のイネーブル化を指示するチップイネーブル信
号を生成するものを用意する。

【００７４】すなわち、デコーダ５０は、第２のバイナ
リコード変換回路４０２から「０００１」というチップ
イネーブル生成用信号が入力されるときには、０番のフ
ラッシュメモリ１００のイネーブル化を指示する「０〜
０１」というチップイネーブル信号を生成し、「００１
０」というチップイネーブル生成用信号が入力されると
きには、１番のフラッシュメモリ１００のイネーブル化
を指示する「０〜０１０」というチップイネーブル信号
を生成し、「００１１」というチップイネーブル生成用
信号が入力されるときには、２番のフラッシュメモリ１
００のイネーブル化を指示する「０〜０１００」という
チップイネーブル信号を生成する。

【００７５】図５から分かるように、「００００」のチ
ップ番号が与えられるときと、「０００１」のチップ番
号が与えられるときには、第１のバイナリコード変換回
路４０１と第２のバイナリコード変換回路４０２とは同
じビットパターンを示す信号を生成する。すなわち、
「００００」のチップ番号が与えられるときには、共に
「０００１」という信号を生成し、また、「０００１」
のチップ番号が与えられるときには、共に「００１０」
という信号を生成する。

【００７６】このとき、図６から分かるように、デコー
ダ５０は、第２のバイナリコード変換回路４０２の生成
する「０００１」というチップイネーブル生成用信号を
受けて、０番のフラッシュメモリ１００のイネーブル化
を指示する「０〜０１」というチップイネーブル信号を
出力し、また、第２のバイナリコード変換回路４０２の
生成する「００１０」というチップイネーブル生成用信
号を受けて、１番のフラッシュメモリ１００のイネーブ
ル化を指示する「０〜０１０」というチップイネーブル
信号を出力する。

【００７７】従って、メモリカード３０に搭載されるフ
ラッシュメモリ１００の数がｍ個である場合も２^m 個で
ある場合も、ＣＰＵ４１は、「００００」というチップ
番号を発行すれば、０番のフラッシュメモリ１００をイ
ネーブル化できるし、「０００１」というチップ番号を
発行すれば、１番のフラッシュメモリ１００をイネーブ
ル化できることになる。

【００７８】これから、例えば先頭に位置する０番のフ
ラッシュメモリ１００に、搭載されているフラッシュメ
モリ１００が第１のバイナリコード変換回路４０１を用
いる方式（以下、方式と称する）に従うのか、第２の
バイナリコード変換回路４０２を用いる方式（以下、方
式と称する）に従うのかの情報と、搭載されているフ
ラッシュメモリ１００のチップ数の情報とを格納（フラ
ッシュメモリ１００のメモリ容量の情報については元々
格納されている）しておくようにすれば、ＣＰＵ４１
は、専用の端子などに依らずに、メモリカード３０に搭
載されるフラッシュメモリ１００の搭載形態を知ること
ができることで、フラッシュメモリ１００へのアクセス
制御を実行できるようになる。

【００７９】すなわち、ＣＰＵ４１（正確には、ＣＰＵ
４１で走行するプログラムであるが、説明の便宜上、以
下ではＣＰＵ４１と記載することにする）は、メモリカ
ード３０の起動時に、このようにして取得するフラッシ
ュメモリ１００のチップ数及びメモリ容量から、フラッ
シュメモリ１００に割り付けられるアドレスの最大値を
求めて、それをディジタルカメラ６０やパーソナルコン
ピュータ７０などのホストに通知することで、ホストの
発行するアドレスがフラッシュメモリ１００に割り付け
られるアドレスに収まるように制御できるようになると
ともに、ホストがアクセス要求を発行するときに、ホス
トの発行するアドレスの指すフラッシュメモリ１００の
チップ番号を特定できることで、そのフラッシュメモリ
１００をイネーブル化できるようになる。

【００８０】そして、ＣＰＵ４１は、図７の処理フロー
に示すように、メモリカード３０の起動時に、このよう
にして取得する方式に従うのか方式に従うのか情報
に従って、選択指示信号レジスタ４０４に選択指示信号
をセットすることで、第１のバイナリコード変換回路４
０１の生成するチップイネーブル信号を選択してフラッ
シュメモリ１００に出力するのか、第２のバイナリコー
ド変換回路４０２の生成するチップイネーブル生成用信
号を選択してフラッシュメモリ１００に出力するのかを
制御することで、フラッシュメモリ１００へのアクセス
を制御できるようになるのである。

【００８１】次に、図４の実施例に従うときにあって、
ＣＰＵ４１の発行するチップ番号が０から始まり、フラ
ッシュメモリ１００に与えるチップイネーブル信号が負
論理である場合について説明する。

【００８２】この場合には、第１のバイナリコード変換
回路４０１は、図８の左側に示すコード変換処理を実行
し、第２のバイナリコード変換回路４０２は、図８の右
側に示すコード変換処理を実行する。

【００８３】すなわち、第１のバイナリコード変換回路
４０１は、０から始まる４ビットのチップ番号が与えら
れると、図８の左側に示すように、「００００」のチッ
プ番号が与えられるときには、０番のフラッシュメモリ
１００のイネーブル化を指示する「１１１０」というチ
ップイネーブル信号を生成し、「０００１」のチップ番
号が与えられるときには、１番のフラッシュメモリ１０
０のイネーブル化を指示する「１１０１」というチップ
イネーブル信号を生成し、「００１０」のチップ番号が
与えられるときには、２番のフラッシュメモリ１００の
イネーブル化を指示する「１０１１」というチップイネ
ーブル信号を生成し、「００１１」のチップ番号が与え
られるときには、３番のフラッシュメモリ１００のイネ
ーブル化を指示する「０１１１」というチップイネーブ
ル信号を生成する。

【００８４】一方、第２のバイナリコード変換回路４０
２は、０から始まる４ビットのチップ番号が与えられる
と、図８の右側に示すように、そのチップ番号の２値化
値のビット反転値から１を減算した値を持つチップイネ
ーブル生成用信号を生成する。例えば、「００００」の
チップ番号が与えられるときには、「１１１０」という
チップイネーブル生成用信号を生成し、「０００１」の
チップ番号が与えられるときには、「１１０１」という
チップイネーブル生成用信号を生成し、「００１０」の
チップ番号が与えられるときには、「１１００」という
チップイネーブル生成用信号を生成し、「００１１」の
チップ番号が与えられるときには、「１０１１」という
チップイネーブル生成用信号を生成する。

【００８５】このとき、２^m 個のフラッシュメモリ１０
０を搭載するメモリカード３０に設けられるデコーダ５
０として、図９に示すように、チップイネーブル生成用
信号をデコードすることで、そのチップイネーブル生成
用信号の生成元となったＣＰＵ４１の発行するチップ番
号の指すフラッシュメモリ１００のイネーブル化を指示
するチップイネーブル信号（負論理）を生成するものを
用意する。

【００８６】この場合にも、図８から分かるように、
「００００」のチップ番号が与えられるときと、「００
０１」のチップ番号が与えられるときには、第１のバイ
ナリコード変換回路４０１と第２のバイナリコード変換
回路４０２とは同じビットパターンを示す信号を生成す
る。すなわち、「００００」のチップ番号が与えられる
ときには、共に「１１１０」という信号を生成し、ま
た、「０００１」のチップ番号が与えられるときには、
共に「１１０１」という信号を生成する。

【００８７】そして、このとき、図９から分かるよう
に、デコーダ５０は、第２のバイナリコード変換回路４
０２の生成する「１１１０」というチップイネーブル生
成用信号を受けて、０番のフラッシュメモリ１００のイ
ネーブル化を指示する「１〜１０」というチップイネー
ブル信号を出力し、また、第２のバイナリコード変換回
路４０２の生成する「１１０１」というチップイネーブ
ル生成用信号を受けて、１番のフラッシュメモリ１００
のイネーブル化を指示する「１〜１０１」というチップ
イネーブル信号を出力する。

【００８８】従って、メモリカード３０に搭載されるフ
ラッシュメモリ１００の数がｍ個である場合も２^m 個で
ある場合も、ＣＰＵ４１は、「００００」というチップ
番号を発行すれば、０番のフラッシュメモリ１００をイ
ネーブル化できるし、「０００１」というチップ番号を
発行すれば、１番のフラッシュメモリ１００をイネーブ
ル化できることになる。

【００８９】これから、例えば先頭に位置する０番のフ
ラッシュメモリ１００に、搭載されているフラッシュメ
モリ１００が方式に従うのか方式に従うのかの情報
と、搭載されているフラッシュメモリ１００のチップ数
の情報とを格納（フラッシュメモリ１００のメモリ容量
の情報については元々格納されている）しておくように
すれば、ＣＰＵ４１は、専用の端子などに依らずに、メ
モリカード３０に搭載されるフラッシュメモリ１００の
搭載形態を知ることができることで、フラッシュメモリ
１００へのアクセス制御を実行できるようになる。

【００９０】次に、図４の実施例に従うときにあって、
ＣＰＵ４１の発行するチップ番号が１から始まり、フラ
ッシュメモリ１００に与えるチップイネーブル信号が正
論理である場合について説明する。なお、このとき、例
えば「ｍ＝４」の例で説明するならば、１６番のチップ
番号については４ビットで表せないので、ＣＰＵ４１
は、１６番のチップ番号を発行するときには「０００
０」と発行するように処理することになる。

【００９１】この場合には、第１のバイナリコード変換
回路４０１は、図１０の左側に示すコード変換処理を実
行し、第２のバイナリコード変換回路４０２は、図１０
の右側に示すコード変換処理を実行する。

【００９２】すなわち、第１のバイナリコード変換回路
４０１は、１から始まる４ビットのチップ番号が与えら
れると、図１０の左側に示すように、「０００１」のチ
ップ番号が与えられるときには、１番のフラッシュメモ
リ１００のイネーブル化を指示する「０００１」という
チップイネーブル信号を生成し、「００１０」のチップ
番号が与えられるときには、２番のフラッシュメモリ１
００のイネーブル化を指示する「００１０」というチッ
プイネーブル信号を生成し、「００１１」のチップ番号
が与えられるときには、３番のフラッシュメモリ１００
のイネーブル化を指示する「０１００」というチップイ
ネーブル信号を生成し、「０１００」のチップ番号が与
えられるときには、４番のフラッシュメモリ１００のイ
ネーブル化を指示する「１０００」というチップイネー
ブル信号を生成する。

【００９３】なお、後述することから分かるように、Ｃ
ＰＵ４１が（ｍ＋１）以上のチップ番号を発行するとき
には、マルチプレクサ４０３が第２のバイナリコード変
換回路４０２の生成するチップイネーブル生成用信号を
選択することになるので、第１のバイナリコード変換回
路４０１は、そのチップ番号をどのように変換しても構
わない。

【００９４】一方、第２のバイナリコード変換回路４０
２は、１から始まる４ビットのチップ番号が与えられる
と、図１０の右側に示すように、そのチップ番号の２値
化値を持つチップイネーブル生成用信号を生成する。例
えば、「０００１」のチップ番号が与えられるときに
は、「０００１」というチップイネーブル生成用信号を
生成し、「００１０」のチップ番号が与えられるときに
は、「００１０」というチップイネーブル生成用信号を
生成し、「００１１」のチップ番号が与えられるときに
は、「００１１」というチップイネーブル生成用信号を
生成し、「０１００」のチップ番号が与えられるときに
は、「０１００」というチップイネーブル生成用信号を
生成する。

【００９５】このとき、２^m 個のフラッシュメモリ１０
０を搭載するメモリカード３０に設けられるデコーダ５
０として、図１１に示すように、チップイネーブル生成
用信号をデコードすることで、そのチップイネーブル生
成用信号の生成元となったＣＰＵ４１の発行するチップ
番号の指すフラッシュメモリ１００のイネーブル化を指
示するチップイネーブル信号を生成するものを用意す
る。

【００９６】この場合にも、図１０から分かるように、
「０００１」のチップ番号が与えられるときと、「００
１０」のチップ番号が与えられるときには、第１のバイ
ナリコード変換回路４０１と第２のバイナリコード変換
回路４０２とは同じビットパターンを示す信号を生成す
る。すなわち、「０００１」のチップ番号が与えられる
ときには、共に「０００１」という信号を生成し、ま
た、「００１０」のチップ番号が与えられるときには、
共に「００１０」という信号を生成する。

【００９７】そして、このとき、図１１から分かるよう
に、デコーダ５０は、第２のバイナリコード変換回路４
０２の生成する「０００１」というチップイネーブル生
成用信号を受けて、１番のフラッシュメモリ１００のイ
ネーブル化を指示する「０〜０１」というチップイネー
ブル信号を出力し、また、第２のバイナリコード変換回
路４０２の生成する「００１０」というチップイネーブ
ル生成用信号を受けて、２番のフラッシュメモリ１００
のイネーブル化を指示する「０〜０１０」というチップ
イネーブル信号を出力する。

【００９８】従って、メモリカード３０に搭載されるフ
ラッシュメモリ１００の数がｍ個である場合も２^m 個で
ある場合も、ＣＰＵ４１は、「０００１」というチップ
番号を発行すれば、１番のフラッシュメモリ１００をイ
ネーブル化できるし、「００１０」というチップ番号を
発行すれば、２番のフラッシュメモリ１００をイネーブ
ル化できることになる。

【００９９】これから、例えば先頭に位置する１番のフ
ラッシュメモリ１００に、搭載されているフラッシュメ
モリ１００が方式に従うのか方式に従うのかの情報
と、搭載されているフラッシュメモリ１００のチップ数
の情報とを格納（フラッシュメモリ１００のメモリ容量
の情報については元々格納されている）しておくように
すれば、ＣＰＵ４１は、専用の端子などに依らずに、メ
モリカード３０に搭載されるフラッシュメモリ１００の
搭載形態を知ることができることで、フラッシュメモリ
１００へのアクセス制御を実行できるようになる。

【０１００】次に、図４の実施例に従うときにあって、
ＣＰＵ４１の発行するチップ番号が１から始まり、フラ
ッシュメモリ１００に与えるチップイネーブル信号が負
論理である場合について説明する。

【０１０１】この場合には、第１のバイナリコード変換
回路４０１は、図１２の左側に示すコード変換処理を実
行し、第２のバイナリコード変換回路４０２は、図１２
の右側に示すコード変換処理を実行する。

【０１０２】すなわち、第１のバイナリコード変換回路
４０１は、１から始まる４ビットのチップ番号が与えら
れると、図１２の左側に示すように、「０００１」のチ
ップ番号が与えられるときには、１番のフラッシュメモ
リ１００のイネーブル化を指示する「１１１０」という
チップイネーブル信号を生成し、「００１０」のチップ
番号が与えられるときには、２番のフラッシュメモリ１
００のイネーブル化を指示する「１１０１」というチッ
プイネーブル信号を生成し、「００１１」のチップ番号
が与えられるときには、３番のフラッシュメモリ１００
のイネーブル化を指示する「１０１１」というチップイ
ネーブル信号を生成し、「０１００」のチップ番号が与
えられるときには、４番のフラッシュメモリ１００のイ
ネーブル化を指示する「０１１１」というチップイネー
ブル信号を生成する。

【０１０３】一方、第２のバイナリコード変換回路４０
２は、１から始まる４ビットのチップ番号が与えられる
と、図１２の右側に示すように、そのチップ番号の２値
化値のビット反転値を持つチップイネーブル生成用信号
を生成する。例えば、「０００１」のチップ番号が与え
られるときには、「１１１０」というチップイネーブル
生成用信号を生成し、「００１０」のチップ番号が与え
られるときには、「１１０１」というチップイネーブル
生成用信号を生成し、「００１１」のチップ番号が与え
られるときには、「１１００」というチップイネーブル
生成用信号を生成し、「０１００」のチップ番号が与え
られるときには、「１０１１」というチップイネーブル
生成用信号を生成する。但し、１６番のチップ番号につ
いては４ビットで表すことができないので、「０００
０」と生成するように定義する。

【０１０４】このとき、２^m 個のフラッシュメモリ１０
０を搭載するメモリカード３０に設けられるデコーダ５
０として、図１３に示すように、チップイネーブル生成
用信号をデコードすることで、そのチップイネーブル生
成用信号の生成元となったＣＰＵ４１の発行するチップ
番号の指すフラッシュメモリ１００のイネーブル化を指
示するチップイネーブル信号（負論理）を生成するもの
を用意する。

【０１０５】この場合にも、図１２から分かるように、
「０００１」のチップ番号が与えられるときと、「００
１０」のチップ番号が与えられるときには、第１のバイ
ナリコード変換回路４０１と第２のバイナリコード変換
回路４０２とは同じビットパターンを示す信号を生成す
る。すなわち、「０００１」のチップ番号が与えられる
ときには、共に「１１１０」という信号を生成し、ま
た、「００１０」のチップ番号が与えられるときには、
共に「１１０１」という信号を生成する。

【０１０６】そして、このとき、図１３から分かるよう
に、デコーダ５０は、第２のバイナリコード変換回路４
０２の生成する「１１１０」というチップイネーブル生
成用信号を受けて、１番のフラッシュメモリ１００のイ
ネーブル化を指示する「１〜１０」というチップイネー
ブル信号を出力し、また、第２のバイナリコード変換回
路４０２の生成する「１１０１」というチップイネーブ
ル生成用信号を受けて、２番のフラッシュメモリ１００
のイネーブル化を指示する「１〜１０１」というチップ
イネーブル信号を出力する。

【０１０７】従って、メモリカード３０に搭載されるフ
ラッシュメモリ１００の数がｍ個である場合も２^m 個で
ある場合も、ＣＰＵ４１は、「０００１」というチップ
番号を発行すれば、１番のフラッシュメモリ１００をイ
ネーブル化できるし、「００１０」というチップ番号を
発行すれば、２番のフラッシュメモリ１００をイネーブ
ル化できることになる。

【０１０８】これから、例えば先頭に位置する１番のフ
ラッシュメモリ１００に、搭載されているフラッシュメ
モリ１００が方式に従うのか方式に従うのかの情報
と、搭載されているフラッシュメモリ１００のチップ数
の情報とを格納（フラッシュメモリ１００のメモリ容量
の情報については元々格納されている）しておくように
すれば、ＣＰＵ４１は、専用の端子などに依らずに、メ
モリカード３０に搭載されるフラッシュメモリ１００の
搭載形態を知ることができることで、フラッシュメモリ
１００へのアクセス制御を実行できるようになる。

【０１０９】図１４に、チップイネーブル信号生成回路
４３の他の実施例を図示する。この実施例では、ディジ
タルカメラ６０などに実装されるメモリカード３０に搭
載されるｍ個のフラッシュメモリ１００に対するチップ
イネーブル信号を生成する機能と、パーソナルコンピュ
ータ７０などに実装されるメモリカード３０に搭載され
る２^m+n 個のフラッシュメモリ１００に対するチップイ
ネーブル信号を生成する機能とを実現する。

【０１１０】この実施例に従うチップイネーブル信号生
成回路４３は、フラッシュコントローラ４０の持つチッ
プ番号レジスタ４００に格納される（ｍ＋ｎ）ビットの
チップ番号を入力として、そのチップ番号を２^m で割り
算するときの剰余（ｍビット）／商（ｎビット）を算出
する演算回路５００と、演算回路５００の算出する剰余
及び商にコード変換処理を施すことで、ｍ個のフラッシ
ュメモリ１００に対する（ｍ＋ｎ）ビットのチップイネ
ーブル信号を生成する第１のバイナリコード変換回路５
０１と、演算回路５００の算出する剰余及び商にコード
変換処理を施すことで、２^m+n 個のフラッシュメモリ１
００に対する（ｍ＋ｎ）ビットのチップイネーブル生成
用信号を生成する第２のバイナリコード変換回路５０２
と、第１のバイナリコード変換回路５０１の生成するチ
ップイネーブル信号の下位ｍビットか、第２のバイナリ
コード変換回路５０２の生成するチップイネーブル生成
用信号の下位ｍビットのいずれか一方を選択してフラッ
シュメモリ１００に出力する下位ビット用マルチプレク
サ５０３と、下位ビット用マルチプレクサ５０３と同期
をとりつつ、第１のバイナリコード変換回路５０１の生
成するチップイネーブル信号の上位ｎビットか、第２の
バイナリコード変換回路５０２の生成するチップイネー
ブル生成用信号の上位ｎビットのいずれか一方を選択し
てフラッシュメモリ１００に出力する上位ビット用マル
チプレクサ５０４と、マルチプレクサ５０３，５０４に
与える選択指示信号を保持する選択指示信号レジスタ５
０５とを備える。

【０１１１】ここで、図１５に示すように、ｍ個のフラ
ッシュメモリ１００が搭載されるときには、実際には、
上位ビット用マルチプレクサ５０４の出力するｎビット
の信号は使用されることはない。

【０１１２】フラッシュコントローラ４０の持つチップ
番号レジスタ４００に格納されるチップ番号が０から始
まる場合、「ｍ＝４，ｎ＝２」を具体例にして説明する
ならば、演算回路５００は、図１６に示すような形式で
剰余及び商を算出し、これを受けて、フラッシュメモリ
１００に与えるチップイネーブル信号が正論理である場
合、第１のバイナリコード変換回路５０１は、図１７の
左側に示すコード変換処理を実行し、第２のバイナリコ
ード変換回路５０２は、図１７の右側に示すコード変換
処理を実行する。

【０１１３】すなわち、第１のバイナリコード変換回路
５０１は、チップ番号レジスタ４００にチップ番号０が
格納されるときに、それに応答して演算回路５００の出
力する剰余「００００」／商「００」を受けて、０番の
フラッシュメモリ１００のイネーブル化を指示する「０
００１」を下位４ビットとし、商「００」をそのまま上
位２ビットとするチップイネーブル信号を生成する。ま
た、チップ番号１が格納されるときに、それに応答して
演算回路５００の出力する剰余「０００１」／商「０
０」を受けて、１番のフラッシュメモリ１００のイネー
ブル化を指示する「００１０」を下位４ビットとし、商
「００」をそのまま上位２ビットとするチップイネーブ
ル信号を生成する。

【０１１４】また、チップ番号２が格納されるときに、
それに応答して演算回路５００の出力する剰余「００１
０」／商「００」を受けて、２番のフラッシュメモリ１
００のイネーブル化を指示する「０１００」を下位４ビ
ットとし、商「００」をそのまま上位２ビットとするチ
ップイネーブル信号を生成する。また、チップ番号３が
格納されるときに、それに応答して演算回路５００の出
力する剰余「００１１」／商「００」を受けて、３番の
フラッシュメモリ１００のイネーブル化を指示する「１
０００」を下位４ビットとし、商「００」をそのまま上
位２ビットとするチップイネーブル信号を生成する。

【０１１５】一方、第２のバイナリコード変換回路５０
２は、チップ番号レジスタ４００に０から始まるチップ
番号が格納されると、それに応答して演算回路５００の
出力する剰余／商を受けて、図１７の右側に示すよう
に、その剰余の２値化値に１を加算した値を下位４ビッ
トとし、商をそのまま上位２ビットとするチップイネー
ブル生成用信号を生成する。例えば、チップ番号０が格
納されるときには、「００，０００１」というチップイ
ネーブル生成用信号を生成し、チップ番号１が格納され
るときには、「００，００１０」というチップイネーブ
ル生成用信号を生成し、チップ番号２が格納されるとき
には、「００，００１１」というチップイネーブル生成
用信号を生成し、チップ番号３が格納されるときには、
「００，０１００」というチップイネーブル生成用信号
を生成する。

【０１１６】このとき、２^m+n 個のフラッシュメモリ１
００を搭載するメモリカード３０に設けられるデコーダ
５０として、図１８に示すように、チップイネーブル生
成用信号をデコードすることで、そのチップイネーブル
生成用信号の生成元となったＣＰＵ４１の発行するチッ
プ番号の指すフラッシュメモリ１００のイネーブル化を
指示するチップイネーブル信号を生成するものを用意す
る。

【０１１７】この場合にも、図１７から分かるように、
チップ番号０が与えられるときと、チップ番号１が与え
られるときには、第１のバイナリコード変換回路５０１
と第２のバイナリコード変換回路５０２とは同じビット
パターンを示す信号を生成する。すなわち、チップ番号
０が与えられるときには、共に「００，０００１」とい
う信号を生成し、チップ番号１が与えられるときには、
共に「００，００１０」という信号を生成する。

【０１１８】そして、このとき、図１８から分かるよう
に、デコーダ５０は、第２のバイナリコード変換回路５
０２の生成する「００，０００１」というチップイネー
ブル生成用信号を受けて、０番のフラッシュメモリ１０
０のイネーブル化を指示する「０〜０１」というチップ
イネーブル信号を出力し、また、第２のバイナリコード
変換回路５０２の生成する「００，００１０」というチ
ップイネーブル生成用信号を受けて、１番のフラッシュ
メモリ１００のイネーブル化を指示する「０〜０１０」
というチップイネーブル信号を出力する。

【０１１９】従って、メモリカード３０に搭載されるフ
ラッシュメモリ１００の数がｍ個である場合も２^m+n 個
である場合も、ＣＰＵ４１は、チップ番号０を発行すれ
ば、０番のフラッシュメモリ１００をイネーブル化でき
るし、チップ番号１を発行すれば、１番のフラッシュメ
モリ１００をイネーブル化できることになる。

【０１２０】これから、例えば先頭に位置する０番のフ
ラッシュメモリ１００に、搭載されているフラッシュメ
モリ１００が方式（第１のバイナリコード変換回路５
０１を用いる方式）に従うのか、方式（第２のバイナ
リコード変換回路５０２を用いる方式）に従うのかの情
報と、搭載されているフラッシュメモリ１００のチップ
数の情報とを格納（フラッシュメモリ１００のメモリ容
量の情報については元々格納されている）しておくよう
にすれば、ＣＰＵ４１は、専用の端子等に依らずに、メ
モリカード３０に搭載されるフラッシュメモリ１００の
搭載形態を知ることができることで、フラッシュメモリ
１００へのアクセス制御を実行できるようになる。

【０１２１】次に、図１４の実施例に従うときにあっ
て、ＣＰＵ４１の発行するチップ番号が０から始まり、
フラッシュメモリ１００に与えるチップイネーブル信号
が負論理である場合について説明する。

【０１２２】この場合には、第１のバイナリコード変換
回路５０１は、図１９の左側に示すコード変換処理を実
行し、第２のバイナリコード変換回路５０２は、図１９
の右側に示すコード変換処理を実行する。

【０１２３】すなわち、第１のバイナリコード変換回路
５０１は、チップ番号レジスタ４００にチップ番号０が
格納されるときに、それに応答して演算回路５００の出
力する剰余「００００」／商「００」を受けて、０番の
フラッシュメモリ１００のイネーブル化を指示する「１
１１０」を下位４ビットとし、商「００」をそのまま上
位２ビットとするチップイネーブル信号を生成する。ま
た、チップ番号１が格納されるときに、それに応答して
演算回路５００の出力する剰余「０００１」／商「０
０」を受けて、１番のフラッシュメモリ１００のイネー
ブル化を指示する「１１０１」を下位４ビットとし、商
「００」をそのまま上位２ビットとするチップイネーブ
ル信号を生成する。

【０１２４】また、チップ番号２が格納されるときに、
それに応答して演算回路５００の出力する剰余「００１
０」／商「００」を受けて、２番のフラッシュメモリ１
００のイネーブル化を指示する「１０１１」を下位４ビ
ットとし、商「００」をそのまま上位２ビットとするチ
ップイネーブル信号を生成する。また、チップ番号３が
格納されるときに、それに応答して演算回路５００の出
力する剰余「００１１」／商「００」を受けて、３番の
フラッシュメモリ１００のイネーブル化を指示する「０
１１１」を下位４ビットとし、商「００」をそのまま上
位２ビットとするチップイネーブル信号を生成する。

【０１２５】一方、第２のバイナリコード変換回路５０
２は、チップ番号レジスタ４００に０から始まるチップ
番号が格納されると、それに応答して演算回路５００の
出力する剰余／商を受けて、図１９の右側に示すよう
に、その剰余の２値化値のビット反転値から１を減算し
た値を下位４ビットとし、商をそのまま上位２ビットと
するチップイネーブル生成用信号を生成する。例えば、
チップ番号０が格納されるときには、「００，１１１
０」というチップイネーブル生成用信号を生成し、チッ
プ番号１が格納されるときには、「００，１１０１」と
いうチップイネーブル生成用信号を生成し、チップ番号
２が格納されるときには、「００，１１００」というチ
ップイネーブル生成用信号を生成し、チップ番号３が格
納されるときには、「００，１０１１」というチップイ
ネーブル生成用信号を生成する。

【０１２６】このとき、２^m+n 個のフラッシュメモリ１
００を搭載するメモリカード３０に設けられるデコーダ
５０として、図２０に示すように、チップイネーブル生
成用信号をデコードすることで、そのチップイネーブル
生成用信号の生成元となったＣＰＵ４１の発行するチッ
プ番号の指すフラッシュメモリ１００のイネーブル化を
指示するチップイネーブル信号を生成するものを用意す
る。

【０１２７】この場合にも、図１９から分かるように、
チップ番号０が与えられるときと、チップ番号１が与え
られるときには、第１のバイナリコード変換回路５０１
と第２のバイナリコード変換回路５０２とは同じビット
パターンを示す信号を生成する。すなわち、チップ番号
０が与えられるときには、共に「００，１１１０」とい
う信号を生成し、チップ番号１が与えられるときには、
共に「００，１１０１」という信号を生成する。

【０１２８】そして、このとき、図２０から分かるよう
に、デコーダ５０は、第２のバイナリコード変換回路５
０２の生成する「００，１１１０」というチップイネー
ブル生成用信号を受けて、０番のフラッシュメモリ１０
０のイネーブル化を指示する「１〜１０」というチップ
イネーブル信号を出力し、また、第２のバイナリコード
変換回路５０２の生成する「００，１１０１」というチ
ップイネーブル生成用信号を受けて、１番のフラッシュ
メモリ１００のイネーブル化を指示する「１〜１０１」
というチップイネーブル信号を出力する。

【０１２９】従って、メモリカード３０に搭載されるフ
ラッシュメモリ１００の数がｍ個である場合も２^m+n 個
である場合も、ＣＰＵ４１は、チップ番号０を発行すれ
ば、０番のフラッシュメモリ１００をイネーブル化でき
るし、チップ番号１を発行すれば、１番のフラッシュメ
モリ１００をイネーブル化できることになる。これか
ら、例えば先頭に位置する０番のフラッシュメモリ１０
０に、搭載されているフラッシュメモリ１００が方式
に従うのか方式に従うのかの情報と、搭載されている
フラッシュメモリ１００のチップ数の情報とを格納（フ
ラッシュメモリ１００のメモリ容量の情報については元
々格納されている）しておくようにすれば、ＣＰＵ４１
は、専用の端子などに依らずに、メモリカード３０に搭
載されるフラッシュメモリ１００の搭載形態を知ること
ができることで、フラッシュメモリ１００へのアクセス
制御を実行できるようになる。

【０１３０】次に、図１４の実施例に従うときにあっ
て、ＣＰＵ４１の発行するチップ番号が１から始まり、
フラッシュメモリ１００に与えるチップイネーブル信号
が正論理である場合について説明する。なお、このと
き、例えば「ｍ＝４，ｎ＝２」の例で説明するならば、
６４番のチップ番号については６ビットで表せないの
で、ＣＰＵ４１は、６４番のチップ番号を発行するとき
には「００００００」と発行するように処理することに
なる。

【０１３１】ＣＰＵ４１の発行するチップ番号が１から
始まる場合には、演算回路５００は、チップ番号から１
を減算した値を２^m で割り算するときの剰余（ｍビッ
ト）／商（ｎビット）を算出する。すなわち、図２１に
示すような形式で剰余及び商を算出する。

【０１３２】この場合には、第１のバイナリコード変換
回路５０１は、図２２の左側に示すコード変換処理を実
行し、第２のバイナリコード変換回路５０２は、図２２
の右側に示すコード変換処理を実行する。

【０１３３】すなわち、第１のバイナリコード変換回路
５０１は、チップ番号レジスタ４００にチップ番号１が
格納されるときに、それに応答して演算回路５００の出
力する剰余「００００」／商「００」を受けて、１番の
フラッシュメモリ１００のイネーブル化を指示する「０
００１」を下位４ビットとし、商「００」をそのまま上
位２ビットとするチップイネーブル信号を生成する。ま
た、チップ番号２が格納されるときに、それに応答して
演算回路５００の出力する剰余「０００１」／商「０
０」を受けて、２番のフラッシュメモリ１００のイネー
ブル化を指示する「００１０」を下位４ビットとし、商
「００」をそのまま上位２ビットとするチップイネーブ
ル信号を生成する。

【０１３４】また、チップ番号３が格納されるときに、
それに応答して演算回路５００の出力する剰余「００１
０」／商「００」を受けて、３番のフラッシュメモリ１
００のイネーブル化を指示する「０１００」を下位４ビ
ットとし、商「００」をそのまま上位２ビットとするチ
ップイネーブル信号を生成する。また、チップ番号４が
格納されるときに、それに応答して演算回路５００の出
力する剰余「００１１」／商「００」を受けて、４番の
フラッシュメモリ１００のイネーブル化を指示する「１
０００」を下位４ビットとし、商「００」をそのまま上
位２ビットとするチップイネーブル信号を生成する。

【０１３５】一方、第２のバイナリコード変換回路５０
２は、チップ番号レジスタ４００に１から始まるチップ
番号が格納されると、それに応答して演算回路５００の
出力する剰余／商を受けて、図２２の右側に示すよう
に、その剰余の２値化値に１を加算した値を下位４ビッ
トとし、商をそのまま上位２ビットとするチップイネー
ブル生成用信号を生成する。例えば、チップ番号１が格
納されるときには、「００，０００１」というチップイ
ネーブル生成用信号を生成し、チップ番号２が格納され
るときには、「００，００１０」というチップイネーブ
ル生成用信号を生成し、チップ番号３が格納されるとき
には、「００，００１１」というチップイネーブル生成
用信号を生成し、チップ番号４が格納されるときには、
「００，０１００」というチップイネーブル生成用信号
を生成する。

【０１３６】このとき、２^m+n 個のフラッシュメモリ１
００を搭載するメモリカード３０に設けられるデコーダ
５０として、図２３に示すように、チップイネーブル生
成用信号をデコードすることで、そのチップイネーブル
生成用信号の生成元となったＣＰＵ４１の発行するチッ
プ番号の指すフラッシュメモリ１００のイネーブル化を
指示するチップイネーブル信号を生成するものを用意す
る。

【０１３７】この場合にも、図２２から分かるように、
チップ番号１が与えられるときと、チップ番号２が与え
られるときには、第１のバイナリコード変換回路５０１
と第２のバイナリコード変換回路５０２とは同じビット
パターンを示す信号を生成する。すなわち、チップ番号
１が与えられるときには、共に「００，０００１」とい
う信号を生成し、また、チップ番号２が与えられるとき
には、共に「００，００１０」という信号を生成する。

【０１３８】そして、このとき、図２３から分かるよう
に、デコーダ５０は、第２のバイナリコード変換回路５
０２の生成する「００，０００１」というチップイネー
ブル生成用信号を受けて、１番のフラッシュメモリ１０
０のイネーブル化を指示する「０〜０１」というチップ
イネーブル信号を出力し、また、第２のバイナリコード
変換回路５０２の生成する「００，００１０」というチ
ップイネーブル生成用信号を受けて、２番のフラッシュ
メモリ１００のイネーブル化を指示する「０〜０１０」
というチップイネーブル信号を出力する。

【０１３９】従って、メモリカード３０に搭載されるフ
ラッシュメモリ１００の数がｍ個である場合も２^m+n 個
である場合でも、ＣＰＵ４１は、チップ番号１を発行す
れば、１番のフラッシュメモリ１００をイネーブル化で
きるし、チップ番号２を発行すれば、２番のフラッシュ
メモリ１００をイネーブル化できることになる。

【０１４０】これから、例えば先頭に位置する１番のフ
ラッシュメモリ１００に、搭載されているフラッシュメ
モリ１００が方式に従うのか方式に従うのかの情報
と、搭載されているフラッシュメモリ１００のチップ数
の情報とを格納（フラッシュメモリ１００のメモリ容量
の情報については元々格納されている）しておくように
すれば、ＣＰＵ４１は、専用の端子などに依らずに、メ
モリカード３０に搭載されるフラッシュメモリ１００の
搭載形態を知ることができることで、フラッシュメモリ
１００へのアクセス制御を実行できるようになる。

【０１４１】次に、図１４の実施例に従うときにあっ
て、ＣＰＵ４１の発行するチップ番号が１から始まり、
フラッシュメモリ１００に与えるチップイネーブル信号
が負論理である場合について説明する。

【０１４２】この場合にも、演算回路５００は、チップ
番号から１を減算した値を２^m で割り算するときの剰余
（ｍビット）／商（ｎビット）を算出する。すなわち、
図２１に示すような形式で剰余及び商を算出する。

【０１４３】この場合には、第１のバイナリコード変換
回路５０１は、図２４の左側に示すコード変換処理を実
行し、第２のバイナリコード変換回路５０２は、図２４
の右側に示すコード変換処理を実行する。

【０１４４】すなわち、第１のバイナリコード変換回路
５０１は、チップ番号レジスタ４００にチップ番号１が
格納されるときに、それに応答して演算回路５００の出
力する剰余「００００」／商「００」を受けて、１番の
フラッシュメモリ１００のイネーブル化を指示する「１
１１０」を下位４ビットとし、商「００」をそのまま上
位２ビットとするチップイネーブル信号を生成する。ま
た、チップ番号２が格納されるときに、それに応答して
演算回路５００の出力する剰余「０００１」／商「０
０」を受けて、２番のフラッシュメモリ１００のイネー
ブル化を指示する「１１０１」を下位４ビットとし、商
「００」をそのまま上位２ビットとするチップイネーブ
ル信号を生成する。

【０１４５】また、チップ番号３が格納されるときに、
それに応答して演算回路５００の出力する剰余「００１
０」／商「００」を受けて、３番のフラッシュメモリ１
００のイネーブル化を指示する「１０１１」を下位４ビ
ットとし、商「００」をそのまま上位２ビットとするチ
ップイネーブル信号を生成する。また、チップ番号４が
格納されるときに、それに応答して演算回路５００の出
力する剰余「００１１」／商「００」を受けて、４番の
フラッシュメモリ１００のイネーブル化を指示する「１
０００」を下位４ビットとし、商「００」をそのまま上
位２ビットとするチップイネーブル信号を生成する。

【０１４６】一方、第２のバイナリコード変換回路５０
２は、チップ番号レジスタ４００に１から始まるチップ
番号が格納されると、それに応答して演算回路５００の
出力する剰余／商を受けて、図２４の右側に示すよう
に、その剰余の２値化値のビット反転値から１を減算し
た値を下位４ビットとし、商をそのまま上位２ビットと
するチップイネーブル生成用信号を生成する。例えば、
チップ番号１が格納されるときには、「００，１１１
０」というチップイネーブル生成用信号を生成し、チッ
プ番号２が格納されるときには、「００，１１０１」と
いうチップイネーブル生成用信号を生成し、チップ番号
３が格納されるときには、「００，１１００」というチ
ップイネーブル生成用信号を生成し、チップ番号４が格
納されるときには、「００，１０１１」というチップイ
ネーブル生成用信号を生成する。

【０１４７】このとき、２^m+n 個のフラッシュメモリ１
００を搭載するメモリカード３０に設けられるデコーダ
５０として、図２５に示すように、チップイネーブル生
成用信号をデコードすることで、そのチップイネーブル
生成用信号の生成元となったＣＰＵ４１の発行するチッ
プ番号の指すフラッシュメモリ１００のイネーブル化を
指示するチップイネーブル信号を生成するものを用意す
る。

【０１４８】この場合にも、図２４から分かるように、
チップ番号１が与えられるときと、チップ番号２が与え
られるときには、第１のバイナリコード変換回路５０１
と第２のバイナリコード変換回路５０２とは同じビット
パターンを示す信号を生成する。すなわち、チップ番号
１が与えられるときには、共に「００，１１１０」とい
う信号を生成し、チップ番号２が与えられるときには、
共に「００，１１０１」という信号を生成する。

【０１４９】そして、このとき、図２５から分かるよう
に、デコーダ５０は、第２のバイナリコード変換回路５
０２の生成する「００，１１１０」というチップイネー
ブル生成用信号を受けて、１番のフラッシュメモリ１０
０のイネーブル化を指示する「１〜１０」というチップ
イネーブル信号を出力し、また、第２のバイナリコード
変換回路５０２の生成する「００，１１０１」というチ
ップイネーブル生成用信号を受けて、２番のフラッシュ
メモリ１００のイネーブル化を指示する「１〜１０１」
というチップイネーブル信号を出力する。

【０１５０】従って、メモリカード３０に搭載されるフ
ラッシュメモリ１００の数がｍ個である場合も２^m+n 個
である場合も、ＣＰＵ４１は、チップ番号１を発行すれ
ば、１番のフラッシュメモリ１００をイネーブル化でき
るし、チップ番号２を発行すれば、２番のフラッシュメ
モリ１００をイネーブル化できることになる。

【０１５１】これから、例えば先頭に位置する１番のフ
ラッシュメモリ１００に、搭載されているフラッシュメ
モリ１００が方式に従うのか方式に従うのかの情報
と、搭載されているフラッシュメモリ１００のチップ数
の情報とを格納（フラッシュメモリ１００のメモリ容量
の情報については元々格納されている）しておくように
すれば、ＣＰＵ４１は、専用の端子などに依らずに、メ
モリカード３０に搭載されるフラッシュメモリ１００の
搭載形態を知ることができることで、フラッシュメモリ
１００へのアクセス制御を実行できるようになる。

【０１５２】以上説明したように、本発明を具備するメ
モリカード３０によれば、ｍ個のフラッシュメモリ１０
０か、２^m 個のフラッシュメモリ１００のいずれかが搭
載され、ｍ個のフラッシュメモリ１００が搭載されると
きには、ｍビットのチップイネーブル信号を用いてイネ
ーブルが実行され、２^m 個のフラッシュメモリ１００が
搭載されるときには、ｍビットのチップイネーブル生成
用信号をデコードすることで得られる２^m ビットのチッ
プイネーブル信号を用いてイネーブルが実行されるとき
にあって、チップ番号として０or１（チップ番号が１か
ら始まるときには１or２）を発行することで、どちらの
チップ搭載形式に従う場合にも、そのチップ番号の指す
フラッシュメモリ１００にアクセスできるので、そのチ
ップ番号のフラッシュメモリ１００にチップ搭載形式情
報を格納しておくことで、どちらのチップ搭載形式に従
うのかを知ることができるようになる。

【０１５３】そして、本発明を具備するメモリカード３
０によれば、ｍ個のフラッシュメモリ１００か、２^m+n
個のフラッシュメモリ１００のいずれかが搭載され、ｍ
個のフラッシュメモリ１００が搭載されるときには、ｍ
ビットのチップイネーブル信号を用いてイネーブルを用
いてイネーブルが実行され、２^m+n 個のフラッシュメモ
リ１００が搭載されるときには、（ｍ＋ｎ）ビットのチ
ップイネーブル生成用信号をデコードすることで得られ
る２^m+n ビットのチップイネーブル信号を用いてイネー
ブルが実行されるときにあって、チップ番号として０or
１（チップ番号が１から始まるときには１or２）を発行
することで、どちらのチップ搭載形式に従う場合にも、
そのチップ番号の指すフラッシュメモリ１００にアクセ
スできるので、そのチップ番号のフラッシュメモリ１０
０にチップ搭載形式情報を格納しておくことで、どちら
のチップ搭載形式に従うのかを知ることができるように
なる。

【０１５４】以上説明した実施例はあくまで実施例に過
ぎず、本発明はこれに限定されるものではない。例え
ば、図１４の実施例では、演算回路５００の出力する商
を使い、全てのチップ番号について、第１のバイナリコ
ード変換回路５０１と第２のバイナリコード変換回路５
０２とが同じ上位ｎビットを持つ信号を生成する構成を
採ったが、同じ上位ｎビットを持つ必要があるのは、図
１４の実施例で説明するならば、チップ番号０or１（チ
ップ番号が１から始まるときには１or２）についてだけ
であり、本発明は、この実施例に限られるものではな
い。

【０１５５】また、図４や図１４の実施例では、フラッ
シュメモリ１００に対するチップイネーブル信号の生成
処理に従って本発明を説明したが、その他のメモリやメ
モリ以外のチップに対してもそのまま適用できる。

【０１５６】上述したように、図４の実施例に従うと、
メモリカード３０に搭載されるフラッシュメモリ１００
の数がｍ個である場合も２^m 個である場合も、ＣＰＵ４
１は、チップ番号０を発行すれば、先頭に位置する０番
のフラッシュメモリ１００をイネーブル化できることに
なる。そして、図１４の実施例に従うと、メモリカード
３０に搭載されるフラッシュメモリ１００の数がｍ個で
ある場合も２^m+n 個である場合も、ＣＰＵ４１は、チッ
プ番号０を発行すれば、先頭に位置する０番のフラッシ
ュメモリ１００をイネーブル化できることになる。

【０１５７】これから、上述したように、先頭に位置す
る０番のフラッシュメモリ１００に、搭載されているフ
ラッシュメモリ１００が方式（第１のバイナリコード
変換回路４０１，５０１を用いる方式）に従うのか、方
式（第２のバイナリコード変換回路４０２，５０２を
用いる方式）に従うのかの情報と、搭載されているフラ
ッシュメモリ１００のチップ数の情報とを格納（フラッ
シュメモリ１００のメモリ容量の情報については元々格
納されている）しておくようにすれば、ＣＰＵ４１は、
専用の端子等に依らずに、メモリカード３０に搭載され
るフラッシュメモリ１００の搭載形態を知ることができ
ることで、フラッシュメモリ１００へのアクセス制御を
実行できるようになる。

【０１５８】すなわち、ＣＰＵ４１は、このようにして
取得するフラッシュメモリ１００のチップ数及びメモリ
容量から、フラッシュメモリ１００に割り付けられるア
ドレスの最大値を求めて、それをディジタルカメラ６０
やパーソナルコンピュータ７０などのホストに通知する
ことで、ホストの発行するアドレスがフラッシュメモリ
１００に割り付けられるアドレスに収まるように制御で
きるようになるとともに、ホストの発行するアドレスの
指すフラッシュメモリ１００のチップ番号を特定できる
ことで、そのフラッシュメモリ１００をイネーブル化で
きるようになる。

【０１５９】そして、ＣＰＵ４１は、このようにして取
得する方式に従うのか方式に従うのか情報に従っ
て、選択指示信号レジスタ４０４，５０５に選択指示信
号をセットすることで、第１のバイナリコード変換回路
４０１，５０１の生成するチップイネーブル信号を選択
してフラッシュメモリ１００に出力するのか、第２のバ
イナリコード変換回路４０２，５０２の生成するチップ
イネーブル生成用信号を選択してフラッシュメモリ１０
０（デコーダ５０）に出力するのかを制御することで、
フラッシュメモリ１００へのアクセスを制御できるよう
になる。

【０１６０】この構成の特徴に着目して、メモリカード
３０は、先頭に位置する０番のフラッシュメモリ１００
に、搭載されているフラッシュメモリ１００が方式か
方式のどちらに従うのかの情報と、搭載されているフ
ラッシュメモリ１００のチップ数とを格納することに加
えて、図２６に示すように、低消費電力モードに入る時
間の設定情報や、アクセス要求のデータが消去されてい
ることをホストに通知するときに用いるコードの設定情
報や、内部レジスタの規定範囲のビットを有効とするの
か無効とするのかを示す設定情報や、カード規格の識別
情報や、内部テーブル作成方法の識別情報を格納する。

【０１６１】なお、通常の場合、搭載されているフラッ
シュメモリ１００のチップ数が少ないときには方式に
従い、多いときには方式に従うことになるので、搭載
されているフラッシュメモリ１００のチップ数を使っ
て、フラッシュメモリ１００が方式に従うのか方式
に従うのかを判断する構成を採ることもある。この場合
には、フラッシュメモリ１００が方式か方式のどち
らに従うのかの情報については格納されないことにな
る。

【０１６２】この先頭に位置する０番のフラッシュメモ
リ１００に格納される各種情報は、例えばメモリカード
３０を出荷するときに、外部の設定装置から書き込まれ
ることで格納される。

【０１６３】図２７に、この設定装置の実行する処理フ
ローの一実施例、図２８に、この処理フローに同期して
ＣＰＵ４１が実行する処理フローの一実施例を図示す
る。すなわち、設定装置は、オペレータなどから０番の
フラッシュメモリ１００に格納される各種情報の書込要
求が発行されると、図２７の処理フローに示すように、
先ず最初に、メモリカード３０に対して、Ｖender 固有
コマンド（リードコマンドなどのＳtandard コマンド以
外に設けられるコマンド）を許可してもらうコマンドを
発行し、それが受け付けられると、続いて、メモリカー
ド３０に対して、０番のフラッシュメモリ１００に格納
される各種情報の設定変更を指示する設定変更コマンド
を発行する。そして、それが受け付けられると、最後
に、メモリカード３０に対して、オペレータなどから入
力される設定データを転送することで、その設定データ
をメモリカード３０に書き込む。

【０１６４】この設定装置の処理を受けて、ＣＰＵ４１
は、図２８の処理フローに示すように、設定装置から送
られてきた設定データを先頭に位置する０番のフラッシ
ュメモリ１００の空きブロックに書き込み、続いて、設
定装置から送られてきた設定データにより無効となる古
い設定データにデータ無効のフラグを立てることで無効
化する。そして、最後に、書き込んだ設定データをＣＰ
Ｕ４１の持つＳＲＡＭ領域のレジスタに格納すること
で、新しい設定データによるカードの設定処理を終了す
る。

【０１６５】このようにして、先頭に位置する０番のフ
ラッシュメモリ１００に格納される各種の情報は、例え
ばメモリカード３０を出荷するときに、外部の設定装置
から書き込まれることで格納されることになる。

【０１６６】この先頭に位置する０番のフラッシュメモ
リ１００に格納される各種の情報は、メモリカード３０
が起動されると、図２９に示すように、ＣＰＵ４１の持
つＳＲＡＭ領域６００のレジスタに格納されるように構
成される。このレジスタには、ＳＲＡＭ領域６００上で
の特定のアドレスが割り付けられており、ＣＰＵ４１
は、この特定のアドレスの指すレジスタにアクセスする
ことで、先頭に位置する０番のフラッシュメモリ１００
に格納される各種の情報を取得できるようになる。

【０１６７】次に、ＳＲＡＭ領域６００のレジスタに格
納される各種情報（先頭に位置する０番のフラッシュメ
モリ１００に格納される各種の情報）がどのように使用
されるのかについて説明する。

【０１６８】（１）フラッシュメモリ１００の方式情報 上述したように、ＣＰＵ４１は、メモリカード３０の起
動時に、搭載されているフラッシュメモリ１００が方式
か方式のどちらに従うのかの情報を得て、それに従
って、方式に従うときには、第１のバイナリコード変
換回路４０１，５０１の生成するチップイネーブル信号
を選択して出力するようにと、選択指示信号レジスタ４
０４，５０５に選択指示信号をセットし、方式に従う
ときには、第２のバイナリコード変換回路４０２，５０
２の生成するチップイネーブル生成用信号を選択して出
力するようにと、選択指示信号レジスタ４０４，５０５
に選択指示信号をセットする処理を行う。これにより、
フラッシュメモリ１００へのアクセスが実行できるよう
になる。

【０１６９】（２）フラッシュメモリ１００のチップ数 上述したように、ＣＰＵ４１は、メモリカード３０の起
動時に、搭載されているフラッシュメモリ１００のチッ
プ数を得るとともに、フラッシュメモリ１００に記録さ
れる１チップ当たりのメモリ容量（元々記録されてい
る）を得て、このチップ数及びメモリ容量から、フラッ
シュメモリ１００に割り付けられるアドレスの最大値を
求めて、それをディジタルカメラ６０やパーソナルコン
ピュータ７０などのホストに通知したり、ホストがアド
レスを指定してアクセス要求を発行するときに、ホスト
の発行するアドレスの指すフラッシュメモリ１００のチ
ップ番号を特定することでそれをイネーブル化するなど
の処理を行う。

【０１７０】（３）低消費電力モードに入る時間の設定
情報 ＣＰＵ４１は、ディジタルカメラ６０やパーソナルコン
ピュータ７０などのホストからの処理要求に応答して処
理を行ってそれを終了すると、時間の計時処理に入っ
て、次の処理要求が発行されると、その計時時間をリセ
ットしていくとともに、その計時時間が規定時間を超え
るときには、低消費電力モードに移行する処理を行う。

【０１７１】このとき、ＣＰＵ４１は、ＳＲＡＭ領域６
００のレジスタに格納される時間の設定情報を判断値と
して用いることで、低消費電力モードに移行するか否か
を判断する処理を行う。この構成に従って、低消費電力
モードに移行するまでの時間を簡単に変更できるように
なる。

【０１７２】すなわち、低消費電力モードに移行するま
での時間をプログラムに埋め込むのではなくて、それを
ＳＲＡＭ領域６００のレジスタに格納する構成を採っ
て、プログラムがそれを参照していく構成を採ること
で、低消費電力モードに移行するまでの時間を簡単に変
更可能とすることを実現する。

【０１７３】（４）アクセス要求のデータが消去されて
いることをホストに通知するときに用いるコードの設定
情報 アクセス要求のデータが消去されているときには、ＣＰ
Ｕ４１は、通常、アクセス要求発行元のホストに対し
て、“ＦＦｈ”を転送することになるが、ホストのメー
カによっては、“００ｈ”といったような別のコード値
の転送を要求することがある。

【０１７４】そこで、ＣＰＵ４１は、アクセス要求のデ
ータが消去されていることをホストに通知するときに、
ＳＲＡＭ領域６００のレジスタに格納される消去状態の
通知データの設定情報を参照して、それに従って、ホス
トに対して、“ＦＦｈ”を転送したり、“００ｈ”を転
送する処理を行う。

【０１７５】すなわち、消去状態の通知データをプログ
ラムに埋め込むのではなくて、それをＳＲＡＭ領域６０
０のレジスタに格納する構成を採って、プログラムがそ
れを参照していく構成を採ることで、ホストに通知する
消去状態の通知データを簡単に変更可能とすることを実
現する。

【０１７６】（５）内部レジスタの規定範囲のビットを
有効とするのか無効とするのかを示す設定情報 メモリカード３０がＰＣＭＣＩＡのインタフェース規格
（ＰＣカードなどのインタフェース規格）で動作すると
きには、ＰＣＭＣＩＡ規格で定義されるメモリモード、
独立Ｉ／Ｏモード、Ｉ／Ｏ一次モード、Ｉ／Ｏ二次モー
ドという４つの動作モードの内のいずれかの動作モード
で動作することになる。

【０１７７】この動作モードは、図２９に示すＣＰＵ４
１の内部レジスタ６０１に格納されることになるが、４
つの動作モードを識別するためには２ビットあれば十分
で、内部レジスタ６０１の持つそれ以外のビットは冗長
ビットとなる。

【０１７８】内部レジスタ（内部レジスタ６０１）の規
定範囲のビットを有効とするのか無効とするのかを示す
設定情報は、この冗長ビットをマスクするのか否かを指
定させるために用意されるものであり、この設定情報に
従ってマスクの指定がある場合には、ＣＰＵ４１は、冗
長ビットを無視するような形で上述の２ビットを抽出す
ることで動作モードを判断する処理を行う。

【０１７９】（６）カード規格の識別情報 メモリカード３０は、ＰＣカードとして用いられたり、
ＣompactＦlash（米国ＳanＤisk 社の商標）として用い
られる。ＳＲＡＭ領域６００のレジスタに格納されるカ
ード規格の識別情報は、ＰＣカードとして用いられてい
るか、ＣompactＦlashとして用いられているのかを表示
するものである。

【０１８０】このＰＣカードは、ＰＣＭＣＩＡのインタ
フェース規格に準拠し、ＣompactＦlashは、ＰＣＭＣＩ
ＡとＩＤＥ（ハードディスクのインタフェース規格）の
双方のインタフェース規格に準拠しており、ＣompactＦ
lashは、ＰＣカードではサポートされていないコマンド
（セクタの内容を消去するコマンドなど）をサポートし
ている。これから、ＣＰＵ４１は、メモリカード３０が
ＰＣカードとして用いられるときに、ホストからＰＣカ
ードではサポートされていないＣompactＦlashのコマン
ドを受け取るときには、そのコマンドを受け付けない処
理を実行する必要がある。

【０１８１】そこで、ＣＰＵ４１は、ホストからコマン
ドを受け取ると、ＳＲＡＭ領域６００のレジスタに格納
されるカード規格の識別情報に従って、ＰＣカードとし
て用いられているか、ＣompactＦlashとして用いられて
いるのかを判断して、その判断結果に従って、ホストか
らのコマンドを受け付けるのか否かを決定する処理など
を行う。

【０１８２】（７）内部テーブル作成方法の識別情報 フラッシュメモリ１００は、図３０に示すように、デー
タ消去の単位となる例えば５１２個のブロックに分割さ
れており、そして、これらの各ブロックは、データの格
納単位となる例えば８個のセクタを持っている。各セク
タに格納されるデータには、ホストの発行した論理アド
レスが付加されており、１つのブロックに格納されるデ
ータには、全て同一の論理アドレスが付加されている。

【０１８３】内部テーブルは、ＣＰＵ４１のＳＲＡＭ領
域６００に展開され、この論理アドレスとブロック番号
との対応関係を管理することで、論理アドレスから物理
アドレスへの変換処理を実行するために用意されるもの
で、例えば、フラッシュメモリ１００が４個搭載される
場合を具体例にして説明するならば、内部テーブルは、
図３１に示すような構造を持つ。

【０１８４】すなわち、チップ番号０のフラッシュメモ
リ１００に対応付けられるテーブル部分では、エントリ
ー順に、論理アドレス０の格納先ブロック番号、論理ア
ドレス４の格納先ブロック番号、・・・を管理し、チッ
プ番号１のフラッシュメモリ１００に対応付けられるテ
ーブル部分では、エントリー順に、論理アドレス１の格
納先ブロック番号、論理アドレス５の格納先ブロック番
号、・・・を管理し、チップ番号２のフラッシュメモリ
１００に対応付けられるテーブル部分では、エントリー
順に、論理アドレス２の格納先ブロック番号、論理アド
レス６の格納先ブロック番号、・・・を管理し、チップ
番号３のフラッシュメモリ１００に対応付けられるテー
ブル部分では、エントリー順に、論理アドレス３の格納
先ブロック番号、論理アドレス７の格納先ブロック番
号、・・・を管理するというデータ構造を持つ。

【０１８５】この内部テーブルのデータ構造に従って、
ＣＰＵ４１は、ディジタルカメラ６０やパーソナルコン
ピュータ７０などのホストから、論理アドレスを指定し
てアクセス要求が発行されると、その論理アドレスの指
すチップ番号及びブロック番号を特定することで、アク
セス先となる物理アドレスを求めることができることに
なる。

【０１８６】このような構造を持つ内部テーブルは、フ
ラッシュメモリ１００のブロックに順番にアクセスし
て、データの格納されているブロック番号を検出すると
ともに、そのデータに付加されている論理アドレスを検
出して、その論理アドレスの指す内部テーブルのエント
リーに、そのブロック番号を格納していくことで生成さ
れることになる。

【０１８７】この内部テーブルの生成方法としては、ホ
ストがアクセス要求を発行する前に全てを生成して、そ
の生成が完了してからホストにアクセス要求を許可する
ことで生成したり、ホストがアクセス要求を発行する前
に一部分だけ生成して、その後は、ホストのアクセス要
求があるときに、それを契機として、アクセス要求で指
定された論理アドレスの指すチップ番号に関する部分を
生成することで生成したり、ホストがアクセス要求を発
行する前に一部分だけ生成して、その後は、ホストのア
クセス要求があるときに、それを契機として、アクセス
要求で指定された論理アドレスの指すチップ番号に関す
る部分を生成するとともに、ホストがアクセス要求を発
行しない間にも生成を続けていくことで生成するといっ
たように、色々な生成方法がある。

【０１８８】そこで、ＣＰＵ４１は、メモリカード３０
が起動されるときに、ＳＲＡＭ領域６００のレジスタに
格納される内部テーブル作成方法の識別情報を参照し
て、それの指示する生成方法に従って、内部テーブルを
生成する処理を行う。これにより、内部テーブルの生成
方法を簡単に変更できるようになる。

【０１８９】このように、本発明を具備するメモリカー
ド３０は、メモリカード３０としての動作に必要となる
情報をフラッシュメモリ１００に格納する構成を採っ
て、メモリカード３０の起動時に、それらの動作情報を
ＣＰＵ４１で走行するプログラムが参照するレジスタに
格納することで、メモリカード３０を動作させる構成を
採ることから、外部から端子を使ってメモリカード３０
に動作情報を通知する必要がないことでコネクタ端子の
増加を防止できるようになるとともに、フラッシュメモ
リ１００に格納される動作情報を書き換えるだけで、簡
単に、メモリカード３０の動作内容を変更できるように
なる。

【０１９０】図２６〜図２９で説明した実施例はあくま
で実施例に過ぎず、本発明はこれに限定されるものでは
ない。例えば、図２６〜図２９で説明した本発明を具備
するメモリカード３０では、フラッシュメモリ１００を
搭載することを想定したが、電源遮断時にもデータを保
持する機能を有するその他のメモリを搭載するときに
も、そのまま適用できる。

【０１９１】次に、方式に従うフラッシュメモリ１０
０が搭載されているのか、方式に従うフラッシュメモ
リ１００が搭載されているのかを検出する本発明の別の
実施例について説明する。

【０１９２】図４では省略したが、実際には、図３２に
示すように、方式に従うフラッシュメモリ１００に対
するチップイネーブル信号を生成する第１のバイナリコ
ード変換回路４０１と、方式に従うフラッシュメモリ
１００に対するチップイネーブル生成用信号を生成する
第２のバイナリコード変換回路４０２とに対して、同一
の信号線を使って、バイナリコードへの変換を指示する
イネーブル信号を与える構成を採ることになる。

【０１９３】これに対して、図３３に示すように、方式
の起動を指示するイネーブル信号と、方式の起動を
指示するイネーブル信号とを別にして、方式の起動を
指示するイネーブル信号については第１のバイナリコー
ド変換回路４０１に与え、方式の起動を指示するイネ
ーブル信号についてはデコーダ５０に与えるとともに、
このとき、第２のバイナリコード変換回路４０２に対し
て常にイネーブル信号を与えるという構成を採ることも
可能である。

【０１９４】この構成を採るときには、ＣＰＵ４１は、
メモリカード３０の起動時に、図３４に示す処理フロー
を実行することで、選択指示信号レジスタ４０４に対し
て選択指示信号を設定する処理を行う。

【０１９５】すなわち、ＣＰＵ４１は、メモリカード３
０が起動されると、図３４の処理フローに示すように、
先ず最初に、ステップ１で、マルチプレクサ４０３が第
１のバイナリコード変換回路４０１の出力信号を選択す
るようにと、選択指示信号レジスタ４０４に対して選択
指示信号を設定する。

【０１９６】続いて、ステップ２で、先頭に位置するチ
ップ番号０のフラッシュメモリ１００に対するアクセス
を実行することで、先頭に位置するチップ番号０のフラ
ッシュメモリ１００に格納される上述の各種情報を読み
込む。

【０１９７】このとき、ステップ１の処理に従って、マ
ルチプレクサ４０３が第１のバイナリコード変換回路４
０１の出力信号を選択するようにと選択指示信号が設定
されており、これから、方式の起動を指示するイネー
ブル信号はイネーブル指示を表示するのに対して、方式
の起動を指示するイネーブル信号はイネーブル指示を
表示していない。従って、方式に従うフラッシュメモ
リ１００が搭載されているときには、デコーダ５０が起
動されないことで、フラッシュメモリ１００に対するア
クセスを実現できない。

【０１９８】これから、続いて、ステップ３で、ステッ
プ２のアクセス処理によりフラッシュメモリ１００にア
クセスできたのか否かをチェックして、フラッシュメモ
リ１００にアクセスできたことを判断するとき、すなわ
ち、方式に従うフラッシュメモリ１００が搭載されて
いることを判断するときには、選択指示信号レジスタ４
０４に設定される選択指示信号が正しいことを判断し
て、そのまま処理を終了する。

【０１９９】一方、ステップ３のチェック処理に従っ
て、ステップ２のアクセス処理によりフラッシュメモリ
１００にアクセスできないことを判断するとき、すなわ
ち、方式に従うフラッシュメモリ１００が搭載されて
いることを判断するときには、ステップ４に進んで、マ
ルチプレクサ４０３が第２のバイナリコード変換回路４
０２の出力信号を選択するようにと、選択指示信号レジ
スタ４０４に対して選択指示信号を設定する。

【０２００】続いて、ステップ５で、先頭に位置するチ
ップ番号０のフラッシュメモリ１００に対するアクセス
を実行することで、先頭に位置するチップ番号０のフラ
ッシュメモリ１００に格納される上述の各種情報を読み
込んで処理を終了する。

【０２０１】このようにして、図３３に示すような構成
を採るときには、ＣＰＵ４１は、図３４の処理フローを
実行することで、選択指示信号レジスタ４０４に対し
て、簡単に選択指示信号を設定できるようになる。

【０２０２】図３４の処理フローでは、ステップ１の処
理で、マルチプレクサ４０３が第１のバイナリコード変
換回路４０１の出力信号を選択するようにと選択指示信
号を設定する構成を採ったが、マルチプレクサ４０３が
第２のバイナリコード変換回路４０２の出力信号を選択
するようにと選択指示信号を設定する構成を採ることも
可能である。この構成を採るときには、ステップ３の処
理で、先頭に位置するチップ番号０のフラッシュメモリ
１００にアクセスできないことを判断するときには、ス
テップ４の処理で、マルチプレクサ４０３が第１のバイ
ナリコード変換回路４０１の出力信号を選択するように
と、選択指示信号レジスタ４０４に設定する選択指示信
号を変更することになる。

【０２０３】また、図３４の処理フローでは、ｍ個のフ
ラッシュメモリ１００を搭載するか、２^m 個のフラッシ
ュメモリ１００を搭載するという図４の実施例を想定し
たが、ｍ個のフラッシュメモリ１００を搭載するか、２
^m+n 個のフラッシュメモリ１００を搭載するという図１
４の実施例に対してもそのまま適用できる。

【０２０４】

【発明の効果】以上説明したように、本発明によれば、
最大ｍ個のチップを搭載する装置と最大２^m 個のチップ
を搭載する装置とに共通的に用いられたり、最大ｍ個の
チップを搭載する装置と最大２^m+n 個のチップを搭載す
る装置とに共通的に用いられる構成を採るときにあっ
て、装置の持つチップ情報が外部から与えられなくも、
それらのチップに対してのチップイネーブル信号を生成
できるようになる。

【０２０５】そして、本発明によれば、電源遮断時にも
データを保持する機能を有するメモリを搭載するときに
あって、メモリ装置としての動作に必要となる情報をメ
モリに格納する構成を採って、メモリ装置の起動時に、
それらの動作情報をプログラムが参照するレジスタに格
納することで、メモリ装置を動作させる構成を採ること
から、外部から端子を使ってメモリ装置に動作情報を通
知する必要がないことでコネクタ端子の増加を防止でき
るようになるとともに、メモリに格納される動作情報を
書き換えるだけで、簡単に、メモリ装置の動作内容を変
更できるようになる。

【０２０６】そして、本発明によれば、メモリに与える
チップイネーブル信号と、デコーダによりデコードされ
ることでメモリに与えるチップイネーブル信号を生成す
ることになるチップイネーブル生成用信号とを生成し
て、デコーダが備えられないときには、チップイネーブ
ル信号を選択してメモリに与え、デコーダが備えられる
ときには、チップイネーブル生成用信号を選択してデコ
ーダに与える構成を採るときにあって、簡単に、チップ
イネーブル信号を出力するのか、チップイネーブル生成
用信号を出力するのかを決定できるようになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の適用されるメモリカードの説明図であ
る。

【図３】メモリカードのの装置構成図である。

【図４】チップイネーブル信号生成回路の実施例であ
る。

【図５】バイナリコード変換処理の説明図である。

【図６】デコード処理の説明図である。

【図７】ＣＰＵの実行する処理フローである。

【図８】バイナリコード変換処理の説明図である。

【図９】デコード処理の説明図である。

【図１０】バイナリコード変換処理の説明図である。

【図１１】デコード処理の説明図である。

【図１２】バイナリコード変換処理の説明図である。

【図１３】デコード処理の説明図である。

【図１４】チップイネーブル信号生成回路の実施例であ
る。

【図１５】コントローラとメモリとの間の結線の説明図
である。

【図１６】演算回路の算出する剰余及び商の説明図であ
る。

【図１７】バイナリコード変換処理の説明図である。

【図１８】デコード処理の説明図である。

【図１９】バイナリコード変換処理の説明図である。

【図２０】デコード処理の説明図である。

【図２１】演算回路の算出する剰余及び商の説明図であ
る。

【図２２】バイナリコード変換処理の説明図である。

【図２３】デコード処理の説明図である。

【図２４】バイナリコード変換処理の説明図である。

【図２５】デコード処理の説明図である。

【図２６】先頭のフラッシュメモリに格納される設定情
報である。

【図２７】設定装置の実行する処理フローである。

【図２８】ＣＰＵの実行する処理フローである。

【図２９】本発明の説明図である。

【図３０】フラッシュメモリの説明図である。

【図３１】内部テーブルの説明図である。

【図３２】本発明の説明図である。

【図３３】本発明の説明図である。

【図３４】ＣＰＵの実行する処理フローである。

【符号の説明】

１ａ 第１のチップボード １ｂ 第２のチップボード ２ コントローラ １０ａ メモリチップ １０ｂ メモリチップ １１ デコーダ ２０ 第１の生成手段 ２１ 第２の生成手段 ２２ 選択手段 ２３ 保持手段 ２４ 取得手段 ２５ 設定手段

フロントページの続き (72)発明者 林 朋弘 神奈川県横浜市港北区新横浜二丁目15番16 株式会社富士通コンピュータテクノロジ 内 (72)発明者 蒲 信吉 神奈川県横浜市港北区新横浜二丁目15番16 株式会社富士通コンピュータテクノロジ 内 (72)発明者 長瀬 健 神奈川県横浜市港北区新横浜二丁目15番16 株式会社富士通コンピュータテクノロジ 内 Ｆターム(参考） 5B025 AE02 5B060 MM00 MM15

Claims (25)

【特許請求の範囲】
1. 【請求項１】 最大ｍ個のチップを搭載する装置と最大
   ２^m 個のチップを搭載する装置とに共通的に用いられる
   チップイネーブル信号生成回路であって、 チップ番号が発行されるときに、該チップ番号の指すチ
   ップのイネーブルを指示するｍビットのチップイネーブ
   ル信号を生成する第１の生成手段と、 チップ番号が発行されるときに、該チップ番号から、特
   定チップ番号について上記第１の生成手段の生成するチ
   ップイネーブル信号と同一のビットパターンを示すｍビ
   ットのチップイネーブル生成用信号を生成する第２の生
   成手段と、 最大ｍ個のチップを搭載する装置に用いられるときに
   は、上記第１の生成手段の生成するチップイネーブル信
   号を選択して出力し、最大２^m 個のチップを搭載する装
   置に用いられるときには、上記第２の生成手段の生成す
   るチップイネーブル生成用信号を選択して出力する選択
   手段とを備えることを、 特徴とするチップイネーブル信号生成回路。
2. 【請求項２】 最大ｍ個のチップを搭載する装置と最大
   ２^m+n 個のチップを搭載する装置とに共通的に用いられ
   るチップイネーブル信号生成回路であって、 チップ番号が発行されるときに、該チップ番号の指すチ
   ップのイネーブルを指示するｍビットの信号を求めて、
   該信号を下位ｍビットとする（ｍ＋ｎ）ビットのチップ
   イネーブル信号を生成する第１の生成手段と、 チップ番号が発行されるときに、該チップ番号を２^m で
   割り算するときに求まる剰余、あるいは該チップ番号か
   ら１を減算した値を２^m で割り算するときに求まる剰余
   から、特定チップ番号について上記第１の生成手段の生
   成するチップイネーブル信号の下位ｍビットと同一のビ
   ットパターンを示す信号を求めるとともに、商から、該
   特定チップ番号について上記第１の生成手段の生成する
   チップイネーブル信号の上位ｎビットと同一のビットパ
   ターンを示す信号を求めて、前者の信号を下位ｍビット
   とし、後者の信号を上位ｎビットとする（ｍ＋ｎ）ビッ
   トのチップイネーブル生成用信号を生成する第２の生成
   手段と、 最大ｍ個のチップを搭載する装置に用いられるときに
   は、上記第１の生成手段の生成するチップイネーブル信
   号を選択して出力し、最大２^m+n 個のチップを搭載する
   装置に用いられるときには、上記第２の生成手段の生成
   するチップイネーブル生成用信号を選択して出力する選
   択手段とを備えることを、 特徴とするチップイネーブル信号生成回路。
3. 【請求項３】 請求項２記載のチップイネーブル信号生
   成回路において、 第１の生成手段は、第２の生成手段が商から生成するｎ
   ビットを上位ｎビットとするチップイネーブル信号を生
   成することを、 特徴とするチップイネーブル信号生成回路。
4. 【請求項４】 請求項１〜３に記載されるいずれかのチ
   ップイネーブル信号生成回路において、 特定チップ番号を発行することで、該特定チップ番号の
   指すメモリチップからどちらの装置であるのかを示す情
   報を取得する取得手段と、 選択手段に与える選択指示信号を保持する保持手段を設
   定先として、上記取得手段の取得する情報により規定さ
   れる選択指示信号を該保持手段に設定する設定手段とを
   備えることを、 特徴とするチップイネーブル信号生成回路。
5. 【請求項５】 請求項１記載のチップイネーブル信号生
   成回路において、 第１の生成手段は、０から始まるチップ番号が発行され
   るときに、該チップ番号に応じてｍビットのいずれか１
   つのビットに１を設定することでチップイネーブル信号
   を生成し、 第２の生成手段は、０から始まるチップ番号が発行され
   るときに、該チップ番号の２値化値に１を加算した信号
   を生成することでチップイネーブル生成用信号を生成す
   ることを、 特徴とするチップイネーブル信号生成回路。
6. 【請求項６】 請求項１記載のチップイネーブル信号生
   成回路において、 第１の生成手段は、０から始まるチップ番号が発行され
   るときに、該チップ番号に応じてｍビットのいずれか１
   つのビットに０を設定することでチップイネーブル信号
   を生成し、 第２の生成手段は、０から始まるチップ番号が発行され
   るときに、該チップ番号の２値化値のビット反転値から
   １を減算した信号を生成することでチップイネーブル生
   成用信号を生成することを、 特徴とするチップイネーブル信号生成回路。
7. 【請求項７】 請求項２記載のチップイネーブル信号生
   成回路において、 第１の生成手段は、０から始まるチップ番号が発行され
   るときに、該チップ番号に応じて下位ｍビットのいずれ
   か１つのビットに１を設定することでチップイネーブル
   信号を生成し、 第２の生成手段は、０から始まるチップ番号が発行され
   るときに、該チップ番号を２^m で割り算するときに求ま
   る剰余の２値化値に１を加算した信号を下位ｍビットと
   するチップイネーブル生成用信号を生成することを、 特徴とするチップイネーブル信号生成回路。
8. 【請求項８】 請求項２記載のチップイネーブル信号生
   成回路において、 第１の生成手段は、０から始まるチップ番号が発行され
   るときに、該チップ番号に応じて下位ｍビットのいずれ
   か１つのビットに０を設定することでチップイネーブル
   信号を生成し、 第２の生成手段は、０から始まるチップ番号が発行され
   るときに、該チップ番号を２^m で割り算するときに求ま
   る剰余の２値化値のビット反転値から１を減算した信号
   を下位ｍビットとするチップイネーブル生成用信号を生
   成することを、 特徴とするチップイネーブル信号生成回路。
9. 【請求項９】 請求項５〜８に記載されるいずれかのチ
   ップイネーブル信号生成回路において、 チップ番号０又は１を発行することで、該チップ番号の
   指すメモリチップからどちらの装置であるのかを示す情
   報を取得する取得手段と、 選択手段に与える選択指示信号を保持する保持手段を設
   定先として、上記取得手段の取得する情報により規定さ
   れる選択指示信号を該保持手段に設定する設定手段とを
   備えることを、 特徴とするチップイネーブル信号生成回路。
10. 【請求項１０】 請求項１記載のチップイネーブル信号
    生成回路において、 第１の生成手段は、１から始まるチップ番号が発行され
    るときに、該チップ番号に応じてｍビットのいずれか１
    つのビットに１を設定することでチップイネーブル信号
    を生成し、 第２の生成手段は、１から始まるチップ番号が発行され
    るときに、該チップ番号の２値化値をチップイネーブル
    生成用信号として用いることを、 特徴とするチップイネーブル信号生成回路。
11. 【請求項１１】 請求項１記載のチップイネーブル信号
    生成回路において、 第１の生成手段は、１から始まるチップ番号が発行され
    るときに、該チップ番号に応じてｍビットのいずれか１
    つのビットに０を設定することでチップイネーブル信号
    を生成し、 第２の生成手段は、１から始まるチップ番号が発行され
    るときに、該チップ番号の２値化値のビット反転値を生
    成することでチップイネーブル生成用信号を生成するこ
    とを、 特徴とするチップイネーブル信号生成回路。
12. 【請求項１２】 請求項２記載のチップイネーブル信号
    生成回路において、 第１の生成手段は、１から始まるチップ番号が発行され
    るときに、該チップ番号に応じて下位ｍビットのいずれ
    か１つのビットに１を設定することでチップイネーブル
    信号を生成し、 第２の生成手段は、１から始まるチップ番号が発行され
    るときに、該チップ番号から１を減算した値を２^m で割
    り算するときに求まる剰余の２値化値に１を加算した信
    号を下位ｍビットとするチップイネーブル生成用信号を
    生成することを、 特徴とするチップイネーブル信号生成回路。
13. 【請求項１３】 請求項２記載のチップイネーブル信号
    生成回路において、 第１の生成手段は、１から始まるチップ番号が発行され
    るときに、該チップ番号に応じて下位ｍビットのいずれ
    か１つのビットに０を設定することでチップイネーブル
    信号を生成し、 第２の生成手段は、１から始まるチップ番号が発行され
    るときに、該チップ番号から１を減算した値を２^m で割
    り算するときに求まる剰余の２値化値のビット反転値か
    ら１を減算した信号を下位ｍビットとするチップイネー
    ブル生成用信号を生成することを、 特徴とするチップイネーブル信号生成回路。
14. 【請求項１４】 請求項１０〜１３に記載されるいずれ
    かのチップイネーブル信号生成回路において、 チップ番号１又は２を発行することで、該チップ番号の
    指すメモリチップからどちらの装置であるのかを示す情
    報を取得する取得手段と、 選択手段に与える選択指示信号を保持する保持手段を設
    定先として、上記取得手段の取得する情報により規定さ
    れる選択指示信号を該保持手段に設定する設定手段とを
    備えることを、 特徴とするチップイネーブル信号生成回路。
15. 【請求項１５】 ＣＰＵと、電源遮断時にもデータを保
    持する機能を有する１つ又は複数のメモリと、ＣＰＵの
    指示に応答して該メモリにコマンドを発行することで該
    メモリを制御するコントローラとを備えるメモリ装置で
    あって、 上記メモリに、メモリ装置としての動作に必要となる情
    報を格納するよう構成され、 かつ、装置の起動時に、上記メモリから、メモリ装置と
    しての動作に必要となる情報を読み出して、上記ＣＰＵ
    上で走行するプログラムが参照するレジスタに格納する
    よう構成されることを、 特徴とするメモリ装置。
16. 【請求項１６】 請求項１５記載のメモリ装置におい
    て、 複数のメモリが搭載されるときに、先頭のメモリに、メ
    モリ装置としての動作に必要となる情報を格納するよう
    構成されることを、 特徴とするメモリ装置。
17. 【請求項１７】 請求項１５又は１６記載のメモリ装置
    において、 外部から、メモリ装置としての動作に必要となる情報の
    設定要求が発行されるときに、その情報を取得する取得
    手段と、 上記取得手段の取得するメモリ装置としての動作に必要
    となる情報をメモリに書き込む書込手段とを備えること
    を、 特徴とするメモリ装置。
18. 【請求項１８】 請求項１５〜１７に記載されるいずれ
    かのメモリ装置において、 メモリ装置としての動作に必要となる情報として、メモ
    リの接続数情報を格納することを、 特徴とするメモリ装置。
19. 【請求項１９】 請求項１５〜１７に記載されるいずれ
    かのメモリ装置において、 メモリ装置としての動作に必要となる情報として、アク
    セス要求のデータが消去されているときに返すコードの
    設定情報を格納することを、 特徴とするメモリ装置。
20. 【請求項２０】 請求項１５〜１７に記載されるいずれ
    かのメモリ装置において、 メモリ装置としての動作に必要となる情報として、メモ
    リ装置の規格の識別情報を格納することを、 特徴とするメモリ装置。
21. 【請求項２１】 請求項１５〜１７に記載されるいずれ
    かのメモリ装置において、 メモリ装置としての動作に必要となる情報として、内部
    レジスタの規定範囲のビットを有効とするのか無効とす
    るのかを示す設定情報を格納することを、 特徴とするメモリ装置。
22. 【請求項２２】 請求項１５〜１７に記載されるいずれ
    かのメモリ装置において、 メモリ装置としての動作に必要となる情報として、内部
    テーブルの作成方法の識別情報を格納することを、 特徴とするメモリ装置。
23. 【請求項２３】 請求項１５〜１７に記載されるいずれ
    かのメモリ装置において、 メモリ装置としての動作に必要となる情報として、低消
    費電力モードに入る時間の設定情報を格納することを、 特徴とするメモリ装置。
24. 【請求項２４】 メモリに与えるチップイネーブル信号
    と、デコーダによりデコードされることでメモリに与え
    るチップイネーブル信号を生成することになるチップイ
    ネーブル生成用信号とを生成して、デコーダが備えられ
    ないときには、該チップイネーブル信号を選択してメモ
    リに与え、デコーダが備えられるときには、該チップイ
    ネーブル生成用信号を選択して該デコーダに与えるメモ
    リ装置であって、 チップイネーブル信号が生成されるときに、デコーダが
    機能しないという構成が採られるときにあって、チップ
    イネーブル信号を選択しつつ、特定のチップ番号を発行
    することで、該特定チップ番号の指すメモリにアクセス
    する実行手段と、 上記実行手段の発行する特定チップ番号の指すメモリが
    アクセス可能であるのか否かを検出する検出手段と、 上記検出手段の検出結果に従って、チップイネーブル信
    号を選択するのか、チップイネーブル生成用信号を選択
    するのかを決定する決定手段とを備えることを、 特徴とするメモリ装置。
25. 【請求項２５】 メモリに与えるチップイネーブル信号
    と、デコーダによりデコードされることでメモリに与え
    るチップイネーブル信号を生成することになるチップイ
    ネーブル生成用信号とを生成して、デコーダが備えられ
    ないときには、該チップイネーブル信号を選択してメモ
    リに与え、デコーダが備えられるときには、該チップイ
    ネーブル生成用信号を選択して該デコーダに与えるメモ
    リ装置であって、 チップイネーブル生成用信号が生成されるときに、チッ
    プイネーブル信号が生成されないという構成が採られる
    ときにあって、チップイネーブル生成用信号を選択しつ
    つ、特定のチップ番号を発行することで、該特定チップ
    番号の指すメモリにアクセスする実行手段と、 上記実行手段の発行する特定チップ番号の指すメモリが
    アクセス可能であるのか否かを検出する検出手段と、 上記検出手段の検出結果に従って、チップイネーブル信
    号を選択するのか、チップイネーブル生成用信号を選択
    するのかを決定する決定手段とを備えることを、 特徴とするメモリ装置。