JP2000105568A - 表示パネルの駆動方法と放電式表示装置 - Google Patents

Abstract

(57)【要約】 【課題】プラズディスプレイパネルの隣接表示セル間の
クロストークによる表示セルの誤動作を防止し、画質の
劣化を防止する。 【解決手段】全面リセット期間４１ａに印加されるリセ
ットパルスを２つＰ１、Ｐ２に分けて印加することによ
り、第２のリセットパルスＰ２では放電のタイミングを
揃え、もって、上下隣接表示セル間のロストークを低減
して画質の劣化を防止する。また、リセットパルス後に
放電させないｔ１＝１〜３μｓの時間間隔、パルス幅ｔ
２＝５〜３０μｓの補助パルスＰ２２をスキャンパルス
Ｐ２３、Ｐ２６の電圧を低減するような電荷を集める極
性で印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、パーソナ
ルコンピュータやワークステーションなどのディスプレ
イ装置や、平面型の壁掛けテレビジョン受信装置や、さ
らには、広告や情報の表示装置等に用いられる放電式の
表示技術、例えば、プラズマディスプレイパネル等の表
示技術に関する。

【０００２】

【従来の技術】プラズマディスプレイ装置では、従来の
ＣＲＴ方式等の厚型構造のディスプレイに代わり、薄形
構造のディスプレイを実現するものであり、特に、大型
のディスプレイに適するものとして期待されている。

【０００３】かかるプラズマディスプレイ装置では、一
般に、１フィールド（１枚の画面）を輝度毎に複数のサ
ブフィールドに分割し、各画素（表示セル）毎に放電に
より紫外線を発生させて蛍光体を励起し発光させる。な
お、この放電は維持放電（サステイン放電）と呼ばれ、
サブフィールド毎にこの放電回数を変えることで中間調
の表示を行う。なお、かかるプラズマディスプレイ装置
では、１フィールド（１枚の画面）の画像を表示するた
めには、各サブフィールドの最初のリセット期間におい
て、まず、その放電領域（表示セル）内に蓄積した荷電
粒子を消去（制御）するため、表示画面全面（全セル）
にリセットパルスを印加し、書き込み放電及び自己消去
放電を生じるようになっている。リセット期間後、画面
上で発光表示するセルの選択（アドレス）を、上記サス
テイン放電の前のアドレス期間と呼ばれる期間を利用し
て、すなわち、表示画面上に配設された、例えばＹ電極
から成るスキャン用の電極にスキャンパルスを、そし
て、アドレス用の電極にアドレスパルスを印加すること
により行う。

【０００４】このように、プラズマディスプレイパネル
では、画面上の表示するセルの選択が、Ｙ電極から成る
アドレス用の電極にスキャンパルスを印加することによ
り行われ、その後、これらによって選択されたセルにお
いて上記のサステイン放電が行われることにより画像表
示する。

【０００５】ところで、従来は、各サブフィールドの最
初では、通常、その直前のサブフィールドにおいてサス
テイン放電が行われたか否かにかかわらず、放電領域
（表示セル）内に蓄積した荷電粒子を消去するために全
面で書き込み放電及び消去放電を行っていた。しかしな
がら、この放電による発光は発光信号の有無によらずに
全セルで起こるため、特に黒レベルでの輝度が上昇して
しまい、コントラストを劣化させてしまう。そこで、例
えば、特開平８−２７８７６６号公報には、直前のサブ
フィールドでサステイン放電が行われたセルのみ電荷
（壁電荷）を消去する操作を行う技術が記載されてい
る。この技術は、直前のサブフィールドにおいて上記サ
ステイン放電が行われたセルのみに選択的に書き込み放
電及び自己消去放電を行わせ、もって、コントラストの
劣化を防止するものである。なお、かかる技術でも、上
記１フィールド（１枚の画面）を構成する複数のサブフ
ィールドの内の最初のサブフィールドのリセット期間で
は、やはり、セル内に蓄積した電荷を消去するために全
面で書き込み放電及び消去放電を行っている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記関
連技術では、特に、プラズマディスプレイパネルの高精
細化の要求によるセル構造の微細化に伴い、上下、左右
の隣接表示セル間の間隔が狭小化しており、これによ
り、各セルの放電時に発生する電荷による上下、左右隣
接セルへの影響（いわゆるクロストーク）が大きくな
り、そのため、各セルが正常な動作を行い難く、すなわ
ち、誤放電による不要な発光や、必要なセルの不点灯を
生じるという問題点があった。

【０００７】発明者等は種々の試験等により、上記発生
電荷による上下隣接表示セル間への影響は、特に、上記
全面リセット放電時における放電遅れ量の不均一（ばら
つき）が大きい程大きくなる傾向を示すこと、及び、こ
の放電遅れ量が大きい場合には、このリセット放電に続
くアドレス期間において、正常なアドレス放電が行われ
なくなってしまうことから、表示される画質の劣化を引
き起こすことを確認した。また、左右隣接表示セル間へ
の影響は、特に、上記アドレス放電の際のクロストーク
による誤放電であること、及び、この誤放電により表示
される画質の劣化を引き起こすことを確認した。

【０００８】本発明は、本発明者等の課題認識、すなわ
ち、全面リセット放電時における放電遅れ量の不均一に
よる画質の劣化という認識に基づいて成されたものであ
り、より具体的には、この全面リセット放電時における
放電遅れ量の不均一を抑制することにより、上下隣接セ
ルへの影響であるクロストークを低減して安定したアド
レス放電を実現し、もって、高精細な画面における高画
質な画像を提供することを可能にする表示技術を提供す
ることを目的とする。また、本発明は、本発明者等の課
題認識、すなわち、アドレス放電の際のクロストークで
の誤放電による画質の劣化という認識に基づいて成され
たものであり、より具体的には、リセット放電後にアド
レス放電の際の印加電圧とは極性の異なる電荷を蓄積す
る電圧を印加することにより、左右隣接セルでのクロス
トークによる誤放電を低減して安定したアドレス放電を
実現し、もって、高精細画面、高画質画像が得られる表
示技術を提供することを目的とするものである。

【０００９】なお、上記特開平８−２７８７６６号公報
では、上記サステイン放電が行われたセルのみ選択的に
書き込み放電及び自己消去放電を行わせることを開示し
ているものの、しかしながら、この従来技術では、電荷
を完全に消去するものとしており、次の放電を安定化す
るために、自己消去放電により発生した電荷を利用する
ことについては考慮されていなかった。

【００１０】また、本発明は、上記スキャンパルスの印
加によるセルの誤放電を防止し、もって、コントラスト
の劣化を防止できる表示技術を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に本発明では、 （１）リセット動作後に表示放電させるセルの選択を行
い表示パネルに画像表示する放電式表示装置において、
最初のリセットパルス印加後であってセルの選択前の期
間に、該選択のための予備処理を行うパルスをセルの電
極に印加する構成とする。

【００１２】（２）サブフィールドを用いて表示パネル
に画像表示する表示パネル駆動方法であって、リセット
動作を行うサブフィールド期間において、セルの電極に
１サブフィールド当たり複数個のリセットパルスを印加
して該リセット動作を行った後、表示放電させるセルを
選択するアドレス動作を行うようにする。

【００１３】（３）上記（２）において、前記複数のリ
セットパルスが同じ電極に印加されるようにする。

【００１４】（４）上記（３）において、２個のリセッ
トパルスが印加され、２個目のリセットパルスが１個目
のリセットパルスの終了後１μｓ〜数十μｓの時間内に
印加されるようにする。

【００１５】（５）上記（２）において、前記複数のリ
セットパルスが異なる電極に印加されるようにする。

【００１６】（６）上記（２）において、前記複数のリ
セットパルスのうち最初のリセットパルスの印加終了と
次のリセットパルスの印加開始とが略一致するようにす
る。

【００１７】（７）サブフィールドを用いて表示パネル
に画像表示する放電式表示装置であって、リセット動作
を行うサブフィールド期間において、表示パネルのセル
の電極に対し、該リセット動作のため１サブフィールド
当たり複数個のリセットパルスを印加するように構成す
る。

【００１８】（８）上記（７）において、前記複数のリ
セットパルスは同じ電極に印加されるようにする。

【００１９】（９）上記（７）において、前記複数のリ
セットパルスは２個のリセットパルスであり、２個目の
リセットパルスが１個目のリセットパルスの終了後１μ
ｓ〜数十μｓの時間内に印加されるようにする。

【００２０】（１０）上記（７）において、前記複数の
リセットパルスは異なる電極に印加されるようにする。

【００２１】（１１）上記（７）において、前記複数の
リセットパルスのうち最初のリセットパルスの印加終了
と次のリセットパルスの印加開始とが略一致するように
する。

【００２２】（１２）リセット動作とアドレス動作を行
い表示パネルのセルに画像表示のための表示放電を行わ
せる表示パネル駆動方法において、セルの電極に対し、
リセット動作のためのリセットパルスを印加後、補助パ
ルスを印加してアドレス動作時のスキャンパルスとは逆
電位となる電荷を形成してから、表示放電させるセルを
選択するアドレス動作を行うようにする。

【００２３】（１３）上記（１２）において、前記補助
パルスは、前記リセットパルス終了後１〜３μｓの時間
内に印加されるようにする。

【００２４】（１４）上記（１３）において、前記補助
パルスは、直前の表示放電回数に対応して印加されるよ
うにする。

【００２５】（１５）上記（１２）において、前記補助
パルスは、パルス幅が５〜３０μｓであるようにする。

【００２６】（１６）上記（１２）において、前記補助
パルスは、前記リセットパルスを印加する電極と同一の
電極に印加されるようにする。

【００２７】（１７）上記（１２）において、前記補助
パルスは、前記スキャンパルスを印加する電極と同一の
電極に印加されるようにする。

【００２８】（１８）リセット動作とアドレス動作を行
い表示パネルのセルにおける表示放電により画像表示す
る放電式表示装置において、セルの電極に対し、リセッ
ト動作用リセットパルス印加後、アドレス動作時のスキ
ャンパルスとは逆電位となる電荷を形成する補助パルス
を印加するようにする。

【００２９】（１９）上記（１８）において、前記補助
パルスは、前記リセットパルス終了後１〜３μｓの時間
内に印加されるようにする。

【００３０】（２０）上記（１８）において、前記補助
パルスは、直前の表示放電回数に対応した時点で印加さ
れるようにする。

【００３１】（２１）上記（１８）において、前記補助
パルスは、パルス幅が５〜３０μｓであるようにする。

【００３２】（２２）上記（１８）において、前記補助
パルスは、前記リセットパルスを印加する電極と同一の
電極に印加されるようにする。

【００３３】（２３）上記（１８）において、前記補助
パルスは、前記スキャンパルスを印加する電極と同一の
電極に印加されるようにする。

【００３４】（２４）サブフィールドによる表示方式の
構成を有し、リセット動作とアドレス動作を行い表示パ
ネルのセルを表示放電させて画像表示する放電式表示装
置において、リセット動作を行うサブフィールド期間に
おいて、セルの電極に対し、該リセット動作のため１サ
ブフィールド当たり複数個のリセットパルスを印加し、
かつ、リセットパルス印加後、アドレス動作時のスキャ
ンパルスとは逆電位となる電荷を形成する補助パルスを
印加するように構成する。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。

【００３６】図２は、本発明の第一の実施形態であるプ
ラズマディスプレイパネルの構造例図である。図におい
て、前面ガラス基板２１の下面には透明なＸ電極２２と
透明なＹ電極２３とが互いに平行に設けられている。ま
た、これらＸ電極２２とＹ電極２３には、それぞれ、Ｘ
バス電極２４とＹバス電極２５が積層されて形成されて
いる。さらに、その下面には、誘電体層２６と、さら
に、その下面には、例えば、酸化マンガン（ＭｇＯ）等
からなる保護層２７が設けられている。

【００３７】一方、上記前面ガラス基板に対向して配置
された背面ガラス基板２８の上面には、前記前面ガラス
基板２１のＸ電極２２とＹ電極２３とに直角方向に交差
するように、いわゆるアドレスＡ電極２９が設けられて
いる。なお、このアドレスＡ電極２９上にも誘電体層３
０が覆って設けられており、さらに、その上面にはパネ
ルの隔壁３１を形成する部材が上記アドレスＡ電極２９
と平行に配置されている。なお、上記アドレスＡ電極２
９上の誘電体層３０上には、上記隔壁３１を形成する一
対の部材との間に、それぞれ、蛍光体３２（赤（Ｒ）、
緑（Ｇ）、青（Ｂ）の３色）が交互に塗布されている。

【００３８】次に、図３は、上記図２に示したプラズマ
ディスプレイパネルの、特に、その１つの表示セルを、
図の矢印Ａ方向から見た場合の一部拡大断面図である。
アドレスＡ電極２９は、一対の隔壁３１、３１の中間に
位置しており、また、前面ガラス基板２１と背面ガラス
基板２８との間に形成される空間３３には、例えば、Ｎ
ｅ、Ｘｅ等のいわゆる放電ガスが充填されて放電空間が
形成されている。

【００３９】さらに、添付の図４は、上記図２のプラズ
マディスプレイパネルを、図の矢印Ｂ方向から見た場合
の一部拡大断面図であり、３つの表示セル３３、３３…
が図示されている。なお、各表示セルは、図中の点線で
示す位置で略その境界を区切られており、また、この図
からも明らかなように、各表示セルには、前面ガラス基
板２１のＸ電極２２とＹ電極２３とが交互に順次配置さ
れている。なお、ＡＣ型のプラズマディスプレイパネル
では、これらＸ電極２２とＹ電極２３の近傍の誘電体上
に、具体的には、Ｘ電極２２とＹ電極２３上の誘電体層
２６の下面に設けられた保護層２７上に電荷を分けて集
め、この電荷を利用して放電を行うための電界を形成し
ている。

【００４０】図５は、上記前面ガラス基板２１上に形成
されたＸ電極２２及びＹ電極２３と上記背面ガラス基板
２８上に形成されたアドレスＡ電極２９の配線と、そし
て、これら各電極に接続された回路とからなる回路構成
を示す模式図である。なお、Ｘ駆動回路３４は、上記複
数のＸ電極２２に一時に印加する駆動パルスを発生して
おり（但し、このＸ電極２２は共通接続はされておら
ず、奇数番と偶数番により２組に分割されて別々に駆動
されることもある）、他方、Ｙ駆動回路３５は、上記複
数のＹ電極２２の各電極毎にその駆動パルスを発生して
印加する。また、Ａ駆動回路３６は、上記アドレスＡ電
極２９の各電極毎にその駆動パルスを発生して印加して
いる。

【００４１】図６には、上記にその構成を説明したＡＣ
型のプラズマディスプレイパネルにおける駆動方法であ
るフィールド駆動方法を示す。図において、符号４０
は、１フィールド期間を示しており、横軸には時間ｔ
（１フィールド期間の時間）を、そして、縦軸（下方）
には上記セルの行番号（ｙ）を示している。なお、この
図示の例では、１フィールドが第１〜第８のサブフィー
ルド、すなわち、８個のサブフィールド４１〜４８に分
割されている例を示す。

【００４２】図６において、第１のサブフィールド４１
の1最初には、全セルにおいて書き込み放電及び電荷の
消去のための自己消去放電と、電荷の分離を行うための
全面リセット期間４１ａが設けられている。続く、第２
〜第８サブフィールド４２〜４８の最初には、それぞ
れ、その直前のサブフィールドにおいてサステイン放電
が行われたセルのみ選択的に書き込み及び消去のための
放電と、やはり、電荷分離を行なうための選択リセット
期間４２ａ〜４８ａが設けられている。

【００４３】また、第１〜第８サブフィールド４１〜４
８では、それぞれ、上記全面リセット期間４１ａあるい
は上記選択リセット期間４２ａ〜４８ａに続いて、アド
レス期間４１ｂ〜４８ｂが設けられ、さらに、これらに
続いて、それぞれ、サステイン放電（維持放電）期間４
１ｃ〜４８ｃが設けられている。なお、このサステイン
放電期間４１ｃ〜４８ｃでは、それぞれに放電回数が割
り振られており、これらの放電回数の組み合わせによ
り、いわゆる、中間調の表示を行うことを可能にしてい
る。また、上記の放電回数の多少とサブフィールドの順
番は任意であり、本実施の形態では、このサブフィール
ドを放電回数の多い順に並べた例をその一例として示し
ている。

【００４４】図７は、上記図６に示した、特に、上記第
１サブフィールド４１における、各電極の駆動信号の波
形を示すタイムチャートである。

【００４５】図７（ａ）に示す信号波形は、上記第１サ
ブフィールド４１の全面リセット期間４１ａにおいて、
Ｘ電極２２に印加される駆動信号波形の一部を示してい
る。また、図７（ｂ）に示す信号波形は、この時、互い
に隣接するＹ電極２３の一部（例えば、この例では、第
１行目のＹ１電極２３）に印加される駆動信号波形の一
部を示している。図７（ｃ）に示す信号波形は、上記ア
ドレスＡ電極２９の１本に印加される駆動信号波形の一
部を、そして、図７（ｄ）に示す信号波形は、上記パル
ス信号の印加によりセル内に発生する放電による発光を
示している。

【００４６】ここで、上記第１のサブフィールド４１の
全面リセット期間４１ａにおいて、Ｘ電極２２に印加さ
れる信号波形は、上記図７（ａ）に示すように、全表示
セルに自己消去放電を起こさせるための全面リセットパ
ルスＰ１、Ｐ２を備えている。なお、この全面リセット
パルスＰ１、Ｐ２は、図からも明らかなように、本発明
によれば、２つのリセットパルスＰ１、Ｐ２から形成さ
れており、これにより、リセットパルスが連続して少な
くとも２回、Ｘ電極２２に印加される。なお、この全面
リセットパルスＰ１、Ｐ２は、各表示セル内における電
荷の有無にかかわらず、全表示セルにおいて確実に放電
を起こさせるためのものであり、その振幅（電圧）及び
／又はパルス幅については、後に詳細に説明する。さら
に、このＸ電極２２に印加される信号波形は、続くアド
レス期間４１ｂにおいては、ＸスキャンパルスＰ３を、
そして、その後のサステイン放電期間４１ｃにおいて
は、所定の電圧と幅を備えた所定数のサステインパルス
Ｐ４を備えている。

【００４７】また、Ｙ１電極２３に印加される信号波形
は、上記図７（ｂ）に示すように、リセット期間４１ａ
に続くアドレス期間４１ｂにおいて、発光する表示セル
を選択するため、負の極性のスキャンパルスＰ６を備え
ると共に、その後のサステイン放電期間４１ｃにおいて
は、所定の電圧と幅を備えた所定数のサステインパルス
Ｐ７を備えている。

【００４８】さらに、上記アドレスＡ電極２９に印加さ
れる信号波形が上記図７（ｃ）に示されており、この波
形は、サステイン放電期間４１ｃにおいて、上記Ｘ電極
２２及びＹ１電極２３に印加されるサステインパルスＰ
４及びＰ７に対応する全面パルスＰ１１を備えている。
また、表示セルを選択するためのスキャンパルスＰ６に
合わせてアドレスパルスＰ１０が印加される。そして、
図７（ｄ）には、上記各種の駆動パルスにより放電空間
（表示セル）内で発生する放電による発光動作を示して
いる。

【００４９】ここで、図１（ａ）と（ｂ）には、上記図
７にも示した第１サブフィールド４１における各信号波
形のうち、特に、その全面リセット期間４１ａにおいて
Ｘ電極２２に印加される信号波形（図１（ａ））、Ｙ電
極２３に印加される信号波形（図１（ｂ））が示されて
いる。また、この図１（ｃ）と（ｄ）には、上下に隣接
する表示セル、すなわち、ＥセルとＦセルにおける放電
とそれによる発光の状況の詳細が示されている。

【００５０】特に、図１（ａ）に示すように、全面リセ
ット期間４１ａにおいて、上記Ｘ電極２２に印加される
全面リセットパルスは、上述のように、２つのリセット
パルスＰ１、Ｐ２から形成されている。かかる２つのリ
セットパルスＰ１、Ｐ２から成る全面リセットパルスに
よれば、図１（ｃ）と（ｄ）に示すように、互いに上下
に隣接するセル、例えば、ＥセルとＦセルとにおいて、
最初のリセットパルスＰ１により生じる放電及びそれに
よる発光は、それぞれ、放電空間であるセル内の電荷の
状態により、発生する放電に遅れが生じる。そして、こ
の放電遅れの不均一（ばらつき）が大きくなると、隣接
する表示セル間における電荷による影響（クロストー
ク）が大きくなり、これにより、その後のアドレス期間
において正常なアドレス放電が阻害される。

【００５１】そこで、本発明では、上記図１（ａ）に示
したように、最初のリセットパルスＰ１に続いて、第２
のリセットパルスＰ２がＸ電極２２に印加される。すな
わち、本発明では、まず、最初のリセットパルスＰ１に
よりプラズマディスプレイパネルの全セルに放電を生じ
るが、上記図１（ｃ）と（ｄ）に示すように、上下に隣
接する、例えば、Ｅセルでは比較的小さな遅れ時間で放
電Ｄ１１が発生し、他方、Ｆセルにおいては、これより
も大きな遅れ時間で放電Ｄ２１が発生する。また、これ
らの放電Ｄ１１、Ｄ２１の後、上記リセットパルスＰ１
の終了（立下がり）から所定の時間を経過した後に、再
び、いわゆる自己消去放電Ｄ１２、Ｄ２２が発生する。
なお、図の波形からも明らかなように、上記リセットパ
ルスＰ１の立上がりにおいて発生する放電Ｄ１１、Ｄ２
１は、それぞれの放電空間であるセルにおける状況によ
りその時期が異なるが、その後の自己消去放電Ｄ１２、
Ｄ２２では、ほぼ同時期に放電が発生する。

【００５２】そこで、さらに、第２のリセットパルスＰ
２を印加して再びセル内で放電することにより、図のよ
うに、上記第２のリセットパルスＰ２による書き込み放
電Ｄ１３、Ｄ２３を、全セル内で、ほぼ同時に発生し、
すなわち、放電遅れの不均一（ばらつき）を小さくし、
もって、上下に隣接する表示セル間における電荷による
影響（クロストーク）を小さくし、その後のアドレス期
間における正常なアドレス放電を確実に確保するもので
ある。なお、図中の符号Ｄ１４、Ｄ２４は、上記第２の
リセットパルスＰ２により生じる自己消去放電による発
光を示している。このように、本発明では、まず、最初
のリセットパルスにより各表示セル内での空間電荷を生
成させ、壁電荷の状況を同じにして、第２のリセットパ
ルスの放電のタイミングを揃えようとするものである。

【００５３】なお、上記した最初のリセットパルスＰ１
のパルス幅ｔ１と、その後に印加する第２のリセットパ
ルスＰ２のパルス幅ｔ２とは、特に、前者と後者はほぼ
同一の値に設定すればよいが、特に、前者による放電遅
れのばらつきを考慮し、前者のパルス幅を後者のそれよ
りも大きな値に設定する（ｔ１≧ｔ２）ことがより好ま
しい。また、これらリセットパルスＰ１、Ｐ２のパルス
幅ｔ１、ｔ２は、このパルスの印加により生じる書き込
み放電によって、その後に発生する自己消去放電のため
の壁電荷を電極間に付着する程度に設定され、また、そ
の振幅は、通常、Ｘ、Ｙ電極間の放電開始電圧以上とな
る、数百ボルトに設定される。

【００５４】さらに、これら２つのリセットパルスＰ
１、Ｐ２間の間隔ｄは、あまり近過ぎる場合には、上記
最初のリセットパルスＰ１による自己消去放電Ｄ１２、
Ｄ２２との干渉を生じてしまうことから、少なくとも１
μｓ程度の間隔ｄを持たせることが好ましい。また、こ
れら２つのリセットパルスＰ１、Ｐ２間の間隔ｄは、上
記第２のリセットパルスＰ２により発生する書き込み放
電Ｄ１３、Ｄ２３がほぼ同時に発生する程度であればよ
く、例えば、各セルの構造や放電ガス等によっても異な
るが、数十μｓ程度までの範囲で設定が可能であろう。

【００５５】なお、上記の実施形態では、全セルにおけ
るリセットパルスによる放電のタイミングを揃えるため
に、同一の電極、すなわち上記Ｘ電極２２にリセットパ
ルスを２回印加するようにしているが、本発明はこれに
限定されない。すなわち、例えば、図８（ａ）及び図８
（ｂ）にも示すように、上記Ｘ電極２２にリセットパル
スＰ２を印加する前に、上記リセットパルスＰ１に対応
するリセットパルスＰ１’をＹ電極２３に印加すること
も可能である。なお、この図８に示す他の実施の形態に
おいても、その動作、さらには、その作用及び効果は、
上記実施の形態と同様であり、ここではその詳細な説明
は省略する。なお、図８（ｃ）には、上記のリセットパ
ルスＰ１’、Ｐ２によりセル内で発生する放電とそれに
よる発光が示されている。

【００５６】さらに、図９には、本発明のさらに他の実
施形態を示す。この形態では、上記図８に示した実施形
態と同様、上記Ｘ電極２２に印加するリセットパルスＰ
１に代え、これに対応するリセットパルスＰ１’をＹ電
極２３に印加するものであり（図９（ａ）及び（ｂ）を
参照）、さらに、図９からも明らかなように、最初のリ
セットパルスＰ１’の終了（立下がり）を第２のリセッ
トパルスＰ２の開始（立上がり）とほぼ一致させるもの
である。なお、このように、最初のリセットパルスＰ
１’の立下がり時間と第２のリセットパルスＰ２の立上
がり時間とを略一致させることにより、図９（ｃ）にも
示すように、上記リセットパルスの印加により生じる放
電及びそれに伴う発光の回数を減少させる（１回減少す
る）ことが可能になる。このことによれば、このリセッ
ト期間での放電による発光は全セルで起こるため、特に
黒レベルでの輝度が上昇してしまうことを防止でき、コ
ントラスト劣化の防止対策として有利である。

【００５７】次に、他の実施形態について図１０〜図１
５を用いて説明する。図１０は、上記図６に示した上記
第１サブフィールド４１における各電極の駆動電圧波形
を示す。

【００５８】まず、図１０（ａ）に示す信号波形は、上
記第１サブフィールド４１においてＸ電極２２に印加さ
れる駆動電圧波形の一部を示している。また、図１０
（ｂ）に示す信号波形は、互いに隣接するＹ電極２３の
一部（例えば、この例では、第１行目のＹ１電極２３）
に印加される駆動電圧波形の一部を示している。また、
図１０（ｃ）に示す信号波形は、上記アドレスＡ電極２
９の１本に印加される駆動電圧波形の一部を、そして、
図１０（ｄ）に示す信号波形は、上記パルス電圧の印加
によりセル内に発生する放電による発光を示している。

【００５９】ここで、例えば、図７におけるサブフィー
ルド４１において、Ｘ電極２２に印加される電圧波形
は、上記図１０（ａ）に示すように、その全面リセット
期間４１ａにおいては、全セルに自己消去放電を起こさ
せるための全面リセットパルスＰ２１を備えると共に、
その放電終了後に、本発明により新たにＸ電極２２に印
加される補助パルスＰ２２とを備えている。なお、全面
リセットパルスＰ２１は、各セル内における電荷の有無
にかかわらず、全セルにおいて確実に放電を起こさせる
ため、後に説明する選択リセットパルスＰ３６に比較
し、その振幅（電圧）及び／又はパルス幅においてより
大きな値に設定されている。また、この補助パルスＰ２
２は、図からも明らかなように、上記全面リセットパル
スＰ２１の立ち下がりから所定の時間ｔ１１を過ぎた後
に、所定の期間（パルス幅）ｔ２２だけ立ち上がるパル
ス信号となっている。さらに、このＸ電極２２に印加さ
れる電圧波形は、続くアドレス期間４１ｂにおいては、
ＸスキャンパルスＰ２３を、そして、その後のサステイ
ン放電期間４１ｃにおいては、所定の電圧と幅を備えた
所定数のサステインパルスＰ２４を備えている。

【００６０】また、Ｙ１電極２３に印加される電圧波形
は、上記図１０（ｂ）に示すように、リセット期間４１
ａに続くアドレス期間４１ｂにおいて、アドレスのため
の負の極性のスキャンパルスＰ２６を備えると共に、そ
の後のサステイン放電期間４１ｃにおいては、所定の電
圧と幅を備えた所定数のサステインパルスＰ２７を備え
ている。

【００６１】さらに、上記アドレスＡ電極２９に印加さ
れる電圧波形が上記図１０（ｃ）に示されており、この
波形は、サステイン放電期間４１ｃにおいて、上記Ｘ電
極２２及びＹ１電極２３に印加されるサステインパルス
Ｐ２４及びＰ２７に対応する全面パルスＰ３１を備えて
いる。また、セルを選択する場合には、スキャンパルス
Ｐ２６に合わせて、図に破線で示すアドレスパルスＰ３
０が印加される。

【００６２】また、図１１は、第２サブフィールド４２
以降のサブフィールド４３〜４８において各電極に印加
される駆動電圧波形を示し、特に、第２サブフィールド
４２における各電極の駆動電圧波形で代表させてある。

【００６３】まず、図１１（ａ）に示す信号波形は、上
記第２サブフィールド４２においてＸ電極２２に印加さ
れる駆動電圧波形の一部を示している。また、図１１
（ｂ）に示す信号波形は、やはり、上記図１０における
と同様に、Ｘ電極２２に隣接するＹ電極２３の一部（例
えば、第１行目のＹ１電極２３）に印加される駆動電圧
波形の一部を、また、図１１（ｃ）に示す信号波形は、
上記アドレスＡ電極２９の１本に印加される駆動電圧波
形の一部を、そして、図１１（ｄ）に示す信号波形は、
上記パルス電圧の印加によりセル内に発生する放電によ
る発光をそれぞれ示している。

【００６４】なお、ここでは、例えば、上記図７におけ
る第２サブフィールド４２においてＸ電極２２に印加さ
れる電圧波形は、上記全面リセットパルスＰ２１とは異
なり、図１１（ａ）に示すように、その直前のサブフィ
ールドのサステイン放電の有無に応じて有の場合に放電
する選択リセットパルスＰ３６を備えると共に、その消
滅後には、やはり、本発明によりＸ電極２２に印加され
る補助パルスＰ２２とを備えている。なお、この選択リ
セットパルスＰ３６は、上述のように、直前のサブフィ
ールドでサステイン放電が行われたセルのみ電荷（壁電
荷）を消去するために選択的に放電させるものでり、そ
のため、上記全セルにおいて確実に放電を起こさせるた
めの全セルリセットパルスＰ２１に比較し、その振幅
（電圧）及び／又はパルス幅においてより小さくに設定
されている。また、上記選択リセットパルスＰ３６に続
く補助パルスＰ２２は、上記と同様に、選択リセットパ
ルスＰ３６の立ち下がりから所定の時間ｔ１１を過ぎた
後に、所定の期間（パルス幅）ｔ１２だけ立ち上がるパ
ルス電圧となっている。さらに、このＸ電極２２に印加
される電圧波形では、続くアドレス期間４１ｂにおいて
は、ＸスキャンパルスＰ２３を、そして、その後のサス
テイン放電期間４１ｃにおいては、所定の電圧と幅を備
えた所定数のサステインパルスＰ２４を備えていること
も上記と同様である。

【００６５】また、上記第２サブフィールド４２（及
び、それ以降のサブフィールド４３〜４８）において
も、Ｙ１電極２３に印加される電圧波形、及び、アドレ
スＡ電極２９に印加される電圧波形は、上記と同様であ
り、すなわち、Ｙ１電極２３に印加される電圧波形は、
上記図１１（ｂ）に示すように、選択リセット期間４２
ａに続くアドレス期間４２ｂにおいて、負の極性のアド
レスパルスＰ２６を備えると共に、その後のサステイン
放電期間４２ｃにおいては、所定の電圧と幅を備えた所
定数のサステインパルスＰ２７を備えている。さらに、
上記アドレスＡ電極２９に印加される電圧波形は、上記
図１１（ｃ）に示されるように、サステイン放電期間４
２ｃにおいて、上記Ｘ電極２２及びＹ１電極２３に印加
されるサステインパルスＰ２４及びＰ２７に対応する全
面パルスＰ３１を備えている。

【００６６】続いて、図１０（ａ）〜（ｃ）及び図１１
（ａ）〜（ｃ）により説明した各種パルス駆動電圧によ
る、本発明の実施例のプラズマディスプレイパネルの駆
動方法、特に、そのセル（画素）の放電について、以下
に、上記図１０（ｄ）、図１１（ｄ）、図１２〜図１５
を用いて説明する。なお、図１２〜図１４には電荷の動
きを示したが、これらの図では、図に示す３つの領域
（セル）のうち中央のセルに関して電荷の動きを示して
いる。

【００６７】まず、上記図１０（ａ）に示すように、上
記図７におけるサブフィールド４１における全リセット
期間４１ａにおいては、セルのＸ電極２２に全面リセッ
トパルスＰ２１が印加されることにより、その立上がり
及び立下がり部分において、図１０（ｄ）に示すよう
に、全面リセット（全面書き込み）放電Ｄ３２及び自己
消去放電Ｄ３３が発生する。なお、この時の電荷の動き
を図１２、図１３に示す。

【００６８】図１２に示すように、上記サブフィールド
４１の全面リセット期間４１ａにおいて、Ｘ電極２２に
全面リセットパルスＰ２１が印加されると、この全面リ
セットパルスＰ２１による電圧の立上がりにより全面リ
セット放電Ｄ３２が発生する。なお、この全面リセット
放電の発生により生じた電荷は、上記全面リセットパル
スＰ２１の印加によってＹ電極２３の近傍の誘電体層２
６上には電荷が、具体的には、図に符号１９で示すよう
に、上記Ｙ電極２３の下側の保護層２７上には正電荷が
集まり、他方、Ｘ電極２２の近傍の誘電体層２６上（す
なわち、上記Ｘ電極２２の下側の保護層２７上）には負
電荷２０が集まる。

【００６９】また、上記図１０（ｄ）にも示すように、
上記全面リセットパルスＰ２１の終了（立下がり）時に
おいては自己消去放電Ｄ３３が発生するが、この自己消
去放電が発生した後の電荷の状態が図１３に示されてい
る。図からも明らかなように、この時、上記誘電体層２
６上（より具体的には、保護層２７上）の電荷はこの放
電期間中に自己放電により中和消去されるが、この放電
後にはセルの何れの電極にも電圧が印加されていないた
め、放電により発生した電荷（正の電荷１９及び負の電
荷２０）が放電空間内を漂い、そして、互いに引き合い
ながら中和消去することとなる。

【００７０】そこで、本発明では、上記図１０（ａ）に
も示すように、上記全面リセットパルスＰ２１の終了
（立下がり）後において、さらに、Ｘ電極２２に放電を
生じない程度の電圧の補助パルスＰ２２を印加する。す
なわち、この補助パルスＰ２２のＸ電極２２への印加に
より、上記全面リセットパルスＰ２１の終了（立下が
り）後のセル内で放電空間内を漂っている電荷のうち、
負の電荷２０の一部は、図１４に示すように、Ｘ電極２
２近傍の誘電体層２６上（Ｘ電極２２下の保護層２７
上）に集まり、他方、正の電荷１９の一部は、Ｙ電極２
３近傍の誘電体層２６上（Ｙ電極２３下の保護層２７
上）に集まり、また、その一部は、さらに、背面ガラス
基板２８上に形成されたアドレスＡ電極２９の配線近傍
の誘電体層３０上（すなわち、アドレスＡ電極２９上の
蛍光体３２上）に集まることとなる。

【００７１】その結果、上記Ｘ電極２２近傍の誘電体層
２６上（Ｘ電極２２下の保護層２７上）に集められた負
の電荷２０は、図１５に破線で示すように、全面リセッ
ト期間の後のアドレス期間においてＸ電極２２に印加さ
れるＸスキャンパルスＰ２３を、実際の印加電圧値Ｖ３
よりも小さい値Ｖ４に低下させることとなる。

【００７２】他方、上記Ｙ電極２３近傍の誘電体層２６
上（Ｘ電極２２下の保護層２７上）に集められた正の電
荷１９は、図１５に破線で示すように、全面リセット期
間の後のアドレス期間においてＹ１電極２３に印加され
る負の極性のスキャンパルスＰ２６を、実際の印加電圧
値Ｖ１よりも小さい値Ｖ２に下降させることとなる。

【００７３】すなわち、上記アドレス期間において、こ
れに続くサステイン放電期間で主放電を発生させる表示
セルを選択するために印加される負の極性のスキャンパ
ルスＰ２６が上記Ｙ１電極２３に印加された場合、上記
電荷による印加電圧の低下効果により、かかるアドレス
用のスキャンパルスＰ２６による表示セルの誤放電の発
生を防止することが可能となる。なお、上記図１０
（ｄ）においては、参考のため、本発明による補助パル
スＰ２２が印加されない場合において、上記負の極性の
スキャンパルスＰ２６がＹ１電極２３に印加された時に
生じる誤放電による発光が破線Ｄ３４で示されている。

【００７４】また、そのための補助パルスＰ２２は、図
１３、図１４により説明したように、上記全面リセット
パルスＰ２１の終了（立下がり）時における自己消去放
電Ｄ３３の発生した後の電荷を利用することから、この
発生した電荷がその後に消滅する以前に印加する必要が
ある。なお、この自己消去放電後の電荷は、通常、全面
リセットパルスＰ２１の終了（立下がり）から１〜３μ
ｓで１桁から２桁減少することから、上記全面リセット
パルスＰ２１の立ち下からの経過時間、すなわち、ｔ１
１は１〜３μｓの範囲内で設定される必要があり、ま
た、数十μｓの時間で壁電荷として有効に利用できるだ
けの電荷は残らないので、そのパルス幅ｔ２２は５〜３
０μｓ程度に設定されることが好ましい。なお、上記ｔ
１１を１μｓ以上に設定する理由は、これ以下の時間間
隔では自己放電の放電遅れにより干渉を生じてしまうと
いうことによる。また、パルス幅ｔ２２は、ある程度の
時間で電荷を集めるものであるため、略５μｓ以上の時
間幅を必要とする。しかしながら、このパルス幅ｔ２２
については、セル構造により必要時間幅が異なるため、
この値に限定されることはない。

【００７５】なお、上記では、図７におけるサブフィー
ルド４１における全面リセット期間４１ａにおける本発
明の動作を説明したが、その後の第２サブフィールド４
２〜第８サブフィールド４８においても、やはり、上記
と同様である。しかしながら、その場合、上記補助パル
スＰ２２の印加は、全面リセットパルスＰ２１に代え
て、選択リセットパルスＰ３６のＸ電極２２への印加の
終了（立下がり）の後に印加される。なお、この第２以
降のサブフィールド４２〜４８における上記補助パルス
Ｐ２２の機能は上記と同様であることから、その説明は
省略する。なお、上記第２サブフィールド４２における
補助パルスＰ２２の機能が、上記図１１（ｄ）に示され
ており、ここにおいても、参考のため、本発明の補助パ
ルスＰ２２が印加されない場合の、上記負の極性のスキ
ャンパルスＰ２６がＹ１電極２３に印加された場合に生
じる誤放電による発光が、やはり、破線Ｄ３４で示され
ている。

【００７６】また、上記全面リセットパルスＰ２１又は
選択リセットパルスＰ３６と、これに続く本発明になる
補助パルスＰ２２との間の時間間隔ｔ１１は、上記のよ
うに１〜３μｓの範囲内で一定に設定されるとしている
が、しかしながら、この時間ｔ１１は、さらに、その直
前のサブフィールドにおけるサステインパルスの数に応
じて変化させることも可能である。なお、これは、直前
のサブフィールドにおけるサステイン放電が少ない場合
には、表示セル内の電荷が少ないことから、上記補助パ
ルスＰ２２により効果的に電荷を集めるために、その印
加時期（すなわち、ｔ１１）を全面リセットパルスＰ２
１又は選択リセットパルスＰ３６に近づける（すなわ
ち、略１μｓに近づける）。これとは逆に、直前のサブ
フィールドにおけるサステイン放電が多い場合には、セ
ル内の電荷が多いことから、印加時期（すなわち、ｔ１
１）を全面リセットパルスＰ２１又は選択リセットパル
スＰ３６に近づける必要はなく、むしろ、集める電荷量
を制御するために、この印加時期ｔ１１を２又は３μｓ
に近づけることとなる。

【００７７】なお、上記の実施形態においては、スキャ
ンパルスＰ３６による誤放電を防止するため、表示セル
を構成する電極の内、Ｘ電極２２に上記補助パルスＰ２
２を印加する技術を示したが、しかしながら、本発明は
これに限定されない。すなわち、上記説明のように、ア
ドレス期間において発光セルの選択のためにＹ電極２３
へ印加される上記スキャンパルスＰ２６による誤放電を
防止するためには、このＹ電極２３へのスキャンパルス
Ｐ２６の印加電圧を低減するものであることから、これ
は、例えば添付の図１６にも示すように、やはり、上記
全面リセットパルスＰ２１又は選択リセットパルスＰ３
６の印加の後に、Ｙ電極２３に図示のような負極性の補
助パルスＰ２２’を印加することによっても実現可能で
ある。

【００７８】なお、この場合にも、やはり、上記図１４
からも明らかなように、この負極性の補助パルスＰ２
２’をＹ電極２３に印加することにより、上記全面リセ
ットパルスＰ２１又は選択リセットパルスＰ３６により
発生する自己放電Ｄ３３又はＤ３８において発生する電
荷（正の電荷）をＹ電極２３近傍の誘電体層２６の下
（具体的には、Ｙ電極２３下の保護層２７の下面）に集
めることとなり、これにより、Ｙ電極２３に印加される
スキャンパルスＰ２６の電圧を低下することとなる。ま
た、このＹ電極２３に印加する補助パルスＰ２２’を印
加するための時間間隔ｔ１１やそのパルス幅ｔ２２につ
いては、やはり、上記の説明と同様であり、１〜３μｓ
と５〜３０μｓの範囲内で設定されることが好ましく、
また、特に時間ｔ１１については、直前のサブフィール
ドにおけるサステインパルスの数に応じて変化させるこ
とも可能である。

【００７９】上記実施例では、リセットパルスを複数用
いる構成と、補助パルスを用いる構成とを別個に設ける
構成としたが、これら両方ともを有する構成、つまり複
数のリセットパルスを印加した後、補助パルスを印加す
る構成であってもよい。

【００８０】

【発明の効果】以上の詳細な説明からも明らかなよう
に、本発明によれば、全面リセット放電時における放電
遅れ量の不均一（ばらつき）を低減することにより、画
像の高精細化、セル構造の微細化に伴う上下隣接表示セ
ル間クロストークに起因するセルの誤動作防止、スキャ
ンパルスによるセル誤放電による発光セルの誤動作防止
等が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態としてプラズマディスプレ
イパネルの場合の駆動方法を説明する図である。

【図２】本発明の一実施形態であるプラズマディスプレ
イパネルの具体的構造を示す図である。

【図３】上記図２の構成におけるＡ方向の部分拡大断面
図である。

【図４】上記図２の構成におけるＢ方向の部分拡大断面
図である。

【図５】プラズマディスプレイパネルの複数の電極群及
び回路を示す図である。

【図６】プラズマディスプレイパネルのフィールド駆動
方式を説明する図である。

【図７】プラズマディスプレイパネルの駆動パルス波形
を示す図である。

【図８】本発明の他の実施形態を示す図である。

【図９】本発明の更に他の実施形態を示す図である。

【図１０】本発明の一実施形態であるプラズマディスプ
レイパネルの場合の駆動方法を説明する図である。

【図１１】本発明の一実施形態であるプラズマディスプ
レイパネルの場合の駆動方法を説明する図である。

【図１２】プラズマディスプレイパネルのセル内におけ
る荷電粒子の動きを示す図である。

【図１３】プラズマディスプレイパネルのセル内におけ
る荷電粒子の動きを示す図である。

【図１４】プラズマディスプレイパネルのセル内におけ
る荷電粒子の動きを示す図である。

【図１５】プラズマディスプレイパネルの電極駆動用波
形を示す図である。

【図１６】プラズマディスプレイパネルの電極駆動用波
形を示す図である。

【符号の説明】

２１ 前面ガラス基板 ２２ Ｘ電極 ２３ Ｙ電極 ２４ Ｘバス電極 ２５ Ｙバス電極 ２６ 誘電体層 ２７ 保護層 ２８ 背面ガラス基板 ２９ アドレスＡ電極 ３０ 誘電体層 ３１ 隔壁 ３２ 蛍光体 ３３ 表示セル（放電空間） ３４ Ｘ駆動回路 ３５ Ｙ駆動回路 ３６ Ａ駆動回路 ４０ フィールド ４１〜４８ サブフィールド ４１ａ 全面リセット期間 ４２ａ〜４８ａ 選択リセット期間 ４１ｂ〜４８ｂ アドレス期間 ４１ｃ〜４８ｃ サステイン放電（主放電）期間 Ｐ１、Ｐ１’ 最初の全面リセットパルス Ｐ２ 第２の全面リセットパルス Ｐ４、Ｐ７ サステインパルス Ｐ６ スキャンパルス Ｐ２１ 全面リセットパルス Ｐ２２，Ｐ２２’ 補助パルス Ｐ２３ Ｘスキャンパルス Ｐ２４、Ｐ２７ サステインパルス Ｐ２６ スキャンパルス Ｐ３６ 選択リセットパルス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 孝 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所デジタルメディアグルー プ内 (72)発明者 大高 広 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所デジタルメディアグルー プ内

Claims (24)

【特許請求の範囲】
1. 【請求項１】リセット動作後に表示放電させるセルの選
   択を行い表示パネルに画像表示する放電式表示装置にお
   いて、 最初のリセットパルス印加後であってセルの選択前の期
   間に、該選択のための予備処理を行うパルスをセルの電
   極に印加するようにしたことを特徴とする放電式表示装
   置。
2. 【請求項２】サブフィールドを用いて表示パネルに画像
   表示する表示パネル駆動方法であって、 リセット動作を行うサブフィールド期間において、セル
   の電極に１サブフィールド当たり複数個のリセットパル
   スを印加して該リセット動作を行った後、表示放電させ
   るセルを選択するアドレス動作を行うようにしたことを
   特徴とする表示パネル駆動方法。
3. 【請求項３】請求項２に記載の表示パネル駆動方法にお
   いて、前記複数のリセットパルスが同じ電極に印加され
   る表示パネル駆動方法。
4. 【請求項４】請求項３に記載の表示パネル駆動方法にお
   いて、２個のリセットパルスが印加され、２個目のリセ
   ットパルスが１個目のリセットパルスの終了後１μｓ〜
   数十μｓの時間内に印加される表示パネル駆動方法。
5. 【請求項５】請求項２に記載の表示パネル駆動方法にお
   いて、前記複数のリセットパルスを異なる電極に印加す
   るようにした表示パネル駆動方法。
6. 【請求項６】請求項２に記載の表示パネル駆動方法にお
   いて、前記複数のリセットパルスのうち最初のリセット
   パルスの印加終了と次のリセットパルスの印加開始とが
   略一致するようにされる表示パネル駆動方法。
7. 【請求項７】サブフィールドを用いて表示パネルに画像
   表示する放電式表示装置であって、リセット動作を行う
   サブフィールド期間において、表示パネルのセルの電極
   に対し、該リセット動作のため１サブフィールド当たり
   複数個のリセットパルスを印加するようにした構成を特
   徴とする放電式表示装置。
8. 【請求項８】請求項７に記載の放電式表示装置におい
   て、前記複数のリセットパルスは同じ電極に印加される
   放電式表示装置。
9. 【請求項９】請求項７に記載の放電式表示装置におい
   て、前記複数のリセットパルスは２個のリセットパルス
   であり、２個目のリセットパルスが１個目のリセットパ
   ルスの終了後１μｓ〜数十μｓの時間内に印加される放
   電式表示装置。
10. 【請求項１０】請求項７に記載の放電式表示装置におい
    て、前記複数のリセットパルスは異なる電極に印加され
    る放電式表示装置。
11. 【請求項１１】請求項７に記載の放電式表示装置におい
    て、前記複数のリセットパルスのうち最初のリセットパ
    ルスの印加終了と次のリセットパルスの印加開始とが略
    一致するようにされる放電式表示装置。
12. 【請求項１２】リセット動作とアドレス動作を行い表示
    パネルのセルに画像表示のための表示放電を行わせる表
    示パネル駆動方法において、 セルの電極に対し、リセット動作のためのリセットパル
    スを印加後、補助パルスを印加してアドレス動作時のス
    キャンパルスとは逆電位となる電荷を形成してから、表
    示放電させるセルを選択するアドレス動作を行うように
    したことを特徴とする表示パネル駆動方法。
13. 【請求項１３】請求項１２に記載の表示パネル駆動方法
    において、前記補助パルスは、前記リセットパルス終了
    後１〜３μｓの時間内に印加される表示パネル駆動方
    法。
14. 【請求項１４】請求項１３に記載の表示パネル駆動方法
    において、前記補助パルスは、直前の表示放電回数に対
    応して印加される表示パネル駆動方法。
15. 【請求項１５】請求項１２に記載の表示パネル駆動方法
    において、前記補助パルスは、パルス幅が５〜３０μｓ
    である表示パネル駆動方法。
16. 【請求項１６】請求項１２に記載の表示パネル駆動方法
    において、前記補助パルスは、前記リセットパルスを印
    加する電極と同一の電極に印加される表示パネル駆動方
    法。
17. 【請求項１７】請求項１２に記載の表示パネル駆動方法
    において、前記補助パルスは、前記スキャンパルスを印
    加する電極と同一の電極に印加される表示パネル駆動方
    法。
18. 【請求項１８】リセット動作とアドレス動作を行い表示
    パネルのセルにおける表示放電により画像表示する放電
    式表示装置において、 セルの電極に対し、リセット動作用リセットパルス印加
    後、アドレス動作時のスキャンパルスとは逆電位となる
    電荷を形成する補助パルスを印加するようにした構成を
    特徴とする放電式表示装置。
19. 【請求項１９】請求項１８に記載の放電式表示装置にお
    いて、前記補助パルスは、前記リセットパルス終了後１
    〜３μｓの時間内に印加される放電式表示装置。
20. 【請求項２０】請求項１８に記載の放電式表示装置にお
    いて、前記補助パルスは、直前の表示放電回数に対応し
    た時点で印加される放電式表示装置。
21. 【請求項２１】請求項１８に記載の放電式表示装置にお
    いて、前記補助パルスは、パルス幅が５〜３０μｓであ
    る放電式表示装置。
22. 【請求項２２】請求項１８に記載の放電式表示装置にお
    いて、前記補助パルスは、前記リセットパルスを印加す
    る電極と同一の電極に印加される放電式表示装置。
23. 【請求項２３】請求項１８に記載の放電式表示装置にお
    いて、前記補助パルスは、前記スキャンパルスを印加す
    る電極と同一の電極に印加される放電式表示装置。
24. 【請求項２４】サブフィールドによる表示方式の構成を
    有し、リセット動作とアドレス動作を行い表示パネルの
    セルを表示放電させて画像表示する放電式表示装置にお
    いて、 リセット動作を行うサブフィールド期間において、セル
    の電極に対し、該リセット動作のため１サブフィールド
    当たり複数個のリセットパルスを印加し、かつ、リセッ
    トパルス印加後、アドレス動作時のスキャンパルスとは
    逆電位となる電荷を形成する補助パルスを印加するよう
    にした構成を特徴とする放電式表示装置。