JP2000197343A - 半導体素子のゲート制御方法 - Google Patents
半導体素子のゲート制御方法Info
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- JP2000197343A JP2000197343A JP10367284A JP36728498A JP2000197343A JP 2000197343 A JP2000197343 A JP 2000197343A JP 10367284 A JP10367284 A JP 10367284A JP 36728498 A JP36728498 A JP 36728498A JP 2000197343 A JP2000197343 A JP 2000197343A
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Abstract
(57)【要約】
【課題】 ＩＥＧＴは、大きなゲート容量を有し、その
ゲート容量とゲート抵抗３により放電に時間がかかるた
め、ＩＥＧＴのゲート電圧が閾値以上に充電され、ＩＥ
ＧＴが誤点弧する可能性がある。 【解決手段】 電圧駆動型半導体素子をスイッチング素
子として用いている変換器において、同一アームでオン
・オフを互い違いに行う１対の半導体素子は、一方の該
半導体素子のゲートにオンパルスが入力されている間、
他方のオフしている該半導体素子のゲート抵抗を零に切
り替える。
ゲート容量とゲート抵抗３により放電に時間がかかるた
め、ＩＥＧＴのゲート電圧が閾値以上に充電され、ＩＥ
ＧＴが誤点弧する可能性がある。 【解決手段】 電圧駆動型半導体素子をスイッチング素
子として用いている変換器において、同一アームでオン
・オフを互い違いに行う１対の半導体素子は、一方の該
半導体素子のゲートにオンパルスが入力されている間、
他方のオフしている該半導体素子のゲート抵抗を零に切
り替える。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧駆動型電力用
半導体素子である例えば、ＩｎｓｕｌａｔｅｄＧａｔｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（以下ＩＧＢ
Ｔと記す）およびＩｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅ
ｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（以下ＩＥＧＴと
記す）のゲート制御方法に関する。
半導体素子である例えば、ＩｎｓｕｌａｔｅｄＧａｔｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（以下ＩＧＢ
Ｔと記す）およびＩｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅ
ｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（以下ＩＥＧＴと
記す）のゲート制御方法に関する。
【０００２】
【従来の技術】電力用半導体素子は、インバータやコン
バータ等の電力変換や電力制御等の用途に多く使われて
おり、電力分野では必要不可欠なものとなっている。近
年の電力の大容量化，高周波スイッチング化に伴い、電
力用半導体素子の大容量化，スイッチングの高速化が求
められている。
バータ等の電力変換や電力制御等の用途に多く使われて
おり、電力分野では必要不可欠なものとなっている。近
年の電力の大容量化，高周波スイッチング化に伴い、電
力用半導体素子の大容量化，スイッチングの高速化が求
められている。
【０００３】従来、大容量の電力用半導体素子としてＧ
ＴＯサイリスタに代表される電流駆動型電力用半導体素
子が使われているが、機器の小型化や高周波スイッチン
グ等の面で問題があり、ＩＧＢＴに代表される電圧駆動
型電力用半導体素子の使用が増加している。また、ポス
トＧＴＯサイリスタとして、電圧駆動型素子であるＩＥ
ＧＴが開発され、ＧＴＯ並みの大容量，ＩＧＢＴ並みの
高周波スイッチングが可能となっている。
ＴＯサイリスタに代表される電流駆動型電力用半導体素
子が使われているが、機器の小型化や高周波スイッチン
グ等の面で問題があり、ＩＧＢＴに代表される電圧駆動
型電力用半導体素子の使用が増加している。また、ポス
トＧＴＯサイリスタとして、電圧駆動型素子であるＩＥ
ＧＴが開発され、ＧＴＯ並みの大容量，ＩＧＢＴ並みの
高周波スイッチングが可能となっている。
【０００４】ＩＥＧＴのゲートはゲート間引きによるト
レンチ構造または従来のＩＧＢＴよりも広いゲート幅を
採用しており、電子注入促進効果により低定常オン電圧
を実現している。
レンチ構造または従来のＩＧＢＴよりも広いゲート幅を
採用しており、電子注入促進効果により低定常オン電圧
を実現している。
【０００５】従来のＩＥＧＴのゲート回路構成の一例を
図７に示す。図７において、１は電圧駆動型電力用半導
体素子、２はフライホイールダイオード、３はゲート抵
抗、４はゲート駆動回路、５はゲートパルス発生装置で
あり、従来のＩＧＢＴと同じ駆動方法を用いている。
図７に示す。図７において、１は電圧駆動型電力用半導
体素子、２はフライホイールダイオード、３はゲート抵
抗、４はゲート駆動回路、５はゲートパルス発生装置で
あり、従来のＩＧＢＴと同じ駆動方法を用いている。
【０００６】ゲートパルス発生装置５からのゲートパル
スは、ゲート駆動回路４に送られる。ゲート駆動回路４
では、光絶縁カプラー６を介して高圧側と低圧側の絶縁
を行い、ゲートパルスに応じた正負の電圧を発生させ
る。そして、ＩＥＧＴ１は、ゲート抵抗３を介してゲー
ト駆動回路により駆動される。ゲート抵抗３はＩＥＧＴ
のスイッチング耐量，スイッチング損失およびＥＭＩノ
イズを考慮して、比較的大きな値を選択する。
スは、ゲート駆動回路４に送られる。ゲート駆動回路４
では、光絶縁カプラー６を介して高圧側と低圧側の絶縁
を行い、ゲートパルスに応じた正負の電圧を発生させ
る。そして、ＩＥＧＴ１は、ゲート抵抗３を介してゲー
ト駆動回路により駆動される。ゲート抵抗３はＩＥＧＴ
のスイッチング耐量，スイッチング損失およびＥＭＩノ
イズを考慮して、比較的大きな値を選択する。
【０００７】
【発明が解決しようとする課題】しかし、上記ゲート構
造によりＩＥＧＴはＩＧＢＴと比較して非常に大きなゲ
ート容量を持つことになる。この大きなゲート容量は以
下の問題を発生させる。ＩＥＧＴが並列接続されている
フライホイールダイオード（以下ＦＷＤと記す）の還流
モードでオフする場合、ＩＥＧＴの素子電圧は同一アー
ムの相手側のオンするＩＥＧＴがオンするまでは上昇し
ない。
造によりＩＥＧＴはＩＧＢＴと比較して非常に大きなゲ
ート容量を持つことになる。この大きなゲート容量は以
下の問題を発生させる。ＩＥＧＴが並列接続されている
フライホイールダイオード（以下ＦＷＤと記す）の還流
モードでオフする場合、ＩＥＧＴの素子電圧は同一アー
ムの相手側のオンするＩＥＧＴがオンするまでは上昇し
ない。
【０００８】相手側のＩＥＧＴがオンする時点では、目
的のＩＥＧＴのゲート電圧は−１５Ｖ近傍まで充電され
ている。この時、ＩＥＧＴの素子電圧上昇により、ＩＥ
ＧＴのコレクタ−エミッタ間，コレクタ−ゲート間，ゲ
ート−エミッタ間に存在する寄生容量が充電される。こ
れに伴ない、ＩＥＧＴのゲート−エミッタ間電圧が上昇
する。
的のＩＥＧＴのゲート電圧は−１５Ｖ近傍まで充電され
ている。この時、ＩＥＧＴの素子電圧上昇により、ＩＥ
ＧＴのコレクタ−エミッタ間，コレクタ−ゲート間，ゲ
ート−エミッタ間に存在する寄生容量が充電される。こ
れに伴ない、ＩＥＧＴのゲート−エミッタ間電圧が上昇
する。
【０００９】ゲート電圧はゲート抵抗３を通って−１５
Ｖへ放電するが、ＩＥＧＴの大きなゲート容量とゲート
抵抗３により非常に放電に時間がかかるため、ＩＥＧＴ
のゲート電圧が閾値以上に充電される可能性があり、こ
の場合ＩＥＧＴがオンしてしまい（誤点弧）、瞬間的に
アーム短絡となり過大な短絡電流がＩＥＧＴに流れて破
壊に至る。
Ｖへ放電するが、ＩＥＧＴの大きなゲート容量とゲート
抵抗３により非常に放電に時間がかかるため、ＩＥＧＴ
のゲート電圧が閾値以上に充電される可能性があり、こ
の場合ＩＥＧＴがオンしてしまい（誤点弧）、瞬間的に
アーム短絡となり過大な短絡電流がＩＥＧＴに流れて破
壊に至る。
【００１０】そのため、ＩＥＧＴのダイオード還流モー
ドでオフする場合は、ゲート電圧が放電する時定数を短
くする必要がある。ゲート抵抗３の値を小さくすること
でこの時定数を短くできる。しかし、ゲート抵抗３の値
を小さくすると通常のスイッチングが速くなり、素子電
圧・素子電流が急峻なｄｖ／ｄｔ・ｄｉ／ｄｔとなり、
素子のスイッチング耐量の低下やＥＭＩノイズ増加の原
因となる。
ドでオフする場合は、ゲート電圧が放電する時定数を短
くする必要がある。ゲート抵抗３の値を小さくすること
でこの時定数を短くできる。しかし、ゲート抵抗３の値
を小さくすると通常のスイッチングが速くなり、素子電
圧・素子電流が急峻なｄｖ／ｄｔ・ｄｉ／ｄｔとなり、
素子のスイッチング耐量の低下やＥＭＩノイズ増加の原
因となる。
【００１１】このＦＷＤ還流モードでのＩＥＧＴの誤点
弧を防止する他の一手法として、素子のゲート−エミッ
タ間に新たに外材けで容量を挿入する方法がある。容量
を挿入ことでゲート電圧の変動を抑えられ、誤点弧を防
止する。しかし、見かけ上ゲート容量が増加することに
なり、この手法では素子の通常のスイッチングが非常に
緩くなってしまいスイッチング損失が大幅に増加してし
まう。
弧を防止する他の一手法として、素子のゲート−エミッ
タ間に新たに外材けで容量を挿入する方法がある。容量
を挿入ことでゲート電圧の変動を抑えられ、誤点弧を防
止する。しかし、見かけ上ゲート容量が増加することに
なり、この手法では素子の通常のスイッチングが非常に
緩くなってしまいスイッチング損失が大幅に増加してし
まう。
【００１２】よって、本発明は、電圧駆動型電力用半導
体素子であるＩＧＢＴおよびＩＥＧＴにおいて、該ＩＧ
ＢＴおよびＩＥＧＴに並列に接続されているＦＷＤのＦ
ＷＤ還流モードにおけるＦＷＤオフ時に発生する該ＩＧ
ＢＴおよびＩＥＧＴの誤点弧を防止することを目的とす
る。
体素子であるＩＧＢＴおよびＩＥＧＴにおいて、該ＩＧ
ＢＴおよびＩＥＧＴに並列に接続されているＦＷＤのＦ
ＷＤ還流モードにおけるＦＷＤオフ時に発生する該ＩＧ
ＢＴおよびＩＥＧＴの誤点弧を防止することを目的とす
る。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る半導体素子のゲート制御方
法では、電圧駆動型半導体素子をスイッチング素子とし
て用いている変換器において、同一アームでオン・オフ
を互い違いに行う１対の半導体素子は、一方の該半導体
素子のゲートにオンパルスが入力されている間、他方の
オフしている該半導体素子のゲート抵抗を零に切り替え
る。
に、本発明の請求項１に係る半導体素子のゲート制御方
法では、電圧駆動型半導体素子をスイッチング素子とし
て用いている変換器において、同一アームでオン・オフ
を互い違いに行う１対の半導体素子は、一方の該半導体
素子のゲートにオンパルスが入力されている間、他方の
オフしている該半導体素子のゲート抵抗を零に切り替え
る。
【００１４】これにより、半導体素子に並列接続されて
いるＦＷＤがＦＷＤ還流モードでオフする場合の該半導
体素子の素子電圧上昇によるゲート容量への充電を抑制
することができ、該半導体素子の誤点弧を防止できる。
いるＦＷＤがＦＷＤ還流モードでオフする場合の該半導
体素子の素子電圧上昇によるゲート容量への充電を抑制
することができ、該半導体素子の誤点弧を防止できる。
【００１５】本発明の請求項２に係る半導体素子のゲー
ト制御方法では、電圧駆動型半導体素子をスイッチング
素子として用いている変換器において、同一アームでオ
ン・オフを互い違いに行う１対の半導体素子は、一方の
該半導体素子のゲートにオンパルスが入力された後、他
方のオフしている該半導体素子のゲート抵抗を所定期間
零に切り替える。
ト制御方法では、電圧駆動型半導体素子をスイッチング
素子として用いている変換器において、同一アームでオ
ン・オフを互い違いに行う１対の半導体素子は、一方の
該半導体素子のゲートにオンパルスが入力された後、他
方のオフしている該半導体素子のゲート抵抗を所定期間
零に切り替える。
【００１６】これにより、半導体素子に並列接続されて
いるＦＷＤがＦＷＤ還流モードでオフする場合の該半導
体素子の素子電圧上昇によるゲート容量への充電を抑制
することができ、該半導体素子の誤点弧を防止できる。
いるＦＷＤがＦＷＤ還流モードでオフする場合の該半導
体素子の素子電圧上昇によるゲート容量への充電を抑制
することができ、該半導体素子の誤点弧を防止できる。
【００１７】本発明の請求項３に係る半導体素子のゲー
ト制御方法では、該半導体素子は複数個のスイッチング
素子を並列接続してなる。これにより、大容量化に適応
することができる。
ト制御方法では、該半導体素子は複数個のスイッチング
素子を並列接続してなる。これにより、大容量化に適応
することができる。
【００１８】本発明の請求項４に係る半導体素子のゲー
ト制御方法では、該半導体素子は複数個のスイッチング
素子を直列接続してなる。これにより、大容量化に適応
することができる。
ト制御方法では、該半導体素子は複数個のスイッチング
素子を直列接続してなる。これにより、大容量化に適応
することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図１は本発明の第ｌの実
施の形態のゲート回路の構成図である。ここで図７と同
一要素については同一符号を付し説明を省略する。
て、図面を参照して説明する。図１は本発明の第ｌの実
施の形態のゲート回路の構成図である。ここで図７と同
一要素については同一符号を付し説明を省略する。
【００２０】図ｌにおいて、ｌは電圧駆動型電力用半導
体素子、２はフライホイールダイオード、３はゲート抵
抗、４はゲート駆動回路、５はゲートパルス発生回路、
６は光絶縁カプラー、７はゲート抵抗短絡用スイッチで
ある。
体素子、２はフライホイールダイオード、３はゲート抵
抗、４はゲート駆動回路、５はゲートパルス発生回路、
６は光絶縁カプラー、７はゲート抵抗短絡用スイッチで
ある。
【００２１】本実施の形態のＰ側の電圧駆動型電力用半
導体素子１とＮ側の電圧駆動型電力用半導体素子は交互
にオンオフを行う。Ｎ側の電圧駆動型電力用半導体素子
ｌにオンゲートパルス信号が入力されると、該オンゲー
トパルス信号により、Ｐ側の電圧駆動型電力用半導体素
子１のゲート抵抗短絡用スイッチ７がオンする。該ゲー
ト抵抗短絡用スイッチ７は、該オンゲートパルス信号が
入力されている間オンする。
導体素子１とＮ側の電圧駆動型電力用半導体素子は交互
にオンオフを行う。Ｎ側の電圧駆動型電力用半導体素子
ｌにオンゲートパルス信号が入力されると、該オンゲー
トパルス信号により、Ｐ側の電圧駆動型電力用半導体素
子１のゲート抵抗短絡用スイッチ７がオンする。該ゲー
ト抵抗短絡用スイッチ７は、該オンゲートパルス信号が
入力されている間オンする。
【００２２】また、図示していないが、Ｎ側の電圧駆動
型電力用半導体素子ｌにも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
型電力用半導体素子ｌにも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
【００２３】第１の実施の形態では、電力変換器の同一
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンしているときには、
他方のゲート抵抗を短絡しオフ用のゲート抵抗を零に切
り替えることにより、電力用半導体素子１に並列接続さ
れているフライホイールダイオード２がＦＷＤ還流モー
ドでオフする場合の該電力用半導体素子１の素子電圧上
昇によるゲート容量への充電を抑制することができ、該
電力用半導体素子１の誤点弧を防止できる。
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンしているときには、
他方のゲート抵抗を短絡しオフ用のゲート抵抗を零に切
り替えることにより、電力用半導体素子１に並列接続さ
れているフライホイールダイオード２がＦＷＤ還流モー
ドでオフする場合の該電力用半導体素子１の素子電圧上
昇によるゲート容量への充電を抑制することができ、該
電力用半導体素子１の誤点弧を防止できる。
【００２４】図２は、本発明の第２の実施の形態のゲー
ト回路の構成図である。ここで図１と同一要素について
は同一符号を付し説明を省略する。図２において、ｌは
電圧駆動型電力用半導体素子、２はフライホイールダイ
オード、３はゲート抵抗、４はゲート駆動回路、５はゲ
ートパルス発生回路、６は光絶縁カプラー、７はゲート
抵抗短絡用スイッチである。
ト回路の構成図である。ここで図１と同一要素について
は同一符号を付し説明を省略する。図２において、ｌは
電圧駆動型電力用半導体素子、２はフライホイールダイ
オード、３はゲート抵抗、４はゲート駆動回路、５はゲ
ートパルス発生回路、６は光絶縁カプラー、７はゲート
抵抗短絡用スイッチである。
【００２５】本実施の形態で、第１の実施の形態と異な
る点は、Ｐ側，Ｎ側の電圧駆動型電力用半導体素子１が
複数素子並列接続されている点である。本実施の形態で
は、Ｐ側の電圧駆動型電力用半導体素子ｌとＮ側の電圧
駆動型電力用半導体素子は交互にオンオフを行う。
る点は、Ｐ側，Ｎ側の電圧駆動型電力用半導体素子１が
複数素子並列接続されている点である。本実施の形態で
は、Ｐ側の電圧駆動型電力用半導体素子ｌとＮ側の電圧
駆動型電力用半導体素子は交互にオンオフを行う。
【００２６】Ｎ側の電圧駆動型電力用半導体素子ｌにオ
ンゲートパルス信号が入力されると、該オンゲートパル
ス信号によりＰ側の電圧駆動型電力用半導体素子１のゲ
ート抵抗短絡用スイッチ７がオンする。該ゲート抵抗短
絡用スイッチ７は、該オンゲートパルス信号が入力され
ている間オンする。
ンゲートパルス信号が入力されると、該オンゲートパル
ス信号によりＰ側の電圧駆動型電力用半導体素子１のゲ
ート抵抗短絡用スイッチ７がオンする。該ゲート抵抗短
絡用スイッチ７は、該オンゲートパルス信号が入力され
ている間オンする。
【００２７】また、図示していないが、Ｎ側の電圧駆動
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
【００２８】第２の実施の形態では、電力変換器の同一
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンしているときには、
他方のゲート抵抗を短絡しオフ用のゲート抵抗を零に切
り替えることにより、電力用半導体素子１に並列接続さ
れているフライホイールダイオード２がＦＷＤ還流モー
ドでオフする場合の該電力用半導体素子１の素子電圧上
昇によるゲート容量への充電を抑制することができ、該
電力用半導体素子１の誤点弧を防止できる。
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンしているときには、
他方のゲート抵抗を短絡しオフ用のゲート抵抗を零に切
り替えることにより、電力用半導体素子１に並列接続さ
れているフライホイールダイオード２がＦＷＤ還流モー
ドでオフする場合の該電力用半導体素子１の素子電圧上
昇によるゲート容量への充電を抑制することができ、該
電力用半導体素子１の誤点弧を防止できる。
【００２９】図３は、本発明の第３の実施の形態のゲー
ト回路の構成図である。ここで図１と同一要素について
は同一符号を付し説明を省略する。図３において、ｌは
電圧駆動型電力用半導体素子、２はフライホイールダイ
オード、３はゲート抵抗、４はゲート駆動回路、５はゲ
ートパルス発生回路、６は光絶縁カプラー、７はゲート
抵抗短絡用スイッチである。
ト回路の構成図である。ここで図１と同一要素について
は同一符号を付し説明を省略する。図３において、ｌは
電圧駆動型電力用半導体素子、２はフライホイールダイ
オード、３はゲート抵抗、４はゲート駆動回路、５はゲ
ートパルス発生回路、６は光絶縁カプラー、７はゲート
抵抗短絡用スイッチである。
【００３０】本実施の形態で、第１の実施の形態と異な
る点は、Ｐ側，Ｎ側の電圧駆動型電力用半導体素子１が
複数素子直列接続されている点である。本実施の形態で
は、Ｐ側の電圧駆動型電力用半導体素子ｌとＮ側の電圧
駆動型電力用半導体素子は交互にオンオフを行う。
る点は、Ｐ側，Ｎ側の電圧駆動型電力用半導体素子１が
複数素子直列接続されている点である。本実施の形態で
は、Ｐ側の電圧駆動型電力用半導体素子ｌとＮ側の電圧
駆動型電力用半導体素子は交互にオンオフを行う。
【００３１】Ｎ側の電圧駆動型電力用半導体素子ｌにオ
ンゲートパルス信号が入力されると、該オンゲートパル
ス信号によりＰ側の電圧駆動型電力用半導体素子１のゲ
ート抵抗短絡用スイッチ７がオンする。該ゲート抵抗短
絡用スイッチ７は、該オンゲートパルス信号が入力され
ている間オンする。
ンゲートパルス信号が入力されると、該オンゲートパル
ス信号によりＰ側の電圧駆動型電力用半導体素子１のゲ
ート抵抗短絡用スイッチ７がオンする。該ゲート抵抗短
絡用スイッチ７は、該オンゲートパルス信号が入力され
ている間オンする。
【００３２】また、図示していないが、Ｎ側の電圧駆動
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
【００３３】第３の実施の形態では、電力変換器の同一
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンしているときには、
他方のゲート抵抗を短絡しオフ用のゲート抵抗を零に切
り替えることにより、電力用半導体素子１に並列接続さ
れているフライホイールダイオード２がＦＷＤ還流モー
ドでオフする場合の該電力用半導体素子１の素子電圧上
昇によるゲート容量への充電を抑制することができ、該
電力用半導体素子１の誤点弧を防止できる。
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンしているときには、
他方のゲート抵抗を短絡しオフ用のゲート抵抗を零に切
り替えることにより、電力用半導体素子１に並列接続さ
れているフライホイールダイオード２がＦＷＤ還流モー
ドでオフする場合の該電力用半導体素子１の素子電圧上
昇によるゲート容量への充電を抑制することができ、該
電力用半導体素子１の誤点弧を防止できる。
【００３４】図４は本発明の第４の実施の形態のゲート
回路の構成図である。ここで図１と同一要素については
同一符号を付し説明を省略する。図４において、ｌは電
圧駆動型電力用半導体素子、２はフライホイールダイオ
ード、３はゲート抵抗、４はゲート駆動回路、５はゲー
トパルス発生回路、６は光絶縁カプラー、８はパルス発
生器、７はゲート抵抗短絡用スイッチである。
回路の構成図である。ここで図１と同一要素については
同一符号を付し説明を省略する。図４において、ｌは電
圧駆動型電力用半導体素子、２はフライホイールダイオ
ード、３はゲート抵抗、４はゲート駆動回路、５はゲー
トパルス発生回路、６は光絶縁カプラー、８はパルス発
生器、７はゲート抵抗短絡用スイッチである。
【００３５】本実施の形態では、Ｐ側の電圧駆動型電力
用半導体素子ｌとＮ側の電圧駆動型電力用半導体素子は
交互にオンオフを行う。Ｎ側の電圧駆動型電力用半導体
素子ｌにオンゲートパルス信号が入力されると、光絶縁
カプラー６を介してパルス発生器８にも信号が送られ、
該オンゲートパルス信号入力後一定期間だけＰ側の電圧
駆動型電力用半導体素子１のゲート抵抗短絡用スイッチ
７がオンする。パルス発生器８のパルス発生期間は素子
のスイッチング時間を考慮して決定される。
用半導体素子ｌとＮ側の電圧駆動型電力用半導体素子は
交互にオンオフを行う。Ｎ側の電圧駆動型電力用半導体
素子ｌにオンゲートパルス信号が入力されると、光絶縁
カプラー６を介してパルス発生器８にも信号が送られ、
該オンゲートパルス信号入力後一定期間だけＰ側の電圧
駆動型電力用半導体素子１のゲート抵抗短絡用スイッチ
７がオンする。パルス発生器８のパルス発生期間は素子
のスイッチング時間を考慮して決定される。
【００３６】また、図示していないが、Ｎ側の電圧駆動
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
【００３７】第４の実施の形態では、電力変換器の同一
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンするときには、他方
のゲート抵抗を所定期間短絡しオフ用のゲート抵抗を零
に切り替えることにより、電力用半導体素子１に並列接
続されているフライホイールダイオード２がＦＷＤ還流
モードでオフする場合の該電力用半導体素子１の素子電
圧上昇によるゲート容量への充電を抑制することがで
き、該電力用半導体素子１の誤点弧を防止できる。
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンするときには、他方
のゲート抵抗を所定期間短絡しオフ用のゲート抵抗を零
に切り替えることにより、電力用半導体素子１に並列接
続されているフライホイールダイオード２がＦＷＤ還流
モードでオフする場合の該電力用半導体素子１の素子電
圧上昇によるゲート容量への充電を抑制することがで
き、該電力用半導体素子１の誤点弧を防止できる。
【００３８】図５は本発明の第５の実施の形態のゲート
回路の構成図である。ここで図４と同一要素については
同一符号を付し説明を省略する。図５において、ｌは電
圧駆動型電力用半導体素子、２はフライホイールダイオ
ード、３はゲート抵抗、４はゲート駆動回路、５はゲー
トパルス発生回路、６は光絶縁カプラー、８はパルス発
生器、７はゲート抵抗短絡用スイッチである。
回路の構成図である。ここで図４と同一要素については
同一符号を付し説明を省略する。図５において、ｌは電
圧駆動型電力用半導体素子、２はフライホイールダイオ
ード、３はゲート抵抗、４はゲート駆動回路、５はゲー
トパルス発生回路、６は光絶縁カプラー、８はパルス発
生器、７はゲート抵抗短絡用スイッチである。
【００３９】本実施の形態で、第４の実施の形態と異な
る点は、Ｐ側，Ｎ側の電圧駆動型電力用半導体素子１が
複数素子並列接続されている点である。本実施の形態で
は、Ｐ側の電圧駆動型電力用半導体素子ｌとＮ側の電圧
駆動型電力用半導体素子は交互にオンオフを行う。
る点は、Ｐ側，Ｎ側の電圧駆動型電力用半導体素子１が
複数素子並列接続されている点である。本実施の形態で
は、Ｐ側の電圧駆動型電力用半導体素子ｌとＮ側の電圧
駆動型電力用半導体素子は交互にオンオフを行う。
【００４０】Ｎ側の電圧駆動型電力用半導体素子ｌにオ
ンゲートパルス信号が入力されると、光絶縁カプラー６
を介してパルス発生器８にも信号が送られ、該オンゲー
トパルス信号入力後一定期間だけＰ側の電圧駆動型電力
用半導体素子１のゲート抵抗短絡用スイッチ７がオンす
る。パルス発生器８のパルス発生期間は素子のスイッチ
ング時間を考慮して決定される。
ンゲートパルス信号が入力されると、光絶縁カプラー６
を介してパルス発生器８にも信号が送られ、該オンゲー
トパルス信号入力後一定期間だけＰ側の電圧駆動型電力
用半導体素子１のゲート抵抗短絡用スイッチ７がオンす
る。パルス発生器８のパルス発生期間は素子のスイッチ
ング時間を考慮して決定される。
【００４１】また、図示していないが、Ｎ側の電圧駆動
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
【００４２】第５の実施の形態では、電力変換器の同一
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンするときには、他方
のゲート抵抗を所定期間短絡しオフ用のゲート抵抗を零
に切り替えることにより、電力用半導体素子１に並列接
続されているフライホイールダイオード２がＦＷＤ還流
モードでオフする場合の該電力用半導体素子１の素子電
圧上昇によるゲート容量への充電を抑制することがで
き、該電力用半導体素子１の誤点弧を防止できる。
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンするときには、他方
のゲート抵抗を所定期間短絡しオフ用のゲート抵抗を零
に切り替えることにより、電力用半導体素子１に並列接
続されているフライホイールダイオード２がＦＷＤ還流
モードでオフする場合の該電力用半導体素子１の素子電
圧上昇によるゲート容量への充電を抑制することがで
き、該電力用半導体素子１の誤点弧を防止できる。
【００４３】図６は本発明の第６の実施の形態のゲート
回路の構成図である。ここで図４と同一要素については
同一符号を付し説明を省略する。図６において、ｌは電
圧駆動型電力用半導体素子、２はフライホイールダイオ
ード、３はゲート抵抗、４はゲート駆動回路、５はゲー
トパルス発生回路、６は光絶縁カプラー、８はパルス発
生器、７はゲート抵抗短絡用スイッチである。
回路の構成図である。ここで図４と同一要素については
同一符号を付し説明を省略する。図６において、ｌは電
圧駆動型電力用半導体素子、２はフライホイールダイオ
ード、３はゲート抵抗、４はゲート駆動回路、５はゲー
トパルス発生回路、６は光絶縁カプラー、８はパルス発
生器、７はゲート抵抗短絡用スイッチである。
【００４４】本実施の形態で、第４の実施の形態と異な
る点は、Ｐ側，Ｎ側の電圧駆動型電力用半導体素子１が
複数素子直列接続されている点である。本実施の形態で
は、Ｐ側の電圧駆動型電力用半導体素子ｌとＮ側の電圧
駆動型電力用半導体素子は交互にオンオフを行う。
る点は、Ｐ側，Ｎ側の電圧駆動型電力用半導体素子１が
複数素子直列接続されている点である。本実施の形態で
は、Ｐ側の電圧駆動型電力用半導体素子ｌとＮ側の電圧
駆動型電力用半導体素子は交互にオンオフを行う。
【００４５】Ｎ側の電圧駆動型電力用半導体素子ｌにオ
ンゲートパルス信号が入力されると、光絶縁カプラー６
を介してパルス発生器８にも信号が送られ、該オンゲー
トパルス信号入力後一定期間だけＰ側の電圧駆動型電力
用半導体素子１のゲート抵抗短絡用スイッチ７がオンす
る。パルス発生器８のパルス発生期間は素子のスイッチ
ング時間を考慮して決定される。
ンゲートパルス信号が入力されると、光絶縁カプラー６
を介してパルス発生器８にも信号が送られ、該オンゲー
トパルス信号入力後一定期間だけＰ側の電圧駆動型電力
用半導体素子１のゲート抵抗短絡用スイッチ７がオンす
る。パルス発生器８のパルス発生期間は素子のスイッチ
ング時間を考慮して決定される。
【００４６】また、図示していないが、Ｎ側の電圧駆動
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
型電力用半導体素子１にも同様のゲート抵抗短絡用スイ
ッチが接続されており、Ｐ側のオンゲートパルス信号に
よりＮ側も同様の制御を行う。
【００４７】第６の実施の形態では、電力変換器の同一
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンするときには、他方
のゲート抵抗を所定期間短絡しオフ用のゲート抵抗を零
に切り替えることにより、電力用半導体素子１に並列接
続されているフライホイールダイオード２がＦＷＤ還流
モードでオフする場合の該電力用半導体素子１の素子電
圧上昇によるゲート容量への充電を抑制することがで
き、該電力用半導体素子１の誤点弧を防止できる。
アームでオン・オフが一対の電力用半導体素子におい
て、一方の電力用半導体素子がオンするときには、他方
のゲート抵抗を所定期間短絡しオフ用のゲート抵抗を零
に切り替えることにより、電力用半導体素子１に並列接
続されているフライホイールダイオード２がＦＷＤ還流
モードでオフする場合の該電力用半導体素子１の素子電
圧上昇によるゲート容量への充電を抑制することがで
き、該電力用半導体素子１の誤点弧を防止できる。
【００４８】
【発明の効果】以上、詳述したのように本発明によれ
ば、電力用半導体素子に並列接続されているフライホイ
ールダイオードがＦＷＤ還流モードでオフする場合の該
電力用半導体素子の素子電圧上昇によるゲート容量への
充電を抑制することができ、該電力用半導体素子の誤点
弧を防止できる。
ば、電力用半導体素子に並列接続されているフライホイ
ールダイオードがＦＷＤ還流モードでオフする場合の該
電力用半導体素子の素子電圧上昇によるゲート容量への
充電を抑制することができ、該電力用半導体素子の誤点
弧を防止できる。
【００４９】また、本発明の電力用半導体素子のゲート
制御方法は、通常の素子のスイッチングには全くの影響
はなく、スイッチング損失の増加，スイッチング耐量の
低下およびＥＭＩノイズの増加等の問題発生は全くな
い。
制御方法は、通常の素子のスイッチングには全くの影響
はなく、スイッチング損失の増加，スイッチング耐量の
低下およびＥＭＩノイズの増加等の問題発生は全くな
い。
【００５０】更に、本発明の電力用半導体素子のゲート
制御方法は、従来のゲート回路に数点の回路部品を負荷
することで実現できる非常に簡素な回路構成であり、大
幅なコストアップの問題はない。
制御方法は、従来のゲート回路に数点の回路部品を負荷
することで実現できる非常に簡素な回路構成であり、大
幅なコストアップの問題はない。
【図１】本発明の第１の実施の形態を示す構成図。
【図２】本発明の第２の実施の形態を示す構成図。
【図３】本発明の第３の実施の形態を示す構成図。
【図４】本発明の第４の実施の形態を示す構成図。
【図５】本発明の第５の実施の形態を示す構成図。
【図６】本発明の第６の実施の形態を示す構成図。
【図７】従来の電圧駆動形電力用半導体素子のゲート回
路の構成図。
路の構成図。
１・・・電圧駆動形電力用半導体素子 ２・・・フライホイールダイオード ３・・・ゲート抵抗 ４・・・ゲート駆動回路 ５・・・ゲートパルス発生回路 ６・・・光絶縁カプラー ７・・・ゲート抵抗短絡用スイッチ ８・・・パルス発生器
Claims (4)
- 【請求項１】 オン・オフを互い違いに行う１対の半導
体素子のゲート制御方法において、一方の該半導体素子
の制御端子にオンパルスが入力されている間、他方のオ
フしている該半導体素子のゲート抵抗を零に切り替える
ことを特徴とする半導体素子のゲート制御方法。 - 【請求項２】 オン・オフを互い違いに行う１対の半導
体素子のゲート制御方法において、一方の該半導体素子
の制御端子にオンパルスが入力された後、他方のオフし
ている該半導体素子のゲート抵抗を所定期間零に切り替
えることを特徴とする半導体素子のゲート制御方法。 - 【請求項３】 該半導体素子は複数個のスイッチング素
子を並列接続してなることを特徴とする請求項１または
請求項２記載の半導体素子のゲート制御方法。 - 【請求項４】 該半導体素子は複数個のスイッチング素
子を直列接続してなることを特徴とする請求項１または
請求項２記載の半導体素子のゲート制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10367284A JP2000197343A (ja) | 1998-12-24 | 1998-12-24 | 半導体素子のゲート制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10367284A JP2000197343A (ja) | 1998-12-24 | 1998-12-24 | 半導体素子のゲート制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000197343A true JP2000197343A (ja) | 2000-07-14 |
Family
ID=18488939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10367284A Pending JP2000197343A (ja) | 1998-12-24 | 1998-12-24 | 半導体素子のゲート制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000197343A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267458A (ja) * | 2006-03-27 | 2007-10-11 | Densei Lambda Kk | スイッチング電源装置 |
| DE10333111B4 (de) * | 2003-01-08 | 2008-01-10 | Mitsubishi Denki K.K. | Ansteuerschaltung für eine Halbleiter-Schaltvorrichtung |
| JP2009296732A (ja) * | 2008-06-03 | 2009-12-17 | Hitachi Ltd | 半導体スイッチング素子用ゲート駆動装置を備えた電力変換装置 |
| JP2012115093A (ja) * | 2010-11-26 | 2012-06-14 | Denso Corp | 電力変換装置 |
| JP2013038865A (ja) * | 2011-08-05 | 2013-02-21 | Fujitsu Semiconductor Ltd | 電源装置の駆動回路及び電源装置 |
| JP2018182899A (ja) * | 2017-04-12 | 2018-11-15 | 株式会社東芝 | ゲート駆動回路および電力変換装置 |
| JP2020202716A (ja) * | 2019-06-13 | 2020-12-17 | 矢崎総業株式会社 | スイッチ制御回路 |
| CN117155078A (zh) * | 2023-10-30 | 2023-12-01 | 江苏天合储能有限公司 | 功率模块的控制电路、控制方法及功率模块 |
-
1998
- 1998-12-24 JP JP10367284A patent/JP2000197343A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10333111B4 (de) * | 2003-01-08 | 2008-01-10 | Mitsubishi Denki K.K. | Ansteuerschaltung für eine Halbleiter-Schaltvorrichtung |
| JP2007267458A (ja) * | 2006-03-27 | 2007-10-11 | Densei Lambda Kk | スイッチング電源装置 |
| JP4591392B2 (ja) * | 2006-03-27 | 2010-12-01 | Ｔｄｋラムダ株式会社 | スイッチング電源装置 |
| JP2009296732A (ja) * | 2008-06-03 | 2009-12-17 | Hitachi Ltd | 半導体スイッチング素子用ゲート駆動装置を備えた電力変換装置 |
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| CN117155078A (zh) * | 2023-10-30 | 2023-12-01 | 江苏天合储能有限公司 | 功率模块的控制电路、控制方法及功率模块 |
| CN117155078B (zh) * | 2023-10-30 | 2024-01-30 | 江苏天合储能有限公司 | 功率模块的控制电路、控制方法及功率模块 |
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