JP2000196074A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000196074A JP2000196074A JP10371307A JP37130798A JP2000196074A JP 2000196074 A JP2000196074 A JP 2000196074A JP 10371307 A JP10371307 A JP 10371307A JP 37130798 A JP37130798 A JP 37130798A JP 2000196074 A JP2000196074 A JP 2000196074A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor device
- film
- trench
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000002585 base Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- -1 etc. Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 ＢＴ変動のない、ＴＤＤＢ寿命の長いゲート
絶縁膜を有する信頼性の高いトレンチ構造の半導体装置
およびその製造方法を提供する。 【解決手段】 素子分離用溝部を備えた半導体基板と、
溝部上に形成された、溝部側から第１の酸化膜、窒化膜
および第２の酸化膜の順に三層構造を有するゲート絶縁
膜と、溝部に埋め込まれたゲート電極とを少なくとも具
備し、三層構造のゲート絶縁膜の酸化膜換算の厚さが２
５から３５ｎｍである半導体装置およびその製造方法。
絶縁膜を有する信頼性の高いトレンチ構造の半導体装置
およびその製造方法を提供する。 【解決手段】 素子分離用溝部を備えた半導体基板と、
溝部上に形成された、溝部側から第１の酸化膜、窒化膜
および第２の酸化膜の順に三層構造を有するゲート絶縁
膜と、溝部に埋め込まれたゲート電極とを少なくとも具
備し、三層構造のゲート絶縁膜の酸化膜換算の厚さが２
５から３５ｎｍである半導体装置およびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離用溝部を
有する半導体装置およびその製造方法に係わり、特に、
低電圧駆動縦型ＭＯＳ−ＦＥＴにおいて三層のゲート絶
縁膜を有するトレンチゲート型半導体装置およびその製
造方法に関する。
有する半導体装置およびその製造方法に係わり、特に、
低電圧駆動縦型ＭＯＳ−ＦＥＴにおいて三層のゲート絶
縁膜を有するトレンチゲート型半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】トランジスタなどの半導体装置を、微細
加工技術により高密度に集積させた高集積回路におい
て、さらなる高集積化および高い駆動能力が求められて
いる。
加工技術により高密度に集積させた高集積回路におい
て、さらなる高集積化および高い駆動能力が求められて
いる。
【０００３】近年、中でも注目されているのがトレンチ
（溝）を有する半導体装置である。ゲートをトレンチ構
造にすると、基板上のゲート部分の占有面積を狭くする
ことができ、その結果電流値の大きな、性能の良い高集
積化回路が実現される。
（溝）を有する半導体装置である。ゲートをトレンチ構
造にすると、基板上のゲート部分の占有面積を狭くする
ことができ、その結果電流値の大きな、性能の良い高集
積化回路が実現される。
【０００４】特に１００Ｖ以下の低耐圧デバイスにはオ
ン抵抗を改善するためにトレンチ構造のパワーＭＯＳＦ
ＥＴが用いられている。このような低電圧駆動型ＭＯＳ
−ＦＥＴのトレンチゲート絶縁膜の構造は、シリコン酸
化膜、シリコン窒化膜−シリコン酸化膜、シリコン酸化
膜−シリコン窒化膜−シリコン酸化膜、シリコン酸化膜
−ポリシリコン酸化膜等である。
ン抵抗を改善するためにトレンチ構造のパワーＭＯＳＦ
ＥＴが用いられている。このような低電圧駆動型ＭＯＳ
−ＦＥＴのトレンチゲート絶縁膜の構造は、シリコン酸
化膜、シリコン窒化膜−シリコン酸化膜、シリコン酸化
膜−シリコン窒化膜−シリコン酸化膜、シリコン酸化膜
−ポリシリコン酸化膜等である。
【０００５】こうしたトレンチゲートにおけるゲートの
信頼性を表わすパラメータとして、ＢＴ（Bias Tempera
ture）ストレスおよびＴＤＤＢ寿命がある。
信頼性を表わすパラメータとして、ＢＴ（Bias Tempera
ture）ストレスおよびＴＤＤＢ寿命がある。
【０００６】ＢＴストレスとは、正に帯電したアルカリ
イオンを定量化するために、２００℃から３００℃で加
熱し、１０6 Ｖ／ｃｍ程度の電界を印加することであ
る。これによるＣＶ（容量−電圧）特性の平行移動、す
なわち、ΔＶFBからその定量ができる。ＭＯＳトランジ
スタでは分極性ヒステリシスを起こす。図１０に１５０
℃で１６８時間電界を印加したときのヒステリシスの一
例を示す。
イオンを定量化するために、２００℃から３００℃で加
熱し、１０6 Ｖ／ｃｍ程度の電界を印加することであ
る。これによるＣＶ（容量−電圧）特性の平行移動、す
なわち、ΔＶFBからその定量ができる。ＭＯＳトランジ
スタでは分極性ヒステリシスを起こす。図１０に１５０
℃で１６８時間電界を印加したときのヒステリシスの一
例を示す。
【０００７】また、ＴＤＤＢ寿命とは、トランジスタの
製品寿命であり、詳しくは１０Ｖで一年経た時の不良率
である。図９にＴＤＤＢの一例を示す。
製品寿命であり、詳しくは１０Ｖで一年経た時の不良率
である。図９にＴＤＤＢの一例を示す。
【０００８】ゲート絶縁膜が、シリコン酸化膜−シリコ
ン窒化膜−シリコン酸化膜の三層構造からなる場合、長
いＴＤＤＢ寿命を得るためには窒化膜を厚くすればよい
が、−ＢＴ時の変動が大きくなる。これは窒化膜自体に
蓄積されている電荷に起因している。また、逆に窒化膜
が薄いと、窒化膜のピンホール等に起因してゲート電極
からプラスの可動イオンが窒化膜を突き抜けて、これが
ゲート絶縁膜中にトラップされることでＢＴ変動が生じ
てしまう。
ン窒化膜−シリコン酸化膜の三層構造からなる場合、長
いＴＤＤＢ寿命を得るためには窒化膜を厚くすればよい
が、−ＢＴ時の変動が大きくなる。これは窒化膜自体に
蓄積されている電荷に起因している。また、逆に窒化膜
が薄いと、窒化膜のピンホール等に起因してゲート電極
からプラスの可動イオンが窒化膜を突き抜けて、これが
ゲート絶縁膜中にトラップされることでＢＴ変動が生じ
てしまう。
【０００９】
【発明が解決しようとする課題】以上のように、ＢＴ変
動のない、ＴＤＤＢ寿命の長いゲート絶縁膜を有するト
レンチ構造の半導体装置およびその製造方法が必要とさ
れていた。
動のない、ＴＤＤＢ寿命の長いゲート絶縁膜を有するト
レンチ構造の半導体装置およびその製造方法が必要とさ
れていた。
【００１０】従って、本発明は、ＢＴ変動のない、ＴＤ
ＤＢ寿命の長いゲート絶縁膜を有する信頼性の高いトレ
ンチ構造の半導体装置およびその製造方法を提供するこ
とを目的とする。
ＤＢ寿命の長いゲート絶縁膜を有する信頼性の高いトレ
ンチ構造の半導体装置およびその製造方法を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
素子分離用溝部を備えた半導体基板と、前記溝部上に形
成された、前記溝部側から第１の酸化膜、窒化膜および
第２の酸化膜の順に三層構造を有するゲート絶縁膜と、
前記溝部に埋め込まれたゲート電極とを少なくとも具備
し、前記三層構造のゲート絶縁膜の酸化膜換算の厚さが
２５から３５ｎｍであることを特徴としている。
素子分離用溝部を備えた半導体基板と、前記溝部上に形
成された、前記溝部側から第１の酸化膜、窒化膜および
第２の酸化膜の順に三層構造を有するゲート絶縁膜と、
前記溝部に埋め込まれたゲート電極とを少なくとも具備
し、前記三層構造のゲート絶縁膜の酸化膜換算の厚さが
２５から３５ｎｍであることを特徴としている。
【００１２】本発明の半導体装置は、低電圧駆動型ＭＯ
Ｓ−ＦＥＴとして有用である。
Ｓ−ＦＥＴとして有用である。
【００１３】本発明の半導体装置の製造方法は、半導体
基板上に素子分離用溝部を形成する工程と、前記溝部上
に、第１の酸化膜、窒化膜および第２の酸化膜からなる
三層構造のゲート絶縁膜を酸化膜換算の厚さが２５から
３５ｎｍとなるように形成する工程と、前記ゲート絶縁
膜の形成された前記溝部にゲート電極を埋め込む工程と
を少なくとも具備することを特徴としている。
基板上に素子分離用溝部を形成する工程と、前記溝部上
に、第１の酸化膜、窒化膜および第２の酸化膜からなる
三層構造のゲート絶縁膜を酸化膜換算の厚さが２５から
３５ｎｍとなるように形成する工程と、前記ゲート絶縁
膜の形成された前記溝部にゲート電極を埋め込む工程と
を少なくとも具備することを特徴としている。
【００１４】より具体的には、本発明の半導体装置の製
造方法は、半導体基板上にエピタキシャル層およびベー
ス層を堆積する工程と、コンタクト領域となる不純物拡
散領域そしてソース領域を形成する工程と、素子分離用
溝部であるトレンチをＲＩＥ（Reactive Ion Etching）
によりエッチングする工程と、トレンチに第１の酸化
膜、窒化膜および第２の酸化膜からなる三層構造のゲー
ト絶縁膜を、それぞれ所定の温度にて、熱酸化、減圧Ｃ
ＶＤ（Chemical Vapor Deposition ）法、熱酸化により
形成する工程と、ゲート絶縁膜の形成されたトレンチに
ゲート電極を埋め込み、平坦化し、ＣＤＥ（Chemical D
ry Etching）によりエッチバックする工程と、少なくと
もゲート電極を覆うように層間絶縁膜を形成する工程
と、層間絶縁膜の上にバリアメタル層を堆積する工程
と、バリアメタル層の上にソース電極を形成する工程と
を具備している。
造方法は、半導体基板上にエピタキシャル層およびベー
ス層を堆積する工程と、コンタクト領域となる不純物拡
散領域そしてソース領域を形成する工程と、素子分離用
溝部であるトレンチをＲＩＥ（Reactive Ion Etching）
によりエッチングする工程と、トレンチに第１の酸化
膜、窒化膜および第２の酸化膜からなる三層構造のゲー
ト絶縁膜を、それぞれ所定の温度にて、熱酸化、減圧Ｃ
ＶＤ（Chemical Vapor Deposition ）法、熱酸化により
形成する工程と、ゲート絶縁膜の形成されたトレンチに
ゲート電極を埋め込み、平坦化し、ＣＤＥ（Chemical D
ry Etching）によりエッチバックする工程と、少なくと
もゲート電極を覆うように層間絶縁膜を形成する工程
と、層間絶縁膜の上にバリアメタル層を堆積する工程
と、バリアメタル層の上にソース電極を形成する工程と
を具備している。
【００１５】本発明の半導体装置およびその製造方法に
おいて、前記第１の酸化膜の厚さは１５から２５ｎｍ、
窒化膜の厚さは８から１６ｎｍ、前記第２の酸化膜の厚
さは６から１０ｎｍである。
おいて、前記第１の酸化膜の厚さは１５から２５ｎｍ、
窒化膜の厚さは８から１６ｎｍ、前記第２の酸化膜の厚
さは６から１０ｎｍである。
【００１６】本発明の半導体装置およびその製造方法に
おいて、前記第１の酸化膜の形成温度は９００から９５
０℃、前記窒化膜の形成温度は７００から８００℃であ
る。
おいて、前記第１の酸化膜の形成温度は９００から９５
０℃、前記窒化膜の形成温度は７００から８００℃であ
る。
【００１７】本発明において、ゲート絶縁膜は、基板側
から第１の酸化膜、窒化膜、第２の窒化膜からなる三層
構造とした。三層構造にすると、トレンチ開口部の角部
における応力を緩和したり、欠陥をカバーしたり、機能
を分担させるのに効果的である。ゲート絶縁膜は厚くす
れば破壊耐圧を増大させることができるが、単純に厚く
すればよい、というわけではない。というのは、第１の
酸化膜と窒化膜の厚みにより半導体素子の動作特性が決
まるためである。
から第１の酸化膜、窒化膜、第２の窒化膜からなる三層
構造とした。三層構造にすると、トレンチ開口部の角部
における応力を緩和したり、欠陥をカバーしたり、機能
を分担させるのに効果的である。ゲート絶縁膜は厚くす
れば破壊耐圧を増大させることができるが、単純に厚く
すればよい、というわけではない。というのは、第１の
酸化膜と窒化膜の厚みにより半導体素子の動作特性が決
まるためである。
【００１８】ゲート絶縁膜が三層構造からなる場合、上
述したように、長いＴＤＤＢ寿命を得るためには窒化膜
を厚くすればよいが、窒化膜を２０ｎｍ程度まで厚くす
ると、窒化膜自体に蓄積されている電荷が原因で−ＢＴ
時の変動が大きくなる。また、逆に窒化膜を、８ｎｍ未
満の薄さにすると、窒化膜のピンホール等に起因してゲ
ート電極からプラスの可動イオンが窒化膜を突き抜け
て、これがゲート絶縁膜中にトラップされてＢＴ変動が
生じる。
述したように、長いＴＤＤＢ寿命を得るためには窒化膜
を厚くすればよいが、窒化膜を２０ｎｍ程度まで厚くす
ると、窒化膜自体に蓄積されている電荷が原因で−ＢＴ
時の変動が大きくなる。また、逆に窒化膜を、８ｎｍ未
満の薄さにすると、窒化膜のピンホール等に起因してゲ
ート電極からプラスの可動イオンが窒化膜を突き抜け
て、これがゲート絶縁膜中にトラップされてＢＴ変動が
生じる。
【００１９】窒化膜の厚さとＴＤＤＢ寿命の関係につい
て図６に示す。製品寿命としては少なくとも１０6 時間
は必要とされる。この製品寿命を得るには窒化膜の厚さ
は８ｎｍ必要である。また、窒化膜とＢＴ変動の関係に
ついて図７および８に示す。＋ＢＴ時のΔＶFBは窒化膜
厚が０ｎｍ、８０ｎｍおよび２０ｎｍのいずれの場合も
十分低いが、−ＢＴ時のΔＶFBは窒化膜厚が０ｎｍおよ
び２０ｎｍの場合に許容できないレベルとなってしま
う。
て図６に示す。製品寿命としては少なくとも１０6 時間
は必要とされる。この製品寿命を得るには窒化膜の厚さ
は８ｎｍ必要である。また、窒化膜とＢＴ変動の関係に
ついて図７および８に示す。＋ＢＴ時のΔＶFBは窒化膜
厚が０ｎｍ、８０ｎｍおよび２０ｎｍのいずれの場合も
十分低いが、−ＢＴ時のΔＶFBは窒化膜厚が０ｎｍおよ
び２０ｎｍの場合に許容できないレベルとなってしま
う。
【００２０】従って、本発明においては、ＢＴ変動なら
びにＴＤＤＢ寿命を考慮して、窒化膜厚を８から１６ｎ
ｍを最適値として定めた。この値は、実際にＢＴ変動お
よびＴＤＤＢ寿命を測定してはじめて得られたものであ
る。
びにＴＤＤＢ寿命を考慮して、窒化膜厚を８から１６ｎ
ｍを最適値として定めた。この値は、実際にＢＴ変動お
よびＴＤＤＢ寿命を測定してはじめて得られたものであ
る。
【００２１】また、本発明において、最も基板側の第１
の酸化膜の厚さを１５から２５ｎｍとすることで絶縁性
に優れ、信頼性が向上する。
の酸化膜の厚さを１５から２５ｎｍとすることで絶縁性
に優れ、信頼性が向上する。
【００２２】このように、本発明においては、所定の形
成温度を用いて所定の厚さの第１の酸化膜および窒化膜
を形成することで、ＢＴ変動のない、ＴＤＤＢ寿命の長
いゲート絶縁膜が実現される。
成温度を用いて所定の厚さの第１の酸化膜および窒化膜
を形成することで、ＢＴ変動のない、ＴＤＤＢ寿命の長
いゲート絶縁膜が実現される。
【００２３】本発明の半導体装置において用いる材料は
特に限定されるものではないが、例えば、半導体基板と
しては、シリコン、ＧａＡｓ等、ゲート電極としては、
ポリシリコン、ＢＰＳＧ（Boron Phospharus Silicate
Glass ）、ＰＳＧ（PhosphoSilicate Glass）等、層間
絶縁膜としては、ＳｉＯ2 、ＰＳＧ、Ｓｉ3 Ｎ4 等、バ
リアメタルとしてはＴｉ、ＴｉＷ等、ソース電極および
ドレイン電極としては、Ａｌ、Ｃｕ、Ａｕ等である。
特に限定されるものではないが、例えば、半導体基板と
しては、シリコン、ＧａＡｓ等、ゲート電極としては、
ポリシリコン、ＢＰＳＧ（Boron Phospharus Silicate
Glass ）、ＰＳＧ（PhosphoSilicate Glass）等、層間
絶縁膜としては、ＳｉＯ2 、ＰＳＧ、Ｓｉ3 Ｎ4 等、バ
リアメタルとしてはＴｉ、ＴｉＷ等、ソース電極および
ドレイン電極としては、Ａｌ、Ｃｕ、Ａｕ等である。
【００２４】また、本発明は、ＭＯＳ−ＦＥＴばかりで
なく、半導体基板の裏面全面にｐ型層を形成したｎ型半
導体基板を用いればＩＧＢＴ（絶縁ゲート型バイポーラ
トランジスタ）にも適用することができる。
なく、半導体基板の裏面全面にｐ型層を形成したｎ型半
導体基板を用いればＩＧＢＴ（絶縁ゲート型バイポーラ
トランジスタ）にも適用することができる。
【００２５】
【発明の実施の形態】本発明の半導体装置について図１
〜５を用いて説明する。
〜５を用いて説明する。
【００２６】図１は本発明の半導体装置の断面図であ
る。
る。
【００２７】Ｎ型シリコン基板１の一主面側に堆積され
たＰ型ベース層３に、トレンチが形成されており、トレ
ンチには厚さ２０ｎｍの第１の酸化膜、その上に厚さ１
２ｎｍの窒化膜、そしてその上に厚さ８ｎｍの第２の酸
化膜からなるゲート絶縁膜７が形成されている。このゲ
ート絶縁膜の酸化膜換算の総厚さは３０ｎｍである。ト
レンチにはゲート電極８が埋め込まれている。トレンチ
−トレンチ間領域には、Ｐ＋不純物拡散領域４とＮ＋ソ
ース領域５が形成されている。さらに、ゲート電極８を
覆うようにＳｉ3 Ｎ4 ＣＶＤ膜９が堆積され、Ｔｉから
なるバリアメタルを介してソース電極であるアルミニウ
ム１２が堆積している。また、シリコン基板１の他主面
側にはドレイン電極となるメタル１３が堆積されてい
る。
たＰ型ベース層３に、トレンチが形成されており、トレ
ンチには厚さ２０ｎｍの第１の酸化膜、その上に厚さ１
２ｎｍの窒化膜、そしてその上に厚さ８ｎｍの第２の酸
化膜からなるゲート絶縁膜７が形成されている。このゲ
ート絶縁膜の酸化膜換算の総厚さは３０ｎｍである。ト
レンチにはゲート電極８が埋め込まれている。トレンチ
−トレンチ間領域には、Ｐ＋不純物拡散領域４とＮ＋ソ
ース領域５が形成されている。さらに、ゲート電極８を
覆うようにＳｉ3 Ｎ4 ＣＶＤ膜９が堆積され、Ｔｉから
なるバリアメタルを介してソース電極であるアルミニウ
ム１２が堆積している。また、シリコン基板１の他主面
側にはドレイン電極となるメタル１３が堆積されてい
る。
【００２８】本発明の一実施例による半導体装置の製造
工程を図２〜５を用いて説明する。
工程を図２〜５を用いて説明する。
【００２９】まず、図２（ａ）に示す通り、Ｎ型シリコ
ン基板１の一主面側にＰ型ベース層２を、例えばＣＶＤ
法により堆積させて、その上にマスクを介してホウ素等
のイオンを注入して所定の位置にＰ＋不純物拡散領域を
形成する。さらに、Ｐ＋不純物拡散領域の間に砒素、ア
ンチモン、りん等のイオンをで注入してＮ＋ソース領域
を形成する。さらに、熱シリコン酸化膜３を堆積する。
ン基板１の一主面側にＰ型ベース層２を、例えばＣＶＤ
法により堆積させて、その上にマスクを介してホウ素等
のイオンを注入して所定の位置にＰ＋不純物拡散領域を
形成する。さらに、Ｐ＋不純物拡散領域の間に砒素、ア
ンチモン、りん等のイオンをで注入してＮ＋ソース領域
を形成する。さらに、熱シリコン酸化膜３を堆積する。
【００３０】次に、熱シリコン酸化膜３の上にさらに、
ＣＶＤ法によりＣＶＣ酸化膜４を堆積する（図２
（ｂ））。
ＣＶＤ法によりＣＶＣ酸化膜４を堆積する（図２
（ｂ））。
【００３１】トレンチエッチングする部位以外にレジス
ト５を塗布し（図２（ｃ））、エッチングする（図２
（ｄ））。
ト５を塗布し（図２（ｃ））、エッチングする（図２
（ｄ））。
【００３２】レジスト５を除去したら（図３（ｅ））、
Ｎ＋ソース領域５を貫くようにしてトレンチ６を反応性
イオンエッチング（ＲＩＥ）により形成する。トレンチ
６の幅は約１μｍ、深さは約３μｍとする（図３
（ｆ））。トレンチ６にＣＤＥ（Chemical Dry Etchin
g）によりダメージ処理を施す（図３（ｇ））。熱シリ
コン酸化膜３およびＣＶＤ酸化膜４を除去する（図３
（ｈ））。
Ｎ＋ソース領域５を貫くようにしてトレンチ６を反応性
イオンエッチング（ＲＩＥ）により形成する。トレンチ
６の幅は約１μｍ、深さは約３μｍとする（図３
（ｆ））。トレンチ６にＣＤＥ（Chemical Dry Etchin
g）によりダメージ処理を施す（図３（ｇ））。熱シリ
コン酸化膜３およびＣＶＤ酸化膜４を除去する（図３
（ｈ））。
【００３３】さらに、図４（ｉ）に示すように、トレン
チ６に厚さ２０ｎｍの第１の酸化膜、その上に厚さ１２
ｎｍの窒化膜、そしてその上に厚さ８ｎｍの第２の酸化
膜からなるゲート絶縁膜７を堆積する。第１の酸化膜の
形成条件は、酸素と水素の混合雰囲気内で９３０℃、窒
化膜の形成条件は、減圧ＣＶＤで７５０℃、第２の酸化
膜の形成条件は、酸素と水素の混合雰囲気内とする。
チ６に厚さ２０ｎｍの第１の酸化膜、その上に厚さ１２
ｎｍの窒化膜、そしてその上に厚さ８ｎｍの第２の酸化
膜からなるゲート絶縁膜７を堆積する。第１の酸化膜の
形成条件は、酸素と水素の混合雰囲気内で９３０℃、窒
化膜の形成条件は、減圧ＣＶＤで７５０℃、第２の酸化
膜の形成条件は、酸素と水素の混合雰囲気内とする。
【００３４】ゲート絶縁膜７の形成されたトレンチ６に
ゲート電極８を埋め込む（図４（ｊ））。このゲート電
極８に平坦化処理を施し、エッチバックする（図４
（ｋ））。層間絶縁膜としてＳｉ3 Ｎ4 からなるＣＶＤ
膜９を全面に堆積する（図４（ｌ））。
ゲート電極８を埋め込む（図４（ｊ））。このゲート電
極８に平坦化処理を施し、エッチバックする（図４
（ｋ））。層間絶縁膜としてＳｉ3 Ｎ4 からなるＣＶＤ
膜９を全面に堆積する（図４（ｌ））。
【００３５】Ｓｉ3 Ｎ4 からなるＣＶＤ膜９をエッチン
グするために、レジスト１０を塗布して（図５
（ｍ））、ＲＩＥにより加工した後（図５（ｎ））、Ｔ
ｉからなるバリアメタル１１を介してソース電極である
アルミニウム１２を全面に堆積させて（図５（ｏ））、
ドレイン電極をシリコン基板１の他主面側に堆積させて
（図示せず）半導体装置とする。
グするために、レジスト１０を塗布して（図５
（ｍ））、ＲＩＥにより加工した後（図５（ｎ））、Ｔ
ｉからなるバリアメタル１１を介してソース電極である
アルミニウム１２を全面に堆積させて（図５（ｏ））、
ドレイン電極をシリコン基板１の他主面側に堆積させて
（図示せず）半導体装置とする。
【００３６】以上、Ｎチャネル型について説明してきた
が、言うまでもなく、Ｐチャネル型についても同様に作
成できる。
が、言うまでもなく、Ｐチャネル型についても同様に作
成できる。
【００３７】
【発明の効果】本発明によれば、ＢＴ変動のない、ＴＤ
ＤＢ寿命の長いゲート絶縁膜を有するトレンチ構造の半
導体装置およびその製造方法が提供される。
ＤＢ寿命の長いゲート絶縁膜を有するトレンチ構造の半
導体装置およびその製造方法が提供される。
【図１】本発明の半導体装置の拡大断面図。
【図２】本発明の半導体装置の製造工程を示す図。
【図３】本発明の半導体装置の製造工程を示す図。
【図４】本発明の半導体装置の製造工程を示す図。
【図５】本発明の半導体装置の製造工程を示す図。
【図６】ライフタイムと窒化膜厚の関係を示すグラフ。
【図７】＋ＢＴ時の電圧特性と窒化膜厚の関係を示すグ
ラフ。
ラフ。
【図８】−ＢＴ時の電圧特性と窒化膜厚の関係を示すグ
ラフ。
ラフ。
【図９】ＴＤＤＢ寿命を示すグラフ。
【図１０】ＢＴ変動を示すグラフ。
１…基板 ２…ベース層 ３…熱シリコン酸化膜 ４…ＣＶＤ酸化膜 ５…レジスト ６…トレンチ ７…ゲート絶縁膜（第１の酸化膜、窒化膜、第２の酸化
膜） ８…ゲート電極 ９…ＣＶＤ膜 １０…レジスト １１…バリアメタル １２…アルミニウム
膜） ８…ゲート電極 ９…ＣＶＤ膜 １０…レジスト １１…バリアメタル １２…アルミニウム
Claims (7)
- 【請求項１】 素子分離用溝部を備えた半導体基板と、
前記溝部上に形成された、前記溝部側から第１の酸化
膜、窒化膜および第２の酸化膜の順に三層構造を有する
ゲート絶縁膜と、前記溝部に埋め込まれたゲート電極と
を少なくとも具備する半導体装置であって、 前記三層構造のゲート絶縁膜の酸化膜換算の厚さが２５
から３５ｎｍであることを特徴とする半導体装置。 - 【請求項２】 前記第１の酸化膜の厚さが１５から２５
ｎｍであり、前記窒化膜の厚さが８から１６ｎｍ、前記
第２の酸化膜の厚さが６から１０ｎｍであることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記第１の酸化膜の形成温度が９００か
ら９５０℃であり、前記窒化膜の形成温度が７００から
８００℃であることを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 前記半導体装置は、低電圧駆動型ＭＯＳ
−ＦＥＴであることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 半導体基板上に素子分離用溝部を形成す
る工程と、前記溝部上に、第１の酸化膜、窒化膜および
第２の酸化膜からなる三層構造のゲート絶縁膜を酸化膜
換算の厚さが２５から３５ｎｍとなるように形成する工
程と、前記ゲート絶縁膜の形成された前記溝部にゲート
電極を埋め込む工程とを少なくとも具備することを特徴
とする半導体装置の製造方法。 - 【請求項６】 前記第１の酸化膜の厚さが１５から２５
ｎｍであり、前記窒化膜の厚さが８から１６ｎｍ、前記
第２の酸化膜の厚さが６から１０ｎｍであることを特徴
とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第１の酸化膜の形成温度が９００か
ら９５０℃であり、前記窒化膜の形成温度が７００から
８００℃であることを特徴とする請求項５記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371307A JP2000196074A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371307A JP2000196074A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196074A true JP2000196074A (ja) | 2000-07-14 |
| JP2000196074A5 JP2000196074A5 (ja) | 2004-11-11 |
Family
ID=18498487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10371307A Abandoned JP2000196074A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000196074A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974996B2 (en) | 2003-01-23 | 2005-12-13 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| US7622768B2 (en) | 2004-04-21 | 2009-11-24 | Denso Corporation | Semiconductor device and method of manufacturing thereof |
| CN101840931B (zh) * | 2009-03-18 | 2014-03-12 | 联发科技股份有限公司 | 高电压金属介电质半导体晶体管 |
| CN107978641A (zh) * | 2017-11-23 | 2018-05-01 | 中航（重庆）微电子有限公司 | 一种新型栅极结构的功率mos器件制造方法 |
| CN108962993A (zh) * | 2017-05-24 | 2018-12-07 | 株式会社东芝 | 半导体装置及其制造方法 |
| CN110047919A (zh) * | 2014-05-12 | 2019-07-23 | 英飞凌科技股份有限公司 | 半导体器件和有形成在半导体台面源区绝缘栅双极晶体管 |
-
1998
- 1998-12-25 JP JP10371307A patent/JP2000196074A/ja not_active Abandoned
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974996B2 (en) | 2003-01-23 | 2005-12-13 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| US7622768B2 (en) | 2004-04-21 | 2009-11-24 | Denso Corporation | Semiconductor device and method of manufacturing thereof |
| CN101840931B (zh) * | 2009-03-18 | 2014-03-12 | 联发科技股份有限公司 | 高电压金属介电质半导体晶体管 |
| CN110047919A (zh) * | 2014-05-12 | 2019-07-23 | 英飞凌科技股份有限公司 | 半导体器件和有形成在半导体台面源区绝缘栅双极晶体管 |
| CN108962993A (zh) * | 2017-05-24 | 2018-12-07 | 株式会社东芝 | 半导体装置及其制造方法 |
| JP2018198267A (ja) * | 2017-05-24 | 2018-12-13 | 株式会社東芝 | 半導体装置及びその製造方法 |
| CN108962993B (zh) * | 2017-05-24 | 2021-09-24 | 株式会社东芝 | 半导体装置及其制造方法 |
| CN107978641A (zh) * | 2017-11-23 | 2018-05-01 | 中航（重庆）微电子有限公司 | 一种新型栅极结构的功率mos器件制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9275863B2 (en) | Method of fabricating semiconductor device | |
| US6278165B1 (en) | MIS transistor having a large driving current and method for producing the same | |
| US7354829B2 (en) | Trench-gate transistor with ono gate dielectric and fabrication process therefor | |
| US5770514A (en) | Method for manufacturing a vertical transistor having a trench gate | |
| US20100187602A1 (en) | Methods for making semiconductor devices using nitride consumption locos oxidation | |
| JP3532188B1 (ja) | 半導体装置及びその製造方法 | |
| US5969393A (en) | Semiconductor device and method of manufacture of the same | |
| US6133099A (en) | Vertical MOSFET and method of manufacturing thereof | |
| JPH0586673B2 (ja) | ||
| JPH07249770A (ja) | 半導体装置及びその製造方法 | |
| JP2000196074A (ja) | 半導体装置およびその製造方法 | |
| JP2000349289A (ja) | 半導体装置およびその製造方法 | |
| US6974996B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH1174526A (ja) | 半導体装置及びその製造方法 | |
| US6919250B2 (en) | Multiple-gate MOS device and method for making the same | |
| JPH10190002A (ja) | 絶縁ゲ−トピンチオフ型構造の高圧素子 | |
| JPH03246947A (ja) | 半導体装置 | |
| JPH08125168A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050309 |