JP2000183753A - Signal converter and signal conversion method - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は信号変換装置に関
し、特にデジタル信号の非線形変換を行う信号変換装置
及びその信号変換方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal converter, and more particularly, to a signal converter for performing non-linear conversion of a digital signal and a signal conversion method thereof.
【0002】[0002]
【従来の技術】デジタル信号変換のうち、特に非線形変
換と呼ばれる変換処理は、画像信号のガンマ補正や、液
晶駆動装置における輝度値の電圧変換等、様々な用途で
利用されている。2. Description of the Related Art Among digital signal conversions, a conversion process called a non-linear conversion is used for various purposes such as gamma correction of an image signal and voltage conversion of a luminance value in a liquid crystal driving device.
【0003】従来、デジタル信号の非線形変換において
は、元信号の入力値に対応した出力値をあらかじめ格納
しておいた記憶部から、その対応する出力値をそのまま
出力する1対1変換や、元信号の入力値によって傾きと
切片の2つの要素a、bをもつパラメータセットを選択
し、それらを元信号の線形演算のパラメータとすること
で変換を行う1次折れ線による変換が用いられてきた。
また、非線形変換を、除算ユニットもしくは除算演算ル
ーチンを用いることによる、非多項式演算によって実現
する手法や、再帰的に演算しその収束値の近似値を求め
ることによって実現する手法も一般化している。Conventionally, in non-linear conversion of a digital signal, a one-to-one conversion for directly outputting an output value corresponding to an input value of an original signal from a storage unit which stores the output value corresponding to the input value of the original signal, A conversion using a first-order polygonal line has been used in which a parameter set having two elements a and b of a slope and an intercept is selected according to the input value of a signal, and these parameters are used as parameters for a linear operation of the original signal.
In addition, a method for realizing the non-linear conversion by a non-polynomial operation by using a division unit or a division operation routine, and a method for realizing by performing a recursive operation and obtaining an approximate value of the convergence value thereof have also been generalized.
【0004】従来の第1の非線形変換方法として1対1変
換について説明する。図8は、従来の1対1変換を行う
信号変換装置の構成を示した図である。1対1変換は、
入力値xと出力値yの関係が1対1の直接的な変換方法
である。出力値はROMテーブルと呼ばれる記憶部51
0に書き込まれている。通常、記憶部510はROM
(Read Only Memory)として構成さ
れ、入力値xのビット線をROMのアドレス線に接続す
ることで、あらかじめ求めておいた対応する出力値y
が、ROMの対応するアドレスのデータ値として出力さ
れる。[0004] One-to-one conversion will be described as a first conventional nonlinear conversion method. FIG. 8 is a diagram showing a configuration of a conventional signal conversion device that performs one-to-one conversion. The one-to-one conversion is
The relationship between the input value x and the output value y is a one-to-one direct conversion method. The output value is stored in a storage unit 51 called a ROM table.
It is written to 0. Usually, the storage unit 510 is a ROM
(Read Only Memory), and by connecting the bit line of the input value x to the address line of the ROM, the corresponding output value y obtained in advance is obtained.
Is output as the data value of the corresponding address in the ROM.
【0005】次に、第2の非線形変換方法として1次折
れ線による変換について説明する。図9は、従来の1次
折れ線による変換を行う信号変換装置の構成を示した図
である。1次折れ線による変換は、最近一般的に用いら
れている。1次折れ線による信号変換装置は、ROM等
で構成される記憶部540に、あらかじめパラメータ
a、bをセットとして幾つか格納しておき、入力値xの
範囲に応じて1組のパラメータセットを選択し、線形演
算Next, as a second nonlinear conversion method, conversion using a primary polygonal line will be described. FIG. 9 is a diagram illustrating a configuration of a conventional signal conversion device that performs conversion using a primary broken line. Transformation using a first-order polygonal line is generally used recently. The signal converter using the primary polygonal line stores several parameters a and b in advance in a storage unit 540 including a ROM or the like, and selects one parameter set according to the range of the input value x. And linear operation
【0006】[0006]
【数1】ax+b ……(1) を施して、これを出力値とするものである。LUT(L
ook Up Table)とも呼ばれている。通常、
入力xを分割する範囲の数と等しい数の比較器521、
522と、範囲を選択する簡単な演算器530と、記憶
部540と、パラメータとの遅延を合わせる遅延器55
1、および乗算器552と加減算器553とから構成さ
れている。入力値xは、比較器521、522により大
きさが判定され、分割された範囲のどこに入るかが判定
される。比較器521、522からの出力である判定結
果に応じて記憶部540のアドレスを指定し、パラメー
タa、bを得る。そして入力xに対して線形演算を行
い、結果を出力する。## EQU1 ## ax + b (1) is applied, and this is set as an output value. LUT (L
(OK Up Table). Normal,
A number of comparators 521 equal to the number of ranges into which the input x is divided,
522, a simple arithmetic unit 530 for selecting a range, a storage unit 540, and a delay unit 55 for matching delay with a parameter.
1 and a multiplier 552 and an adder / subtractor 553. The magnitude of the input value x is determined by the comparators 521 and 522, and it is determined where the input value x falls within the divided range. The address of the storage unit 540 is specified according to the determination result output from the comparators 521 and 522, and the parameters a and b are obtained. Then, a linear operation is performed on the input x, and the result is output.
【0007】従来の1次折れ線による変換方法について
詳細に説明する。図10は、従来の1次折れ線による変
換方法を示した図である。この手法は、入力値の範囲を
幾つかに分割し、その区分範囲の入力と出力の関係を近
似的に線形と見なす方法であり、非線形な変換関数を幾
つかの1次折れ線で近似することと同一である。例え
ば、入力値xがt1からt2の間の値である場合、比較
器により、xとt1、t2とが比較され、xがt1とt
2の間の値であることが確認され、この間の非線形関数
591を近似する1次折れ線592のパラメータa、b
が記憶部から出力される。a、bとxから式1により、
出力値yが算出される。A conventional conversion method using a primary polygonal line will be described in detail. FIG. 10 is a diagram showing a conventional conversion method using a primary polygonal line. This method divides the range of input values into several parts and regards the relationship between the input and output of the divided range as approximately linear. Is the same as For example, if the input value x is a value between t1 and t2, the comparator compares x with t1 and t2, and x becomes t1 and t2.
2 and the parameters a and b of the first-order polygonal line 592 approximating the non-linear function 591 during this period.
Is output from the storage unit. From a, b and x, according to Equation 1,
An output value y is calculated.
【0008】[0008]
【発明が解決しようとする課題】しかし、従来の信号変
換装置では、精度を上げようとすると演算量もしくは回
路規模が大きくなり、効率が悪くなるという問題があ
る。However, the conventional signal conversion apparatus has a problem that the operation amount or the circuit scale increases to improve the accuracy, and the efficiency deteriorates.
【0009】上記説明の第1の非線形変換方法である1対
1変換は、入力値のビット長が長くなると変換の効率が
悪くなるという問題がある。入力値のビット長が1ビッ
ト多くなると、ROMのアドレス線、データ線ともに1
本多くなり、ROMの容量としては4倍必要となってし
まう。つまり、ROMのコストの問題が指数関数的に増
してくる。また、変換方法としても入力値と出力値が1
対1の対応では効率が悪い。The first non-linear conversion method described above,
The 1 conversion has a problem that the conversion efficiency becomes worse as the bit length of the input value increases. If the bit length of the input value increases by one bit, both the address line and the data line of the ROM
The number of ROMs increases, and the capacity of the ROM becomes four times as large. That is, the problem of ROM cost increases exponentially. In addition, the input method and the output value
One-to-one correspondence is inefficient.
【0010】また、上記説明の第2の非線形変換方法で
ある1次折れ線による変換では、非線形な関数591を1
次折れ線592で精度良く近似しようとすると、線形で
近似する区間を細かくする、すなわち区間を数多く分割
することが必要となる。このためには、入力値の区間を
判定するために多くの比較器が必要となり、回路規模が
大きくなるという問題がある。また、1次折れ線592
で近似するために、図10に示すように、入力値xの区
分点の前後で出力yが滑らかに変化できないため、どう
しても不自然な変換になってしまうという問題もある。[0010] In the above-described conversion using the first-order polygonal line, which is the second non-linear conversion method, the non-linear function 591 is set to 1
In order to approximate with the next polygonal line 592 with high precision, it is necessary to make the section to be approximated linearly fine, that is, to divide the section into many. For this purpose, many comparators are required to determine the section of the input value, and there is a problem that the circuit scale becomes large. Also, the primary broken line 592
As shown in FIG. 10, since the output y cannot be changed smoothly before and after the division point of the input value x, there is a problem that the conversion is unnatural.
【0011】その他の非線形変換の方法として、除算を
用いたり再帰的演算による手法もある。どちらの手法も
精度は期待できるが、変換速度とハードウェア規模が膨
大となり、それらに制限が課せられるようなシステムで
は利用できない。As other nonlinear conversion methods, there are methods using division and recursive operation. Both techniques can be expected to be accurate, but cannot be used in systems where the conversion speed and hardware scale are enormous, which imposes restrictions.
【0012】本発明はこのような点に鑑みてなされたも
のであり、リアルタイム処理に適した高速変換と、より
精度の高い滑らかな非線形変換を行う信号変換装置及び
信号変換方法を提供することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a signal conversion device and a signal conversion method for performing high-speed conversion suitable for real-time processing and smoother non-linear conversion with higher accuracy. Aim.
【0013】[0013]
【課題を解決するための手段】本発明では上記課題を解
決するために、デジタル信号の非線形変換を行う信号変
換装置において、非線形変換の元関数を所定の区間に分
割して近似する高次多項式のパラメータを前記所定の区
間毎に記憶する記憶手段と、入力信号の属する前記所定
の区間を判定する判定手段と、前記判定された所定の区
間に対応して記憶された前記前記高次多項式パラメータ
を用いて前記入力信号に演算を施す演算手段と、を有す
ることを特徴とする信号変換装置、が提供される。According to the present invention, in order to solve the above-mentioned problems, in a signal conversion device for performing a nonlinear conversion of a digital signal, a high-order polynomial in which a source function of the nonlinear conversion is divided into predetermined sections and approximated. Storage means for storing the parameters for each of the predetermined sections; determination means for determining the predetermined section to which the input signal belongs; and the high-order polynomial parameter stored corresponding to the determined predetermined section. And a calculating means for performing a calculation on the input signal by using the signal converter.
【0014】このような構成の信号変換装置は、入力信
号が入ると、判定手段により入力信号が予め決められた
区間のいずれに属するかが判定される。判定結果に応じ
て、記憶手段に記憶されている区間毎の高次多項式のパ
ラメータを選択する。続いて選択されたパラメータを用
いて、入力信号に高次多項式の演算を施し、出力値を算
出する。In the signal conversion device having such a configuration, when an input signal is input, the determination unit determines which of the predetermined sections the input signal belongs to. According to the determination result, the parameters of the high-order polynomial for each section stored in the storage unit are selected. Subsequently, using the selected parameters, a high-order polynomial operation is performed on the input signal to calculate an output value.
【0015】また、デジタル信号の非線形変換を行う信
号変換装置の信号変換方法において、非線形変換の元関
数を所定の区間に分割し、その区間毎に予め前記元関数
を近似する前記高次多項式のパラメータを記憶する手順
と、入力信号が前記所定の区間のうち、どの区間に属す
るかを判定する手順と、前記判定された区間に対応して
予め記憶された前記パラメータを選択する手順と、前記
入力信号に前記パラメータを用いて高次多項式演算を施
し出力値を算出する手順と、を有することを特徴とする
信号変換方法、が提供される。Further, in the signal conversion method of the signal conversion device for performing the nonlinear conversion of the digital signal, the original function of the nonlinear conversion is divided into predetermined sections, and for each of the sections, the higher-order polynomial of the higher-order polynomial which approximates the original function in advance is defined. A step of storing a parameter, a step of determining which section the input signal belongs to in the predetermined section, a step of selecting the parameter stored in advance corresponding to the determined section, Performing a high-order polynomial operation on the input signal using the parameter to calculate an output value.
【0016】このような手順の信号変換方法は、非線形
変換の元関数を所定の区間に分割し、区毎に元関数を近
似する高次元多項式のパラメータを記憶しておく。入力
信号が入ると、入力信号の属する区間が判定され、その
区間に対応する高次多項式のパラメータが算出される。
これらを用いて高次多項式演算を行い出力値を算出す
る。In the signal conversion method of such a procedure, the original function of the non-linear conversion is divided into predetermined sections, and parameters of a high-dimensional polynomial approximating the original function are stored for each section. When an input signal is input, a section to which the input signal belongs is determined, and parameters of a higher-order polynomial corresponding to the section are calculated.
Using these, a higher-order polynomial operation is performed to calculate an output value.
【0017】[0017]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。最初に、非線形変換を行う高次多
項式及びそのパラメータについて説明する。Embodiments of the present invention will be described below with reference to the drawings. First, a high-order polynomial for performing nonlinear conversion and its parameters will be described.
【0018】実際の非線形変換では、画像のガンマ補正
のように非線形変換をそのまま表現する関数(指数関数
等)が存在することが多い。このような非線形変換を表
現する関数を元関数と呼ぶことにする。そのような場合
には、その元関数を、幾つかの区分した多項式で近似す
ることになる。そして、元関数を最適に(効率良く正確
に)近似するには、何次の多項式で幾つに区分し、それ
ぞれの区分された多項式のパラメータ(係数)をいくつ
に設定するのか、が問題になる。In actual non-linear conversion, there are often functions (exponential functions, etc.) that directly express the non-linear conversion, such as gamma correction of an image. A function expressing such a non-linear transformation is called an original function. In such a case, the original function will be approximated by some segmented polynomial. Then, in order to optimally (efficiently and accurately) approximate the original function, the number of polynomials in the order and the number of parameters (coefficients) of each of the divided polynomials is set as a problem. .
【0019】しかしそれは、非線形関数を区分した高次
多項式で近似するためのパラメータ導出方法であり、本
件ではその方法については深くは言及しない。少なくと
も、多項式の次数と、入力値の範囲を分割する区分点を
十分細かい範囲で固定すれば、その区分範囲を元関数と
殆ど同一の多項式で近似することは容易である。However, this is a parameter derivation method for approximating a nonlinear function with a high-order polynomial that is divided, and this method will not be described in detail in the present case. At least, if the degree of the polynomial and the dividing point for dividing the range of the input value are fixed in a sufficiently fine range, it is easy to approximate the dividing range with almost the same polynomial as the original function.
【0020】非線形変換を行う高次多項式のパラメータ
を導出する方法について、具体的な1例を示す。ここ
で、多項式を2次多項式とし、入力値xのある区分範囲
の両端の値をx1、x2とし、x3をx1、x2の平均
とする。また、近似する2次多項式が区分範囲の両端と
その中間点において、元関数f(x)と交わる、と仮定す
る。この時、元関数f(x)に対して、以下の方程式が成
り立つ。A specific example of a method for deriving parameters of a high-order polynomial for performing a non-linear conversion will be described. Here, the polynomial is a quadratic polynomial, the values at both ends of a certain range of the input value x are x1, x2, and x3 is the average of x1, x2. It is also assumed that the approximating quadratic polynomial intersects the original function f (x) at both ends of the segmented range and the midpoint thereof. At this time, the following equation holds for the original function f (x).
【0021】[0021]
【数2】 f(x1)=ax12+bx1+c ……(2)F (x1) = ax1 2 + bx1 + c (2)
【0022】[0022]
【数3】 f(x2)=ax22+bx2+c ……(3)F (x2) = ax2 2 + bx2 + c (3)
【0023】[0023]
【数4】 f(x3)=ax32+bx3+c ……(4)F (x3) = ax3 2 + bx3 + c (4)
【0024】[0024]
【数5】 x3=(x1+x2)/2 ……(5) これらの方程式を解けば、2次多項式X3 = (x1 + x2) / 2 (5) By solving these equations, a second-order polynomial can be obtained.
【0025】[0025]
【数6】 ax2+bx+c ……(6) のパラメータa、b、cが決定する。入力値の分割範囲
を十分細かくした場合、多項式(式6)は、区間[x
1、x2]における元関数f(x)の近似関数といえる。Ax 2 + bx + c (6) The parameters a, b, and c are determined. If the division range of the input value is made sufficiently small, the polynomial (Equation 6) becomes
1, x2] can be said to be an approximate function of the original function f (x).
【0026】このようにして、高次多項式の適当なパラ
メータの導出は可能である。そこで、以下の説明ではパ
ラメータは既知のものとする。次に、本発明の一実施の
形態である信号変換装置について説明する。図1は、本
発明の一実施の形態である信号変換装置のブロック図で
ある。In this way, it is possible to derive appropriate parameters of the higher-order polynomial. Therefore, in the following description, the parameters are assumed to be known. Next, a signal conversion device according to an embodiment of the present invention will be described. FIG. 1 is a block diagram of a signal conversion device according to an embodiment of the present invention.
【0027】本発明に係る信号変換装置は、入力値の属
する区分範囲を判定する比較器111、112と演算器
120、変換に用いる高次多項式のパラメータを記憶す
る記憶部200、高次多項式演算を行う演算部300と
から構成される。比較器111、112と演算器120
は、入力xの値が、予め設定された区分範囲のどこに属
するかを判定し、判定結果を記憶部200へ出力する。
記憶部200には、区分毎に予め決められた高次多項式
のパラメータが記憶されており、演算器120から入力
した判定結果の区分に対応したパラメータを演算部30
0へ出力する。演算部300は、入力x及び記憶部20
0が出力したパラメータを用いて所定の高次多項式演算
を行い、出力yを算出する。ここでは、演算部300
は、乗算器312、315と、加減算器313、316
と、遅延器311、314とから構成されている。The signal conversion apparatus according to the present invention includes comparators 111 and 112 for determining a range to which an input value belongs, an arithmetic unit 120, a storage unit 200 for storing parameters of a high-order polynomial used for conversion, and a high-order polynomial operation. And an arithmetic unit 300 for performing the following. Comparators 111 and 112 and arithmetic unit 120
Determines whether the value of the input x belongs to a preset division range, and outputs the determination result to the storage unit 200.
The storage unit 200 stores a parameter of a higher-order polynomial determined in advance for each section, and stores a parameter corresponding to the section of the determination result input from the arithmetic unit 120 in the arithmetic unit 30.
Output to 0. The operation unit 300 stores the input x and the storage unit 20
A predetermined higher-order polynomial operation is performed using the parameters output by 0 to calculate an output y. Here, the arithmetic unit 300
Are multipliers 312 and 315 and adders / subtractors 313 and 316
And delay units 311, 314.
【0028】以下、各部の詳細について説明する。ま
ず、入力値の属する区分範囲を判定する比較器111、
112と演算器120について説明する。比較器11
1、112は、区分範囲の数、即ちパラメータセットの
数より1少ない数だけ必要となる。ここでは区分数を3
としており、このため比較器の数は2となっている。比
較器において元信号と比較する値は、区分点を示す値で
あるが、元信号の最小値と最大値は比較する必要がな
い。そのため、比較器の数は区分数よりも1少なくなる
のである。このように、区分範囲の数に応じて設けられ
た比較器111、112は、入力xと区分点の値とを比
較し、その結果を演算器120へ出力する。演算器12
0は、比較器111、112から入力した比較結果か
ら、入力xの属する区分範囲を判定する。The details of each section will be described below. First, a comparator 111 that determines a section range to which an input value belongs,
The 112 and the computing unit 120 will be described. Comparator 11
1, 112 is required by the number of section ranges, that is, by one less than the number of parameter sets. Here, the number of sections is 3
Therefore, the number of comparators is two. The value to be compared with the original signal in the comparator is a value indicating a segment point, but it is not necessary to compare the minimum value and the maximum value of the original signal. Therefore, the number of comparators is one less than the number of sections. As described above, the comparators 111 and 112 provided according to the number of the division ranges compare the input x with the value of the division point and output the result to the arithmetic unit 120. Arithmetic unit 12
0 determines the classification range to which the input x belongs from the comparison results input from the comparators 111 and 112.
【0029】比較器111、112と演算器120の動
作について説明する。図2は、本発明の一実施の形態で
ある信号変換装置の入力と出力の関係を示した図であ
る。複数の比較器111、112によって、入力xが属
する値の区間(区分範囲)が導出される。例えば、入力
xと1つ目の区分値(t1)との比較の結果、The operation of the comparators 111 and 112 and the operation unit 120 will be described. FIG. 2 is a diagram showing a relationship between an input and an output of the signal conversion device according to one embodiment of the present invention. A plurality of comparators 111 and 112 derive a section (section range) of the value to which the input x belongs. For example, as a result of comparing the input x with the first segment value (t1),
【0030】[0030]
【数7】 x<t1 ……(7) であったならば、入力xは区間1に属することになり、
同様にxとt1、t2それぞれの比較の結果、If x <t1 (7), the input x belongs to the interval 1, and
Similarly, as a result of the comparison between x and t1 and t2,
【0031】[0031]
【数8】 x≧t1 ……(8)X ≧ t1 (8)
【0032】[0032]
【数9】 x<t2 ……(9) であったならば、入力xは区間2に属することになる。
また、If x <t2 (9), the input x belongs to the interval 2.
Also,
【0033】[0033]
【数10】 x≧t2 ……(10) であったならば、入力は区間3に属するということにな
る。これらの処理は、比較器111、112と演算器1
20によって行われ、演算器120は入力xの属する区
間を示す信号を、記憶装置200へ出力する。If x ≧ t2 (10), the input belongs to section 3. These processes are performed by the comparators 111 and 112 and the arithmetic unit 1
The arithmetic unit 120 outputs to the storage device 200 a signal indicating the section to which the input x belongs.
【0034】次に、記憶部200について図1に戻って
説明する。記憶部200は、ROM等によって構成さ
れ、パラメータa、b、cを1組として、予め区分数の
数だけそのパラメータセットを保持している。演算器1
20からの区間を示す信号によって、区間に対応したパ
ラメータセットa、b、cを演算部300に出力する。Next, the storage section 200 will be described with reference to FIG. The storage unit 200 is configured by a ROM or the like, and stores a set of parameters a, b, and c as one set in advance by the number of sections. Arithmetic unit 1
The parameter sets a, b, and c corresponding to the section are output to the arithmetic unit 300 according to the signal indicating the section from 20.
【0035】次に、演算部300について説明する。演
算部300は、記憶部200の出力するパラメータセッ
トと入力xとを用いて、元関数を近似する高次多項式に
より出力yを算出する。演算部300で行う高次多項式
演算は、多項式の次数や演算方法等、信号変換装置の用
途により、様々な形式をとることができる。図1に示し
た演算部300は、第1の演算部構成例であって、近似
する高次多項式を2次多項式、Next, the operation section 300 will be described. Using the parameter set output from the storage unit 200 and the input x, the arithmetic unit 300 calculates an output y by a higher-order polynomial approximating the original function. The high-order polynomial calculation performed by the calculation unit 300 can take various forms depending on the use of the signal conversion device, such as the degree of the polynomial and the calculation method. The arithmetic unit 300 shown in FIG. 1 is a first arithmetic unit configuration example, and approximates a higher-order polynomial to a second-order polynomial;
【0036】[0036]
【数11】 (ax+b)x+c ……(11) とした場合の構成である。演算部300は、パラメータ
とのタイミングを合わせるための遅延器311と31
4、乗算器312と315、及び加減算器313と31
6とから構成される。演算部300の動作について説明
する。遅延器311によりパラメータとのタイミングを
合わせて乗算器312に入力したxは、axとして加減
算器313に送られ、ここでax+bが算出される。遅
延器314により遅延された入力xと加減算器313の
出力とから、乗算器315により(ax+b)xが算出
され、さらに加減算器316により、(ax+b)x+
cが算出される。このようにして、出力yが算出され
る。乗算と加減算をそれぞれ1クロックで処理できる場
合は、遅延器314はそれらの合計である2クロック分
の遅延が生じるようにする。## EQU11 ## This is a configuration in the case of (ax + b) x + c (11). Arithmetic unit 300 includes delay units 311 and 31 for matching timing with parameters.
4, multipliers 312 and 315, and adders / subtractors 313 and 31
And 6. The operation of the arithmetic unit 300 will be described. The x input to the multiplier 312 with the timing matched with the parameter by the delay unit 311 is sent to the adder / subtractor 313 as ax, where ax + b is calculated. Based on the input x delayed by the delay unit 314 and the output of the adder / subtractor 313, (ax + b) x is calculated by the multiplier 315, and (ax + b) x + by the adder / subtractor 316.
c is calculated. Thus, the output y is calculated. If the multiplication and the addition / subtraction can each be processed in one clock, the delay unit 314 causes a delay corresponding to the sum of the two clocks.
【0037】図2に戻って説明する。図2は、この信号
変換装置の入力xと出力yの関係を示した図である。高
次多項式400を用いて信号変換を行った場合、従来の
1次折れ線による変換に比べて、元関数をより近似する
ため、精度の高い出力値を得ることができる。また、入
力xの区分点の前後で出力yは滑らかに変化する。Returning to FIG. FIG. 2 is a diagram showing a relationship between an input x and an output y of the signal conversion device. When signal conversion is performed using the high-order polynomial 400, the original function is more approximated than conventional conversion using a first-order polygonal line, so that a highly accurate output value can be obtained. The output y changes smoothly before and after the section point of the input x.
【0038】式11を用いたこの信号変換装置の特徴
は、例えばパラメータaを0とすることによって1次式
も表すことができることであり、一般性、汎用性の高い
演算が可能となる。The feature of this signal converter using the equation 11 is that, for example, by setting the parameter a to 0, a linear equation can also be expressed, so that a highly general-purpose and general-purpose operation can be performed.
【0039】演算部300を構成する、いくつかのその
他の例について説明する。まず、2次多項式を用いた第
2の演算部300の構成例について説明する。遅延器3
11は、演算開始のタイミングをとるものであるので、
以下の説明では省略する。図3は、本発明の一実施の形
態である信号変換装置の第2の演算部構成例である。こ
の場合、近似式として2次多項式、Some other examples of the operation section 300 will be described. First, a configuration example of the second arithmetic unit 300 using a second-order polynomial will be described. Delay device 3
11 is a timing for starting the calculation,
In the following description, it is omitted. FIG. 3 is a configuration example of a second arithmetic unit of the signal conversion device according to the embodiment of the present invention. In this case, a second-order polynomial is used as an approximate expression,
【0040】[0040]
【数12】 a(x+b)2+c ……(12) を用いている。他の各部は、図1に示した上記説明の第
1の構成例の信号変換装置と同じである。第2の演算部
300は、加減算器321、324と、乗算器322、
323とから構成される。入力xは、パラメータbを入
力する加減算器321により(x+b)となり、乗算器
322により(x+b)2が算出される。続いてパラメ
ータaを入力する乗算器323によりa(x+b)2と
なり、パラメータcを入力する加減算器324を経て、
式12の演算a(x+b)2+cの結果が得られる。式
12の特徴は、最初に加減算を行うことで入力値の語長
を減らし、その後の処理の演算量を縮小する、もしくは
回路規模の削減が図れることである。(12) a (x + b) 2 + c (12) is used. The other parts are the same as those described in FIG.
This is the same as the signal conversion device of the first configuration example. The second arithmetic unit 300 includes adders / subtractors 321 and 324 and a multiplier 322,
323. The input x becomes (x + b) by the adder / subtractor 321 that inputs the parameter b, and (x + b) 2 is calculated by the multiplier 322. Subsequently, a (x + b) 2 is obtained by the multiplier 323 for inputting the parameter a, and the adder / subtractor 324 for inputting the parameter c,
The result of the operation a (x + b) 2 + c of Expression 12 is obtained. The feature of Expression 12 is that the word length of the input value is reduced by performing addition and subtraction first, and the amount of calculation in subsequent processing can be reduced, or the circuit size can be reduced.
【0041】また式12は、図4のように構成してもよ
い。図4は、本発明の一実施の形態である信号変換装置
の第3の演算部構成例である。この第3の演算部300
は、入力xを、パラメータbを入力する加減算器33
1、パラメータaを入力する乗算器332、乗算器33
3、パラメータcを入力する加減算器334と、順に通
過させることにより、式12の演算を行わせる。この第
3の演算部構成例は、上記説明の第2の演算部構成例に
おける加減算器と乗算器の順序を変えただけであるが、
演算語長に制限がある場合には結果が変わってくること
もある。Equation 12 may be configured as shown in FIG. FIG. 4 is a configuration example of a third arithmetic unit of the signal conversion device according to the embodiment of the present invention. This third computing unit 300
Is an adder / subtractor 33 that inputs an input x and a parameter b.
1. Multiplier 332 for inputting parameter a, multiplier 33
3. The calculation of Expression 12 is performed by sequentially passing through the adder / subtractor 334 for inputting the parameter c. In the third example of the operation unit, only the order of the adder / subtracter and the multiplier in the second example of the operation unit is changed.
If the operation word length is limited, the result may change.
【0042】次に、3次多項式を用いた第4の演算部3
00の構成例について説明する。図5は、本発明の一実
施の形態である信号変換装置の第4の演算部構成例であ
る。これまでの説明では、2次多項式による変換につい
て示してきたが、図1に示した記憶部200に格納され
ているパラメータセットを、a、b、c、dの4つのパ
ラメータにすれば、3次多項式の変換も可能となる。3
次多項式としては、Next, a fourth operation unit 3 using a third-order polynomial
A configuration example of 00 will be described. FIG. 5 is a configuration example of a fourth arithmetic unit of the signal conversion device according to the embodiment of the present invention. In the above description, the conversion using the second-order polynomial has been described. However, if the parameter set stored in the storage unit 200 shown in FIG. Transformation of degree polynomials is also possible. 3
As a degree polynomial:
【0043】[0043]
【数13】 ((ax+b)x+c)x+d……(13) が妥当と思われる。この第4の演算部300の構成例に
ついて説明する。図5は、本発明の一実施の形態である
信号変換装置の第4の演算部構成例である。この第4の
演算部300は、乗算器341、344、346と、加
減算器342、345、348と、遅延器343、34
7とから構成される。入力xはパラメータaを入力する
乗算器341によりaxとなり、パラメータbを入力す
る加減算器342でax+bが算出される。続いて、遅
延器343によってタイミングをとったxが乗算器34
4で乗算され、(ax+b)xが算出される。パラメー
タcを入力する加減算器345によりcが加算されて
(ax+b)x+cが算出され、これに遅延器347に
よって遅延されたxが乗算器346によって乗算され
る。ここまでで、((ax+b)x+c)xが算出され
る。次に、パラメータdを入力する加減算器348でd
が加算され、式13の演算((ax+b)x+c)x+
dが行われる。It is considered that ((ax + b) x + c) x + d (13) is appropriate. A configuration example of the fourth arithmetic unit 300 will be described. FIG. 5 is a configuration example of a fourth arithmetic unit of the signal conversion device according to the embodiment of the present invention. The fourth arithmetic unit 300 includes multipliers 341, 344, 346, adders / subtractors 342, 345, 348, and delayers 343, 34.
And 7. The input x becomes ax by the multiplier 341 that inputs the parameter a, and ax + b is calculated by the adder / subtractor 342 that inputs the parameter b. Subsequently, x timed by the delay unit 343 is output to the multiplier 34.
4 and (ax + b) x is calculated. The adder / subtractor 345 that inputs the parameter c adds c to calculate (ax + b) x + c, and multiplies this by x delayed by the delay unit 347 by the multiplier 346. Thus, ((ax + b) x + c) x is calculated. Next, the adder / subtractor 348 for inputting the parameter d obtains d.
Is added, and the operation ((ax + b) x + c) x +
d is performed.
【0044】3次多項式を用いることで、2次多項式よ
りも更に、1つの区間内での変換曲線の自由度が増し、
結果として区分数を減らすことができる。ただし、多項
式演算回路部分の規模は大きくなるため、そのトレード
オフの判断が必要になる。By using the third-order polynomial, the degree of freedom of the conversion curve within one section is further increased as compared with the second-order polynomial.
As a result, the number of sections can be reduced. However, since the scale of the polynomial operation circuit part becomes large, it is necessary to determine the trade-off.
【0045】より高次の多項式を実現する場合、図1に
示した2次多項式の構成と図5に示した3次多項式の構
成を比較すると判るように、乗算器と、加減算器と、遅
延器を1組としてカスケード接続していけばよい。この
ため、より高次の多項式での構成例についての詳細な説
明は省略する。When a higher-order polynomial is realized, as can be seen by comparing the configuration of the second-order polynomial shown in FIG. 1 with the configuration of the third-order polynomial shown in FIG. It is only necessary to cascade as a set of containers. Therefore, a detailed description of a configuration example using a higher-order polynomial will be omitted.
【0046】次に、乗算器の直後にシフトレジスタを設
けた第5の演算部300の構成例について説明する。図
6は、本発明の一実施の形態である信号変換装置の第5
の演算部300構成例である。これは、図1に示した2
次多項式を用いた第1の構成例の乗算器312、315
の直後にシフトレジスタを付加したものである。図5
は、図1の演算部300を抜き出した図であり、図1と
同じものについては同じ番号を付し、説明を省略する。
また、図1の遅延器311は省略している。この第5の
演算部300は、乗算器312の直後にシフトレジスタ
351を設け、乗算器313の直後にシフトレジスタ3
52を設けている。ここでは、第1の構成例と同様に、
式11の演算(ax+b)x+cを行う。Next, a description will be given of a configuration example of the fifth arithmetic unit 300 in which a shift register is provided immediately after the multiplier. FIG. 6 shows a fifth embodiment of the signal conversion apparatus according to the present invention.
Is a configuration example of the arithmetic unit 300. This is shown in FIG.
Multipliers 312, 315 of first configuration example using degree polynomial
, A shift register is added immediately after. FIG.
Is a diagram extracted from the arithmetic unit 300 in FIG. 1, and the same components as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted.
Further, the delay unit 311 in FIG. 1 is omitted. The fifth arithmetic unit 300 includes a shift register 351 immediately after the multiplier 312, and a shift register 3 immediately after the multiplier 313.
52 are provided. Here, similar to the first configuration example,
The calculation (ax + b) x + c of Expression 11 is performed.
【0047】一般にパラータa、b、cの間には、Generally, between parameters a, b, and c,
【0048】[0048]
【数14】a<b<c ……(14) が成り立つが、シフトレジスタ351、352を設けな
い場合、演算時にパラメータa、b、cの最下位ビット
の桁をすべて同じ桁に揃えなければならないため、b、
cでは下何桁かが冗長ビットになってしまう。このた
め、b、cを保存する記憶部のデータも冗長に増大する
だけでなく、b、cを用いて演算する加減算器313、
316のコストも大きくなる。A <b <c (14) holds, but if the shift registers 351 and 352 are not provided, all the least significant bits of the parameters a, b and c must be the same at the time of calculation. B,
In c, some lower digits become redundant bits. For this reason, the data in the storage unit for storing b and c not only increases redundantly, but also the adder / subtractor 313 that operates using b and c,
The cost of 316 also increases.
【0049】一方、ガンマ補正等の一般の非線形変換の
場合、入力xと出力yの語長が等しいことが多い。つま
り、パラメータa、b、cが小数点以下何桁であって
も、最終的に下位のビットはカットしなければならな
い。また、乗算器312、315において、乗数、被乗
数のそれぞれのビット長の和と、乗算結果のビット長は
等しい。On the other hand, in the case of general non-linear conversion such as gamma correction, the word lengths of the input x and the output y are often equal. That is, no matter how many parameters a, b, and c are in the decimal place, the lower-order bits must be finally cut. In the multipliers 312 and 315, the sum of the bit lengths of the multiplier and the multiplicand is equal to the bit length of the multiplication result.
【0050】これらの点を踏まえ、乗算器312、31
5の直後にシフトレジスタ351、352を設ける。こ
れにより、下位の桁をある程度カットし、ほぼ十分な精
度を保存するのである。シフトする量は、一般の構成に
おいて、入力xの語長とほぼ同じ長さの右シフ卜を行え
ばよい。Based on these points, the multipliers 312, 31
Immediately after 5, shift registers 351 and 352 are provided. As a result, the lower digits are cut to some extent, and almost sufficient accuracy is preserved. The shift amount may be a right shift having a length substantially equal to the word length of the input x in a general configuration.
【0051】シフトレジスタ351、352のそれぞれ
の右シフト量をs1、s2とし、右シフト演算子を>>
として式で表すと、第5の構成例の行う処理は、The right shift amounts of the shift registers 351 and 352 are s1 and s2, respectively, and the right shift operator is >>
In the formula, the processing performed by the fifth configuration example is as follows.
【0052】[0052]
【数15】 y=(((ax>>s1)+b)x>>s2)+c……(15) と表すことができる。Y = (((ax >> s1) + b) x >> s2) + c (15)
【0053】実際にハードウェアで実現する場合には、
乗算器312、315の出力の下位のカットする数ビッ
トの次段へ配線を行わないという、次段への配線のみで
シフトレジスタ351、352を構成すればよい。それ
に加え、乗算器312、315自体で、下位のカットす
るビットの演算回路部分を省略すれば、更なる規模縮小
を図れる。When actually realized by hardware,
The shift registers 351 and 352 may be configured only by wiring to the next stage, in which wiring is not performed to the next stage of the lower bits of the outputs of the multipliers 312 and 315, which are several bits to be cut. In addition, if the multipliers 312 and 315 themselves omit the operation circuit portion of the lower cut bits, the scale can be further reduced.
【0054】このように乗算器の直後にシフトレジスタ
を設けることによって、乗算結果の冗長語長削減を図れ
るだけでなく、後段のパラメータの冗長語長をも削減す
ることができる。結果的に、多項式演算の精度を殆ど維
持したままで、全体の演算コストおよびパラメータ記憶
装置のサイズも大幅に縮小できる。By providing the shift register immediately after the multiplier, not only the redundant word length of the multiplication result can be reduced, but also the redundant word length of the subsequent parameter can be reduced. As a result, the overall operation cost and the size of the parameter storage device can be greatly reduced while maintaining the accuracy of the polynomial operation.
【0055】次に、パラメータにあらかじめ丸めビット
を付加し、上記説明の第5の構成例の加減算器の直後に
シフトレジスタを設けた第6の演算部300の構成例に
ついて説明する。図7は、本発明の一実施の形態である
信号変換装置の第6の演算部300構成例である。これ
は、図6に示した第5の構成例の加減算器313、31
6の直後にシフトレジスタを付加したものである。Next, a description will be given of a configuration example of a sixth arithmetic unit 300 in which a rounding bit is added to a parameter in advance and a shift register is provided immediately after the adder / subtracter of the fifth configuration example described above. FIG. 7 is a configuration example of a sixth arithmetic unit 300 of the signal conversion device according to the embodiment of the present invention. This is because the adders / subtractors 313 and 31 of the fifth configuration example shown in FIG.
A shift register is added immediately after 6.
【0056】この第6の演算部300は、加減算器31
3の直後にシフトレジスタ361を設け、加減算器31
6の直後にシフトレジスタ362を設けている。以下、
上記構成の第6の構成例における演算部の動作につい
て、最も普通に行われる丸め手法に基づいて説明をす
る。通常丸めは、下位の冗長ビットをカットするための
シフトレジスタ351、352の直前で、カットされる
最上位の1ビットに1を加算して行われる。しかし、1を
加算するだけとはいえ、キャリーを考慮すれば被加算数
のビット長と同じだけの長さを持ったフル加算器が必要
となり、効率が悪い。そこで、下位の冗長ビットをカッ
トするシフトレジスタ351、352において、故意に
冗長ビットを1ビット残した形でシフトを行う。The sixth arithmetic unit 300 includes an adder / subtracter 31
3, a shift register 361 is provided, and the adder / subtracter 31
A shift register 362 is provided immediately after 6. Less than,
The operation of the arithmetic unit in the sixth configuration example of the above configuration will be described based on the most commonly performed rounding method. Normal rounding is performed by adding 1 to the most significant bit to be cut immediately before the shift registers 351 and 352 for cutting lower redundant bits. However, even if only 1 is added, a full adder having the same length as the bit length of the augend is required in consideration of carry, which is inefficient. Therefore, in the shift registers 351 and 352 that cut the lower redundant bits, the shift is intentionally performed with one redundant bit left.
【0057】一方、次段の加減算器313、316での
パラメータb、cには、最下位ビットを1ビット拡張し
たうえで拡張ビットに1を付加した値を、あらかじめ記
憶部200に格納しておく。左シフト演算子を<<で表
すと、パラメータ前処理の変換式は、On the other hand, for the parameters b and c in the adders / subtractors 313 and 316 at the next stage, values obtained by extending the least significant bit by 1 bit and adding 1 to the extension bit are stored in the storage unit 200 in advance. deep. When the left shift operator is represented by <<, the conversion expression for parameter preprocessing is
【0058】[0058]
【数16】 b’=(b<<1)+1 ……(16)B ′ = (b << 1) +1 (16)
【0059】[0059]
【数17】 c’=(c<<1)+1 ……(17) となる。C ′ = (c << 1) +1 (17)
【0060】その結果、あらかじめ式16、式17で変
換されたパラメータb’、c’を用いて加減算器31
3、316による加減算を行うと、パラメータの加算と
同時に丸め処理も行うことになる。最後に、この追加し
たシフトレジスタ361、362で1ビット右シフトを
行うことで、丸めビットをカットし、本来のシフト量と
なる。As a result, the adder / subtractor 31 is calculated using the parameters b ′ and c ′ previously converted by the equations (16) and (17).
When the addition and subtraction by 3, 316 are performed, the rounding process is performed simultaneously with the addition of the parameter. Lastly, the added shift registers 361 and 362 perform a right shift by one bit, thereby cutting off the rounded bits, thereby obtaining the original shift amount.
【0061】上記説明の第5の構成例の処理を示した式
15と同様に、第5の構成例の処理を式で表すと、次の
ようになる。Similar to equation 15 showing the processing of the fifth configuration example described above, the processing of the fifth configuration example is expressed by the following equation.
【0062】[0062]
【数18】 y=(((((ax>>s1’)+b’)>>1)x>>s2’)+c’)>> 1 ……(18)Y = (((((ax >>> s1 ') + b') >> 1) x >> s2 ') + c') >> 1 (18)
【0063】[0063]
【数19】 s1’=s1−1 ……(19)S1 ′ = s1-1 (19)
【0064】[0064]
【数20】 s2’=s2−1 ……(20) ここでは、カットされる最上位の1ビットに1を加えて
1ビット右シフトを行うという、50%の割合で繰り上
がる丸め処理の例を示したが、他にも例えば、カットさ
れる最上位2ビットに3を加えて2ビット右シフトを行
う、75%の割合で繰り上がる丸め処理もある。Here, s2 ′ = s2-1 (20) Here, an example of a rounding process carried out at a rate of 50%, in which 1 is added to the most significant bit to be cut and one bit right shift is performed. However, for example, there is also a rounding process in which 3 is added to the most significant 2 bits to be cut and a 2-bit right shift is performed, and the rounding process is carried out at a rate of 75%.
【0065】どのような丸め処理を行う場合でも、図7
に示した構成のままでよく、パラメータの前処理の変換
式(式16と式17)と、シフトレジスタ361、36
2のシフト量を変更するだけで対応できる。Regardless of the rounding process, FIG.
, The conversion equations (Equations 16 and 17) for the parameter pre-processing, and the shift registers 361 and 36
It can be dealt with simply by changing the shift amount of 2.
【0066】このように、加減算器の直後に新たなシフ
トレジスタを設けることによって、効率良く丸め処理も
行うことができる。なお、上記の処理機能は、コンピュ
ータによって実現することができる。その場合、信号変
換装置が有すべき機能の処理内容は、コンピュータで読
み取り可能な記録媒体に記録されたプログラムに記述し
ておく。そして、このプログラムをコンピュータで実行
することにより、上記処理がコンピュータで実現され
る。コンピュータで読み取り可能な記録媒体としては、
磁気記録装置や半導体メモリ等がある。市場に流通させ
る場合には、CD−ROM(Compact Disc Read Only Me
mory)やフロッピー(登録商標)ディスク等の可搬型記
録媒体にプログラムを格納して流通させたり、ネットワ
ークを介して接続されたコンピュータの記憶装置に格納
しておき、ネットワークを通じて他のコンピュータに転
送することもできる。コンピュータで実行する際には、
コンピュータ内のハードディスク装置等にプログラムを
格納しておき、メインメモリにロードして実行する。As described above, by providing a new shift register immediately after the adder / subtractor, the rounding process can be performed efficiently. Note that the above processing functions can be realized by a computer. In this case, the processing content of the function that the signal conversion device should have is described in a program recorded on a computer-readable recording medium. Then, by executing this program on a computer, the above processing is realized on the computer. As a computer-readable recording medium,
There are a magnetic recording device and a semiconductor memory. When distributing to the market, CD-ROM (Compact Disc Read Only Me
mory) or a floppy (registered trademark) disk or the like to store and distribute the program, or store the program in a storage device of a computer connected via a network, and transfer the program to another computer via the network. You can also. When running on a computer,
The program is stored in a hard disk device or the like in the computer, loaded into the main memory and executed.
【0067】[0067]
【発明の効果】以上説明したように本発明では、入力信
号が予め決められた区間のいずれに属するかが判定さ
れ、判定結果に応じて、記憶手段に記憶されている区間
毎の高次多項式のパラメータを選択する。そして、選択
されたパラメータを用いて、入力信号に高次多項式の演
算を施し、出力値を算出する。このように、非線形な元
関数を高次多項式で近似するため、より精度の高い滑ら
かな非線形変換を行うことが可能となる。また、区間を
判定し、区間毎に予め決められたパラメータを選択して
出力値を算出するため、処理に要する時間は短くて済
み、リアルタイム処理に適した高速変換ができる。As described above, according to the present invention, it is determined to which of the predetermined sections the input signal belongs, and according to the determination result, the high-order polynomial for each section stored in the storage means. Select the parameter of. Then, using the selected parameters, a high-order polynomial operation is performed on the input signal to calculate an output value. As described above, since the nonlinear original function is approximated by a higher-order polynomial, it is possible to perform smoother nonlinear conversion with higher accuracy. In addition, since a section is determined, a parameter determined in advance for each section is selected and an output value is calculated, the time required for processing is short, and high-speed conversion suitable for real-time processing can be performed.
【0068】また、本発明の信号変換方法は、元関数を
区間で分割し、区間毎に元関数を近似する高次元多項式
のパラメータを記憶しておく。入力信号が入ると、入力
信号の属する区間が判定され、その区間のパラメータが
算出され、これらを用いて高次多項式演算が行われて出
力値が算出される。このように、非線形な元関数を高次
多項式で近似するため、より精度の高い滑らかな非線形
変換を行うことが可能となる。また、区間を判定し、区
間毎に予め決められたパラメータを選択して出力値を算
出するため、処理に要する時間は短くて済み、リアルタ
イム処理に適した高速変換ができる。In the signal conversion method of the present invention, the original function is divided into sections, and the parameters of the high-dimensional polynomial approximating the original function are stored for each section. When an input signal is input, a section to which the input signal belongs is determined, parameters of the section are calculated, and a higher-order polynomial operation is performed using these to calculate an output value. As described above, since the nonlinear original function is approximated by a higher-order polynomial, it is possible to perform smoother nonlinear conversion with higher accuracy. In addition, since a section is determined, a parameter determined in advance for each section is selected and an output value is calculated, the time required for processing is short, and high-speed conversion suitable for real-time processing can be performed.
【図1】本発明の一実施の形態である信号変換装置のブ
ロック図である。FIG. 1 is a block diagram of a signal conversion device according to an embodiment of the present invention.
【図2】本発明の一実施の形態である信号変換装置の入
力値と出力値の関係を示した図である。FIG. 2 is a diagram showing a relationship between an input value and an output value of the signal conversion device according to one embodiment of the present invention.
【図3】本発明の一実施の形態である信号変換装置の第
2の演算部構成例である。FIG. 3 is a configuration example of a second calculation unit of the signal conversion device according to the embodiment of the present invention;
【図4】本発明の一実施の形態である信号変換装置の第
3の演算部構成例である。FIG. 4 is a configuration example of a third arithmetic unit of the signal conversion device according to the embodiment of the present invention;
【図5】本発明の一実施の形態である信号変換装置の第
4の演算部構成例である。FIG. 5 is a configuration example of a fourth arithmetic unit of the signal conversion device according to the embodiment of the present invention;
【図6】本発明の一実施の形態である信号変換装置の第
5の演算部構成例である。FIG. 6 is a configuration example of a fifth arithmetic unit of the signal conversion device according to the embodiment of the present invention;
【図7】本発明の一実施の形態である信号変換装置の第
6の演算部構成例である。FIG. 7 is a configuration example of a sixth arithmetic unit of the signal conversion device according to the embodiment of the present invention;
【図8】従来の1対1変換を行う信号変換装置の構成を
示した図である。FIG. 8 is a diagram showing a configuration of a conventional signal conversion device that performs one-to-one conversion.
【図9】従来の1次折れ線による変換を行う信号変換装
置の構成を示した図である。FIG. 9 is a diagram showing a configuration of a conventional signal conversion device that performs conversion using a primary broken line.
【図10】従来の1次折れ線による変換方法を示した図
である。FIG. 10 is a diagram showing a conventional conversion method using a primary polygonal line.
111、112…比較器、120…演算器、200…記
憶部、300…演算部、311、314…遅延器、31
2、315…乗算器、313、316…加減算器、40
0…高次多項式111, 112 comparator, 120 arithmetic unit, 200 storage unit, 300 arithmetic unit, 311, 314 delay unit, 31
2, 315: multiplier, 313, 316: adder / subtractor, 40
0: High-order polynomial
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B057 CA08 CB08 CD11 CH01 CH08 CH11 DA17 DB09 DC22 5C021 PA42 PA52 PA72 PA78 PA89 XA34 YC03 YC08 5J064 AA02 BA12 BC01 BC03 BC08 BC09 BD03 ──────────────────────────────────────────────────の Continued on the front page F term (reference) 5B057 CA08 CB08 CD11 CH01 CH08 CH11 DA17 DB09 DC22 5C021 PA42 PA52 PA72 PA78 PA89 XA34 YC03 YC08 5J064 AA02 BA12 BC01 BC03 BC08 BC09 BD03
Claims (10)
換装置において、 非線形変換の元関数を所定の区間に分割して近似する高
次多項式のパラメータを前記所定の区間毎に記憶する記
憶手段と、 入力信号の属する前記所定の区間を判定する判定手段
と、 前記判定された所定の区間に対応して記憶された前記高
次多項式パラメータを用いて前記入力信号に演算を施す
演算手段と、 を有することを特徴とする信号変換装置。1. A signal conversion device for performing a non-linear conversion of a digital signal, a storage means for storing, for each of the predetermined intervals, a parameter of a high-order polynomial approximating an original function of the non-linear conversion by dividing the original function into predetermined intervals, Determining means for determining the predetermined section to which the input signal belongs; and calculating means for performing an operation on the input signal using the higher-order polynomial parameter stored corresponding to the determined predetermined section. A signal conversion device characterized by the above-mentioned.
較する比較器と、 前記比較器の出力により入力値の属する区間を算出する
演算器と、 から構成されることを特徴とする請求項1記載の信号変
換装置。2. The computer according to claim 1, wherein the determining unit compares an input value with an end value of the segmented range in the predetermined section, and a calculator that calculates a section to which the input value belongs based on an output of the comparator. The signal conversion device according to claim 1, wherein the signal conversion device is configured.
延器を組み合わせた演算回路であることを特徴とする請
求項1記載の信号変換装置。3. The signal conversion device according to claim 1, wherein said operation means is an operation circuit in which a multiplier, an adder / subtracter, and a delay unit are combined.
直後にシフトレジスタを設けたことを特徴とする請求項
3記載の信号変換装置。4. The signal conversion device according to claim 3, wherein said operation means further includes a shift register immediately after said multiplier.
の直後にシフトレジスタを設けたことを特徴とする請求
項4記載の信号変換装置。5. The signal conversion device according to claim 4, wherein said operation means further includes a shift register immediately after said adder / subtracter.
式のパラメータa、b、cを記憶しており、 前記演算手段は、入力xに対して、 (ax+b)x+c の演算を行うことを特徴とする請求項1記載の信号変換
装置。6. The storage means stores parameters a, b, and c of a second-order polynomial for each of the sections, and the calculation means performs (ax + b) x + c on an input x. The signal conversion device according to claim 1, wherein:
式のパラメータa、b、cを記憶しており、 前記演算手段は、入力xに対して、 a(x+b)2+c の演算を行うことを特徴とする請求項1記載の信号変換
装置。7. The storage means stores parameters a, b, and c of a quadratic polynomial for each of the sections, and the calculation means calculates a (x + b) 2 + c for an input x. The signal conversion device according to claim 1, wherein the signal conversion is performed.
式のパラメータa、b、c、dを記憶しており、 前記演算手段は、入力xに対して、 ((ax+b)x+c)x+d の演算を行うことを特徴とする請求項1記載の信号変換
装置。8. The storage means stores parameters a, b, c, and d of a cubic polynomial for each section, and the calculation means calculates ((ax + b) x + c) x + d The signal conversion device according to claim 1, wherein the calculation is performed.
換装置の信号変換方法において、 非線形変換の元関数を所定の区間に分割し、その区間毎
に予め前記元関数を近似する前記高次多項式のパラメー
タを記憶する手順と、 入力信号が前記所定の区間のうち、どの区間に属するか
を判定する手順と、 前記判定された区間に対応して予め記憶された前記パラ
メータを選択する手順と、 前記入力信号に前記パラメータを用いて高次多項式演算
を施し出力値を算出する手順と、 を有することを特徴とする信号変換方法。9. A signal conversion method for a signal conversion device for performing a non-linear conversion of a digital signal, comprising: dividing an original function of the non-linear conversion into predetermined sections; Storing a parameter, determining which section the input signal belongs to in the predetermined section, selecting the parameter stored in advance corresponding to the determined section, Performing a higher-order polynomial operation on the input signal using the parameter to calculate an output value.
変換プログラムを記録したコンピュータ読み取り可能な
記録媒体において、 非線形変換の元関数を所定の区間に分割し、その区間毎
に予め前記元関数を近似する高次多項式のパラメータを
記憶する手順と、 入力信号が前記所定の区間のうち、どの区間に属するか
を判定する手順と、 前記判定された区間に対応して予め記憶された前記パラ
メータを選択する手順と、 前記入力信号に前記パラメータを用いて高次多項式演算
を施し出力値を算出する手順と、 をコンピュータに実行させるプログラムを記録したコン
ピュータ読み取り可能な記録媒体。10. A computer-readable recording medium on which a signal conversion program for performing a non-linear conversion of a digital signal is recorded, wherein a non-linear conversion source function is divided into predetermined sections, and the source functions are approximated in advance for each section. Storing a parameter of a higher-order polynomial; determining which section the input signal belongs to in the predetermined section; selecting the parameter stored in advance corresponding to the determined section A computer-readable recording medium recording a program for causing a computer to execute the following steps: a step of performing a higher-order polynomial operation on the input signal using the parameter to calculate an output value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10358482A JP2000183753A (en) | 1998-12-17 | 1998-12-17 | Signal converter and signal conversion method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10358482A JP2000183753A (en) | 1998-12-17 | 1998-12-17 | Signal converter and signal conversion method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000183753A true JP2000183753A (en) | 2000-06-30 |
Family
ID=18459548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10358482A Pending JP2000183753A (en) | 1998-12-17 | 1998-12-17 | Signal converter and signal conversion method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000183753A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7423784B2 (en) | 2001-08-22 | 2008-09-09 | Canon Kabushiki Kaisha | Processing of signals from image sensing apparatus whose image sensing area includes a plurality of areas |
JP2012191316A (en) * | 2011-03-09 | 2012-10-04 | Fuji Xerox Co Ltd | Image processing device and program |
EP3851982A1 (en) | 2020-01-17 | 2021-07-21 | Fujitsu Limited | Information processing program, information processing method, and information processing apparatus |
CN113780540A (en) * | 2021-08-27 | 2021-12-10 | 千芯半导体科技(北京)有限公司 | Reconfigurable operator structure, computing method and hardware architecture |
-
1998
- 1998-12-17 JP JP10358482A patent/JP2000183753A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7423784B2 (en) | 2001-08-22 | 2008-09-09 | Canon Kabushiki Kaisha | Processing of signals from image sensing apparatus whose image sensing area includes a plurality of areas |
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