JP2000165222A - Analog switch - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力されるアナロ
グ信号の出力をＯＮ−ＯＦＦ制御するアナログスイッチ
に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an analog switch for controlling ON / OFF of an output of an input analog signal.
【０００２】[0002]
【従来の技術】従来のアナログスイッチは、図７に示す
ような構成となっていて、ＮチャネルＭＯＳ ＦＥＴＱ
１のソースと、ＰチャネルＭＯＳ ＦＥＴＱ２のソース
とが互いに接続され、この接続点にアナログ信号Ｆａの
入力端子ｔｉが設けられ、ＮチャネルＭＯＳ ＦＥＴＱ
１のドレインと、ＰチャネルＭＯＳ ＦＥＴＱ２のドレ
インとが互いに接続され、この接続点にアナログ信号Ｆ
ａの出力端子ｔｉが設けられている。また、Ｎチャネル
ＭＯＳ ＦＥＴＱ１と、ＰチャネルＭＯＳ ＦＥＴＱ２
とのＯＮ−ＯＦＦを制御する電源信号Ｆｄが入力される
制御端子ｔ１が、ＮチヤネルＭＯＳ ＦＥＴＱ１のゲー
トに接続され、制御端子ｔ１が反転回路１０を介してＰ
チャネルＭＯＳ ＦＥＴのゲートに接続されている。さ
らに、アナログ信号の最大値電圧をＶｄｄとし最小値電
圧をＶｓｓ（≒０）として、ＮチャネルＭＯＳ ＦＥＴ
１Ｑ１のバックゲートには、電源電圧として最大値電圧
Ｖｄｄが印加され、ＰチャネルＭＯＳ ＦＥＴＱ２のバ
ックゲートには最小値電圧Ｖｓｓが印加されている。2. Description of the Related Art A conventional analog switch has a structure as shown in FIG.
1 and the source of the P-channel MOS FET Q2 are connected to each other, and an input terminal ti for the analog signal Fa is provided at this connection point.
1 and the drain of P-channel MOS FET Q2 are connected to each other.
a output terminal ti is provided. An N-channel MOS FET Q1 and a P-channel MOS FET Q2
A control terminal t1 to which a power signal Fd for controlling ON / OFF of the N channel is input is connected to the gate of the N-channel MOS FET Q1.
It is connected to the gate of the channel MOS FET. Further, the maximum value voltage of the analog signal is set to Vdd and the minimum value voltage is set to Vss (） 0), and the N-channel MOS FET
The maximum voltage Vdd is applied as a power supply voltage to the back gate of 1Q1, and the minimum voltage Vss is applied to the back gate of the P-channel MOS FET Q2.
【０００３】図８では、２個のＰチャネルＭＯＳ ＦＥ
ＴＱ２を互いに直列に接続された場合で示しているが、
ＰチャネルＭＯＳ ＦＥＴＱ２の断面構成は、同図に示
すようになっていて、Ｐ型基板１上にＮウエル領域２が
形成され、ここでは、Ｎウエル領域２が、２個のＰチャ
ネルＭＯＳ ＦＥＴＱ２の共通のバックゲートとなって
おり、Ｎウエル領域２内に２個のＰ+ 拡散領域３を挟ん
でゲート４が形成されて、ＰチャネルＭＯＳ ＦＥＴＱ
２を構成している。FIG. 8 shows two P-channel MOS FEs.
Although TQ2 is shown connected in series with each other,
The cross-sectional configuration of the P-channel MOS FET Q2 is as shown in the figure, and an N-well region 2 is formed on a P-type substrate 1. Here, the N-well region 2 is formed of two P-channel MOS FETs Q2. A gate 4 is formed in the N-well region 2 with two P + diffusion regions 3 interposed therebetween.
2.
【０００４】同様に、ＮチャネルＭＯＳ ＦＥＴＱ１の
断面構成は、図９に示すようになっていて、Ｎ型基板６
上にＰウエル領域７が形成され、ここでは、Ｐウエル領
域７が、２個のＮチャネルＭＯＳ ＦＥＴＱ１の共通の
バックゲートとなっていて、Ｐウエル領域７内に２個の
Ｎ+ 拡散領域８を挟んでゲート４が形成されて、Ｎチャ
ネルＭＯＳ ＦＥＴＱ１を構成している。Similarly, the cross-sectional structure of the N-channel MOS FET Q1 is as shown in FIG.
A P-well region 7 is formed thereon. Here, the P-well region 7 serves as a common back gate of the two N-channel MOS FETs Q1, and two N + diffusion regions 8 are formed in the P-well region 7. The gate 4 is formed with the interposed therebetween to form an N-channel MOS FET Q1.
【０００５】このような構成の従来のアナログスイッチ
回路では、制御端子ｔ１にアナログ信号Ｆａの最大値Ｖ
ｄｄに対応する電圧値の制御信号Ｆｄが入力されると、
ＮチャネルＭＯＳ ＦＥＴＱ１のゲート４にＰウエル領
域７に対して正のバイアス電圧が印加され、表面電界効
果によって、ゲート４位置にＮチャネル（Ｎ型反転層）
が形成され、このＮチャネルによって、Ｎ+ 拡散領域８
が互いに結合されて電子の通路が形成され、ソースドレ
イン間に印加される電圧により、ＮチャネルＭＯＳ Ｆ
ＥＴＱ１はＯＮ動作状態となる。In the conventional analog switch circuit having such a configuration, the maximum value V of the analog signal Fa is applied to the control terminal t1.
When a control signal Fd having a voltage value corresponding to dd is input,
A positive bias voltage is applied to the gate 4 of the N-channel MOS FET Q1 with respect to the P-well region 7, and an N-channel (N-type inversion layer) is formed at the position of the gate 4 by the surface electric field effect.
Is formed, and the N + diffusion region 8 is formed by the N channel.
Are connected to each other to form an electron path, and the voltage applied between the source and the drain causes the N channel MOS F
ETQ1 is turned on.
【０００６】一方、ＰチャネルＭＯＳ ＦＥＴＱ２のゲ
ート４には、制御信号Ｆｄの入力によって、反転回路１
０を介して−Ｖｄｄの負のバイアス電圧が印加され、表
面電界効果によって、ゲート４位置にＰチャネル（Ｐ型
反転層）が形成され、このＰチャネルによって、Ｐ+ 拡
散領域３が互いに結合されて正孔の通路が形成され、ソ
ースドレイン間に印加される電圧により、ＰチャネルＭ
ＯＳ ＦＥＴＱ２はＯＮ動作状態となる。On the other hand, the gate 4 of the P-channel MOS FET Q2 is connected to the inverting circuit 1 by the input of the control signal Fd.
0, a negative bias voltage of -Vdd is applied, and a P-channel (P-type inversion layer) is formed at the position of the gate 4 by the surface electric field effect. The P-channel connects the P + diffusion regions 3 to each other. In this way, a hole path is formed, and the P-channel M
OS FET Q2 is turned on.
【０００７】このようにして、図７に示す従来のアナロ
グスイッチによると、制御端子ｔ１への制御信号Ｆｄの
入力によって、ＮチャネルＭＯＳ ＦＥＴＱ１とＰチャ
ネルＭＯＳ ＦＥＴＱ２とが、共にＯＮ動作状態とな
り、Ｖｄｄ〜Ｖｓｓ（の≒０）アナログ信号Ｖａを、入
力端子ｔｉから入力させて出力端子ｔｏから出力させ、
制御端子ｔ１への制御信号Ｆｄの入力遮断によって、Ｎ
チャネルＭＯＳ ＦＥＴＱ１とＰチャネルＭＯＳ ＦＥ
ＴＱ２とが、共にＯＦＦ状態となり、アナログ信号Ｖａ
の出力端子ｔｏから出力を遮断するスイッチング動作が
行われる。As described above, according to the conventional analog switch shown in FIG. 7, when the control signal Fd is input to the control terminal t1, both the N-channel MOS FET Q1 and the P-channel MOS FET Q2 are turned on, and Vdd is turned on. ＶVss (≒ 0) analog signal Va is input from the input terminal ti and output from the output terminal to,
By interrupting the input of the control signal Fd to the control terminal t1, N
Channel MOS FET Q1 and P-channel MOS FE
TQ2 are both OFF, and the analog signal Va
The switching operation of cutting off the output from the output terminal to is performed.
【０００８】[0008]
【発明が解決しようとする課題】前述の従来のアナログ
スイッチによって、取り扱うアナログ信号Ｆａを数１０
Ｖないし２００Ｖという電圧範囲にすると、Ｎチャネル
ＭＯＳ ＦＥＴＱ１とＰチャネルＭＯＳ ＦＥＴＱ２と
のＯＮ動作状態時に、Ｎチャネル或いはＰチャネルとバ
ックゲート間に、最大で制御信号Ｆｄの電圧Ｖｄｄと同
等の高電圧が印加され、耐圧確保の技術が複雑化し、製
造コスト上で問題となる。また、入力されるアナログ信
号Ｖａによっては、バックゲートとソース間に大きな電
圧が印加され、バックバイアス効果によりＯＮ抵抗値が
増大することがあり、ＯＮ抵抗値の増大を阻止するため
に、トランジスタのゲート幅を増やし、チップ面積を増
大させることが必要になる。The analog signal Fa handled by the above-described conventional analog switch is expressed by several tens of degrees.
When the voltage range is from V to 200 V, a high voltage equivalent to the voltage Vdd of the control signal Fd at the maximum is applied between the N-channel or P-channel and the back gate during the ON operation state of the N-channel MOSFET Q1 and the P-channel MOSFET Q2. The technology for securing the withstand voltage is complicated, and this poses a problem in manufacturing cost. Also, depending on the input analog signal Va, a large voltage is applied between the back gate and the source, and the ON resistance value may increase due to the back bias effect. It is necessary to increase the gate width and increase the chip area.
【０００９】本発明は、前述したような従来のアナログ
スイッチの動作の現状に鑑みてなされたものであり、そ
の目的は、バックバイアス効果による閾値電圧の増加が
なく、チャネル領域とバックゲートの耐圧処理が不要
で、常に低抵抗でのＯＮ動作が行われるアナログスイッ
チを提供することにある。The present invention has been made in view of the current state of operation of the conventional analog switch as described above, and has as its object to prevent the threshold voltage from increasing due to the back bias effect and to withstand the breakdown voltage of the channel region and the back gate. An object of the present invention is to provide an analog switch that does not require processing and that is always turned on with a low resistance.
【００１０】[0010]
【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明は、入力されるアナログ信号の
出力をＯＮ−ＯＦＦ制御するアナログスイッチであり、
ソースを前記アナログ信号の入力端子とし、ドレインを
前記アナログ信号の出力端子とし、ゲートをスイッチ動
作の制御信号の入力端子とするＰチャネルＭＯＳ ＦＥ
Ｔからなるスイッチ回路と、ソースを電源信号の入力端
子とし、ドレインを前記ＰチャネルＭＯＳ ＦＥＴのソ
ース、前記ＰチャネルＭＯＳ ＦＥＴのドレイン、及び
前記ＰチャネルＭＯＳ ＦＥＴのバックゲートの接続端
子とし、ゲートを前記ＰチャネルＭＯＳ ＦＥＴのバッ
クゲート電位の調整制御信号の入力端子とするＰチャネ
ルＭＯＳ ＦＥＴからなる制御回路とを有することを特
徴とするものである。According to a first aspect of the present invention, there is provided an analog switch for controlling ON / OFF of an output of an input analog signal.
P-channel MOS FE having a source as an input terminal of the analog signal, a drain as an output terminal of the analog signal, and a gate as an input terminal of a control signal for switch operation.
A switch circuit composed of T, a source as an input terminal of a power signal, a drain as a connection terminal of a source of the P-channel MOSFET, a drain of the P-channel MOSFET, and a back gate of the P-channel MOSFET, and a gate as And a control circuit comprising a P-channel MOS FET as an input terminal of a control signal for adjusting the back gate potential of the P-channel MOS FET.
【００１１】同様に前記目的を達成するために、請求項
２記載の発明は、入力されるアナログ信号の出力をＯＮ
−ＯＦＦ制御するアナログスイッチであり、ソースを前
記アナログ信号の入力端子とし、ドレインを前記アナロ
グ信号の出力端子とし、ゲートをスイッチ動作の制御信
号の入力端子とするＮチャネルＭＯＳ ＦＥＴからなる
スイッチ回路と、ソースを低レベル基準信号の入力端子
とし、ドレインを前記ＮチャネルＭＯＳＦＥＴのソー
ス、前記ＮチャネルＭＯＳ ＦＥＴのドレイン、及び前
記ＮチャネルＭＯＳ ＦＥＴのバックゲートの接続端子
とし、ゲートを前記ＮチャネルＭＯＳ ＦＥＴのバック
ゲート電位の調整制御信号の入力端子とするＮチャネル
ＭＯＳ ＦＥＴからなる制御回路とを有することを特徴
とするものである。[0011] Similarly, in order to achieve the above object, the invention according to claim 2 is to turn on the output of the input analog signal.
A switch circuit including an N-channel MOS FET having an analog switch for controlling OFF, a source being an input terminal of the analog signal, a drain being an output terminal of the analog signal, and a gate being an input terminal of a control signal for switching operation. , A source as an input terminal of the low-level reference signal, a drain as a connection terminal of the source of the N-channel MOSFET, a drain of the N-channel MOSFET, and a back gate of the N-channel MOSFET, and a gate as the N-channel MOSFET. And a control circuit comprising an N-channel MOS FET as an input terminal for the control signal for adjusting the back gate potential.
【００１２】[0012]
【発明の実施の形態】［第１の実施の形態］本発明の第
１の実施の形態を、図１ないし図３を参照して説明す
る。図１は本実施の形態の構成を示す回路図、図２は本
実施の形態の動作を示すタイミングチャート、図３は本
実施の形態の動作を示す各部の信号波形図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a circuit diagram showing the configuration of the present embodiment, FIG. 2 is a timing chart showing the operation of the present embodiment, and FIG. 3 is a signal waveform diagram of each part showing the operation of the present embodiment.
【００１３】本実施の形態では、図１に示すように、Ｐ
チャネルＭＯＳ ＦＥＴＱｐ１のソースに、アナログ信
号Ｆａの入力端子ｔｉが設けられ、ＰチャネルＭＯＳ
ＦＥＴＱｐ１のドレインと、ＰチャネルＭＯＳ ＦＥＴ
Ｑｐ２のソースとが、互いに接続され、ＰチャネルＭＯ
Ｓ ＦＥＴＱｐ２のドレインにアナログ信号Ｆａの出力
端子ｔｏが設けられている。また、ＰチャネルＭＯＳ
ＦＥＴＱｐ１とＰチャネルＭＯＳ ＦＥＴＱｐ２のゲー
ト４が互いに接続され、この接続点に制御信号Ｆｄ１が
入力される制御端子ｔ１が設けられ、ＰチャネルＭＯＳ
ＦＥＴＱｐ１のトレインとＰチャネルＭＯＳ ＦＥＴ
Ｑｐ２のソースの接続点と、ＰチャネルＭＯＳ ＦＥＴ
Ｑｐ１及びＰチャネルＭＯＳ ＦＥＴＱｐ２のバックゲ
ートが接続されている。In this embodiment, as shown in FIG.
An input terminal ti for an analog signal Fa is provided at the source of the channel MOS FET Qp1.
The drain of the FET Qp1 and a P-channel MOS FET
The source of Qp2 is connected to
An output terminal to of the analog signal Fa is provided at the drain of the SFET Qp2. Also, P-channel MOS
An FET Qp1 and a gate 4 of a P-channel MOS FET Qp2 are connected to each other, and a control terminal t1 to which a control signal Fd1 is input is provided at this connection point.
FET Qp1 train and P-channel MOS FET
Qp2 source connection point and P-channel MOS FET
The back gates of Qp1 and P-channel MOS FET Qp2 are connected.
【００１４】一方、アナログ信号の最大値電圧をＶｄｄ
として、ソースに電源電圧としてＶｄｄが印加されたＰ
チャネルＭＯＳ ＦＥＴＱｐ３のゲートに制御信号Ｆｄ
２が入力される制御端子ｔ２が設けられ、ＰチャネルＭ
ＯＳ ＦＥＴＱｐ３のバックゲートとソースが互いに接
続され、ＰチャネルＭＯＳ ＦＥＴＱｐ３のドレイン
は、ＰチャネルＭＯＳ ＦＥＴＱｐ１のドレイン及びＰ
チャネルＭＯＳ ＦＥＴＱｐ２のソースの接続点に接続
されている。On the other hand, the maximum value voltage of the analog signal is Vdd
As P, the power source voltage Vdd is applied to the source
The control signal Fd is applied to the gate of the channel MOSFET Qp3.
2 is provided, and a control terminal t2 to which
The back gate and the source of the OS FET Qp3 are connected to each other, and the drain of the P-channel MOSFET Qp3 is connected to the drain of the P-channel MOSFET Qp1 and P
It is connected to the connection point of the source of the channel MOS FET Qp2.
【００１５】また、本実施の形態では、図８を流用して
説明すると、同図を参照してすでに説明した従来のアナ
ログスイッチと同一の断面構成となっているが、Ｐチャ
ネルＭＯＳ ＦＥＴＱｐ１とＰチャネルＭＯＳ ＦＥＴ
Ｑｐ２との直列接続に対応して、直列接続される各Ｐ+
拡散領域３と、Ｎウエルのバイアス端子領域５は、メタ
ル配線層でそれぞれ接続されている。In this embodiment, referring to FIG. 8, the same cross-sectional structure as that of the conventional analog switch already described with reference to FIG. 8 is used. Channel MOS FET
Each P + connected in series corresponding to the series connection with Qp2
The diffusion region 3 and the N-well bias terminal region 5 are connected by a metal wiring layer.
【００１６】このような構成の本実施の形態の動作を説
明する。本実施の形態に係るアナログスイッチのＯＦＦ
時には、制御端子ｔ１に入力される制御信号Ｆｄ１の電
圧値は、高レベル電圧Ｖｄｄに設定され、ＰチャネルＭ
ＯＳ ＦＥＴＱｐ１とＰチャネルＭＯＳ ＦＥＴＱｐ２
のゲート４には、Ｎウエル領域２に対して正のバイアス
電圧が印加される。このために、ＰチャネルＭＯＳ Ｆ
ＥＴＱｐ１及びＰチャネルＭＯＳ ＦＥＴＱｐ２のゲー
ト４位置には、表面電界効果によるＰチャネル（Ｐ型反
転層）は形成されず、Ｐ+ 拡散領域３が互いに結合され
ることはなく、図２及び図３に示すように、Ｐチャネル
ＭＯＳ ＦＥＴＱｐ１とＰチャネルＭＯＳ ＦＥＴＱｐ
２とはＯＦＦ状態となる。The operation of the present embodiment having such a configuration will be described. Turning off the analog switch according to the present embodiment
Sometimes, the voltage value of the control signal Fd1 input to the control terminal t1 is set to the high level voltage Vdd and the P-channel M
OS FET Qp1 and P-channel MOS FET Qp2
Of the N-well region 2 is applied with a positive bias voltage. Therefore, the P-channel MOS F
At the position of the gate 4 of the ETQp1 and the P-channel MOS FET Qp2, no P-channel (P-type inversion layer) is formed due to the surface field effect, and the P + diffusion regions 3 are not coupled to each other. As shown, the P-channel MOSFET Qp1 and the P-channel MOSFET Qp
2 is in the OFF state.
【００１７】この場合、制御端子ｔ２に入力される制御
信号Ｆｄ２の電圧値は、ＰチャネルＭＯＳ ＦＥＴＱｐ
３をＯＮさせる閾値電圧以下の電圧Ｖｌｔｈに設定され
るので、表面電界効果によって、ＰチャネルＭＯＳ Ｆ
ＥＴＱｐ３のゲート４位置にはＰチャネル（Ｐ型反転
層）が形成され、Ｐ＋拡散領域３が互いに結合され、正
孔の通路が形成される。このために、ソースドレイン間
に印加される電圧により、図２及び図３に示すように、
ＰチャネルＭＯＳ ＦＥＴＱｐ３はＯＮ動作状態とな
り、ＰチャネルＭＯＳ ＦＥＴＱｐ１とＰチャネルＭＯ
Ｓ ＦＥＴＱｐ２のバックゲートは、電圧Ｖｄｄにバイ
アスされ、ＯＮ導通状態が完全に遮断される。In this case, the voltage value of the control signal Fd2 input to the control terminal t2 is a P-channel MOS FET Qp
3 is set to a voltage Vlth equal to or lower than a threshold voltage for turning ON the P-channel MOS F.
A P channel (P-type inversion layer) is formed at the position of the gate 4 of the ETQp3, and the P + diffusion regions 3 are connected to each other to form a hole passage. To this end, as shown in FIGS. 2 and 3, the voltage applied between the source and drain
The P-channel MOS FET Qp3 is turned ON, and the P-channel MOS FET Qp1 and the P-channel
The back gate of the SFET Qp2 is biased to the voltage Vdd, and the ON conduction state is completely cut off.
【００１８】本実施の形態に係るアナログスイッチのＯ
Ｎ動作時には、先ず、制御端子ｔ２に入力される制御信
号Ｆｄ２の電圧値が、閾値電圧以上の高レベル電圧Ｖｄ
ｄに設定され、ゲート４位置のＰチャネルを消失させて
ＰチャネルＭＯＳ ＦＥＴＱｐ３がＯＦＦ状態にされ
る。次いで、制御端子ｔ１に入力される制御信号Ｆｄ１
が、低レベル電圧Ｖｓｓに設定され、ＰチャネルＭＯＳ
ＦＥＴＱｐ１とＰチャネルＭＯＳ ＦＥＴＱｐ２のゲ
ート４に、Ｎウエル領域２に対して負のバイアス電圧が
印加される。このために、表面電界効果によって、ゲー
ト４位置にＰチャネル（Ｐ型反転層）が形成され、この
Ｐチャネルによって、Ｐ+ 拡散領域３が互いに結合され
て正孔の通路が形成され、ソースドレイン間に印加され
る電圧により、図２及び図３に示すように、Ｐチャネル
ＭＯＳ ＦＥＴＱｐ１及びＰチャネルＭＯＳ ＦＥＴＱ
ｐ２はＯＮ動作状態となる。The O of the analog switch according to this embodiment
At the time of the N operation, first, the voltage value of the control signal Fd2 input to the control terminal t2 is higher than the high-level voltage Vd
It is set to d, the P channel at the position of the gate 4 disappears, and the P channel MOSFET Qp3 is turned off. Next, the control signal Fd1 input to the control terminal t1
Are set to the low level voltage Vss and the P-channel MOS
A negative bias voltage is applied to the gate Q4 of the FET Qp1 and the gate 4 of the P-channel MOS FET Qp2 with respect to the N-well region 2. For this purpose, a P channel (P-type inversion layer) is formed at the position of the gate 4 by the surface electric field effect, and the P + diffusion region 3 is connected to each other by this P channel to form a hole passage, thereby forming a source / drain region. As shown in FIGS. 2 and 3, the P-channel MOS FET Qp1 and the P-channel MOS FET Q
p2 is in the ON operation state.
【００１９】このＯＮ動作状態からＯＦＦ状態にするに
は、先ず、制御端子ｔ１に入力される制御信号Ｆｄ１
が、高レベル電圧Ｖｄｄに設定されて、ＰチャネルＭＯ
Ｓ ＦＥＴＱｐ１とＰチャネルＭＯＳ ＦＥＴＱｐ２と
がＯＦＦ状態にされ、その後制御端子ｔ２に入力される
制御信号Ｆｄ２の電圧値が、ＰチャネルＭＯＳ ＦＥＴ
Ｑｐ３をＯＮさせる閾値電圧以下の電圧Ｖｌｔｈに設定
され、ＰチャネルＭＯＳＦＥＴＱｐ３はＯＮ動作状態に
設定される。このＰチャネルＭＯＳ ＦＥＴＱｐ３のＯ
Ｎ動作で、ＰチャネルＭＯＳ ＦＥＴＱｐ１とＰチャネ
ルＭＯＳ ＦＥＴＱｐ２のバックゲートは、電圧Ｖｄｄ
にバイアスされ、ＯＮ動作状態が完全に遮断される。To change from the ON operation state to the OFF state, first, the control signal Fd1 input to the control terminal t1 is set.
Is set to the high level voltage Vdd and the P-channel MO
The S FET Qp1 and the P-channel MOS FET Qp2 are turned off, and then the voltage of the control signal Fd2 input to the control terminal t2 changes to the P-channel MOS FET
The voltage Vlth is set to be equal to or lower than the threshold voltage for turning on Qp3, and the P-channel MOSFET Qp3 is set to the ON operation state. O of this P-channel MOS FET Qp3
In the N operation, the back gates of the P-channel MOSFET Qp1 and the P-channel MOSFET Qp2 are connected to the voltage Vdd.
And the ON operation state is completely shut off.
【００２０】このようにして、本実施の形態に係るアナ
ログスイッチによると、入力端子ｔｉから入力されるＶ
ｄｄ〜Ｖｓｓ（≒０）の広い電圧範囲のアナログ信号Ｖ
ａを、出力端子ｔｏから出力させ、また、アナログ信号
Ｖａの出力端子ｔｏからの出力を遮断するスイッチング
動作が行われる。As described above, according to the analog switch of the present embodiment, V input from the input terminal ti
Analog signal V in a wide voltage range of dd to Vss (≒ 0)
a is output from the output terminal to, and a switching operation of cutting off the output of the analog signal Va from the output terminal to is performed.
【００２１】本実施の形態によると、ＰチャネルＭＯＳ
ＦＥＴのみの同一種のトランジスタで、広い電圧範囲
のアナログ信号Ｖａのスイッチングが可能で、ＯＮ動作
状態では、ＰチャネルＭＯＳ ＦＥＴＱｐ１とＰチャネ
ルＭＯＳ ＦＥＴＱｐ２のバックゲートとは、入力端子
ｔｉから入力されるアナログ信号Ｆａと同電位になるの
で、バックバイアス効果が生じることはなく、常に低抵
抗チャネルでのＯＮ動作が行われ、トランジスタのゲー
ト幅を増加してチップ面積を拡大することが不要であ
り、Ｐチャネルとバックゲート間には電圧がかからず、
ウエル濃度などのデバイスパラメータに対する耐圧処理
が不要で、デバイス設計の自由度が増大する。According to the present embodiment, the P-channel MOS
The switching of the analog signal Va in a wide voltage range is possible with the same type of transistor including only the FET, and in the ON operation state, the back gates of the P-channel MOS FET Qp1 and the P-channel MOS FET Qp2 are Since the potential is the same as that of the signal Fa, the back bias effect does not occur, the ON operation is always performed in the low-resistance channel, and it is not necessary to increase the gate width of the transistor to increase the chip area. No voltage is applied between the channel and the back gate,
Withstand voltage processing for device parameters such as well concentration is not required, and the degree of freedom in device design is increased.
【００２２】［第２の実施の形態］本発明の第２の実施
の形態を、図４ないし図６を参照して説明する。図４は
本実施の形態の構成を示す回路図、図５は本実施の形態
の動作を示すタイミングチャート、図６は本実施の形態
の動作を示す各部の信号波形図である。[Second Embodiment] A second embodiment of the present invention will be described with reference to FIGS. FIG. 4 is a circuit diagram showing the configuration of the present embodiment, FIG. 5 is a timing chart showing the operation of the present embodiment, and FIG. 6 is a signal waveform diagram of each part showing the operation of the present embodiment.
【００２３】本実施の形態では、図４に示すように、Ｎ
チャネルＭＯＳ ＦＥＴＱｎ１のソースに、アナログ信
号Ｆａの入力端子ｔｉが設けられ、ＮチャネルＭＯＳ
ＦＥＴＱｎ１のドレインと、ＮチャネルＭＯＳ ＦＥＴ
Ｑｎ２のソースとが、互いに接続され、ＮチャネルＭＯ
Ｓ ＦＥＴＱｎ２のドレインにアナログ信号Ｆａの出力
端子ｔｏが設けられている。また、ＮチャネルＭＯＳ
ＦＥＴＱｎ１とＮチャネルＭＯＳ ＦＥＴＱｎ２のゲー
ト４が互いに接続され、この接続点に制御信号Ｆｄ１が
入力される制御端子ｔ１が設けられ、ＮチャネルＭＯＳ
ＦＥＴＱｎ１のドレインとＮチャネルＭＯＳ ＦＥＴ
Ｑｎ２のソースの接続点と、ＮチャネルＭＯＳ ＦＥＴ
Ｑｎ１及びＮチャネルＭＯＳ ＦＥＴＱｎ２のバックゲ
ートが接続されている。In this embodiment, as shown in FIG.
An input terminal ti for an analog signal Fa is provided at the source of the channel MOS FET Qn1.
FET Qn1 drain and N-channel MOS FET
Qn2 are connected to each other and an N-channel MO
An output terminal to of the analog signal Fa is provided at the drain of the SFET Qn2. Also, N-channel MOS
The FET Qn1 and the gate 4 of the N-channel MOS FET Qn2 are connected to each other, and a control terminal t1 to which a control signal Fd1 is input is provided at this connection point.
Drain of FET Qn1 and N-channel MOS FET
Qn2 source connection point and N-channel MOS FET
The back gates of Qn1 and N-channel MOS FET Qn2 are connected.
【００２４】一方、アナログ信号の最小値電圧をＶｓｓ
として、ソースに電源電圧としてＶｓｓが印加されたＮ
チャネルＭＯＳ ＦＥＴＱｎ３のゲートに制御信号Ｆｄ
２が入力される制御端子ｔ２が設けられ、ＮチャネルＭ
ＯＳ ＦＥＴＱｎ３のバックゲートとソースが互いに接
続され、ＮチャネルＭＯＳ ＦＥＴＱｐ３のドレイン
は、ＮチャネルＭＯＳ ＦＥＴＱｎ１のドレイン及びＮ
チャネルＭＯＳ ＦＥＴＱｎ２のソースの接続点に接続
されている。On the other hand, the minimum voltage of the analog signal is Vss
As the power supply voltage Vss is applied to the source, N
The control signal Fd is applied to the gate of the channel MOS FET Qn3.
2 is provided and a control terminal t2 to which
The back gate and the source of the OS FET Qn3 are connected to each other, and the drain of the N-channel MOSFET Qp3 is connected to the drain of the N-channel MOSFET Qn1 and the N
It is connected to the connection point of the source of the channel MOS FET Qn2.
【００２５】また、本実施の形態では、図９を流用して
説明すると、同図を参照してすでに説明した従来のアナ
ログスイッチと同一の断面構成となっているが、Ｎチャ
ネルＭＯＳ ＦＥＴＱｎ１とＮチャネルＭＯＳ ＦＥＴ
Ｑｎ２との直列接続に対応して、直列接続される各ＰＮ
+ 拡散領域８と、Ｐウエルのバイアス端子領域９は、メ
タル配線層でそれぞれ接続されている。In this embodiment, referring to FIG. 9, the cross section is the same as that of the conventional analog switch already described with reference to FIG. 9. However, N channel MOS FETs Qn1 and N Channel MOS FET
Each PN connected in series corresponds to the series connection with Qn2.
+ Diffusion region 8 and P-well bias terminal region 9 are connected to each other by a metal wiring layer.
【００２６】このような構成の本実施の形態の動作を説
明する。本実施の形態に係るアナログスイッチのＯＦＦ
時には、制御端子ｔ１に入力される制御信号Ｆｄ１の電
圧値は、低レベル電圧Ｖｓｓに設定され、ＮチャネルＭ
ＯＳ ＦＥＴＱｎ１とＮチャネルＭＯＳ ＦＥＴＱｎ２
のゲート４には、Ｐウエル領域７に対して負のバイアス
電圧が印加される。このために、ＮチャネルＭＯＳ Ｆ
ＥＴＱｎ１及びＮチャネルＭＯＳ ＦＥＴＱｎ２のゲー
ト４位置には、表面電界効果によるＮチャネル（Ｎ型反
転層）は形成されず、Ｎ+ 拡散領域８が互いに結合され
ることはなく、図２及び図３に示すように、Ｎチャネル
ＭＯＳ ＦＥＴＱｎ１とＮチャネルＭＯＳ ＦＥＴＱｎ
２とはＯＦＦ状態となる。The operation of this embodiment having such a configuration will be described. Turning off the analog switch according to the present embodiment
Sometimes, the voltage value of the control signal Fd1 input to the control terminal t1 is set to the low level voltage Vss and the N-channel M
OS FET Qn1 and N-channel MOS FET Qn2
, A negative bias voltage is applied to the P well region 7. Therefore, the N-channel MOS F
At the position of the gate 4 of the ETQn1 and the N-channel MOS FET Qn2, no N-channel (N-type inversion layer) is formed due to the surface field effect, and the N + diffusion regions 8 are not coupled to each other. As shown, the N-channel MOSFET Qn1 and the N-channel MOSFET Qn
2 is in the OFF state.
【００２７】この場合、制御端子ｔ２に入力される制御
信号Ｆｄ２の電圧値は、ＮチャネルＭＯＳ ＦＥＴＱｐ
３をＯＮさせる閾値電圧以上の電圧Ｖｄｄに設定される
ので、表面電界効果によって、ＮチャネルＭＯＳ ＦＥ
ＴＱｎ３のゲート４位置にはＮチャネル（Ｎ型反転層）
が形成され、Ｎ+ 拡散領域８が互いに結合され、電子の
通路が形成される。このために、ソースドレイン間に印
加される電圧により、図２及び図３に示すように、Ｎチ
ャネルＭＯＳ ＦＥＴＱ２はＯＮ動作状態となり、Ｎチ
ャネルＭＯＳ ＦＥＴＱｎ１とＰチャネルＭＯＳ ＦＥ
ＴＱｎ２のバックゲートは、電圧Ｖｓｓにバイアスさ
れ、ＯＮ動作状態が完全に遮断される。In this case, the voltage value of the control signal Fd2 input to the control terminal t2 is equal to the N-channel MOS FET Qp
3 is set to a voltage Vdd not lower than the threshold voltage for turning ON the N channel MOS FE by the surface electric field effect.
N-channel (N-type inversion layer) at the position of gate 4 of TQn3
Are formed, and the N + diffusion regions 8 are connected to each other to form an electron passage. Therefore, the voltage applied between the source and the drain turns on the N-channel MOSFET Q2 as shown in FIGS. 2 and 3, and the N-channel MOSFET Qn1 and the P-channel MOSFET FE.
The back gate of TQn2 is biased to the voltage Vss, and the ON operation state is completely shut off.
【００２８】本実施の形態に係るアナログスイッチのＯ
Ｎ動作時には、先ず、制御端子ｔ２に入力される制御信
号Ｆｄ２の電圧値が、閾値電圧以下の電圧Ｖｌｔｈに設
定され、ゲート４位置のＮチャネルを消失させてＮチャ
ネルＭＯＳ ＦＥＴＱｎ３がＯＦＦ状態にされる。次い
で、制御端子ｔ１に入力される制御信号Ｆｄ１が、高レ
ベル電圧Ｖｄｄに設定され、ＮチャネルＭＯＳ ＦＥＴ
Ｑｎ１とＮチャネルＭＯＳ ＦＥＴＱｎ２のゲート４
に、Ｐウエル領域７に対して正のバイアス電圧が印加さ
れる。このために、表面電界効果によって、ゲート４位
置にＮチャネル（Ｎ型反転層）が形成され、このＮチャ
ネルによって、Ｎ+ 拡散領域８が互いに結合されて電子
の通路が形成され、ソースドレイン間に印加される電圧
により、図２及び図３に示すように、ＮチャネルＭＯＳ
ＦＥＴＱｎ１及びＮチャネルＭＯＳ ＦＥＴＱｎ２は
ＯＮ動作状態となる。O of the analog switch according to the present embodiment
At the time of the N operation, first, the voltage value of the control signal Fd2 input to the control terminal t2 is set to a voltage Vlth equal to or lower than the threshold voltage, the N channel at the position of the gate 4 disappears, and the N channel MOS FET Qn3 is turned off. You. Next, the control signal Fd1 input to the control terminal t1 is set to the high level voltage Vdd, and the N-channel MOS FET
Gate 4 of Qn1 and N-channel MOS FET Qn2
, A positive bias voltage is applied to the P-well region 7. Therefore, an N-channel (N-type inversion layer) is formed at the position of the gate 4 by the surface electric field effect, and the N + diffusion regions 8 are connected to each other to form an electron passage, so that a source-drain region is formed. Is applied to the N-channel MOS as shown in FIGS.
FET Qn1 and N-channel MOS FET Qn2 are turned on.
【００２９】このＯＮ動作状態からＯＦＦ状態にするに
は、先ず、制御端子ｔ１に入力される制御信号Ｆｄ１
が、低レベル電圧Ｖｓｓに設定されて、ＮチャネルＭＯ
Ｓ ＦＥＴＱｎ１とＮチャネルＭＯＳ ＦＥＴＱｎ２と
がＯＦＦ状態にされ、その後制御端子ｔ２に入力される
制御信号Ｆｄ２の電圧値が、ＮチャネルＭＯＳ ＦＥＴ
Ｑｎ３をＯＮさせる閾値電圧以上の電圧Ｖｄｄに設定さ
れ、ＮチャネルＭＯＳＦＥＴＱｎ３はＯＮ動作状態に設
定される。このＮチャネルＭＯＳ ＦＥＴＱｎ３のＯＮ
動作で、ＮチャネルＭＯＳ ＦＥＴＱｎ１とＮチャネル
ＭＯＳ ＦＥＴＱｎ２のバックゲートは、電圧Ｖｓｓに
バイアスされ、ＯＮ動作状態が完全に遮断される。To change from the ON operation state to the OFF state, first, the control signal Fd1 input to the control terminal t1 is set.
Is set to the low level voltage Vss and the N-channel MO
The S FET Qn1 and the N-channel MOS FET Qn2 are turned off, and the voltage of the control signal Fd2 input to the control terminal t2 is changed to the N-channel MOS FET
The voltage Vdd is set to a voltage equal to or higher than the threshold voltage for turning on Qn3, and the N-channel MOSFET Qn3 is set to the ON operation state. ON of this N-channel MOS FET Qn3
In operation, the back gates of the N-channel MOS FETs Qn1 and Qn2 are biased to the voltage Vss, and the ON operation state is completely cut off.
【００３０】このようにして、本実施の形態に係るアナ
ログスイッチによると、入力端子ｔｉから入力されるＶ
ｄｄ〜Ｖｓｓ（≒０）の広い電圧範囲のアナログ信号Ｖ
ａを、出力端子ｔｏから出力させ、また、アナログ信号
Ｖａの出力端子ｔｏから出力を遮断するスイッチング動
作が行われる。As described above, according to the analog switch of the present embodiment, V input from the input terminal ti
Analog signal V in a wide voltage range of dd to Vss (≒ 0)
a is output from the output terminal to, and a switching operation of cutting off the output from the output terminal to of the analog signal Va is performed.
【００３１】本実施の形態によると、ＮチャネルＭＯＳ
ＦＥＴのみの同一種のトランジスタで、広い電圧範囲
のアナログ信号Ｖａのスイッチングが可能で、ＯＮ動作
状態では、ＮチャネルＭＯＳ ＦＥＴＱｎ１とＮチャネ
ルＭＯＳ ＦＥＴＱｎ２のバックゲートとは、入力端子
ｔｉから入力されるアナログ信号Ｆａと同電位になるの
で、バックバイアス効果が生じることはなく、常に低抵
抗チャネルでのＯＮ動作が行われ、トランジスタのゲー
ト幅を増加してチップ面積を拡大することが不要であ
り、Ｎチャネルとバックゲート間には電圧がかからず、
ウエル濃度などのデバイスパラメータに対する耐圧処理
が不要で、デバイス設計の自由度が増大する。According to the present embodiment, the N-channel MOS
The switching of the analog signal Va in a wide voltage range can be performed by the same type of transistor including only the FET. Since the potential is the same as the signal Fa, the back bias effect does not occur, the ON operation is always performed in the low-resistance channel, and it is not necessary to increase the gate width of the transistor to increase the chip area. No voltage is applied between the channel and the back gate,
Withstand voltage processing for device parameters such as well concentration is not required, and the degree of freedom in device design is increased.
【００３２】[0032]
【発明の効果】請求項１記載の発明によると、スイッチ
回路を構成するＰチャネルＭＯＳ ＦＥＴのソースにア
ナログ信号が入力され、ゲートに入力されるスイッチ動
作の制御信号によって、ドレインからアナログ信号を出
力し、或いは出力を阻止するスイッチ回路のＯＮ−ＯＦ
Ｆ動作の制御が行われるが、制御回路を構成するＰチャ
ネルＭＯＳ ＦＥＴのドレインが、スイッチ回路を構成
するＰチャネルＭＯＳＦＥＴのソース、ドレイン及びバ
ックゲートに接続された状態で、スイッチ回路に制御回
路が接続されており、制御回路を構成するＰチャネルＭ
ＯＳ ＦＥＴのゲートに入力される調整制御信号によっ
て、スイッチ回路のＰチャネルＭＯＳＦＥＴのバックゲ
ート電位が調整される。このために、ＯＮ動作時には、
スイッチ回路のＰチャネルＭＯＳ ＦＥＴのバックゲー
トは、アナログ信号と同電位になり、バックバイアス効
果が生じることがなく、常に低抵抗チャネルでのＯＮ動
作が可能となり、トランジスタのゲート幅の増加と対応
するチップ面積の拡大が不要となり、Ｐチャネルとバッ
クゲート間に電圧が印加されず、ウエル濃度などのデバ
イスパラメータに耐圧処理を施すことが不要となってデ
バイス設計の自由度の増大も可能になる。According to the first aspect of the present invention, an analog signal is input to a source of a P-channel MOS FET constituting a switch circuit, and an analog signal is output from a drain according to a switch operation control signal input to a gate. Or ON-OF of a switch circuit that blocks output
The control of the F operation is performed. In a state where the drain of the P-channel MOSFET constituting the control circuit is connected to the source, drain and back gate of the P-channel MOSFET constituting the switch circuit, the control circuit is connected to the switch circuit. P-channel M connected and constituting a control circuit
The back gate potential of the P-channel MOSFET of the switch circuit is adjusted by the adjustment control signal input to the gate of the OS FET. For this reason, during the ON operation,
The back gate of the P-channel MOS FET of the switch circuit has the same potential as the analog signal, and the back bias effect does not occur, so that the ON operation can always be performed in the low-resistance channel, which corresponds to the increase in the gate width of the transistor. The chip area does not need to be increased, no voltage is applied between the P-channel and the back gate, and it is not necessary to perform withstand voltage processing on device parameters such as well concentration, so that the degree of freedom in device design can be increased.
【００３３】請求項２記載の発明によると、スイッチ回
路を構成するＮチャネルＭＯＳ ＦＥＴのソースにアナ
ログ信号が入力され、ゲートに入力されるスイッチ動作
の制御信号によって、ドレインからアナログ信号を出力
し、或いは出力を阻止するスイッチ回路のＯＮ−ＯＦＦ
動作の制御が行われるが、制御回路を構成するＮチャネ
ルＭＯＳ ＦＥＴのドレインが、スイッチ回路を構成す
るＮチャネルＭＯＳＦＥＴのソース、ドレイン及びバッ
クゲートに接続された状態で、スイッチ回路に制御回路
が接続されており、制御回路を構成するＮチャネルＭＯ
Ｓ ＦＥＴのゲートに入力される調整制御信号によっ
て、スイッチ回路のＮチャネルＭＯＳＦＥＴのバックゲ
ート電位が調整される。このために、ＯＮ動作時には、
スイッチ回路のＮチャネルＭＯＳ ＦＥＴのバックゲー
トは、アナログ信号と同電位になり、バックバイアス効
果が生じることがなく、常に低抵抗チャネルでのＯＮ動
作が可能となり、トランジスタのゲート幅の増加と対応
するチップ面積の拡大が不要となり、Ｐチャネルとバッ
クゲート間に電圧が印加されず、ウエル濃度などのデバ
イスパラメータに耐圧処理を施すことが不要となってデ
バイス設計の自由度の増大も可能になる。According to the second aspect of the present invention, an analog signal is input to the source of the N-channel MOS FET forming the switch circuit, and an analog signal is output from the drain according to a switch operation control signal input to the gate. Or ON-OFF of the switch circuit to block the output
The operation is controlled, but the control circuit is connected to the switch circuit while the drain of the N-channel MOSFET constituting the control circuit is connected to the source, drain and back gate of the N-channel MOSFET constituting the switch circuit. And an N-channel MO constituting a control circuit.
The back gate potential of the N-channel MOSFET of the switch circuit is adjusted by the adjustment control signal input to the gate of the SFET. For this reason, during the ON operation,
The back gate of the N-channel MOS FET of the switch circuit has the same potential as the analog signal, does not cause a back bias effect, and can always be turned on in the low-resistance channel, which corresponds to an increase in the gate width of the transistor. The chip area does not need to be increased, no voltage is applied between the P-channel and the back gate, and it is not necessary to perform withstand voltage processing on device parameters such as well concentration, so that the degree of freedom in device design can be increased.
【図１】本発明の第１の実施の形態の構成を示す回路図
である。FIG. 1 is a circuit diagram showing a configuration of a first exemplary embodiment of the present invention.
【図２】同実施の形態の動作を示すタイミングチャート
である。FIG. 2 is a timing chart showing the operation of the embodiment.
【図３】同実施の形態の動作を示す各部の信号波形図で
ある。FIG. 3 is a signal waveform diagram of each part showing the operation of the embodiment.
【図４】本発明の第２の実施の形態の構成を示す回路図
である。FIG. 4 is a circuit diagram showing a configuration of a second exemplary embodiment of the present invention.
【図５】同実施の形態の動作を示すタイミングチャート
である。FIG. 5 is a timing chart showing the operation of the embodiment.
【図６】同実施の形態の動作を示す各部の信号波形図で
ある。FIG. 6 is a signal waveform diagram of each part showing the operation of the embodiment.
【図７】従来のアナログスイッチの構成を示す回路図で
ある。FIG. 7 is a circuit diagram showing a configuration of a conventional analog switch.
【図８】図７のｐチャネルＭＯＳ ＦＥＴの構成を示す
断面図である。FIG. 8 is a sectional view showing a configuration of a p-channel MOS FET of FIG. 7;
【図９】図７のｎチャネルＭＯＳ ＦＥＴの構成を示す
断面図である。FIG. 9 is a sectional view showing a configuration of the n-channel MOS FET of FIG. 7;
１…Ｐ型基板、２…Ｎウエル領域、３…Ｐ+ 拡散領域、
４…ゲート、６…Ｎ型基板、７…Ｐウエル領域、８…Ｎ
+ 拡散領域、Ｑｐ１、Ｑｐ２、Ｑｐ３…ＰチャネルＭＯ
Ｓ ＦＥＴ、Ｑｎ１、Ｑｎ２、Ｑｎ３…ＮチャネルＭＯ
Ｓ ＦＥＴ。1 ... P type substrate, 2 ... N well region, 3 ... P + diffusion region,
4 gate, 6 N-type substrate, 7 P-well region, 8 N
+ Diffusion area, Qp1, Qp2, Qp3 ... P channel MO
S FET, Qn1, Qn2, Qn3 ... N-channel MO
S FET.
Claims (2)
ＯＦＦ制御するアナログスイッチであり、 ソースを前記アナログ信号の入力端子とし、ドレインを
前記アナログ信号の出力端子とし、ゲートをスイッチ動
作の制御信号の入力端子とするＰチャネルＭＯＳ ＦＥ
Ｔからなるスイッチ回路と、 ソースを電源信号の入力端子とし、ドレインを前記Ｐチ
ャネルＭＯＳ ＦＥＴのソース、前記ＰチャネルＭＯＳ
ＦＥＴのドレイン、及び前記ＰチャネルＭＯＳ ＦＥ
Ｔのバックゲートの接続端子とし、ゲートを前記Ｐチャ
ネルＭＯＳ ＦＥＴのバックゲート電位の調整制御信号
の入力端子とするＰチャネルＭＯＳ ＦＥＴからなる制
御回路とを有することを特徴とするアナログスイッチ。An output of an input analog signal is turned on.
An analog switch for OFF control, a P-channel MOS FE having a source as an input terminal of the analog signal, a drain as an output terminal of the analog signal, and a gate as an input terminal of a control signal for switch operation.
A switch circuit consisting of T, a source being an input terminal of a power signal, a drain being a source of the P-channel MOS FET,
FET drain and the P-channel MOS FE
A control circuit comprising a P-channel MOS FET having a connection terminal of a back gate of T and having a gate as an input terminal of a control signal for adjusting a back gate potential of the P-channel MOS FET.
ＯＦＦ制御するアナログスイッチであり、 ソースを前記アナログ信号の入力端子とし、ドレインを
前記アナログ信号の出力端子とし、ゲートをスイッチ動
作の制御信号の入力端子とするＮチャネルＭＯＳ ＦＥ
Ｔからなるスイッチ回路と、 ソースを低レベル基準信号の入力端子とし、ドレインを
前記ＮチャネルＭＯＳＦＥＴのソース、前記Ｎチャネル
ＭＯＳ ＦＥＴのドレイン、及び前記ＮチャネルＭＯＳ
ＦＥＴのバックゲートの接続端子とし、ゲートを前記
ＮチャネルＭＯＳ ＦＥＴのバックゲート電位の調整制
御信号の入力端子とするＮチャネルＭＯＳ ＦＥＴから
なる制御回路とを有することを特徴とするアナログスイ
ッチ。2. An output of an input analog signal is turned on.
N-channel MOS FE which is an analog switch for OFF control, and has a source as an input terminal for the analog signal, a drain as an output terminal for the analog signal, and a gate as an input terminal for a control signal for switch operation.
A switch circuit made of T; a source as an input terminal of a low-level reference signal; a drain as a source of the N-channel MOSFET, a drain of the N-channel MOSFET, and
An analog switch, comprising: a control circuit including an N-channel MOS FET having a connection terminal of a back gate of the FET and having a gate as an input terminal of a control signal for adjusting the back gate potential of the N-channel MOS FET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10336615A JP2000165222A (en) | 1998-11-27 | 1998-11-27 | Analog switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10336615A JP2000165222A (en) | 1998-11-27 | 1998-11-27 | Analog switch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000165222A true JP2000165222A (en) | 2000-06-16 |
Family
ID=18300997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10336615A Pending JP2000165222A (en) | 1998-11-27 | 1998-11-27 | Analog switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000165222A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518730A (en) * | 2005-12-08 | 2009-05-07 | エヌエックスピー ビー ヴィ | High voltage power switch using low voltage transistors |
| JP2013009138A (en) * | 2011-06-24 | 2013-01-10 | Hitachi Metals Ltd | High frequency switch circuit and composite high frequency switch circuit |
| JP2016019075A (en) * | 2014-07-07 | 2016-02-01 | 新日本無線株式会社 | Analog switch circuit and selector circuit |
-
1998
- 1998-11-27 JP JP10336615A patent/JP2000165222A/en active Pending
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