JP2000156616A

JP2000156616A - 多入力差動増幅回路

Info

Publication number: JP2000156616A
Application number: JP10329976A
Authority: JP
Inventors: Hiroshi Tachimori; 央日月
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-11-19
Filing date: 1998-11-19
Publication date: 2000-06-06
Also published as: DE69937870T2; EP1003281A3; EP1003281B1; DE69937870D1; EP1003281A2; US6388519B1

Abstract

(57)【要約】【課題】入力電圧と出力電圧の線形特性を維持でき、
ダイナミックレンジおよび線形特性を改善できる多入力
差動増幅回路を提供する。【解決手段】ゲートがそれぞれ正と負の入力端子に接
続されているトランジスタＭＩ０ｉ，ＭＩ１ｉ（ｉ＝
１，２，…，ｎ、ｎは整数）により差動対を構成し、各
差動対をなす正側のトランジスタのドレインを負の出力
端子に接続し、各差動対をなす負側のトランジスタのド
レインを正の出力端子に接続し、各差動対をなすトラン
ジスタのソースは各々抵抗を介して当該差動対に動作電
流を供給する電流源に接続して多入力差動増幅回路を構
成するので、ソース抵抗を接続しない差動増幅回路に比
べてダイナミックレンジを広くでき、線形特性の改善お
よび動作速度の向上を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２対以上の正と負
の入力端子を持つ多入力差動増幅回路に関するものであ
る。

【０００２】

【従来の技術】差動増幅回路、特に正負の入力端子を２
対以上持つ多入力差動増幅回路において、入力ダイナミ
ックレンジを広げるために、正側入力素子を構成する各
トランジスタのドレイン同士を共通のノードに接続し、
負側入力素子を構成する各トランジスタのドレイン同士
を他の共通のノードに接続して、差動対毎に異なる電流
源により動作電流を供給する構成が採用されている。公
開特許公報“特開平９−９３０５２”によりこのような
構成を有する多入力差動増幅回路が開示された。

【０００３】図４９は“特開平９−９３０５２”に開示
された多入力差動増幅回路の一例を示す回路図である。
図示のように、この多入力差動増幅回路において、ＭＯ
ＳトランジスタＭＩ₀₁，…，ＭＩ_0nとＭＩ₁₁，…，ＭＩ
_1nによりｎ対の差動対が構成されている。トランジスタ
ＭＩ₁₁，…，ＭＩ_1nのゲートはそれぞれ正側の入力端子
を構成し、トランジスタＭＩ₀₁，…，ＭＩ_0nのゲートは
それぞれ負側の入力端子を構成している。正側の各トラ
ンジスタのドレイン同士は共通のノードＮＤ_Nに接続さ
れ、負側の各トランジスタのドレイン同士は共通のノー
ドＮＤ_Pに接続されている。ノードＮＤ_Nは負荷抵抗回
路ＲＬ１を介して電源電圧Ｖ_DDの供給線に接続され、ノ
ードＮＤ_Pは負荷抵抗回路ＲＬ０を介して電源電圧Ｖ_DD
の供給線に接続されている。各差動対を構成する二つの
トランジスタのソース同士はそれぞれ共通のノードに接
続され、これらのノードにはそれぞれ異なる電流源によ
り動作電流が供給される。例えば、トランジスタＭＩ₀₁
とＭＩ₁₁のソースがノードｖｓ１に接続され、トランジ
スタＭＩ_0nとＭＩ_1nのソースがノードｖｓｎに接続され
ている。ノードｖｓ１には電流源ＩＳ１により動作電流
ＩＤ１が供給され、ノードｖｓｎには電流源ＩＳｎによ
り動作電流ＩＤｎが供給される。

【０００４】図５０は、図４９に示す多入力差動増幅回
路の一例を示している。なお、ここで、正と負の入力端
子をそれぞれ二つ有する、いわゆる４端子入力差動増幅
回路の一例を示している。図示のように、この差動増幅
回路ではｐチャネルＭＯＳトランジスタＭＬ０とＭＬ１
により構成されているカレントミラー回路で出力負荷回
路が構成されている。即ち、トランジスタＭＬ０とＭＬ
１のソースはともに電源電圧Ｖ_DDの供給線に接続され、
これらのトランジスタのゲート同士が接続され、その接
続点がトランジスタＭＬ０のドレインに接続されてい
る。トランジスタＭＬ０のドレインは正側の各トランジ
スタのドレイン同士の接続ノードＮＤ_Pに接続され、ト
ランジスタＭＬ１のドレインは負側の各トランジスタの
ドレイン同士の接続ノードＮＤ_Nに接続されている。

【０００５】また、ゲートに所定のバイアス電圧が印加
されているｎチャネルＭＯＳトランジスタＭＳ１とＭＳ
２により、各差動対に動作電流を供給する電流源が構成
されている。例えば、トランジスタＭＳ１のドレインは
ノードｖｓ１に接続され、トランジスタＭＳ２のドレイ
ンはノードｖｓ２に接続されている。これらのトランジ
スタＭＳ１とＭＳ２のゲートにはそれぞれバイアス電圧
Ｖ_BIASが入力されている。なお、バイアス電圧Ｖ_BIASは
電流源ＩＳ０とｎＭＯＳトランジスタＭＳ０により構成
されている。

【０００６】ノードＮＤ_PとノードＮＤ_Nはそれぞれ差
動増幅回路の非反転出力端子ＤＦＯ（＋）と反転出力端
子ＤＦＯ（−）を構成している。反転出力端子ＤＦＯ
（−）の出力信号はトランジスタＭＬ２とＭＳ３により
構成されているソースフォロワを介してトランジスタＰ
Ｔ１とＮＴ１により構成されているプッシュプル出力段
に入力される。プッシュプル出力段により、ソースフォ
ロワの出力信号が増幅され、出力端子ｏｕｔに出力され
る。なお、差動増幅回路の反転出力端子ＤＦＯ（−）と
プッシュプル出力段の出力端子ｏｕｔとの間に、位相補
償用抵抗素子Ｒ１およびキャパシタＣ１が直列接続され
ている。

【０００７】図５１は多入力差動増幅回路の他の構成例
を示している。図示のように、本例の差動増幅回路は、
３対の差動対により構成されている６端子入力差動増幅
回路である。本例の回路構成は、差動対を３対有する点
以外は、図５０に示す４端子入力差動増幅回路とほぼ同
じである。なお、この回路においては、それぞれの差動
対を構成するトランジスタの電流増幅率はそれぞれ異な
る値に設定されているため、入力信号に対して重み付け
をした増幅信号が得られる。

【０００８】例えば、トランジスタＭＩ０１とＭＩ１１
の電流増幅率をβ１とし、トランジスタＭＩ０２とＭＩ
１２の電流増幅率をβ２とし、トランジスタＭＩ０３と
ＭＩ１３の電流増幅率をβ３とし、また、トランジスタ
ＭＳ１，ＭＳ２，ＭＳ３の電流増幅率の比をβ１：β
２：β３とすると、各差動対に入力される差動信号は、
それぞれの差動対を構成するトランジスタの電流増幅率
に応じて重み付けされ、増幅信号が得られる。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来の多入力差動増幅回路においては、入力−出力間にネ
ガティブフィードバック（負帰還）をかけて差動増幅回
路を使用する場合に、正負の入力端子を１対しか持たな
い通常の差動増幅回路が正側の入力端子の電圧と負側の
入力端子の電圧が等しい状態（仮想接地）を基準に動作
するのに対して、多入力差動増幅回路では、各対毎に正
側の入力端子の電圧と負側の入力端子の電圧が等しい必
要はなく、正側の入力端子の電圧の和と負側の入力端子
の電圧の和が等しくなっている状態を基準に動作する。

【００１０】即ち、多入力差動増幅回路では、各差動対
毎に正側の入力端子と負側の入力端子の電圧が異なる場
合でも動作しなければならない。しかし、各差動入力対
に動作電流を供給する電流源を構成するトランジスタの
ドレイン電圧に注目すると、正と負の入力端子を２つの
入力端子とするＯＲ型のソースフォロワ回路の出力電圧
となっている。このため、正と負の入力端子同士の電圧
が入力素子を構成するトランジスタのしきい値電圧分以
上に差がある場合には、ＯＲ型のソースフォロワ回路の
出力電圧は入力素子を構成する２つのトランジスタのう
ち、よりオンしている方のトランジスタのゲート電圧か
らおよびしきい値電圧Ｖ_th分シフトした電圧となり、も
う一方の入力素子を構成するトランジスタののゲート−
ソース間には当該トランジスタをオンさせるのに必要な
電圧がかからないことになる。

【００１１】この結果、正と負の入力端子同士の電圧が
入力素子を構成するトランジスタのしきい値電圧Ｖ_thの
分以上に離れている場合には、片方の入力素子を構成す
るトランジスタには定電流源で律則される電流が流れ、
もう一方の入力素子を構成するトランジスタには全く電
流が流れない状態となり、それ以上電流の変化として現
れなくなってしまうという不利益がある。これは、差動
入力回路の出力である正側の入力素子を構成するトラン
ジスタのドレイン同士が共通に接続するノードと負側の
入力素子を構成するトランジスタのドレイン同士が共通
に接続するもう一方のノード、即ち、差動入力回路の反
転出力端子と非反転出力端子の電圧変化が多入力差動増
幅回路として期待された出力電圧からずれてしまうこと
を意味する。

【００１２】なお、上述した多入力差動増幅回路におい
て、入力−出力間にネガティブフィードバックをかけて
構成された演算増幅回路の場合、差動入力回路の正と負
の出力ノード間の電圧差が小さく、各々の電圧はほぼ一
定となる。一方、ネガティブフィードバックをかけない
で多入力差動増幅回路を用いた比較判定回路の場合、差
動入力回路の正と負の出力ノードのうち少なくとも一方
は振幅を持つため、すべての入力素子と定電流源を構成
するトランジスタが線形特性持つ電圧条件はさらに狭く
なる、このため、比較判定回路の場合には、差動入力対
毎に異なる電流源により動作電流を供給する従来の多入
力差動増幅回路だけでは期待される特性が得られないと
いう不利益がある。

【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、差動入力端子の入力電圧間に差
動対を構成するトランジスタのしきい値電圧以上の差が
ある場合でも入力電圧と出力電圧の線形特性を維持で
き、ダイナミックレンジおよび線形特性を改善できる多
入力差動増幅回路を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明多入力差動増幅回路は、正と負の入力端子を
少なくとも２対以上有する多入力差動増幅回路であっ
て、制御ゲートがそれぞれ上記正と負の入力端子に接続
され、一方の端子がそれぞれ第１および第２の出力端子
に接続され、他方の端子がそれぞれ第１および第２の抵
抗を介して電流供給ノードに接続されている第１と第２
のトランジスタからなる少なくとも２対以上の差動対
と、上記各々の差動対における上記電流供給ノードに動
作電流を供給する少なくとも２つ以上の電流源とを有
し、上記第１および第２の出力端子と第１の電源電圧の
供給線との間に第１および第２の負荷回路がそれぞれ接
続されている。

【００１５】また、本発明の多入力差動増幅回路は、制
御ゲートがそれぞれ上記正と負の入力端子に接続され、
一方の端子がそれぞれ第１および第２の出力端子に接続
され、他方の端子がそれぞれ第３および第４のトランジ
スタを介して電流供給ノードに接続されている第１と第
２のトランジスタからなる少なくとも２対以上の差動対
と、上記各々の差動対における上記電流供給ノードに動
作電流を供給する少なくとも２つ以上の電流源とを有
し、上記第１および第２の出力端子と第１の電源電圧の
供給線との間に第１および第２の負荷回路がそれぞれ接
続され、上記第３および第４のトランジスタの制御ゲー
トに所定のバイアス電圧が印加される。

【００１６】また、本発明では、好適には、上記各々の
差動対に動作電流を供給する上記電流源は、制御ゲート
に所定のバイアス電圧が印加され、一方の端子が上記電
流供給ノードに接続され、多方の端子が第２の電源電圧
の供給線に接続されているトランジスタにより構成され
ている。

【００１７】さらに、本発明では、好適には、上記第１
および第２の負荷回路は、それぞれ上記第１および第２
の出力端子と上記第１の電源電圧の供給線との間に接続
されている抵抗により構成され、また、上記第１および
第２の負荷回路は、それぞれ上記第１および第２の出力
端子と上記第１の電源電圧の供給線との間に接続され、
カレントミラー回路を形成する第１および第２の負荷形
成用トランジスタにより構成されている。

【００１８】

【発明の実施の形態】第１実施形態図１は本発明に係る多入力差動増幅回路の第１の実施形
態を示す回路図である。図示のように、本実施形態の多
入力増幅回路は、ｎ対のＭＯＳトランジスタＭＩ₀₁，
…，ＭＩ_0nとＭＩ₁₁，…，ＭＩ_1nにより構成されたｎ対
の差動対を有する。トランジスタＭＩ₁₁，…，ＭＩ_1nの
ゲートはそれぞれ正側の入力端子を構成し、トランジス
タＭＩ₀₁，…，ＭＩ_0nのゲートはそれぞれ負側の入力端
子を構成している。正側の各トランジスタのドレイン同
士は共通のノードＮＤ_Nに接続され、負側の各トランジ
スタのドレイン同士は共通のノードＮＤ_Pに接続されて
いる。ノードＮＤ_Nは出力負荷抵抗回路ＲＬ１を介して
電源電圧Ｖ_DDの供給線に接続され、ノードＮＤ_Pは出力
負荷抵抗回路ＲＬ０を介して電源電圧Ｖ_DDの供給線に接
続されている。ノードＮＤ_Pは多入力差動増幅回路の非
反転出力端子ＤＦＯ（＋）に接続され、ノードＮＤ_Nは
多入力差動増幅回路の反転出力端子ＤＦＯ（−）に接続
されている。各差動対を構成するトランジスタのソース
はそれぞれ抵抗素子を介して定電流源に接続されてい
る。例えば、トランジスタＭＩ₀₁とＭＩ₁₁のソースはそ
れぞれ抵抗素子ＲＳ₀₁，ＲＳ₁₁を介してノードｖｓ１に
接続されている。トランジスタＭＩ_0nとＭＩ_1nのソース
はそれぞれ抵抗素子Ｒ_0nとＲ_1nを介してノードｖｓｎに
接続されている。ノードｖｓ１は定電流源ＩＳ１に接続
され、ノードｖｓｎは定電流源ＩＳｎに接続されてい
る。

【００１９】本実施形態の多入力差動増幅回路の動作原
理を説明するために、まず、２ｎ端子入力差動増幅回路
の基本構成である２端子入力差動増幅回路の構成および
動作について説明する。

【００２０】図２は、本発明の多入力差動増幅回路の基
本構成要素である２端子入力差動増幅回路の一構成例を
示している。なお、これと比較するために、図３には従
来の２端子入力差動増幅回路の一構成例をあわせて示し
ている。

【００２１】図２に示すように、この２端子入力差動増
幅回路は、ｎＭＯＳトランジスタＭＩ０，ＭＩ１からな
る差動対、当該差動対の出力負荷回路を構成する抵抗素
子ＲＬ０，ＲＬ１、トランジスタＭＩ０，ＭＩ１のソー
ス側に接続されている抵抗素子ＲＳ０，ＲＳ１および差
動対に動作電流を供給する電流源を構成するｎＭＯＳト
ランジスタＭＳ１により構成されている。

【００２２】トランジスタＭＩ０，ＭＩ１のゲートはそ
れぞれ差動入力端子ＩＮ（−），ＩＮ（＋）に接続され
ている。トランジスタＭＩ０のドレインは抵抗素子ＲＬ
０を介して電源電圧Ｖ_DDの供給線に接続され、トランジ
スタＭＩ１のドレインは抵抗素子ＲＬ１を介して電源電
圧Ｖ_DDの供給線に接続されている。トランジスタＭＩ０
とＭＩ１のソースはそれぞれ抵抗素子ＲＳ０，ＲＳ１を
介してノードｖｓ１に接続されている。トランジスタＭ
Ｉ０およびＭＩ１の基板は、それぞれトランジスタＭＩ
０とＭＩ１のソースに接続されている。

【００２３】トランジスタＭＳ１のドレインはノードｖ
ｓ１に接続され、ソースは共通電位Ｖ_SSに接続され、ゲ
ートはバイアス電圧Ｖ_BIASの入力端子に接続されてい
る。なお、バイアス電圧Ｖ_BIASは、トランジスタＭＳ１
が飽和領域で動作するように設定されている。トランジ
スタＭＩ０と抵抗素子ＲＬ０との接続点は非反転出力端
子ＤＦＯ（＋）を形成し、トランジスタＭＩ１と抵抗素
子ＲＬ１との接続点は反転出力端子ＤＦＯ（−）を形成
している。

【００２４】これに対して、図３に示す従来の２端子入
力差動増幅回路において、差動対を構成するトランジス
タＭＩ０，ＭＩ１のソース側には抵抗が接続されていな
い。即ち、トランジスタＭＩ０とＭＩ１のソースはノー
ドｖｓ１に接続され、また、トランジスタＭＩ０とＭＩ
１の基板もノードｖｓ１に接続されている。

【００２５】図４は、図２と図３に示す２端子入力差動
増幅回路を入力−出力間にネガティブフィードバック
（負帰還）がかかった演算回路として動作する場合の差
動増幅回路なの内部動作電圧−入力電圧依存性のソース
抵抗値による変化を示すグラフである。さらに、図５は
この場合の電流−入力電圧依存性のソース抵抗値による
変化を示すグラフである。図６および図７は、上述した
ネガティブフィードバックがない場合の差動増幅回路の
内部動作電圧−入力電圧依存性のソース抵抗値による変
化および電流−入力電圧依存性のソース抵抗値による変
化を示すグラフである。

【００２６】図８は、２端子入力差動増幅回路の他の構
成例を示している。図示のように、この２端子入力差動
増幅回路において、ｐＭＯＳトランジスタＭＬ０とＭＬ
１からなるカレントミラー回路は差動増幅回路の出力負
荷回路を構成している。図示のように、トランジスタＭ
Ｌ０とＭＬ１のソースはともに電源電圧Ｖ_DDの供給線に
接続され、ゲート同士が接続され、その接続点がトラン
ジスタＭＬ０のドレインに接続されている。さらに、ト
ランジスタＭＬ０のドレインは差動対を構成するトラン
ジスタＭＩ０のドレインに接続され、その接続点が非反
転出力端子ＤＦＯ（＋）を形成し、トランジスタＭＬ１
のドレインは差動対を構成するトランジスタＭＩ１のド
レインに接続され、その接続点が反転出力端子ＤＦＯ
（−）を形成している。負荷回路を除く他の構成部分
は、図２に示す２端子入力差動増幅回路のそれぞれの構
成部分と同じである。即ち、トランジスタＭＩ０のソー
スとノードｖｓ１との間に抵抗素子ＲＳ０が接続され、
トランジスタＭＩ１のソースとノードｖｓ１との間に抵
抗素子ＲＳ１が接続されている。ノードｖｓ１にはゲー
トにバイアス電圧Ｖ_BIASが印加されるトランジスタＭＳ
１により構成された電流源により動作電流が供給され
る。

【００２７】図９は、比較のために従来の２端子入力差
動増幅回路の一例を示している。図示のように、この差
動増幅回路では、差動対を構成するトランジスタＭＩ０
とＭＩ１のソース側には抵抗が接続されていない。トラ
ンジスタＭＩ０とＭＩ１のソース同士が接続され、その
接続点であるノードｖｓ１にトランジスタＭＳ１からな
る電流源により動作電流が供給される。

【００２８】図１０は、図８と図９に示す差動増幅回路
を入力−出力間にネガティブフィードバックがかかった
演算回路として動作する場合の差動増幅回路の内部動作
電圧−入力電圧依存性のソース抵抗値による変化を示す
グラフである。さらに、図１１は、この場合の動作電流
−入力電圧依存性のソース抵抗値による変化を示すグラ
フである。

【００２９】図１２は、図８と図９に示す差動増幅回路
を入力−出力間にネガティブフィードバックがかからな
い比較判定回路として動作する場合の差動増幅回路の内
部動作電圧−入力電圧依存性のソース抵抗値による変化
を示すグラフである。さらに、図１３は、この場合の動
作電流−入力電圧依存性のソース抵抗値による変化を示
すグラフである。

【００３０】図１４は、図８と図９に示す差動増幅回路
が入力−出力間にネガティブフィードバックがかからな
い比較判定回路として動作する場合の差動増幅回路の内
部動作電圧−入力電圧依存性のソース抵抗値による変化
を示すグラフである。さらに、図１５は、この場合の動
作電流−入力電圧依存性のソース抵抗値による変化を示
すグラフである。ただし、図１２および図１３におい
て、横軸は差動増幅回路の非反転入力端子ＩＮ（＋）へ
の入力信号電圧を示し、図１４および図１５において、
横軸は差動増幅回路の反転入力端子ＩＮ（−）への入力
信号電圧を示している。

【００３１】上述したように、本発明においては差動対
を構成するトランジスタのソース側と動作電流を供給す
る電流源との間に抵抗を設けることにより、差動増幅回
路の入出力リニア特性の改善およびダイナミックレンジ
の拡張をはかる。

【００３２】上述した差動増幅回路の反転および非反転
出力信号は、演算回路として入力−出力間にネガティブ
フィードバックをかけている場合には、出力段の振幅を
出力段の増幅率で割ったものが差動増幅回路の出力振幅
となるため、出力振幅が大きくならない。このため、図
４に示す抵抗負荷型２端子入力差動増幅回路の入出力特
性または図１０に示すカレントミラー回路負荷型２端子
入力差動増幅回路の入出力特性の何れの場合でも、非反
転出力端子ＤＦＯ（＋）と反転出力端子ＤＦＯ（−）の
出力信号レベルがほぼ等しくなる。これらの出力端子は
差動対を構成するトランジスタのドレインに接続され、
トランジスタのドレイン電圧が高めでほぼ一定している
ことから、差動対を構成する２つの入力トランジスタは
両方とも飽和領域で動作するか、片方が飽和領域で動作
し、もう一方がオフしているかである。

【００３３】比較判定回路として入力と出力間にネガテ
ィブフィードバックをかけていない場合には、差動増幅
回路の反転および非反転出力端子からは、ある程度大き
な振幅を持つ出力信号が出力される。このため、２つの
入力トランジスタの内片方が非飽和領域で動作する電圧
条件も存在する。

【００３４】以下、入力−出力間にネガティブフィード
バックがかかった演算回路として動作する場合の２端子
入力差動増幅回路の内部動作についてさらに詳しく説明
する。差動増幅回路において入力−出力間にネガティブ
フィードバックをかけている場合には、差動対を構成す
る２つのトランジスタは両方とも飽和領域で動作してい
るか、片方が飽和領域で動作してもう一方がオフしてい
るかの何れかの状態にである。

【００３５】トランジスタのソース側に抵抗が接続され
ていない場合、即ち、図３または図９に示す従来の２端
子入力差動増幅回路の場合、トランジスタのソース同士
が接続したノードｖｓ１の電位ＶＳｉ（２端子入力差動
増幅回路においては、ｉ＝１である）は、下記のように
入力電圧Ｖ_INi（＋）またはＶ_INi（−）に対してソー
スフォロワの出力電圧となっている。ここで、差動対を
構成する二つのトランジスタＭＩ０とＭＩ１において、
トランジスタＭＩ０を流れる電流をＩＤ_0i、トランジス
タＭＩ１を流れる電流をＩＤ_1i、電流ＩＤ_0iとＩＤ_1iの
合計は、ＩＤ_iとすると、Ｖ_INi（＋）＜＜Ｖ
_INi（−）の場合、ＩＤ_i＝ＩＤ_0i、ＩＤ_1i＝０とな
る。なお、電流ＩＤ_iは差動対に供給された動作電流に
等しい。例えば、図２または図８に示す２端子入力差動
増幅回路においては、電流源をなすトランジスタＭＳ１
を流れる電流と等しくなる。

【００３６】トランジスタＭＩ０の電流増幅率をβ_iと
し、電流源をなすトランジスタＭＳ１の電流増幅率をβ
_siとすると、ＩＤ_i＝ＩＤ_0iに基づき次式が得られる。

【００３７】

【数１】

【００３８】式（１）によって、さらに次の式が求めら
れる。

【００３９】

【数２】

【００４０】差動増幅回路の反転入力端子ＩＮ_i（−）
および非反転入力端子ＩＮ_i（＋）にほぼ同じレベルの
信号が入力されているとき、即ち、Ｖ_INi（−）≒Ｖ
_INi（＋）のとき、ＩＤ_i＝ＩＤ_0i＋ＩＤ_1i、ＩＤ_0i≠
０、ＩＤ_1i≠０となる。これは次式により表せられる。

【００４１】

【数３】

【００４２】差動増幅回路の反転入力端子ＩＮ_i（−）
および非反転入力端子ＩＮ_i（＋）に等しいレベルの信
号が入力されているとき、即ち、Ｖ_INi（−）＝Ｖ_INi
（＋）のとき、ＩＤ_i＝ＩＤ_0i＋ＩＤ_1i、ＩＤ_0i＝ＩＤ
_1i＝ＩＤ_i／２となる。これは次式により表せられる。

【００４３】

【数４】

【００４４】式（４）により、ノードｖｓ１の電位ＶＳ
ｉ（ｉ＝１）は次式により表せられる。

【００４５】

【数５】

【００４６】一方、Ｖ_INi（＋）＞＞Ｖ_INi（−）のと
き、ＩＤ_i＝ＩＤ_1i、ＩＤ_0i＝０となるので、次式が得
られる。

【００４７】

【数６】

【００４８】式（６）によって、さらに次の式が求めら
れる。

【００４９】

【数７】

【００５０】以上の各式は、差動対を構成するトランジ
スタのソース側に抵抗が接続されていない場合、入力信
号に応じてそれぞれの内部動作電圧を示している。次
に、差動対を構成するトランジスタのソース側に抵抗が
接続されている場合の内部動作電圧について説明する。
このような場合に、トランジスタＭＩ０およびＭＩ１の
ソース電位ＶＲ_0iおよびＶＲ_1iは、下記のようにそれぞ
れ入力信号電圧Ｖ_INi（−）およびＶ_INi（＋）に対し
てソースフォロワの出力電圧となっている。

【００５１】まず、Ｖ_INi（＋）＜＜Ｖ_INi（−）の場
合、ＩＤ_i＝ＩＤ_0i、ＩＤ_1i＝０となる。これに応じ
て、次式が求められる。

【００５２】

【数８】

【００５３】式（８）によって、さらに次の式が求めら
れる。

【００５４】

【数９】

【００５５】Ｖ_INi（−）≒Ｖ_INi（＋）のとき、ＩＤ
_i＝ＩＤ_0i＋ＩＤ_1i、ＩＤ_0i≠０、ＩＤ_1i≠０となる。
これは次式により表せられる。

【００５６】

【数１０】

【００５７】差動増幅回路の反転入力端子ＩＮ_i（−）
および非反転入力端子ＩＮ_i（＋）に等しいレベルの信
号が入力されているとき、即ち、Ｖ_INi（−）＝Ｖ_INi
（＋）のとき、ＩＤ_i＝ＩＤ_0i＋ＩＤ_1i、ＩＤ_0i＝ＩＤ
_1i＝ＩＤ_i／２となる。これは次式により表せられる。

【００５８】

【数１１】

【００５９】式（１１）に基づき、トランジスタＭＩ０
とＭＩ１のソース電位およびノードｖｓ１の電位ＶＳ_i
をそれぞれ次式により求められる。

【００６０】

【数１２】

【００６１】次に、Ｖ_INi（＋）＞＞Ｖ_INi（−）のと
き、ＩＤ_i＝ＩＤ_1i、ＩＤ_0i＝０となるので、次式が得
られる。

【００６２】

【数１３】

【００６３】式（１３）によって、さらに次の式が求め
られる。

【００６４】

【数１４】

【００６５】次いで、２端子入力差動増幅回路の反転入
力端子ＩＮ_i（−）および非反転入力端子ＩＮ_i（＋）
にほぼ等しい電圧レベルの信号が入力される場合、即
ち、Ｖ_INi（−）≒Ｖ_INi（＋）の場合についてさらに
詳しく説明する。

【００６６】図３および図９のように、差動対を構成す
るトランジスタのソース側に抵抗が接続されていない場
合において、次に示す式（１５）〜（１８）が得られ
る。

【００６７】

【数１５】

【００６８】

【数１６】

【００６９】

【数１７】

【００７０】

【数１８】

【００７１】式（１７）および式（１８）により、さら
に次式が求められる。

【００７２】

【数１９】

【００７３】

【数２０】

【００７４】式（１９）と式（２０）とを引き算する
と、次式が得られる。

【００７５】

【数２１】

【００７６】ここで、Ｖ_INi（＋）−Ｖ_INi（−）＝Ｖ
_Xとおくと、Ｖ_Xは次式により算出することができる。

【００７７】

【数２２】

【００７８】さらに、ＩＤ_0i＝ＩＤ_i−ＩＤ_1iを考慮し
て、式（２２）をＩＤ_1iで微分すると、次式が得られ
る。

【００７９】

【数２３】

【００８０】Ｖ_X＝０のとき、即ち、２端子入力差動増
幅回路の反転入力端子ＩＮ_i（−）と非反転入力端子Ｉ
Ｎ_i（＋）への入力信号レベルが等しい場合に、ＩＤ_0i
＝ＩＤ_1i＝ＩＤ_i／２であるから、Ｖ_X＝０の付近にお
ける傾きｄ（Ｖ_X）／ｄ（ＩＤ_1i）は、次式により求め
られる。

【００８１】

【数２４】

【００８２】ＩＤ_0iとＩＤ_1iの電流値は、ＩＤ_i／２を
中心に、０からＩＤ_i、ＩＤ_iから０の間に変化する。
即ち、（ＩＤ_i／２）±（ＩＤ_i／２）で変化する

【００８３】電流値の片側の変化量は、ΔＩ＝ＩＤ_i／
２であるから、これに相当する電圧の変化量ΔＶは、次
式により求められる。

【００８４】

【数２５】

【００８５】以上では、図３または図９に示す従来のの
差動増幅回路、における動作時の内部信号について説明
した。以下、図２または図８に示す本発明の２端子入力
差動増幅回路、即ち、差動対を構成するトランジスタの
ソース側に抵抗が接続されている差動増幅回路の動作時
の内部信号について、式を導きながら説明する。

【００８６】図２および図８に示す本発明の差動増幅回
路において、差動対を構成するトランジスタのソース側
に抵抗が接続されている。このように構成された２端子
入力差動増幅回路において、入力端子ＩＮ_i（−）およ
びＩＮ_i（＋）への入力信号レベルが等しい場合、即
ち、Ｖ_INi（−）＝Ｖ_INi（＋）の場合に、トランジス
タＭＩ０とＭＩ１を流れる電流ＩＤ_0i，ＩＤ_1i、電流源
をなすトランジスタＭＳ１を流れる電流ＩＤ_i、トラン
ジスタＭＩ０，ＭＩ１のソース電圧ＶＲ_0i，ＶＲ _1iおよ
びノードｖｓ１の電圧ＶＳｉは、次に示す式（２６）〜
（３１）により求められる。

【００８７】

【数２６】

【００８８】

【数２７】

【００８９】

【数２８】

【００９０】

【数２９】

【００９１】

【数３０】

【００９２】

【数３１】

【００９３】式（２８）、（２９）により、次式が求め
られる。

【００９４】

【数３２】

【００９５】

【数３３】

【００９６】式（３２）と（３３）を引き算すると、次
式が得られる。

【００９７】

【数３４】

【００９８】ここで、Ｖ_INi（＋）−Ｖ_INi（−）＝Ｖ
_Xとおくと、Ｖ_Xは次式により算出される。

【００９９】

【数３５】

【０１００】式（３５）と式（２２）の右辺同士を比較
すると、第２項のＲ_i（ＩＤ_1i−ＩＤ_0i）のみが異なっ
ている。ＩＤ_0i＝ＩＤ_i−ＩＤ_1iを考慮して、式（３
５）をＩＤ_1iで微分すると、次式が得られる。

【０１０１】

【数３６】

【０１０２】Ｖ_X＝０のとき、即ち、２端子入力差動増
幅回路の反転入力端子ＩＮ_i（−）と非反転入力端子Ｉ
Ｎ_i（＋）への入力信号レベルが等しい場合に、ＩＤ_0i
＝ＩＤ_1i＝ＩＤ_i／２であるから、Ｖ_X＝０の付近にお
ける傾きｄＶ_X／ｄＩＤ_1iは、次式により求められる。

【０１０３】

【数３７】

【０１０４】ＩＤ_0iとＩＤ_1iの電流値は、ＩＤ_i／２を
中心に、０からＩＤ_i、ＩＤ_iから０の間に変化する。
即ち、（ＩＤ_i／２）±（ＩＤ_i／２）で変化する電流
値の片側の変化量は、ΔＩ＝ＩＤ_i／２であるから、こ
れに相当する電圧の変化量ΔＶは、次式により求められ
る。

【０１０５】

【数３８】

【０１０６】式（２５）と式（３８）の右辺同士を比較
すると、第２項の（Ｒ_i・ＩＤ_i）だけが異なってい
る。即ち、差動対を構成するトランジスタのソース側に
抵抗を接続することにより、各差動対において入力電圧
の変化に対して出力電流の変化がリニアな関係を持った
電圧範囲は（Ｒ_i・ＩＤ_i）だけ広くなることを意味す
る。

【０１０７】以上の説明においては、差動対を構成する
トランジスタおよび電流源を構成するトランジスタが飽
和領域で動作しているという条件に基づくものであり、
特に式（１６）および式（２７）は電流源を構成するト
ランジスタが飽和領域で動作している場合に成り立つ。
しかし、差動対を構成するトランジスタのソース側に抵
抗を挿入している場合には、電流源を構成するトランジ
スタのドレイン、即ち、図２および図８に示すノードｖ
ｓ１の電位ＶＳ_iが挿入した抵抗による電圧降下分（Ｒ
_i・ＩＤ_i）だけ抵抗が挿入していない場合より低下し
ている。差動対を構成するトランジスタのソース側に挿
入した抵抗の抵抗値が大きいと、反転および非反転入力
端子ＩＮ_i（−），ＩＮ_i（＋）ともアナログ接地電位
ＡＧＮＤのレベルよりもバイアス電圧Ｖ_BIAS側に下がっ
ているような場合に、（ＶＳ_i＜Ｖ_BIAS−Ｖ_th）となっ
て、電流源をなすトランジスタが非飽和領域で動作する
ようになってしまう。即ち、電流源をなすトランジスタ
のゲート−ソース間電位差はＶ_GS、トランジスタのドレ
イン電流をＩ_DS、ドレイン−ソース間電圧をＶ_DSとする
と、当該トランジスタの動作点が、Ｖ_GS＝Ｖ_BIAS固定時
のＩ_DS−Ｖ_DS特性曲線上を飽和領域から非飽和領域に移
動してＩＤ_iが減少することになる。

【０１０８】入力端子ＩＮ_i（＋）およびＩＮ_i（−）
の入力信号レベルがアナログ接地電位ＡＧＮＤより小さ
く、且つ、入力端子ＩＮ_i（＋）への入力信号レベルが
反転入力端子ＩＮ_i（−）より遥に小さいとき、即ち、
Ｖ_INi（＋）＜＜Ｖ_INi（−）≦ＡＧＮＤのとき、ＩＤ
_0i≒ＩＤ_i、ＩＤ_1i≒０となり、これに基づき次式が得
られる。

【０１０９】

【数３９】

【０１１０】式（３９）により、次式が得られる。

【０１１１】

【数４０】

【０１１２】差動対を構成するトランジスタが飽和領域
で動作する条件は（ＶＳ_i＞Ｖ_BIAS−Ｖ_th）である。即
ち、次式を満たす必要がある。

【０１１３】

【数４１】

【０１１４】式（４０）および式（４１）により、次式
が得られる。

【０１１５】

【数４２】

【０１１６】式（４２）に基づき、次式が求められる。

【０１１７】

【数４３】

【０１１８】式（４３）をアナログ接地電位ＡＧＮＤを
基準に振幅を直すと、次式が導き出される。

【０１１９】

【数４４】

【０１２０】さらに、Ｖ_INi（＋）＜Ｖ_INi（−）≦Ａ
ＧＮＤのときでも、差動対を構成するトランジスタが飽
和領域で動作する限界のソース抵抗値Ｒ_icは、Ｖ
_INi（−）＝ＡＧＮＤの場合、次式により求められる。

【０１２１】

【数４５】

【０１２２】入力端子ＩＮ_i（＋），ＩＮ_i（−）への
入力信号レベルがほぼ等しく、且つ、これらの入力信号
レベルがアナログ接地電位ＡＧＮＤを越えないとき、即
ち、Ｖ_INi（＋）≒Ｖ_INi（−）≦ＡＧＮＤのとき、Ｉ
Ｄ_0i≒ＩＤ_1i≒ＩＤ_i／２となり、これに基づき次式が
得られる。

【０１２３】

【数４６】

【０１２４】式（４６）により、次式が得られる。

【０１２５】

【数４７】

【０１２６】差動対を構成するトランジスタが飽和領域
で動作する条件は（ＶＳ_i＞Ｖ_BIAS−Ｖ_th）である。即
ち、次式を満たす必要がある。

【０１２７】

【数４８】

【０１２８】式（４７）および式（４８）により、次式
が得られる。

【０１２９】

【数４９】

【０１３０】式（４９）に基づき、次式が求められる。

【０１３１】

【数５０】

【０１３２】式（５０）をアナログ接地電位ＡＧＮＤを
基準に振幅を直すと、次式が導き出される。

【０１３３】

【数５１】

【０１３４】Ｖ_INi（＋）≒Ｖ_INi（−）≦ＡＧＮＤの
場合でも、差動対を構成するトランジスタが飽和領域で
動作する限界のソース抵抗値Ｒ_ic2は、Ｖ_INi（＋／
−）≒ＡＧＮＤの場合、次式に示す通りである。

【０１３５】

【数５２】

【０１３６】差動対を構成するトランジスタのチャネル
幅をＷ、チャネル長をＬとし、電源源を構成するトラン
ジスタのチャネル幅を２^1/2Ｗ、チャネル長をＬとする
と、式（４５）および（５２）により、それぞれ次の式
が得られる。

【０１３７】

【数５３】

【０１３８】

【数５４】

【０１３９】式（５３）および（５４）を比較すると、
Ｒ_ic2≒２Ｒ_icである。上述した図４〜図７、図１０〜
図１５の内部動作電圧−入力電圧依存性の図および動作
電流−入力電圧依存性の図の中の特性曲線のうち、“ソ
ース抵抗中”および“ソース抵抗大”は、各々（Ｒ_i≒
Ｒ_ic）と（Ｒ_i≒Ｒ_ic2）に相当する。アナログ接地電
位ＡＧＮＤに対して片側の振幅しか動作上意味を持たな
い回路においては、（Ｒ_i≒Ｒ_ic2）に基づき設定する
ことが可能である。

【０１４０】以上説明したように、本発明の差動増幅回
路において、差動対を構成するトランジスタのそれぞれ
のソースと電流源を構成するトランジスタのドレイン間
に抵抗を挿入し、差動対を構成するトランジスタのソー
スを分離することにより、入力信号の電圧レベルがアナ
ログ接地電位ＡＧＮＤより高い場合、即ち、差動対を構
成するトランジスタがよりオンする場合に、入力信号の
レベル変化と出力電流の変化がリニアな関係を持った電
圧範囲がソースした抵抗の抵抗値Ｒ_iと電流源をなすト
ランジスタの供給電流ＩＤ_iに応じて、（Ｒ_i・Ｉ
Ｄ_i）分だけ広がる。また、入力信号の電圧レベルがア
ナログ接地電位ＡＧＮＤより低いとき、即ち、差動対を
構成するトランジスタがよりオフする場合においては、
上述した式（３８）、式（４４）および式（５１）で与
えられた振幅の内何れか振幅として小さい所まで広が
る。

【０１４１】上述したように、差動対を構成するトラン
ジスタのソース側に挿入した抵抗の抵抗値が大きく設定
しすぎると、リニアな入力特性が得られる入力電圧範囲
がアナログ接地電位ＡＧＮＤから電源電圧Ｖ_DD側のみ、
あるいはアナログ接地電位ＡＧＮＤから共通電位Ｖ_SS側
のみとなってしまうことがあるので、ソース側に挿入し
た抵抗の抵抗値を適宜に設定する必要がある。式（３
８）と式（４４）の右辺、あるいは式（３８）と式（５
１）の右辺を等しくなるような抵抗値Ｒ_iを求めること
で最適な抵抗値Ｒ_iを見積もることが可能であり、過剰
に大きな抵抗値に設定してしまうことを回避できる。

【０１４２】また、式（３７）から分かるように、差動
対を構成するトランジスタのソース側に抵抗を挿入する
ことにより、ｄＶ_X／ｄＩＤ_1iの値が大きくなるので、
その逆数であるｄＩＤ_1i／ｄＶ_Xの値が小さくなり、差
動増幅回路の増幅率（利得）が小さくなってしまうこと
がある。多入力差動増幅回路は通常の２端子入力差動増
幅回路よりも回路構成が複雑であるので、差動入力回路
の出力が駆動する負荷の容量成分が大きくなっている。
このため、本発明では後述の他の実施形態において、差
動増幅回路を差動入力回路として、負荷回路を駆動する
プッシュプル出力段や中間の差動増幅段を設けて、十分
な増幅率と動作速度を確保できるような多入力差動増幅
回路を構成する。

【０１４３】以下、図１６〜図２９を参照しつつ、４端
子入力差動増幅回路の構成および動作について説明す
る。図１６は、２対の差動対を有する４入力差動増幅回
路の一例を示す回路図である。なお、図１７は、比較の
ために従来の４入力差動増幅回路の一例を示している。

【０１４４】図１６に示すように、本例の端子入力差動
増幅回路は、それぞれトランジスタＭＩ０１，ＭＩ１１
およびＭＩ０２，ＭＩ１２により構成された２つの差動
対を有する。トランジスタＭＩ０１，ＭＩ１１のゲート
はそれぞれ差動入力端子ＩＮ１（−），ＩＮ１（＋）に
接続され、トランジスタＭＩ０２，ＭＩ１２のゲートは
それぞれ差動入力端子ＩＮ２（−），ＩＮ２（＋）に接
続されている。トランジスタＭＩ０１とＭＩ１１のソー
スはそれぞれ抵抗素子ＲＳ０１，ＲＳ１１を介してノー
ドｖｓ１に接続され、トランジスタＭＩ０２，ＭＩ１２
のソースはそれぞれ抵抗素子ＲＳ０２，ＲＳ１２を介し
てノードｖｓ２に接続されている。ノードｖｓ１と共通
電位Ｖ_SSとの間に、ゲートにバイアス電圧Ｖ_BIASが印加
されるトランジスタＭＳ１が接続され、ノードｖｓ２と
共通電位Ｖ_SSとの間に、ゲートにバイアス電圧Ｖ_BIASが
印加されるトランジスタＭＳ２が接続されている。バイ
アス電圧Ｖ_BIASは、トランジスタＭＳ１とＭＳ２は非飽
和領域で動作するようにその電圧レベルが設定されてい
る。トランジスタＭＳ１，ＭＳ２は各々の差動対に動作
電流を供給する電流源を構成している。

【０１４５】トランジスタＭＩ０１とＭＩ０２のドレイ
ンがともに非反転出力端子ＤＦＯ（＋）に接続され、ト
ランジスタＭＩ１１とＭＩ１２のドレインがともに反転
出力端子ＤＦＯ（−）に接続されている。非反転出力端
子ＤＦＯ（＋）と電源電圧Ｖ_DDの供給線との間に出力負
荷を構成する抵抗素子ＲＬ０が接続され、反転出力端子
ＤＦＯ（−）と電源電圧Ｖ_DDの供給線との間に出力負荷
を構成する抵抗素子ＲＬ１が接続されている。

【０１４６】上述したように、本例の４端子入力差動増
幅回路においては、差動対を構成する各々のトランジス
タのソースと動作電流を供給する電流源との間に抵抗素
子が挿入されている。即ち、差動対を構成するトランジ
スタのソースは挿入された抵抗素子により分離されてい
る。これに対して、図１７に示す従来の４端子入力差動
増幅回路においては、差動対を構成する各々のトランジ
スタのソースは、抵抗素子を通さずに直接電流源を構成
するトランジスタのドレインに接続されている。

【０１４７】図１８は、図１６と図１７に示す４端子入
力差動増幅回路を入力−出力間にネガティブフィードバ
ックをかけて構成した演算回路として動作する場合の内
部動作電圧−入力電圧依存性のソース抵抗値による変化
を示すグラフである。さらに、図１９は、この場合の動
作電流−入力電圧依存性のソース抵抗値による変化を示
すグラフである。

【０１４８】図２０は、図１６と図１７に示す４端子入
力差動増幅回路を入力−出力間にネガティブフィードバ
ックをかけないで構成した比較判定回路として動作する
場合の内部動作電圧−入力電圧依存性のソース抵抗値に
よる変化を示すグラフである。さらに、図２１は、この
場合の動作電流−入力電圧依存性のソース抵抗値による
変化を示すグラフである。

【０１４９】図２２は、４端子入力差動増幅回路の他の
構成例を示している。図示のように、本例の４端子入力
差動増幅回路において、図１６に示す４端子入力差動増
幅回路に比べて負荷回路は、抵抗素子ＲＬ０，ＲＬ１の
代わりに、ｐＭＯＳトランジスタＭＬ０とＭＬ１からな
るカレントミラー回路により構成されている。当該負荷
回路を除けば、他の構成部分は図１６に例示した４端子
入力差動増幅回路とほぼ同じである。なお、図２３は、
比較のために、カレントミラー回路により負荷回路が構
成されている従来の４端子入力差動増幅回路の一例を示
している。

【０１５０】図２２および図２３に示すように、本例の
４端子入力差動増幅回路において、差動対を構成するト
ランジスタのソースとそれぞれの差動対に動作電流を供
給する電流源を構成するトランジスタとの間に抵抗素子
が挿入されている。これに対して従来の４端子入力差動
増幅回路では差動対を構成するトランジスタのソース側
に抵抗素子がなく、各々のトランジスタのソースは直接
に電流源を構成するトランジスタに接続されている。

【０１５１】図２４は、図２２と図２３に示す４端子入
力差動増幅回路を入力−出力間にネガティブフィードバ
ックをかけて構成した演算回路として動作する場合の内
部動作電圧−入力電圧依存性のソース抵抗値による変化
を示すグラフである。さらに、図２５は、この場合の動
作電流−入力電圧依存性のソース抵抗値による変化を示
すグラフである。

【０１５２】図２６は、図２２と図２３に示す４端子入
力差動増幅回路を入力−出力間にネガティブフィードバ
ックをかけないで構成した比較判定回路として動作する
場合の内部動作電圧−入力電圧依存性のソース抵抗値に
よる変化を示すグラフである。さらに、図２７は、この
場合の動作電流−入力電圧依存性のソース抵抗値による
変化を示すグラフである。

【０１５３】図２８は、図２２と図２３に示す４端子入
力差動増幅回路を入力−出力間にネガティブフィードバ
ックをかけないで構成した比較判定回路として動作する
場合の内部動作電圧−入力電圧依存性のソース抵抗値に
よる変化を示すグラフである。さらに、図２９は、この
場合の動作電流−入力電圧依存性のソース抵抗値による
変化を示すグラフである。ただし、図２８および図２９
においては、横軸は反転入力端子ＩＮ（−）側の入力信
号電圧を示している。

【０１５４】入力−出力間にネガティブフィードバック
がかかった演算増幅回路として動作する場合に、分かり
やすくするため本例の４端子入力差動増幅回路の動作
は、入力端子ＩＮ１（＋）、ＩＮ２（＋）、ＩＮ１
（−）およびＩＮ２（−）の内、ＩＮ１（＋）のみ入力
信号電圧が変化する場合を示している。即ち、２対の差
動入力端子の内１つのみに差動信号が入力されている。
このため、出力端子ＤＦＯ（＋），ＤＦＯ（−）の振幅
は、２対の入力端子にともに差動信号が入力される場合
の半分となる。

【０１５５】差動信号が入力されていない差動対におけ
るトランジスタＭＩ０２，ＭＩ１２のソース電位Ｖ
Ｒ₀₂，ＶＲ₁₂、ノードｖｓ２の電圧ＶＳ２および動作電
流ＩＤ₀₂，ＩＤ₁₂は、４つの入力端子がともにアナログ
接地電位ＧＮＤに保持された場合の入力電圧条件で、ほ
ぼ一定になる。一方、差動信号が入力される差動対にお
けるＭＩ０１，ＭＩ１１のソース電位ＶＲ₀₁，ＶＲ₁₁、
ノードｖｓ１の電圧ＶＳ１および動作電流ＩＤ₀₁，ＩＤ
₁₁は、２端子入力差動増幅回路の動作とほぼ同じであ
る。

【０１５６】即ち、上述した４端子入力差動増幅回路に
おいて、当該差動増幅回路を構成するそれぞれの差動対
の動作電圧および動作電流は、２端子入力差動増幅回路
を構成する差動対とほぼ同じである。

【０１５７】差動増幅回路の入力−出力間にネガティブ
フィードバックをかけずに比較回路として動作する場合
には、４端子入力差動増幅回路の動作は差動信号が入力
されていない方の差動対、即ち、トランジスタＭＩ０
２，ＭＩ１２により構成された差動対において、各々の
トランジスタの電流が等しく、即ち、ＩＤ₀₂＝ＩＤ₁₂で
ある。これに対して、差動信号が入力される差動対、即
ち、トランジスタＭＩ０１，ＭＩ１１により構成された
差動対において、各々のトランジスタの電流が異なる。
即ち、ＩＤ₀₂≠ＩＤ₁₂である。このため、完全に比較回
路として動作する２端子入力差動増幅回路の動作と、若
干異なっているが、入力−出力間にネガティブフィード
バックがかかった場合と同様な効果があり、入力−出力
間リニア特性が得られる電圧範囲が広くなり、差動増幅
回路のダイナミックレンジの拡張および動作の高速化を
実現可能である。例えば、電源電圧Ｖ_DDは５Ｖで動作す
る差動増幅回路において、ソース抵抗なしの場合に入力
電圧範囲がＡＧＮＤ±４００ｍＶであったリニア動作領
域が、ソース抵抗を挿入することにより、ＡＧＮＤ＋２
Ｖ〜ＡＧＮＤ−０．８Ｖ程度までに改善される。

【０１５８】なお、以上説明した差動増幅回路において
は、各々の差動対はｎチャネルＭＯＳトランジスタによ
り構成されたものを例に示しているが、本発明はこれに
限定されるものではなく、例えば、差動対はｐチャネル
トランジスタにより構成することもできる。さらに、Ｍ
ＯＳトランジスタの他に、バイポーラトランジスタによ
り構成できることはいうまでもない。また、以上説明し
た多入力差動増幅回路においては、各差動対の出力負荷
回路は、カレントミラー回路または抵抗負荷により構成
されているが、本発明はこれに限定されず、例えば、ゲ
ートに所定のバイアス電圧が印加されるｐＭＯＳトラン
ジスタ、またはゲートとドレインがともに出力ノードに
接続されたｐＭＯＳトランジスタにより負荷回路を構成
してもよい。

【０１５９】第２実施形態図３０は、本発明の多入力差動増幅回路の第２の実施形
態を示している。図示のように、本実施し形態の差動増
幅回路において、図１に示す差動増幅回路の第１の実施
形態とほぼ同じ構成を有するが、各差動対を構成するト
ランジスタのソース側に、抵抗素子の代わりにゲートに
所定のバイアス電圧が印加されるトランジスタがそれぞ
れ接続されている。例えば、トランジスタＭＩ₀₁とＭＩ
₁₁のソースはとノードｖｓ１との間に、ｎチャネルＭＯ
ＳトランジスタＭＲ₀₁とＭＲ₁₁がそれぞれ接続されてい
る。また、トランジスタＭＩ_0nとＭＩ_1nのソースはとノ
ードｖｓｎとの間に、ｎチャネルＭＯＳトランジスタＭ
Ｒ_0nとＭＲ_1nがそれぞれ接続されている。トランジスタ
ＭＲ１とＭＲｎのゲートには、バイアス電圧Ｖ_Gが印加
されている。なお、バイアス電圧Ｖ_Gは、トランジスタ
ＭＲ₀₁，ＭＲ₁₁，…，ＭＲ_0n，ＭＲ_1nは非飽和領域で動
作するように設定された電圧であり、回路の構成などに
応じて、電源電圧Ｖ_DD、共通電位Ｖ_SSまた電源電圧Ｖ_DD
と共通電位Ｖ_SSとの間の所定の電圧に設定される。

【０１６０】図３１は、図３０に示す第２の実施形態に
おけるトランジスタＭＲ₀₁，ＭＲ₁₁，…，ＭＲ_0n，ＭＲ
_1nの動作特性を示すグラフである。ここで、例えば、ト
ランジスタＭＲ_0i（ｉ＝１，２，…，ｎ）の電流−ドレ
イン電圧の関係を示している。図３１において横軸はト
ランジスタのドレイン電圧Ｖ_Dを示し、縦軸はトランジ
スタの電流ＩＤ_0iを示している。図示のように、トラン
ジスタのドレイン電圧Ｖ_Dが電圧ＶＲ_0iより低いとき、
トランジスタを流れる電流ＩＤ_0iはドレイン電圧Ｖ_Dに
比例して変化する。このとき、トランジスタは等価的に
抵抗素子としての特性を持ち、その抵抗値Ｒ_iは次式に
より表される。

【０１６１】

【数５５】

【０１６２】式（５５）において、ＶＲ_0iは図３０に示
すように差動対を構成するトランジスタＭＩ_0iまたはＭ
Ｉ_1iのソース電圧、ＶＳ_iはソース抵抗を構成するトラ
ンジスタＭＲ_0iまたはＭＲ_1iのソース電圧である。

【０１６３】トランジスタのドレイン電圧Ｖ_Dが電圧Ｖ
Ｒ_0iを越えると、トランジスタが飽和領域に入る。この
場合、トランジスタを流れる電流ＩＤ_0iとドレイン電圧
Ｖ_Dとの間に線形関係がなくなる。ゲート電圧Ｖ_Gが電
源電圧Ｖ_DDのように高い場合、図示のように、電流ＩＤ
_0iとドレイン電圧Ｖ_Dの変化率は、ほぼ一定の比に保持
されている。このため、図３０に示す多入力差動増幅回
路において、トランジスタＭＲ₀₁，ＭＲ₁₁，…，Ｍ
Ｒ_0n，ＭＲ_1nのゲートに入力されるバイアス電圧Ｖ_Gを
電源電圧Ｖ_DDのような高い電圧に設定することにより、
それぞれのトランジスタは抵抗素子として機能する。

【０１６４】上述した第１および第２の実施形態におい
ては、差動対を構成する各トランジスタのソースは、抵
抗素子またはゲートに所定のバイアス電圧が印加されて
いるトランジスタを介してそれぞれの差動対に動作電流
を供給する電流源に接続されている。即ち、本発明の多
入力差動増幅回路においては、差動対を構成する各トラ
ンジスタのソースがそれぞれ抵抗素子または抵抗素子と
して機能するトランジスタにより分離されている。

【０１６５】第３実施形態図３２、図３３および図３４は、本発明の差動増幅回路
を用いて構成された多入力増幅回路および多入力比較回
路の構成例を示している。なお、これらの回路において
は、上述した図３０に示す多入力差動増幅回路は、それ
ぞれ多端子差動入力回路（ＤＥＦ２ｎ）として用いられ
ている。

【０１６６】図３２は、２ｎ入力端子の差動入力回路
（ＤＥＦ２ｎ）１０、ソースフォロワ２０およびプッシ
ュプル出力段により構成された多入力増幅回路の構成例
を示している。図示のように、ソースフォロワ２０の入
力端子は差動入力回路１０の反転出力端子ＤＦＯ（−）
に接続されている。差動入力回路１０の反転出力端子Ｄ
ＦＯ（−）からの出力信号およびソースフォロワ２０の
出力信号がプッシュプル出力段３０に入力される。図示
のように、差動増幅回路の入力−出力間にネガティブフ
ィードバックをかけて使用するときの発振を防ぐため
に、プッシュプル出力段の出力端子ＯＵＴと差動入力回
路１０の反転出力端子ＤＥＦ（−）との間に、位相補償
用の抵抗素子Ｒ１とキャパシタＣ１が直列接続されてい
る。

【０１６７】図３３は、２ｎ入力端子差動入力回路１
０、ソースフォロワ２０およびプッシュプル出力段３０
により構成されている比較回路の構成例を示している。
図示のように、本例の回路構成は図３２に示す多入力増
幅回路とほぼ同じ構成を有する。ただし、本例の回路は
比較回路として使用されるので、図３２に示す位相補償
用抵抗素子Ｒ１およびキャパシタＣ１が直列接続されて
なる位相補償回路が省略されている。

【０１６８】図３４は、２ｎ入力端子差動入力回路１
０、２端子入力差動増幅回路４０およびインバータ出力
段５０により構成されている差動増幅回路の構成例を示
している。図示のように、本例の差動増幅回路におい
て、２ｎ端子差動入力回路１０の反転出力端子ＤＦＯ
（−）および非反転出力端子ＤＦＯ（＋）はそれぞれ２
端子入力差動増幅回路４０の非反転入力端子ＩＮ（＋）
および反転入力端子ＩＮ（−）に接続されている。２端
子入力差動増幅回路４０の反転出力端子ＤＦＯ（−）は
インバータ出力段５０の入力端子に接続されている。

【０１６９】第４実施形態図３５〜図４０は、本発明の差動増幅回路を用いて構成
された多入力増幅回路および多入力比較回路の具体的な
構成例を示している。なお、これらの回路において、図
１および図３０に示す第１および第２の実施形態の多入
力差動増幅回路を用いて、４端子または６端子入力差動
入力回路を構成している。

【０１７０】図３５は、４端子入力差動入力回路１０
ａ、ソースフォロワ２０、プッシュプル出力段３０およ
びバイアス回路１２により構成されている多入力差動増
幅回路の一例を示している。バイアス回路１２は、電源
電圧Ｖ_DDの供給線と共通電位Ｖ_SSとの間に直列接続され
ている電流源ＩＳ０とｎＭＯＳトランジスタＭＳ０によ
り構成されている。トランジスタＭＳ０のゲートとドレ
インは電流源ＩＳ０に共通に接続され、ソースは共通電
位Ｖ_SSに接続されている。トランジスタＭＳ０のゲート
とドレインとの接続点からバイアス電圧Ｖ_BIASが出力さ
れる。

【０１７１】４端子入力差動入力回路は、ｎＭＯＳトラ
ンジスタＭＩ₀₁，ＭＩ₁₁，ＭＩ₀₂，ＭＩ₁₂により構成さ
れている二つの差動対により構成されている。さらに、
ｐＭＯＳトランジスタＭＬ０とＭＬ１は、カレントミラ
ー回路を構成し、当該カレントミラー回路は、差動入力
回路の出力負荷回路を構成している。トランジスタＭＩ
₀₁，ＭＩ₁₁により構成されている差動対において、トラ
ンジスタＭＩ₀₁とＭＩ₁₁のゲートは、それぞれ差動入力
端子ＩＮ（＋），ＩＮ（−）に接続されている。トラン
ジスタＭＩ₀₁およびＭＩ₁₁のドレインはそれぞれ出力端
子ＤＦＯ（＋）およびＤＦＯ（−）に接続され、ソース
はそれぞれ抵抗素子ＲＳ₀₁，ＲＳ₁₁を介してノードｖｓ
１に接続されている。ｎＭＯＳトランジスタＭＳ１は、
トランジスタＭＩ₀₁およびＭＩ₁₁に動作電流を供給する
電流源を構成している。トランジスタＭＳ１のドレイン
はノードｖｓ１に接続され、ソースは共通電位Ｖ_SSに接
続され、ゲートにはバイアス回路１２により生成された
バイアス電圧Ｖ_BIASが入力されている。

【０１７２】上記とほぼ同じように、トランジスタＭＩ
₀₂とＭＩ₁₂により構成された差動対においては、トラン
ジスタＭＩ₀₂とＭＩ₁₂のソースはそれぞれ抵抗素子ＲＳ
₀₂，ＲＳ₁₂を介してノードｖｓ２に接続され、ノードｖ
ｓ２にゲートがバイアス電圧Ｖ_BIASが印加されるトラン
ジスタＭＳ２により動作電流が供給される。

【０１７３】ソースフォロワ２０は、ｎＭＯＳトランジ
スタＭＬ２およびＭＳ３により構成されている。トラン
ジスタＭＬ２とＭＳ３は、電源電圧Ｖ_DDの供給線と共通
電位Ｖ_SS間に直列接続されている。トランジスタＭＬ２
のゲートは４端子入力差動入力回路１０ａの反転出力端
子ＤＦＯ（−）に接続され、ソースはプッシュプル出力
段３０を構成するトランジスタＮＴ１のゲートに接続さ
れている。トランジスタＭＳ３のゲートには、バイアス
電圧Ｖ_BIASが印加されている。即ち、トランジスタＭＳ
３はトランジスタＭＬ２のエミッタに動作電流を供給す
る電流源を構成している。

【０１７４】プッシュプル出力段３０においてｐＭＯＳ
トランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１が電
源電圧Ｖ_DDの供給線と共通電位Ｖ_SS間に直列接続されて
いる。トランジスタＰＴ１のゲートは４端子入力差動入
力回路１０ａの反転出力端子ＤＦＯ（−）に接続され、
トランジスタＮＴ１のゲートはソースフォロワ２０を構
成するトランジスタＭＬ２のソースに接続されている。
トランジスタＰＴ１とＮＴ１との接続点により、出力端
子ＯＵＴが形成される。

【０１７５】出力端子ＯＵＴと４端子入力差動入力回路
１０ａの反転出力端子ＤＦＯ（−）との間に抵抗素子Ｒ
１とキャパシタＣ１が直列接続されている。抵抗素子Ｒ
１とキャパシタＣ１により、位相補償回路が構成されて
いる。当該位相補償回路によって、ネガティブフィード
バックをかけて使用する場合、回路の発振が防止され
る。

【０１７６】図３６は、６端子入力差動入力回路１０
ｂ、ソースフォロワ２０、プッシュプル出力段３０およ
びバイアス回路１２により構成されている多入力差動増
幅回路の一例を示している。本例の多入力差動増幅回路
において、６端子入力差動入力回路１０ｂを除けば、バ
イアス回路１２、ソースフォロワ２０およびプッシュプ
ル出力段３０は、図３５に示す回路例のそれぞれの部分
回路と同じ構成を有する。以下、６端子入力差動入力回
路１０ｂを中心に、本例の多入力差動入力回路の構成に
ついて説明する。

【０１７７】図示のように、６端子入力差動入力回路１
０ｂにおいて、トランジスタＭＩ₀₁，ＭＩ₀₂，ＭＩ₀₃と
ＭＩ₁₁，ＭＩ₁₂，ＭＩ₁₃により３対の差動対が構成され
ている。トランジスタＭＩ₁₁，ＭＩ₁₂，ＭＩ₁₃のゲート
はそれぞれ正側の入力端子を構成し、トランジスタＭＩ
₀₁，ＭＩ₀₂，ＭＩ₀₃のゲートはそれぞれ負側の入力端子
を構成している。正側の各トランジスタのドレイン同士
は反転出力端子ＤＦＯ（−）に接続され、負側の各トラ
ンジスタのドレイン同士は非反転出力端子ＤＦＯ（＋）
に接続されている。電源電圧Ｖ_DDの供給線と非反転出力
端子ＤＦＯ（＋）との間に、ｐＭＯＳトランジスタＭＬ
０が接続され、電源電圧Ｖ_DDの供給線と反転出力端子Ｄ
ＦＯ（−）との間に、ｐＭＯＳトランジスタＭＬ１が接
続されている。トランジスタＭＬ０とＭＬ１のゲート同
士が接続され、その接続点がトランジスタＭＬ０のドレ
インに接続されている。即ち、これらのトランジスタに
よりカレントミラー回路が構成され、当該カレントミラ
ー回路は６端子入力差動入力回路の負荷回路を構成して
いる。

【０１７８】ここで、３つの差動対を構成するトランジ
スタＭＩ₀₁とＭＩ₁₁の電流増幅率をβ１、トランジスタ
ＭＩ₀₂とＭＩ₁₂の電流増幅率をβ２、トランジスタＭＩ
₀₃とＭＩ₁₃の電流増幅率をβ３とし、且つβ１：β２：
β３＝Ａ：Ｂ：Ｃとすると、各差動対に動作電流を供給
する電流源をなすトランジスタＭＳ１，ＭＳ２，ＭＳ３
の電流増幅率の比は差動対を構成するそれぞれのトラン
ジスタと同じく、Ａ：Ｂ：Ｃに設定される。さらに、各
差動対を構成するトランジスタのソースと電流源間に接
続されている抵抗素子ＲＳ₀₁，ＲＳ₁₁の抵抗値をＲ_A、
抵抗素子ＲＳ₀₂，ＲＳ₁₂の抵抗値をＲ_B、抵抗素子ＲＳ
₀₃，ＲＳ₁₃の抵抗値をＲ_Cとすると、Ｒ_A：Ｒ_B：Ｒ_C
＝（１／Ａ）：（１／Ｂ）：（１／Ｃ）に設定される。

【０１７９】トランジスタＭＩ₀₁とＭＩ₁₁のソースは、
それぞれ抵抗素子ＲＳ₀₁とＲＳ₁₁を介してノードｖｓ１
に接続されている。ノードｖｓ１と共通電位Ｖ_SSとの間
にトランジスタＭＳ１が接続されている。同じように、
トランジスタＭＩ₀₂とＭＩ₁₂のソースは、それぞれ抵抗
素子ＲＳ₀₂とＲＳ₁₂を介してノードｖｓ２に接続されて
いる。ノードｖｓ２と共通電位Ｖ_SSとの間にトランジス
タＭＳ２が接続されている。トランジスタＭＩ₀₃とＭＩ
₁₃のソースは、それぞれ抵抗素子ＲＳ₀₃とＲＳ₁₃を介し
てノードｖｓ３に接続されている。ノードｖｓ３と共通
電位Ｖ_SSとの間にトランジスタＭＳ３が接続されてい
る。

【０１８０】トランジスタＭＳ１，ＭＳ２およびＭＳ３
のゲートにはともにバイアス回路１２により生成したバ
イアス電圧Ｖ_BIASが印加されている。即ち、トランジス
タＭＳ１，ＭＳ２およびＭＳ３によってそれぞれの差動
対に動作電流を供給する電流源が構成されている。

【０１８１】このように構成された多入力差動増幅回路
において、それぞれの差動入力端子ＩＮ１（＋）とＩＮ
１（−）、ＩＮ２（＋）とＩＮ２（−）およびＩＮ３
（＋）とＩＮ３（−）に入力される差動入力信号がＡ：
Ｂ：Ｃの比率で重み付けされ、増幅された信号がプッシ
ュプル出力段の出力端子ＯＵＴから出力される。

【０１８２】図３７は、４端子入力差動入力回路１０
ｃ、ソースフォロワ２０、プッシュプル出力段３０およ
びバイアス回路１２により構成されている多入力差動増
幅回路の他の回路例を示している。４端子入力差動入力
回路１０ｃを除けば、他の構成部分は、図３５に示す回
路例のそれぞれの部分回路と同じ構成を有する。以下、
４端子入力差動入力回路１０ｃを中心に、本例の多入力
差動増幅回路の構成について説明する。

【０１８３】図示のように、本例多入力差動増幅回路に
おける４端子入力差動入力回路１０ｃは、トランジスタ
ＭＩ₀₁，ＭＩ₁₁およびＭＩ₀₂，ＭＩ₁₂により構成された
２つの差動対、抵抗素子ＲＬ０、ＲＬ１により構成され
た負荷回路およびトランジスタＭＳ１，ＭＳ２により構
成された電流源を有する。即ち、図３５に示す４端子入
力差動入力回路１０ａに比べて、出力負荷回路は、トラ
ンジスタＭＬ０，ＭＬ１のからなるカレントミラー回路
の代わりに、抵抗素子ＲＬ０，ＲＬ１により構成されて
いる。

【０１８４】さらに、本例の回路において２つの差動対
を構成するトランジスタＭＩ₀₁とＭＩ₁₁の電流増幅率を
β１、トランジスタＭＩ₀₂とＭＩ₁₂の電流増幅率をβ２
とし、且つβ１：β２＝Ａ：Ｂとすると、各差動対に動
作電流を供給する電流源をなすトランジスタＭＳ１，Ｍ
Ｓ２の電流増幅率の比は差動対を構成するそれぞれのト
ランジスタと同じく、Ａ：Ｂに設定される。また、各差
動対を構成するトランジスタのソースと電流源間に接続
されている抵抗素子ＲＳ₀₁，ＲＳ₁₁の抵抗値をＲ_A、抵
抗素子ＲＳ₀₂，ＲＳ₁₂の抵抗値をＲ_Bとすると、Ｒ_A：
Ｒ_B＝（１／Ａ）：（１／Ｂ）＝Ｂ：Ａに設定される。

【０１８５】このように構成された４入力差動増幅回路
において、差動入力端子ＩＮ１（＋）とＩＮ１（−）、
ＩＮ２（＋）とＩＮ２（−）に入力される差動入力信号
はＡ：Ｂの比率で重み付けされ、増幅された信号がプッ
シュプル出力段の出力端子ＯＵＴから出力される。

【０１８６】図３８は、４端子入力差動入力回路１０
ｄ、ソースフォロワ２０、プッシュプル出力段３０およ
びバイアス回路１２により構成されている多入力差動増
幅回路の他の回路例を示している。４端子入力差動入力
回路１０ｄを除けば、他の構成部分は、図３５に示す回
路例のそれぞれの部分回路と同じ構成を有する。以下、
４端子入力差動入力回路１０ｄを中心に、本例の多入力
差動増幅回路の構成について説明する。

【０１８７】図示のように、４端子入力差動入力回路１
０ｄは、トランジスタＭＩ₀₁，ＭＩ₁₁およびＭＩ₀₂，Ｍ
Ｉ₁₂により構成された２つの差動対、これらの差動対の
出力負荷を構成するトランジスタＭＬ０，ＭＬ１からな
るカレントミラー回路、差動対を構成するそれぞれのト
ランジスタＭＩ₀₁，ＭＩ₁₁およびＭＩ₀₂，ＭＩ₁₂のソー
ス側に接続され、抵抗素子として機能するトランジスタ
ＭＲ₀₁，ＭＲ₁₁，ＭＲ₀₂，ＭＲ₁₂およびそれぞれの差動
対に動作電流を供給するトランジスタＭＳ１，ＭＳ２に
より構成されている。

【０１８８】図示のように、抵抗素子の代わりに４つの
ｎＭＯＳトランジスタＭＲ₀₁，ＭＲ₁₁，ＭＲ₀₂，ＭＲ₁₂
が設けられている。トランジスタＭＲ₀₁はトランジスタ
ＭＩ₀₁とノードｖｓ１との間に接続され、トランジスタ
ＭＲ₁₁はトランジスタＭＩ₁₁とノードｖｓ１との間に接
続されている。同様に、トランジスタＭＲ₀₂はトランジ
スタＭＩ₀₂とノードｖｓ２との間に接続され、トランジ
スタＭＲ₁₂はトランジスタＭＩ₁₂とノードｖｓ２との間
に接続されている。トランジスタＭＲ₀₁，ＭＲ₁₁，ＭＲ
₀₂およびＭＲ₁₂のゲートにはこれらのトランジスタが非
飽和領域で動作するようにそれぞれ電源電圧Ｖ_DDが印加
される。

【０１８９】本例の多入力差動増幅回路において、２つ
の差動対を構成するトランジスタＭＩ₀₁とＭＩ₁₁の電流
増幅率をβ１、トランジスタＭＩ₀₂とＭＩ₁₂の電流増幅
率をβ２とし、且つβ１：β２＝Ａ：Ｂとすると、各差
動対に動作電流を供給する電流源をなすトランジスタＭ
Ｓ１，ＭＳ２の電流増幅率の比は差動対を構成するそれ
ぞれのトランジスタと同じく、Ａ：Ｂに設定される。ま
た、各差動対を構成するトランジスタのソースと電流源
を構成するトランジスタとの間に接続され、抵抗素子と
して設けられているトランジスタＭＲ₀₁とＭＲ₁₁の等価
抵抗をＲ_Aとし、トランジスタＭＲ₀₂とＭＲ₁₂の等価抵
抗をＲ_Bとすると、Ｒ_A：Ｒ_B＝（１／Ａ）：（１／
Ｂ）＝Ｂ：Ａに設定されている。

【０１９０】このように構成された４入力差動増幅回路
において、差動入力端子ＩＮ１（＋）とＩＮ１（−）、
ＩＮ２（＋）とＩＮ２（−）に入力される差動入力信号
はＡ：Ｂの比率で重み付けされ、増幅された信号がプッ
シュプル出力段の出力端子ＯＵＴから出力される。

【０１９１】図３９は、４端子入力差動入力回路１０
ｅ、ソースフォロワ２０、プッシュプル出力段３０およ
びバイアス回路１２により構成されている多入力差動増
幅回路の他の回路例を示している。４端子入力差動入力
回路１０ｅを除けば、他の構成部分は、図３８に示す回
路例のそれぞれの部分回路と同じ構成を有する。以下、
４端子入力差動入力回路１０ｅを中心に、本例の多入力
差動増幅回路の構成について説明する。

【０１９２】図示のように、４端子入力差動入力回路１
０ｅは、トランジスタＭＩ₀₁，ＭＩ₁₁およびＭＩ₀₂，Ｍ
Ｉ₁₂により構成された２つの差動対、これらの差動対の
出力負荷を構成する抵抗素子ＲＬ０，ＲＬ１、差動対を
構成するそれぞれのトランジスタＭＩ₀₁，ＭＩ₁₁および
ＭＩ₀₂，ＭＩ₁₂のソース側に接続され、等価的に抵抗素
子として機能するトランジスタＭＲ₀₁，ＭＲ₁₁，Ｍ
Ｒ₀₂，ＭＲ₁₂およびそれぞれの差動対に動作電流を供給
するトランジスタＭＳ１，ＭＳ２により構成されてい
る。

【０１９３】即ち、本回路例は、図３８に示す回路に比
べて、出力負荷回路はトランジスタからなるカレントミ
ラー回路の代わりに、抵抗素子ＲＬ０，ＲＬ１が用いら
れている。その他の回路構成は図３８に示す回路例とほ
ぼ同じである。

【０１９４】本例の多入力差動増幅回路において、差動
入力端子ＩＮ１（＋）とＩＮ１（−）、ＩＮ２（＋）と
ＩＮ２（−）に入力される差動入力信号はＡ：Ｂの比率
で重み付けされ、増幅された信号がプッシュプル出力段
の出力端子ＯＵＴから出力される。

【０１９５】図４０は、４端子入力差動入力回路１０
ａ、差動増幅回路４０、インバータ出力段５０およびバ
イアス回路１２により構成されている多入力差動増幅回
路の一回路例を示している。このうち４端子入力差動入
力回路１０ａは図３５に示す回路例における４端子入力
差動入力回路１０ａと同じ構成を有するので、ここで、
図３５と同じ符号１０ａを付してこの部分回路を表記し
ている。

【０１９６】差動増幅回路４０は、ｎＭＯＳトランジス
タＮＴ２，ＮＴ３からなる差動対、ｐＭＯＳトランジス
タＰＴ２，ＰＴ３からなるカレントミラー回路およびｎ
ＭＯＳトランジスタＭＳ３により構成されている電流源
により構成されている。

【０１９７】差動対を構成するトランジスタＮＴ２のゲ
ートは４端子入力差動入力回路１０ａの非反転出力端子
ＤＦＯ（＋）に接続され、トランジスタＮＴ３のゲート
は、その反転出力端子のＤＦＯ（−）に接続されてい
る。トランジスタＮＴ２とＮＴ３のソースはノードｖｓ
３に接続されている。

【０１９８】トランジスタＰＴ２とＰＴ３のソースは電
源電圧Ｖ_DDの供給線に接続され、これらのトランジスタ
のゲートは共通に接続され、その接続点はトランジスタ
ＰＴ２のドレインに接続されている。トランジスタＰＴ
２とＰＴ３のドレインはそれぞれトランジスタＮＴ２と
ＮＴ３のドレインに接続されている。即ち、トランジス
タＰＴ２とＰＴ３からなるカレントミラー回路は差動増
幅回路４０の負荷回路を構成している。

【０１９９】トランジスタＭＳ３のドレインはノードｖ
ｓ３に接続され、ソースは共通電位Ｖ_SSに接続されてい
る。トランジスタＭＳ３のゲートにはバイアス回路１２
により生成したバイアス電圧Ｖ_BIASが印加されている。
当該トランジスタＭＳ３により、トランジスタＮＴ２と
ＮＴ３で構成された差動対に動作電流を供給する電流源
を成している。

【０２００】インバータ出力段５０は、ｐＭＯＳトラン
ジスタＰＴ１とｎＭＯＳトランジスタＮＴ１により構成
されている。トランジスタＰＴ１とＮＴ１は電源電圧Ｖ
_DDの供給線と共通電位Ｖ_SSとの間に直列接続され、これ
らのトランジスタのゲート同士接続され、その接続点が
差動増幅回路４０の出力端子、即ち、トランジスタＰＴ
３とトランジスタＮＴ３のドレイン同士の接続点に接続
されている。トランジスタＰＴ１とトランジスタＮＴ１
のドレイン同士の接続点はインバータ出力段５０の出力
端子ＯＵＴＺを形成している。

【０２０１】図４０に示す多入力差動増幅回路におい
て、差動入力端子ＩＮ１（＋）とＩＮ１（−）、ＩＮ２
（＋）とＩＮ２（−）に入力される差動入力信号は４端
子入力差動入力回路１０ａにより増幅され、増幅された
差動信号は４端子入力差動入力回路１０ａの非反転出力
端子ＤＦＯ（＋）および反転出力端子ＤＦＯ（−）にそ
れぞれ出力される。差動増幅回路４０により、４端子入
力差動入力回路１０ａの出力差動信号がさらに増幅さ
れ、得られた増幅信号はインバータ出力段５０を介して
反転され、シングルエンド信号としてインバータ出力段
５０の出力端子ＯＵＴＺから出力される。

【０２０２】第５実施形態図４１は、差動入力回路の入力端子への入力を切り換え
るスイッチ回路６０と、６端子入力差動入力回路１０
ｂ、ソースフォロワ２０およびプッシュプル出力段３０
により構成されている多入力差動増幅回路の一実施形態
を示している。

【０２０３】スイッチ回路６０は、正側のスイッチ回路
６１と負側のスイッチ回路６２により構成されている。
正側のスイッチ回路６１は、スイッチＳ１１，Ｓ１２，
Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２により構成されてい
る。スイッチＳ１１とＳ１２は制御信号ＳＩ１により制
御され、スイッチＳ２１とＳ２２は制御信号ＳＩ２によ
り制御され、スイッチＳ３１とＳ３２は制御信号ＳＩ３
により制御される。負側スイッチ回路６２は、スイッチ
Ｓ１３，Ｓ１４，Ｓ２３，Ｓ２４により構成されれい
る。スイッチＳ１３とＳ１４は制御信号ＳＯ１により制
御され、スイッチＳ２３とＳ２４は制御信号ＳＯ２によ
り制御されている。

【０２０４】６端子入力差動入力回路１０ｂの正側入力
端子ＩＮ１（＋），ＩＮ２（＋）およびＩＮ３（＋）は
制御信号ＳＩ１，ＳＩ２およびＳＩ３がハイレベルのと
き、信号入力端子Ｔ_Sに接続され、制御信号ＳＩ１，Ｓ
Ｉ２およびＳＩ３がローレベルのとき、アナログ接地電
位ＡＧＮＤに接続されている。負側の入力端子ＩＮ１
（−），ＩＮ２（−）およびＩＮ３（−）は制御信号Ｓ
Ｏ１およびＳＩ２がハイレベルのとき、出力端子ＯＵＴ
に接続され、制御信号ＳＯ１およびＳＩ２がローレベル
のとき、アナログ接地電位ＡＧＮＤに接続されている。
図４１の回路例では、負側の入力端子ＩＮ３（−）がプ
ッシュプル出力段３０の出力端子ＯＵＴに接続されてい
るので、常にネガティブフィードバックがかかるように
なっている。

【０２０５】６端子入力差動入力回路１０ｂは、例え
ば、上述した第４の実施形態における図２６に示す６端
子入力差動入力回路１０ｂと同じ構成を有する。ここ
で、この部分回路に図３６と同じ符号１０ｂを付して表
記している。上述したように、６端子入力差動入力回路
１０ｂにおいては、差動対毎に差動入力素子を構成する
トランジスタ、トランジスタのソース側に接続されてい
る抵抗素子およびそれぞれの差動対に動作電流を供給す
る電流源をなすトランジスタのコンダクタンスが異なる
ように設定された。このため、差動入力端子ＩＮ１
（＋）とＩＮ１（−）、ＩＮ２（＋）とＩＮ２（−）お
よびＩＮ３（＋）とＩＮ３（−）に入力される差動入力
信号が重み付けされ、増幅される。ここで、例えば、差
動入力端子ＩＮ１（＋）とＩＮ１（−）、ＩＮ２（＋）
とＩＮ２（−）およびＩＮ３（＋）とＩＮ３（−）に入
力される差動入力信号が１：２：３の比率で重み付けさ
れるとする。

【０２０６】このように構成されている多入力差動増幅
回路において、ネガティブフィードバックがかかってい
るので、次式が得られる。

【０２０７】

【数５６】

【０２０８】式（５６）において、ＶＩＮ１（＋），Ｖ
ＩＮ２（＋）およびＶＩＮ３（＋）はそれぞれ正側入力
端子ＩＮ１（＋），ＩＮ２（＋）およびＩＮ３（＋）へ
の入力信号電圧、ＶＩＮ１（−），ＶＩＮ２（−）およ
びＶＩＮ３（−）はそれぞれ負側入力端子ＩＮ１
（−），ＩＮ２（−）およびＩＮ３（−）への入力信号
電圧である。

【０２０９】アナログ接地電位電位ＡＧＮＤを０Ｖと
し、これに対して信号入力端子Ｔ_Sの入力信号電圧をｖ
_in、出力端子ＯＵＴの出力信号電圧をｖ_outとすると、
スイッチ回路６０による切り換えは、次式により表せら
れる。

【０２１０】

【数５７】

【０２１１】式（５７）において、信号ＳＩｉ、ＳＯｊ
はハイレベルのとき“１”とし、ローレベルのとき
“０”とする。

【０２１２】式（５６）におけるＡ、ＢとＣをそれぞれ
１、２、３とすると、式（５６）と（５７）により次の
式（５８）と（５９）が得られる。

【０２１３】

【数５８】

【０２１４】

【数５９】

【０２１５】式（５９）においてＧは本実施形態の多入
力差動増幅回路の利得（ゲイン）である。利得Ｇの分子
は信号ＳＩ１，ＳＩ２，ＳＩ３により０から６までの整
数を任意に設定でき、分母は信号ＳＯ１，ＳＯ２によ
り、３から６までの整数を任意に設定できる。このた
め、利得Ｇは、０，１／６，１／５，１／４，１／３，
２／５，１／２，２／３，３／５，３／４，４／５，５
／６，１，６／５，５／４，４／３，３／２，５／３，
２の内何れか一つに設定することが可能である。このよ
うな、高機能な演算回路を活かすためにも、多入力差動
増幅回路には広い入力電圧範囲に対してリニアな入出力
特性が得られることが必要である。

【０２１６】第６実施形態図４２は、４端子入力差動増幅回路を用いて構成された
利得１／２の演算増幅回路の一実施形態を示す回路図で
ある。図示のように、本実施形態の演算増幅回路（ＯＰ
ＡＭＰ４）は、４端子入力差動増幅回路１００により構
成されている。４端子入力差動増幅回路１００の反転入
力端子ＩＮ１（−）とＩＮ２（−）はともに出力端子Ｏ
ＵＴに接続されている。非反転入力端子ＩＮ１（＋）は
入力信号ｖ_inの入力端子Ｔ_Sに接続され、非反転入力端
子ＩＮ２（＋）はアナログ接地電位ＡＧＮＤに接続され
ている。なお、本実施形態の４端子入力差動増幅回路１
００は、例えば、図３５または図３８に示している４端
子入力差動増幅回路と同じ構成を有する。

【０２１７】本実施形態の４入力差動増幅回路におい
て、入力信号ｖ_inに対して、出力信号ｖ_outは次式によ
り表せられる。

【０２１８】

【数６０】２ｖ_out＝ｖ_in …（６０）

【０２１９】即ち、差動増幅回路の利得Ｇは、（Ｇ＝ｖ
_out／ｖ_in＝１／２）となる。

【０２２０】図４３は、本実施形態の差動増幅回路の動
作時の波形を示している。図４３において、ａは入力信
号ｖ_in、ｂはソース抵抗がない場合の出力信号、ｃはソ
ース抵抗が中程度の場合の出力信号、ｄはソース抵抗が
大きい場合の出力信号ｖ_outの波形をそれぞれ示してい
る。

【０２２１】図４３に示すように、差動対を構成するト
ランジスタのソース側に抵抗が接続されていない場合、
即ち、従来の多入力差動増幅回路の場合、入力信号ｖ_in
の電圧レベルが電源電圧Ｖ_DDまたは共通電位Ｖ_SSに近づ
く場合、ｂに示す出力信号のピーク部分がクランプさ
れ、出力信号に歪みが生じる。これに対して、本実施形
態のようにトランジスタのソース側に抵抗が接続されて
いる場合に、信号の歪みが低減される。例えば、出力信
号の電源電圧Ｖ_DD側はほとんどクランプされることな
く、共通電位Ｖ_SS側のみがわずかにクランプされる。即
ち、差動対を構成するトランジスタのソース側に抵抗を
接続することにより差動増幅回路のリニア特性が向上
し、入力電圧範囲が改善され、ダイナミックレンジが広
くなる。

【０２２２】図４４は、本実施形態の多入力差動増幅回
路を用いた１／２利得の演算増幅回路の差動入力回路部
分の内部動作電圧−入力電圧依存性のソース抵抗値によ
る変化を示すグラフである。また、図４５は、差動入力
回路部分の動作電流−入力電圧依存性のソース抵抗値に
よる変化を示すグラフである。

【０２２３】図４４および図４５の特性からも、差動対
を構成するトランジスタのソース側に抵抗を接続するこ
とにより、入出力電圧間にリニアな特性が得られる入力
電圧範囲が改善されたことは明白である。

【０２２４】第７実施形態図４６は、４端子入力差動増幅回路１００ａにより構成
された４端子入力比較回路（ＣＯＭＰ４）の一実施形態
を示している。本実施形態の比較回路を構成する４端子
入力差動増幅回路１００ａは、図４２に示す演算増幅回
路を構成する４端子入力差動増幅回路１００と同じもの
を用いることができる。ただし、本実施形態では、比較
回路を構成するので、差動増幅回路における位相補正回
路を省略することができる。

【０２２５】図４６に示すように、４端子入力差動増幅
回路１００ａの反転入力端子ＩＮ１（−）とＩＮ２
（−）はそれぞれ基準電圧Ｖ_REF1およびＶ_REF2の入力端
子に接続されている。非反転入力端子ＩＮ１（＋）およ
びＩＮ２（＋）はともに入力信号ｖ_inの入力端子に接続
されている。

【０２２６】このように構成された比較回路において、
入力信号ｖ_inのレベルが（Ｖ_REF1＋Ｖ_REF2）／２を横切
るとき、出力信号ｖ_outのレベルが変化する。図４７
は、入力信号と出力信号のレベル変化タイミングと差動
対を構成するトランジスタのソース側に接続されている
抵抗値との関係を示している。同図において、ａは入力
信号ｖ_in、ｂはソース抵抗がない場合の出力信号、ｃは
ソース抵抗が中程度の場合の出力信号、ｄはソース抵抗
が大きい場合の出力信号ｖ_outの波形をそれぞれ示して
いる。

【０２２７】図示のように、入力信号ｖ_inのレベルが上
昇し、（Ｖ_REF1＋Ｖ_REF2）／２を越えてから所定の遅延
時間が経過したあと出力信号のレベルがローレベルから
ハイレベルに変化する。逆に入力信号ｖ_inのレベルが降
下し、（Ｖ_REF1＋Ｖ_REF2）／２より小さくなってから所
定の遅延時間が経過したあと出力信号のレベルがハイレ
ベルからローレベルに変化する。差動対を構成するトラ
ンジスタのソース側に抵抗が接続されていない場合、即
ち、従来の多入力差動増幅回路においては、（Ｖ_REF1＋
Ｖ_REF2）／２のレベルを基準にすると、入力信号ｖ_inの
変化に対して出力信号ｖ_outが変化するまでの遅延時間
が大きい。これは、多入力差動増幅回路のリニア特性の
入力範囲が狭いため、実際は（Ｖ_REF1＋Ｖ_REF2）／２の
レベルで比較判定していないためである。

【０２２８】本実施形態のように、差動対を構成するト
ランジスタのソース側に抵抗を接続することにより、入
力信号ｖ_inが（Ｖ_REF1＋Ｖ_REF2）／２を横切ってから出
力信号ｖ_outのレベルが変化するまでの遅延時間が十分
小さくなっている。このように、差動対を構成するトラ
ンジスタのソース側に抵抗を接続した多入力差動増幅回
路により比較回路を構成した場合に、特性が改善され、
比較回路の固有の遅延時間を短縮できる。

【０２２９】第８実施形態図４８は、４端子入力差動増幅回路１００および差動増
幅回路１００への入力を切り換えるスイッチ回路７０に
より構成された比較判定回路の一実施形態を示してい
る。

【０２３０】図示のように、スイッチ回路７０はスイッ
チＳ１１，Ｓ１２，Ｓ２１，Ｓ２２により構成されてい
る。これらのスイッチは制御信号ＲＳＴにより制御され
る。例えば、制御信号ＲＳＴがハイレベルのとき、４端
子入力差動増幅回路１００の反転入力端子ＩＮ１（−）
とＩＮ２（−）はリセット電圧Ｖ_RSTの入力端子に接続
され、制御信号ＲＳＴがローレベルのとき、反転入力端
子ＩＮ１（−）とＩＮ２（−）は、例えば、それぞれピ
ーク検出回路の上限値Ｖ_TOPおよび下限値Ｖ_BOTの出力
端子に接続されている。

【０２３１】本実施形態のように４端子入力差動増幅回
路により構成された比較判定回路において、例えば、制
御信号ＲＳＴがハイレベルのとき、入力信号ｖ_inのレベ
ルとＶ_RST／２が比較され、その結果に応じて出力信号
ｖ_outのレベルが設定される。一方、制御信号ＲＳＴが
ローレベルのとき、入力信号ｖ_inのレベルと（Ｖ_TOP+V
_BOT）／２が比較され、比較の結果に応じて出力信号ｖ
_outのレベルが設定される。上述した他の実施形態と同
様に、例えば４端子入力差動増幅回路１００のそれぞれ
の差動対を構成するトランジスタのソース側に抵抗を接
続することにより、差動増幅回路１００において十分広
い入力電圧範囲に対してリニアな入出力特性が得られ、
この結果比較判定回路の特性を改善することができる。

【０２３２】

【発明の効果】以上説明したように、本発明の多入力差
動増幅回路によれば、入力−出力間にリニアな特性が得
られる電圧範囲を広くでき、ダイナミックレンジを拡張
できる。このため、差動増幅回路により構成された演算
回路、比較判定回路の性能を改善できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る多入力差動増幅回路の第１の実施
形態を示す回路図である。

【図２】２入力差動増幅回路の一構成例を示す回路図で
ある。

【図３】従来の２入力差動増幅回路の一例を示す回路図
である。

【図４】２入力差動増幅回路の入出力間にネガティブフ
ィードバックをかけて構成した演算回路の内部電圧−入
力電圧依存性のソース抵抗による変化を示すグラフであ
る。

【図５】２入力差動増幅回路の入出力間にネガティブフ
ィードバックをかけて構成した演算回路の電流−入力電
圧依存性のソース抵抗による変化を示すグラフである。

【図６】２入力差動増幅回路の入出力間にネガティブフ
ィードバックがない比較判定回路の内部電圧−入力電圧
依存性のソース抵抗による変化を示すグラフである。

【図７】２入力差動増幅回路の入出力間にネガティブフ
ィードバックがない比較判定回路の電流−入力電圧依存
性のソース抵抗による変化を示すグラフである。

【図８】２入力差動増幅回路の他の構成例を示す回路図
である。

【図９】従来の２入力差動増幅回路の他の構成例を示す
回路図である。

【図１０】２入力差動増幅回路の入出力間にネガティブ
フィードバックをかけて構成した演算回路の内部電圧−
入力電圧依存性のソース抵抗による変化を示すグラフで
ある。

【図１１】２入力差動増幅回路の入出力間にネガティブ
フィードバックをかけて構成した演算回路の電流−入力
電圧依存性のソース抵抗による変化を示すグラフであ
る。

【図１２】２入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の内部電圧−入力電
圧依存性のソース抵抗による変化を示すグラフである。

【図１３】２入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の電流−入力電圧依
存性のソース抵抗による変化を示すグラフである。

【図１４】２入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の内部電圧−入力電
圧依存性のソース抵抗による変化を示すグラフである。

【図１５】２入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の電流−入力電圧依
存性のソース抵抗による変化を示すグラフである。

【図１６】４入力差動増幅回路の一構成例を示す回路図
である。

【図１７】従来の４入力差動増幅回路の一例を示す回路
図である。

【図１８】４入力差動増幅回路の入出力間にネガティブ
フィードバックをかけて構成した演算回路の内部電圧−
入力電圧依存性のソース抵抗による変化を示すグラフで
ある。

【図１９】４入力差動増幅回路の入出力間にネガティブ
フィードバックをかけて構成した演算回路の電流−入力
電圧依存性のソース抵抗による変化を示すグラフであ
る。

【図２０】４入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の内部電圧−入力電
圧依存性のソース抵抗による変化を示すグラフである。

【図２１】４入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の電流−入力電圧依
存性のソース抵抗による変化を示すグラフである。

【図２２】４入力差動増幅回路の他の構成例を示す回路
図である。

【図２３】従来の４入力差動増幅回路の他の構成例を示
す回路図である。

【図２４】４入力差動増幅回路の入出力間にネガティブ
フィードバックをかけて構成した演算回路の内部電圧−
入力電圧依存性のソース抵抗による変化を示すグラフで
ある。

【図２５】４入力差動増幅回路の入出力間にネガティブ
フィードバックをかけて構成した演算回路の電流−入力
電圧依存性のソース抵抗による変化を示すグラフであ
る。

【図２６】４入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の内部電圧−入力電
圧依存性のソース抵抗による変化を示すグラフである。

【図２７】４入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の電流−入力電圧依
存性のソース抵抗による変化を示すグラフである。

【図２８】４入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の内部電圧−入力電
圧依存性のソース抵抗による変化を示すグラフである。

【図２９】４入力差動増幅回路の入出力間にネガティブ
フィードバックがない比較判定回路の電流−入力電圧依
存性のソース抵抗による変化を示すグラフである。

【図３０】多入力差動増幅回路の第２の実施形態を示す
回路図である。

【図３１】本発明に係る差動増幅回路の第２の実施形態
において抵抗として機能するトランジスタの動作特性を
示すグラフである。

【図３２】本発明に係る差動増幅回路の第３の実施形態
の一構成例を示す回路図である。

【図３３】本発明に係る差動増幅回路の第３の実施形態
の他の構成例を示す回路図である。

【図３４】本発明に係る差動増幅回路の第３の実施形態
の他の構成例を示す回路図である。

【図３５】本発明に係る差動増幅回路の第４の実施形態
の一構成例を示す回路図である。

【図３６】本発明に係る差動増幅回路の第４の実施形態
の他の構成例を示す回路図である。

【図３７】本発明に係る差動増幅回路の第４の実施形態
の他の構成例を示す回路図である。

【図３８】本発明に係る差動増幅回路の第４の実施形態
の他の構成例を示す回路図である。

【図３９】本発明に係る差動増幅回路の第４の実施形態
の他の構成例を示す回路図である。

【図４０】本発明に係る差動増幅回路の第４の実施形態
の他の構成例を示す回路図である。

【図４１】本発明に係る差動増幅回路の第５の実施形態
の一構成例を示す回路図である。

【図４２】本発明に係る差動増幅回路の第６の実施形態
の一構成例を示す回路図である。

【図４３】第６の実施形態の差動増幅回路の動作時の波
形図である。

【図４４】第６の実施形態の差動増幅回路を用いた１／
２利得の演算増幅回路の差動入力回路部分の内部電圧−
入力電圧依存性のソース抵抗による変化を示すグラフで
ある。

【図４５】第６の実施形態の差動増幅回路を用いた１／
２利得の演算増幅回路の差動入力回路部分の電流−入力
電圧依存性のソース抵抗による変化を示すグラフであ
る。

【図４６】本発明に係る差動増幅回路の第７の実施形態
である比較回路の構成を示す回路図である。

【図４７】第７の実施形態の差動増幅回路の動作時の波
形図である。

【図４８】本発明に係る差動増幅回路の第８の実施形態
である比較判定回路の構成を示す回路図である。

【図４９】従来の多入力差動増幅回路の一例を示す回路
図である。

【図５０】従来の多入力差動増幅回路の一構成例を示す
回路図である。

【図５１】従来の多入力差動増幅回路の他の構成例を示
す回路図である。

【符号の説明】

１０…２ｎ端子入力差動入力回路、１０ａ，１０ｃ，１
０ｄ，１０ｅ…４端子入力差動入力回路、１０ｂ…６端
子入力差動入力回路、１２…バイアス回路、２０…ソー
スフォロワ、３０…プッシュプル出力段、４０…２端子
入力差動増幅回路、５０…インバータ出力段、６０，６
１，６２，７０…入力切り換えスイッチ回路、１００，
１００ａ…４端子入力差動増幅回路、Ｖ_DD…電源電圧、
Ｖ_SS…共通電位。

フロントページの続きＦターム(参考） 5J066 AA01 AA12 AA18 AA47 AA53 CA21 CA32 CA65 FA20 HA10 HA17 HA25 HA29 HA38 KA00 KA04 KA05 KA06 KA09 KA12 KA17 MA02 MA10 MA13 MA22 ND01 ND11 ND14 ND22 ND23 ND25 PD01 PD02 TA01 TA02 TA06 5J090 AA01 AA12 AA18 AA47 AA53 CA21 CA32 CA65 FA20 GN01 GN06 HA10 HA17 HA25 HA29 HA38 HN07 HN15 KA00 KA04 KA05 KA06 KA09 KA12 KA17 MA02 MA10 MA13 MA22 TA01 TA02 TA06

Claims

【特許請求の範囲】

【請求項１】正と負の入力端子を少なくとも２対以上有
する多入力差動増幅回路であって、各々の差動対が制御ゲートがそれぞれ上記正と負の入力
端子に接続され、一方の端子がそれぞれ第１および第２
の出力端子に接続され、他方の端子がそれぞれ第１およ
び第２の抵抗を介して電流供給ノードに接続されている
第１と第２のトランジスタからなる少なくとも２対以上
の差動対と、上記各々の差動対における上記電流供給ノードに動作電
流を供給する少なくとも２つ以上の電流源とを有し、上記第１および第２の出力端子と第１の電源電圧の供給
線との間に第１および第２の負荷回路がそれぞれ接続さ
れている多入力差動増幅回路。
【請求項２】上記各々の差動対に動作電流を供給する上
記電流源は、制御ゲートに所定のバイアス電圧が印加さ
れ、一方の端子が上記電流供給ノードに接続され、多方
の端子が第２の電源電圧の供給線に接続されているトラ
ンジスタにより構成されている請求項１記載の多入力差
動増幅回路。
【請求項３】上記第１および第２の負荷回路は、それぞ
れ上記第１および第２の出力端子と上記第１の電源電圧
の供給線との間に接続されている抵抗により構成されて
いる請求項１記載の多入力差動増幅回路。
【請求項４】上記第１および第２の負荷回路は、それぞ
れ上記第１および第２の出力端子と上記第１の電源電圧
の供給線との間に接続されている第１と第２の負荷形成
用トランジスタにより構成され、上記第１と第２のトランジスタの制御ゲート同士が共通
に接続され、その接続点が上記第１の出力端子に接続さ
れている請求項１記載の多入力差動増幅回路。
【請求項５】正と負の入力端子を少なくとも２対以上有
する多入力差動増幅回路であって、各々の差動対が制御ゲートがそれぞれ上記正と負の入力
端子に接続され、一方の端子がそれぞれ第１および第２
の出力端子に接続され、他方の端子がそれぞれ第３およ
び第４のトランジスタを介して電流供給ノードに接続さ
れている第１と第２のトランジスタからなる少なくとも
２対以上の差動対と、上記各々の差動対における上記電流供給ノードに動作電
流を供給する少なくとも２つ以上の電流源とを有し、上記第１および第２の出力端子と第１の電源電圧の供給
線との間に第１および第２の負荷回路がそれぞれ接続さ
れ、上記第３および第４のトランジスタの制御ゲートに所定
のバイアス電圧が印加される多入力差動増幅回路。
【請求項６】上記各々の差動対に動作電流を供給する上
記電流源は、制御ゲートに所定のバイアス電圧が印加さ
れ、一方の端子が上記電流供給ノードに接続され、多方
の端子が第２の電源電圧の供給線に接続されているトラ
ンジスタにより構成されている請求項５記載の多入力差
動増幅回路。
【請求項７】上記第１および第２の負荷回路は、それぞ
れ上記第１および第２の出力端子と上記第１の電源電圧
の供給線との間に接続されている抵抗により構成されて
いる請求項５記載の多入力差動増幅回路。
【請求項８】上記第１および第２の負荷回路は、それぞ
れ上記第１および第２の出力端子と上記第１の電源電圧
の供給線との間に接続されている第１と第２の負荷形成
用トランジスタにより構成され、上記第１と第２のトランジスタの制御ゲート同士が共通
に接続され、その接続点が上記第１の出力端子に接続さ
れている請求項５記載の多入力差動増幅回路。